KR101373794B1 - Non-volatile storage with individually controllable shield plates between storage elements - Google Patents

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샌디스크 테크놀로지스, 인코포레이티드
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Abstract

저장 소자들 사이에 개별적으로 제어가 가능한 차폐 플레이트들을 갖는 비휘발성 저장소가 제공된다. 차폐 플레이트들은 도핑된 폴리실리콘과 같은 전도성 물질을 저장 소자들과 그 관련 워드 라인들 사이에 증착시키고 차폐 플레이트들에 대해 콘택들을 제공함으로써 형성된다. 차폐 플레이트들은 저장 소자들의 플로팅 게이트들 사이에서 일어나는 전자기 커플링을 감소시키고, 아울러 프로그래밍 동작, 판독 동작 및 소거 동작을 최적화시키는데 사용될 수 있다. 일 실시예에서, 차폐 플레이트들은 감지 동작 동안 NAND 스트링의 저장 소자들 간에 필드 유도형 전도도를 제공하고, 따라서 기판에서의 소스/드레인 주입은 필요하지 않다. 일부 제어 방식에서는, 차폐 플레이트들에 고전압과 저전압이 번갈아 인가된다. 다른 제어 방식에서는, 차폐 플레이트들에 공통의 전압이 인가된다.Non-volatile storage is provided with individually controllable shielding plates between the storage elements. Shielding plates are formed by depositing a conductive material, such as doped polysilicon, between the storage elements and their associated word lines and providing contacts to the shielding plates. Shielding plates can be used to reduce the electromagnetic coupling that occurs between the floating gates of the storage elements, as well as to optimize programming, read and erase operations. In one embodiment, the shielding plates provide field induced conductivity between the storage elements of the NAND string during the sensing operation, so source / drain implantation in the substrate is not necessary. In some control schemes, high and low voltages are alternately applied to the shielding plates. In another control scheme, a common voltage is applied to the shielding plates.

Description

저장 소자들 사이에 개별적으로 제어가 가능한 차폐 플레이트들을 갖는 비휘발성 저장장치{NON-VOLATILE STORAGE WITH INDIVIDUALLY CONTROLLABLE SHIELD PLATES BETWEEN STORAGE ELEMENTS}NON-VOLATILE STORAGE WITH INDIVIDUALLY CONTROLLABLE SHIELD PLATES BETWEEN STORAGE ELEMENTS

본 발명은 비휘발성 메모리에 관한 것이다.The present invention relates to a non-volatile memory.

반도체 메모리는 다양한 전자 장치에 점점 더 많이 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 핸드폰, 디지털 카메라, PDA(Personal Digital Assistant), 이동 컴퓨터 장치, 고정 컴퓨터 장치 및 기타 장치에 사용된다. EEPROM(Electrically Erasable Programmable Read Only Memory) 및 플래시 메모리는 가장 널리 사용되는 비휘발성 반도체 메모리들 중 하나이다. 플래시 메모리 및 임의 타입의 EEPROM의 경우에는, 종래 고성능 EEPROM과는 대조적으로, 전체 메모리 어레이의 내용 또는 메모리의 일 부분의 내용은 하나의 단계에서 소거될 수 있다.Semiconductor memories are increasingly used in various electronic devices. For example, nonvolatile semiconductor memory is used in mobile phones, digital cameras, personal digital assistants (PDAs), mobile computer devices, fixed computer devices, and other devices. Electrically erasable programmable read only memory (EEPROM) and flash memory are one of the most widely used nonvolatile semiconductor memories. In the case of flash memory and any type of EEPROM, in contrast to conventional high performance EEPROM, the contents of the entire memory array or the contents of a portion of the memory can be erased in one step.

종래의 EEPROM과 플래시 메모리는 모두 반도체 기판 내의 채널 영역 위에 위치하고 아울러 채널 영역으로부터 절연되어 있는 플로팅 게이트(floating gate)를 이용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 제공되고 아울러 플로팅 게이트와 절연되어 있다. 이와 같이 형성되는 트랜지스터의 임계 전압(VTH)은 플로팅 게이트 상에 보유되는 전하량에 의해 제어된다. 즉, 트랜지스터가 턴온 되어 소스와 드레인 사이에 전도가 일어나기 전에 제어 게이트에 인가되어야만 하는 최소한의 전압은 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.Conventional EEPROMs and flash memories both utilize floating gates that are located above and insulated from the channel region within the semiconductor substrate. The floating gate is located between the source and drain regions. The control gate is provided over the floating gate and is insulated from the floating gate. The threshold voltage V TH of the transistor thus formed is controlled by the amount of charge retained on the floating gate. That is, the minimum voltage that must be applied to the control gate before the transistor is turned on and conduction occurs between the source and drain is controlled by the level of charge on the floating gate.

일부 EEPROM 및 플래시 메모리 디바이스는 전하의 두 개의 범위를 저장하기 위해 사용되는 플로팅 게이트를 가지고 있고, 따라서 메모리 소자는 두 가지 상태, 예를 들어, 소거 상태 및 프로그래밍 상태 사이에서 프로그래밍/소거될 수 있다. 각각의 메모리 소자는 1 비트의 데이터를 저장할 수 있기 때문에, 이러한 플래시 메모리 디바이스는 때때로 이진 플래시 메모리 디바이스로 불린다.Some EEPROM and flash memory devices have a floating gate that is used to store two ranges of charge, so that memory elements can be programmed / erased between two states, for example, an erase state and a programming state. Since each memory element can store one bit of data, such flash memory devices are sometimes referred to as binary flash memory devices.

복수 상태(복수 레벨로도 불림) 플래시 메모리 디바이스는 복수의 개별적 허용/유효 프로그램 임계 전압 범위를 식별함으로써 구현된다. 각각의 개별적 임계 전압 범위는 메모리 디바이스에 인코딩된 데이터 비트들의 세트에 대해 사전에 결정된 값에 대응한다. 예를 들어, 메모리 소자는 두 비트의 데이터를 저장할 수 있는데, 이 경우 메모리 소자는 서로 다른 네 개의 임계 전압 범위에 대응하는 네 개의 별개의 전하 대역들 중 어느 하나에 놓일 수 있다.Multiple state (also called multiple levels) flash memory devices are implemented by identifying a plurality of individual allowable / effective program threshold voltage ranges. Each individual threshold voltage range corresponds to a predetermined value for the set of data bits encoded in the memory device. For example, a memory device can store two bits of data, in which case the memory device can be placed in any one of four separate charge bands corresponding to four different threshold voltage ranges.

일반적으로, 프로그램 동작 동안에 제어 게이트에 인가되는 프로그램 전압(VPGM)은 시간에 따라 그 크기가 증가하는 일련의 펄스들로 인가된다. 일 실시예에서, 펄스의 크기는 각각의 연속적인 펄스의 형태로, 사전에 결정된 스텝 크기, 예를 들어, 0.2-0.4V만큼씩 증가한다. VPGM은 플래시 메모리 소자의 제어 게이트에 이 인가될 수 있다. 프로그램 펄스 사이의 일정 구간에서, 검증 동작이 수행된다. 즉, 병렬로 프로그래밍되는 소자들의 그룹 중 각각의 소자의 프로그래밍 레벨은 연속하는 프로그래밍 펄스들 사이에서 판독되어, 프로그래밍 레벨이 소자가 프로그래밍되는 검증 레벨 이상인지 여부가 결정된다. 복수 상태 플래시 메모리 소자들의 어레이들의 경우, 검증 단계가 소자의 각각의 상태에 대해 수행되어 소자가 그 데이터 관련 검증 레벨에 도달했는지 여부가 결정될 수 있다. 예를 들어, 네 가지 상태로 데이터를 저장할 수 있는 복수 상태 메모리 소자는 세 개의 비교 점에 대해 검증 동작을 수행할 필요가 있을 수 있다.In general, the program voltage V PGM applied to the control gate during a program operation is applied as a series of pulses whose magnitude increases with time. In one embodiment, the magnitude of the pulse increases in the form of each successive pulse by a predetermined step size, for example, 0.2-0.4V. V PGM may be applied to the control gate of the flash memory device. At certain intervals between program pulses, a verify operation is performed. That is, the programming level of each of the groups of devices programmed in parallel is read between successive programming pulses to determine whether the programming level is above the verify level at which the device is programmed. For arrays of multi-state flash memory devices, a verify step may be performed for each state of the device to determine whether the device has reached its data related verify level. For example, a multi-state memory device capable of storing data in four states may need to perform a verify operation on three compare points.

게다가, NAND 스트링에서의 NAND 플래시 메모리 디바이스와 같은, EEPROM 또는 플래시 메모리 디바이스를 프로그래밍할 때, 일반적으로 제어 게이트에는 VPGM이 인가되고 비트 라인은 접지되는데, 이것은 전자들로 하여금 셀 또는 메모리 소자, 예를 들어, 저장 소자의 채널로부터 플로팅 게이트에 주입되도록 한다. 전자들이 플로팅 게이트에 축적되는 경우, 플로팅 게이트는 음으로 대전되고 메모리 소자의 임계 전압이 상승하여, 메모리 소자는 프로그래밍된 상태에 있는 것으로 고려된다. 이러한 프로그래밍에 대한 더 많은 정보는, 미국 특허 제6,859,397호(발명의 명칭: "Source Side Self Boostiong Technique For Non-Volatile Memory") 및 미국 특허 출원 공개 제2005/0024939호(발명의 명칭: "Detecting Over Programmed Memory", 2005년 2월 3일 공개)에서 찾을 수 있고, 이들 특허 문서는 그 전체가 참조로 본 명세서에 통합된다.In addition, when programming an EEPROM or flash memory device, such as a NAND flash memory device in a NAND string, V PGM is typically applied to the control gate and the bit line is grounded, which causes the electrons to cause a cell or memory element, eg For example, it is injected into the floating gate from the channel of the storage element. When electrons accumulate in the floating gate, the floating gate is negatively charged and the threshold voltage of the memory element is raised, so that the memory element is considered to be in a programmed state. For more information on this programming, see US Pat. No. 6,859,397 (named “Source Side Self Boostiong Technique For Non-Volatile Memory”) and US Patent Application Publication No. 2005/0024939 (named “Detecting Over”). Programmed Memory, "published February 3, 2005, which are incorporated by reference in their entirety.

그러나, 디바이스 크기가 작아짐에 따라, 다양한 문제점들이 발생한다. 예를 들어, 플로팅 게이트 대 플로팅 게이트 커플링의 문제가 있을 수 있는데, 이것은 임계 전압 분포의 폭을 넓히고, 제어 게이트로부터 플로팅 게이트까지의 커플링 비율을 감소시킨다.However, as the device size becomes smaller, various problems arise. For example, there may be a problem of floating gate to floating gate coupling, which widens the threshold voltage distribution and reduces the coupling ratio from the control gate to the floating gate.

본 발명은 저장 소자들 사이에 개별적으로 제어가 가능한 차폐 플레이트(shield plate)를 갖는 비휘발성 저장소를 제공함으로써 앞서 언급된 문제 및 다른 문제들을 해결한다.The present invention solves the aforementioned and other problems by providing a nonvolatile reservoir having a shield plate that is individually controllable between the storage elements.

일 실시예에서, 비휘발성 저장 장치가 제공되고, 상기 비휘발성 저장 장치는 기판(상기 기판상에는 비휘발성 저장 소자들이 형성됨)과, 비휘발성 저장 소자들과 통신하는 워드 라인들과, 그리고 차폐 플레이트들을 포함하고, 여기서, 각각의 차폐 플레이트는 인접 워드 라인과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에 연장하고, 그리고 각각의 차폐 플레이트는 전기적으로 전도성이며 아울러 독립적으로 제어가 가능하다.In one embodiment, a nonvolatile storage device is provided, wherein the nonvolatile storage device includes a substrate (on which nonvolatile storage elements are formed), word lines in communication with the nonvolatile storage elements, and shielding plates. Wherein each shield plate extends between different adjacent non-volatile storage elements associated with adjacent word lines, and each shield plate is electrically conductive and independently controllable.

또 다른 실시예에서, 비휘발성 저장 장치가 제공되고, 상기 비휘발성 저장 장치는, 기판(상기 기판상에는 비휘발성 저장 소자들이 형성됨)과, 여기서 비휘발성 저장 소자들은 제 1 세트 및 제 2 세트로 배열되고, 비휘발성 저장 소자들의 제 1 세트 및 제 2 세트와 통신하는 워드 라인들과, 그리고 차폐 플레이트들의 제 1 세트를 포함하고, 여기서, 차폐 플레이트들의 제 1 세트의 각각의 차폐 플레이트는 비휘발성 저장 소자들의 제 1 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고 아울러 전기적으로 전도성이며 독립적으로 제어가 가능하다. 상기 장치는 차폐 플레이트들의 제 2 세트를 더 포함하고, 여기서 차폐 플레이트들의 제 2 세트의 각각의 차폐 플레이트는 비휘발성 저장 소자들의 제 2 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고, 전기적으로 전도성이며 독립적으로 제어가 가능하다.In yet another embodiment, a nonvolatile storage device is provided, wherein the nonvolatile storage device comprises a substrate, on which the nonvolatile storage elements are formed, wherein the nonvolatile storage elements are arranged in a first set and a second set. And word lines in communication with the first and second sets of nonvolatile storage elements, and a first set of shielding plates, wherein each shielding plate of the first set of shielding plates is non-volatile storage. It extends between different adjacent nonvolatile storage elements associated with adjacent word lines of the first set of elements and is also electrically conductive and independently controllable. The apparatus further includes a second set of shielding plates, wherein each shielding plate of the second set of shielding plates comprises different adjacent nonvolatile storage elements associated with adjacent word lines of the second set of nonvolatile storage elements. Extends between, electrically conductive and independently controllable.

또 다른 실시예에서, 비휘발성 저장 장치가 제공되고, 상기 비휘발성 저장 장치는, 기판(상기 기판상에는 비휘발성 저장 소자들이 형성됨)과, 여기서 비휘발성 저장 소자들은 제 1 세트 및 제 2 세트로 배열되고, 비휘발성 저장 소자들의 제 1 세트 및 제 2 세트와 통신하는 워드 라인들과, 그리고 차폐 플레이트들의 제 1 세트를 포함하고, 여기서, 차폐 플레이트들의 제 1 세트의 각각의 차폐 플레이트는 비휘발성 저장 소자들의 제 1 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장한다. 상기 장치는 차폐 플레이트들의 제 2 세트를 더 포함하고, 여기서 차폐 플레이트들의 제 2 세트의 각각의 차폐 플레이트는 비휘발성 저장 소자들의 제 2 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장한다. 또한, 상기 차폐 플레이트들은 전기적으로 전도성이며, 차폐 플레이트들의 각각의 세트에 있는 다른 차폐 플레이트들과 독립적으로 제어가 가능하다.In yet another embodiment, a nonvolatile storage device is provided, wherein the nonvolatile storage device comprises a substrate, on which the nonvolatile storage elements are formed, wherein the nonvolatile storage elements are arranged in a first set and a second set. And word lines in communication with the first and second sets of nonvolatile storage elements, and a first set of shielding plates, wherein each shielding plate of the first set of shielding plates is non-volatile storage. It extends between different adjacent nonvolatile storage elements associated with adjacent word lines of the first set of elements. The apparatus further includes a second set of shielding plates, wherein each shielding plate of the second set of shielding plates comprises different adjacent nonvolatile storage elements associated with adjacent word lines of the second set of nonvolatile storage elements. Extends between. The shield plates are also electrically conductive and controllable independently of the other shield plates in each set of shield plates.

또 다른 실시예에서, 비휘발성 저장 장치가 제공되고, 상기 비휘발성 저장 장치는,기판(상기 기판상에는 비휘발성 저장 소자들이 형성됨)과, 여기서 비휘발성 저장 소자들은 여러 세트들로 배열되고, 그리고 차폐물들, 여기서 각각의 차폐물은 비휘발성 저장 소자들의 서로 다른 인접 세트들 사이에 연장하고, 그리고 각각의 차폐물은 비휘발성 저장 소자들의 인접 세트들 간의 전자기 커플링(electromagnetic coupling)을 감소시키기 위해 독립적으로 제어가 가능하고, 차폐물은 비휘발성 저장 소자들의 인접 세트들 사이에서 연장한다.In another embodiment, a nonvolatile storage device is provided, wherein the nonvolatile storage device comprises a substrate (where nonvolatile storage elements are formed on the substrate), where the nonvolatile storage elements are arranged in sets, and a shield Where each shield extends between different adjacent sets of nonvolatile storage elements, and each shield is independently controlled to reduce electromagnetic coupling between adjacent sets of nonvolatile storage elements. It is possible, and the shield extends between adjacent sets of nonvolatile storage elements.

일 실시예에서, 비휘발성 저장소를 동작시키는 방법이 제공되고, 상기 방법은 프로그래밍 전압을 워드 라인들의 세트 중 선택된 워드 라인에 인가하는 것과, 여기서 워드 라인들은 관련된 복수의 비휘발성 저장 소자들과 통신하고, 그리고 프로그래밍 전압을 인가하는 동안에, 전압을 차폐 플레이트들의 세트 중 각각의 차폐 플레이트에 결합하는 것을 포함하며, 여기서 각각의 차폐 플레이트는 전지적으로 전도성이며, 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에 연장한다.In one embodiment, a method of operating nonvolatile storage is provided, the method comprising applying a programming voltage to a selected word line of a set of word lines, wherein the word lines communicate with a plurality of associated nonvolatile storage elements and And while applying a programming voltage, coupling the voltage to each shield plate of the set of shield plates, wherein each shield plate is electrically conductive and has different adjacent non-volatile storage associated with adjacent word lines. It extends between the elements.

또 다른 실시예에서, 비휘발성 저장소를 동작시키는 방법이 제공되고, 상기 방법은, 비휘발성 저장 소자들의 세트 중에서 적어도 하나의 비휘발성 저장 소자의 상태를 감지하기 위한 감지 동작에서 사용하기 위해 전압을 워드 라인들의 세트 중 선택된 워드 라인에 인가하는 것을 포함하며, 여기서 워드 라인들은 비휘발성 저장 소자들과 통신하고 그리고 선택된 워드 라인은 적어도 하나의 비휘발성 저장 소자와 통신한다. 상기 방법은, 전압을 인가하는 동안에 전압을 차폐 플레이트들의 세트에 결합하는 것과, 여기서 각각의 차폐 플레이트는 인접 워드 라인과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고, 그리고 적어도 하나의 비휘발성 저장 소자의 상태를 감지하는 것을 더 포함한다.In another embodiment, a method of operating non-volatile storage is provided, the method comprising: applying a voltage to a voltage for use in a sensing operation to sense a state of at least one non-volatile storage element in a set of non-volatile storage elements. Applying to a selected word line of the set of lines, wherein the word lines are in communication with nonvolatile storage elements and the selected word line is in communication with at least one nonvolatile storage element. The method includes combining a voltage to a set of shielding plates while applying a voltage, wherein each shielding plate extends between different adjacent nonvolatile storage elements associated with an adjacent word line, and at least one nonvolatile. Sensing the state of the storage element.

또 다른 실시예에서, 비휘발성 저장소를 동작시키는 방법이 제공되고, 상기 방법은, 전압을 비휘발성 저장 소자들의 제 1 세트와 통신하는 워드 라인들의 제 1 세트에 전압들을 인가하고, 그리고 워드 라인들의 제 1 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하는 차폐 플레이트들의 제 1 세트에 전압을 인가함으로써, 비휘발성 저장 소자들의 제 1 세트와 관련된 동작을 수행하는 것을 포함한다. 비휘발성 저장 소자들의 제 1 세트는 비휘발성 저장 소자들의 제 2 세트와 함께 공통의 p-웰 상에 형성된다. 상기 방법은, 상기 동작을 수행하는 동안, 비휘발성 저장 소자들의 제 2 세트와 통신하는 워드 라인들의 제 2 세트 상에서, 그리고 워드 라인들의 제 2 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하는 차폐 플레이트들의 제 2 세트 상에서, 전압들이 플로팅(floating)하도록 하는 것을 더 포함한다.In another embodiment, a method of operating nonvolatile storage is provided, the method applying voltages to a first set of word lines in communication with a first set of nonvolatile storage elements, and Performing an operation associated with the first set of non-volatile storage elements by applying a voltage to the first set of shielding plates extending between different adjacent non-volatile storage elements associated with the first set of adjacent word lines. do. The first set of nonvolatile storage elements is formed on a common p-well with the second set of nonvolatile storage elements. The method further comprises: while performing the operation, different adjacent non-volatile storage associated with adjacent word lines on a second set of word lines in communication with a second set of non-volatile storage elements and associated with a second set of word lines. On the second set of shielding plates extending between the elements, further comprising causing the voltages to float.

일 실시예에서, 비휘발성 저장소를 제조하는 방법이 제공되며, 상기 방법은 기판 상에 비휘발성 저장 소자들을 형성하는 것과, 여기서 비휘발성 저장 소자들은 제 1 세트 및 제 2 세트 배열되고, 그리고 제 1 세트 및 제 2 세트의 비휘발성 저장 소자들과 통신하는 워드 라인들을 형성하는 것을 포함한다. 상기 방법은 차폐 플레이트들의 제 1 세트를 형성하는 것과, 여기서 차폐 플레이트들의 제 1 세트 중 각각의 차폐 플레이트는 상기 제 1 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에 연장하고, 그리고 차폐 플레이트들의 제 2 세트를 형성하는 것을 더 포함하며, 여기서 차폐 플레이트들의 제 2 세트 중 각각의 차폐 플레이트는 비휘발성 저장 소자들의 제 2 세트의 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장한다. 부가적으로, 차폐 플레이트들의 여러 쌍들은 관련된 전도성 경로에 의해 연결되고, 그리고 차폐 플레이트들의 각각의 쌍은 비휘발성 저장 소자들의 제 1 세트 내에 있는 차폐 플레이트와, 비휘발성 저장소자들의 제 2 세트 내에 있는 관련된 차폐 플레이트를 포함한다.In one embodiment, a method of manufacturing a nonvolatile storage is provided, the method comprising forming nonvolatile storage elements on a substrate, wherein the nonvolatile storage elements are arranged in a first set and a second set, and the first Forming word lines in communication with the set and the second set of non-volatile storage elements. The method includes forming a first set of shielding plates, wherein each shielding plate of the first set of shielding plates extends between different adjacent non-volatile storage elements associated with adjacent word lines of the first set. And forming a second set of shielding plates, wherein each shielding plate of the second set of shielding plates is different adjacent nonvolatile storage associated with adjacent word lines of the second set of nonvolatile storage elements. It extends between the elements. In addition, the various pairs of shielding plates are connected by an associated conductive path, and each pair of shielding plates is within a shielding plate in a first set of non-volatile storage elements and a second set of non-volatile reservoirs. An associated shielding plate.

또 다른 실시예에서, 비휘발성 저장소를 제조하는 방법이 제공되고, 상기 방법은 비휘발성 저장 소자들을 기판 상에 형성하는 것과, 비휘발성 저장 소자들과 통신하는 워드 라인들을 형성하는 것과, 그리고 차폐 플레이트들을 형성하는 것을 포함하며, 여기서 각각의 차폐 플레이트들은 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고, 그리고 각각의 차폐 플레이트는 전기적으로 전도성이며 독립적으로 제어가 가능하다.In yet another embodiment, a method of manufacturing nonvolatile storage is provided, the method comprising forming nonvolatile storage elements on a substrate, forming word lines in communication with the nonvolatile storage elements, and a shielding plate. Wherein each shielding plate extends between different adjacent non-volatile storage elements associated with adjacent word lines, and each shielding plate is electrically conductive and independently controllable.

또 다른 실시예에서, 비휘발성 저장소를 제조하는 방법이 제공되고, 상기 방법은, 기판 상에 비휘발성 저장 소자들을 형성하는 것과, 여기서 비휘발성 저장 소자들은 제 1 세트 및 제 2 세트로 배열되며, 제 1 세트 및 제 2 세트의 비휘발성 저장 소자들과 통신하는 복수의 워드 라인들을 형성하는 것과, 그리고 차폐 플레이트들의 제 1 세트를 형성하는 것을 포함하며, 여기서 차폐 플레이트들의 제 1 세트 중 각각의 차폐 플레이트는 비휘발성 저장 소자들의 제 1 세트의 인접 워드 라인과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고, 전기적으로 전도성이며, 독립적으로 제어가 가능하다. 상기 방법은 차폐 플레이트들의 제 2 세트를 형성하는 것을 더 포함하고, 여기서 차폐 플레이트들의 제 2 세트 중 각각의 차폐 플레이트는, 비휘발성 저장 소자들의 제 2 세트의 인접 워드 라인과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고, 전기적으로 전도성이며, 독립적으로 제어가 가능하다.In another embodiment, a method of manufacturing nonvolatile storage is provided, the method comprising forming nonvolatile storage elements on a substrate, wherein the nonvolatile storage elements are arranged in a first set and a second set, Forming a plurality of word lines in communication with the first set and the second set of nonvolatile storage elements, and forming a first set of shielding plates, wherein shielding of each of the first set of shielding plates The plate extends between different adjacent nonvolatile storage elements associated with adjacent word lines of the first set of nonvolatile storage elements, is electrically conductive, and independently controllable. The method further includes forming a second set of shielding plates, wherein each shielding plate of the second set of shielding plates is different adjacent nonvolatile associated with adjacent word lines of the second set of nonvolatile storage elements. It extends between the storage elements, is electrically conductive, and can be controlled independently.

다른 실시예에서, 비휘발성 저장소를 제조하는 방법이 제공되고, 상기 방법은 기판 상에 비휘발성 저장 소자들을 형성하는 것고, 여기서 비휘발성 저장 소자들은 여러 세트들로 배열되고, 제어라인들을 형성하는 것과, 여기서 각각의 제어라인들은 비휘발성 저장 소자들의 관련 세트와 통신하고, 그리고 차폐물들을 형성하는 것을 포함하며, 여기서 각각의 차폐물은 비휘발성 저장 소자들의 서로 다른 인접 세트들 사이에서 연장한다. 부가적으로, 비휘발성 저장 소자들의 인접 세트들 사이의 전자기 커플링을 감소시키기 위해 각각의 차폐물은 독립적으로 제어가 가능하고, 차폐물은 비휘발성 저장 소자들의 인접 세트들 사이에서 연장한다.In another embodiment, a method of manufacturing a nonvolatile storage is provided, wherein the method comprises forming nonvolatile storage elements on a substrate, wherein the nonvolatile storage elements are arranged in sets, forming control lines, and the like. Wherein each control lines communicate with an associated set of nonvolatile storage elements, and form shields, wherein each shield extends between different adjacent sets of nonvolatile storage elements. In addition, each shield is independently controllable to reduce electromagnetic coupling between adjacent sets of nonvolatile storage elements, and the shield extends between adjacent sets of nonvolatile storage elements.

도 1은 NAND 스트링의 상부도이다.
도 2는 도 1의 NAND 스트링의 등가 회로도이다.
도 3은 NAND 플래시 저장 소자들의 어레이의 블록도이다.
도 4는 NAND 스트링의 단면도이다.
도 5는 차폐 플레이트들을 갖는 NAND 스트링의 단면도이고, 여기서 소스/드레인 영역들이 저장 소자들 사이의 기판에 제공된다.
도 6는 차폐 플레이트들을 갖는 NAND 스트링의 단면도이고, 여기서 소스/드레인 영역들이 저장 소자들 사이의 기판에 제공되지 않는다.
도 7a는 적층형 반도체 디바이스를 나타내는 도면으로, NAND 스트링의 횡단 단면도를 나타낸다.
도 7b는 도 7a의 적층형 반도체 디바이스의 NAND 스트링 방향을 따르는 도면이고, 여기서 포토레지스트 층이 도포되어 패터닝(patterning)되어 있다.
도 7c는 포토레지스트 슬리밍(sliming) 후의 도 7b의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7d는 SiN 에칭 및 포토레지스트 스트립핑(stripping) 후의 도 7c의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7e는 SiO2 증착 후의 도 7d의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7f는 선택 게이트들을 위한 포토레지스트 마스크가 제공된 뒤의 도 7e의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7g는 SiO2 에칭 및 포토레지스트 스트립핑 후의 도 7f의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7h는 SiN 습식 에칭 후의 도 7g의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7i는 폴리 에칭 후의 도 7h의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7j는 O-N-O 및 폴리 에칭 후의 도 7i의 적층형 반도체 디바이스를 나타내는 도면이다.
도 7k는 폴리 증착 및 CMP에 의해 차폐 플레이트들이 형성된 후의 도 7j의 적층형 반도체 디바이스를 나타내는 도면이다.
도 8a는 도 7b의 적층형 반도체 디바이스의 상부도이다.
도 8b는 도 7c의 적층형 반도체 디바이스의 상부도이다.
도 8c는 도 7d의 적층형 반도체 디바이스의 상부도이다.
도 8d는 도 7f의 적층형 반도체 디바이스의 상부도이다.
도 8e는 도 7g의 적층형 반도체 디바이스의 상부도이다.
도 8f는 도 7h의 적층형 반도체 디바이스의 상부도이다.
도 8g는 도 8f의 장치로부터 형성된 적층형 반도체 디바이스의 상부도이고, 저장소자들의 두 세트들에 의해 공유된 워드 라인 콘택들과 차폐 플레이트 콘택들을 나타낸다.
도 8h는 다른 적층형 반도체 디바이스의 상부도이고, 저장 소자들의 각각의 세트들에 대해 공유된 워드 라인 콘택들 및 분리된 차폐 플레이트 콘택들을 나타낸다.
도 8i는 다른 적층형 반도체 디바이스의 상부도이고, 저장 소자들의 각각의 세트들에 대한 분리된 워드 라인 콘택들 및 차폐 플레이트 콘택들을 나타낸다.
도 9는 저장 소자들의 네 개의 블록을 나타내는 도면이고, 여기서 워드 라인들과 차폐 플레이트들은 한 쌍의 블록들에 의해 공유된다.
도 10은 차폐 플레이트들을 갖는 비휘발성 저장 장치를 제조하는 프로세스를 나타내는 도면이다.
도 11은 비휘발성 메모리를 프로그래밍하는 방법의 일 실시예를 나타내는 흐름도이다.
도 12는 프로그래밍 동안에 비휘발성 저장 소자들의 제어 게이트들에 인가되는 펄스 열의 일 실시예를 나타내는 도면이다.
도 13은 비휘발성 메모리를 판독하는 과정의 일 실시예를 나타내는 흐름도이다.1 is a top view of a NAND string.
FIG. 2 is an equivalent circuit diagram of the NAND string of FIG. 1.
3 is a block diagram of an array of NAND flash storage elements.
4 is a cross-sectional view of a NAND string.
5 is a cross-sectional view of a NAND string with shield plates, where source / drain regions are provided in the substrate between the storage elements.
6 is a cross sectional view of a NAND string with shield plates, wherein no source / drain regions are provided in the substrate between the storage elements.
7A is a diagram illustrating a stacked semiconductor device, showing a cross sectional view of a NAND string.
FIG. 7B is a view along the NAND string direction of the stacked semiconductor device of FIG. 7A, where a photoresist layer is applied and patterned.
FIG. 7C is a diagram of the stacked semiconductor device of FIG. 7B after photoresist slimming.
FIG. 7D illustrates the stacked semiconductor device of FIG. 7C after SiN etching and photoresist stripping. FIG.
FIG. 7E illustrates the stacked semiconductor device of FIG. 7D after SiO 2 deposition.
FIG. 7F is a diagram of the stacked semiconductor device of FIG. 7E after being provided with a photoresist mask for select gates.
FIG. 7G illustrates the stacked semiconductor device of FIG. 7F after SiO 2 etching and photoresist stripping. FIG.
FIG. 7H is a diagram illustrating the stacked semiconductor device of FIG. 7G after SiN wet etching. FIG.
FIG. 7I illustrates the stacked semiconductor device of FIG. 7H after poly etching. FIG.
FIG. 7J is a diagram illustrating the stacked semiconductor device of FIG. 7I after ONO and poly etching.
FIG. 7K illustrates the stacked semiconductor device of FIG. 7J after shielding plates are formed by poly deposition and CMP. FIG.
8A is a top view of the stacked semiconductor device of FIG. 7B.
8B is a top view of the stacked semiconductor device of FIG. 7C.
8C is a top view of the stacked semiconductor device of FIG. 7D.
8D is a top view of the stacked semiconductor device of FIG. 7F.
8E is a top view of the stacked semiconductor device of FIG. 7G.
8F is a top view of the stacked semiconductor device of FIG. 7H.
FIG. 8G is a top view of the stacked semiconductor device formed from the apparatus of FIG. 8F, showing word line contacts and shield plate contacts shared by two sets of reservoirs.
8H is a top view of another stacked semiconductor device and shows shared word line contacts and separated shield plate contacts for respective sets of storage elements.
8I is a top view of another stacked semiconductor device, showing separate word line contacts and shield plate contacts for respective sets of storage elements.
9 shows four blocks of storage elements, where word lines and shield plates are shared by a pair of blocks.
10 shows a process for manufacturing a nonvolatile storage device having shield plates.
11 is a flow diagram illustrating one embodiment of a method of programming a nonvolatile memory.
12 illustrates one embodiment of a pulse train applied to control gates of non-volatile storage elements during programming.
13 is a flowchart illustrating an embodiment of a process of reading a nonvolatile memory.

본 발명은 저장 소자들 사이에 개별적으로 제어가 가능한 차폐 플레이트들을 갖는 비휘발성 저장소를 제공한다.The present invention provides a nonvolatile storage having individually controllable shielding plates between the storage elements.

본 발명을 구현하기에 적합한 메모리 시스템의 일 실시예는 NAND 플래시 메모리 구조를 사용하고, 이는 두 선택 게이트들 사이에 복수의 트랜지스터들을 직렬로 배치하는 것을 포함한다. 직렬로 연결된 트랜지스터들과 선택 게이트들은 NAND 스트링으로 언급된다. 도 1은 하나의 NAND 스트링을 나타내는 상부도이다. 도 2는 그 등가 회로이다. 도 1 및 도 2에 나타난 NAND 스트링은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 직렬로 연결된 네 개의 트랜지스터들(100, 102, 104 및 106)을 포함한다. 선택 게이트(120)는 비트 라인(126)으로의 NAND 스트링 접속을 게이팅한다. 선택 게이트(122)는 소스 라인(128)으로의 NAND 스트링 접속을 게이팅한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압들을 인가함으로써 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압들을 인가함으로써 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트 및 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되고(또는 워드 라인(WL3)의 일부로서 제공됨), 제어 게이트(102CG)는 워드 라인 WL2에 연결되고, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되고, 그리고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104 및 106)은 각각의 저장 소자들이고, 이들은 또한 메모리 셀로도 불린다. 다른 실시예들에서, 저장 소자들은 복수의 트랜지스터들을 포함하거나, 또는 도 1 및 도 2에서 도시된 것과는 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결된다. 선택 게이트(122)는 선택 라인(SGS)에 연결된다.One embodiment of a memory system suitable for implementing the present invention uses a NAND flash memory structure, which includes placing a plurality of transistors in series between two select gates. The transistors in series and the select gates are referred to as a NAND string. 1 is a top view illustrating one NAND string. 2 is an equivalent circuit thereof. The NAND string shown in FIGS. 1 and 2 includes four transistors 100, 102, 104, and 106 connected in series between the first select gate 120 and the second select gate 122. Select gate 120 gates the NAND string connection to bit line 126. Select gate 122 gates the NAND string connection to source line 128. The select gate 120 is controlled by applying appropriate voltages to the control gate 120CG. The select gate 122 is controlled by applying appropriate voltages to the control gate 122CG. Each of the transistors 100, 102, 104, and 106 has a control gate and a floating gate. Transistor 100 has control gate 100CG and floating gate 100FG. The transistor 102 includes a control gate 102CG and a floating gate 102FG. The transistor 104 includes a control gate 104CG and a floating gate 104FG. The transistor 106 includes a control gate 106CG and a floating gate 106FG. Control gate 100CG is connected to word line WL3 (or provided as part of word line WL3), control gate 102CG is connected to word line WL2, and control gate 104CG is word line WL1. ), And the control gate 106CG is connected to the word line WL0. In one embodiment, transistors 100, 102, 104, and 106 are respective storage elements, which are also referred to as memory cells. In other embodiments, the storage elements may comprise a plurality of transistors, or may differ from those shown in FIGS. 1 and 2. The select gate 120 is connected to the select line SGD. The select gate 122 is connected to the select line SGS.

도 3은 3개의 NAND 스트링을 나타내는 회로도이다. NAND 구조를 사용하는 플래시 메모리 시스템에 대한 일반적인 구조는 수개의 NAND 스트링을 포함할 것이다. 예를 들어, 더 많은 NAND 스트링들을 갖는 메모리 어레이에서 세 개의 NAND 스트링(320, 340, 360)이 표시된다. 각각의 NAND 스트링은 두 개의 선택 게이트와 네 개의 저장 소자들을 포함한다. 간단히 표시하기 위해 네 개의 저장 소자들만이 도시되었지만, 현재의 NAND 스트링들은 예를 들어 최대 32개 또는 64개의 저장소자들을 가질 수 있다.3 is a circuit diagram showing three NAND strings. A typical structure for a flash memory system that uses a NAND structure will include several NAND strings. For example, three NAND strings 320, 340, 360 are shown in a memory array with more NAND strings. Each NAND string includes two select gates and four storage elements. Although only four storage elements are shown for simplicity, current NAND strings may have a maximum of 32 or 64 reservoirs, for example.

예를 들어, NAND 스트링(320)은 선택 게이트들(322, 327)과 저장 소자들(323-326)을 포함하고, NAND 스트링(340)은 선택 게이트들(342, 347)과 저장 소자들(343-346)을 포함하고, NAND 스트링(360)은 선택 게이트들(362, 367)과 저장 소자들(363-366)을 포함한다. 각각의 NAND 스트링은 자신의 선택 게이트들(예를 들어, 선택 게이트들(327, 347 또는 367))에 의해 소스 라인에 연결된다. 선택 라인(SGS)은 소스 측 선택 게이트들을 제어하기 위해 사용된다. 다양한 NAND 스트링(320, 340 및 360)이 선택 게이트들(322, 342, 362 등) 내의 선택 트랜지스터들에 의해 각각의 비트 라인들(321, 341 및 361)에 연결된다. 이러한 선택 트랜지스터들은 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예에서, 선택 라인들이 반드시 NAND 스트링들 사이에서 공통일 필요는 없는데, 즉, 서로 다른 NAND 스트링들에 대해 다른 선택 라인들이 제공될 수 있다. 워드 라인(WL3)은 저장 소자들(323, 343 및 363)에 대한 제어 게이트들에 연결된다. 워드 라인(WL2)은 저장 소자들(324, 344 및 364)에 대한 제어 게이트들에 연결된다. 워드 라인(WL1)은 저장 소자들(325, 345 및 365)에 대한 제어 게이트들에 연결된다. 워드 라인(WL0)은 저장 소자들(326, 346 및 366)에 대한 제어 게이트들에 연결된다. 각각의 비트 라인 및 각각의 NAND 스트링은 저장 소자들의 어레이 혹은 세트의 열(columns)을 구성한다. 워드 라인들(WL3, WL2, WL1 및 WL0)은 어레이 혹은 세트의 행(rows)을 구성한다. 각각의 워드 라인은 각각의 저장 소자의 제어 게이트를 일렬로 연결한다. 또는, 제어 게이트들은 워드 라인들 자체로 제공될 수 있다. 예를 들어, 워드 라인(WL2)은 저장 소자들(324, 344 및 364)에 대해 제어 게이트들을 제공한다. 실제로, 임의의 워드 라인 상에 수천 개의 저장 소자들이 있을 수 있다.For example, NAND string 320 includes select gates 322 and 327 and storage elements 323-326, and NAND string 340 includes select gates 342 and 347 and storage elements ( 343-346, and the NAND string 360 includes select gates 362, 367 and storage elements 363-366. Each NAND string is connected to the source line by its select gates (eg, select gates 327, 347 or 367). Select line SGS is used to control the source side select gates. Various NAND strings 320, 340, and 360 are connected to respective bit lines 321, 341, and 361 by select transistors in select gates 322, 342, 362, and the like. These select transistors are controlled by a drain select line SGD. In other embodiments, the select lines do not necessarily have to be common between the NAND strings, ie different select lines may be provided for different NAND strings. The word line WL3 is connected to the control gates for the storage elements 323, 343 and 363. Word line WL2 is connected to control gates for storage elements 324, 344, and 364. The word line WL1 is connected to the control gates for the storage elements 325, 345 and 365. The word line WL0 is connected to the control gates for the storage elements 326, 346 and 366. Each bit line and each NAND string constitutes a column of an array or set of storage elements. Word lines WL3, WL2, WL1 and WL0 make up an array or set of rows. Each word line connects the control gates of each storage element in a row. Alternatively, control gates may be provided on the word lines themselves. For example, word line WL2 provides control gates for storage elements 324, 344, and 364. Indeed, there may be thousands of storage elements on any word line.

각각의 저장 소자는 데이터를 저장한다. 예를 들어, 일 비트의 디지털 데이터를 저장할 때, 저장 소자의 가능한 임계 전압(VTH) 범위는 논리 데이터 "1" 및 "0"으로 할당된 두 개의 범위로 나누어진다. NAND 형식 플래시 메모리의 일 예에서, 저장 소자가 소거된 뒤에 VTH는 음이고, 논리 "1"로 정의된다. 프로그램 동작 후의 VTH는 양이고 논리 "0"으로 정의된다. VTH가 음인 상태에서 판독이 시도된 경우, 논리 "1"이 저장되어 있음을 나타내기 위해 저장 소자는 턴온 될 것이다. VTH가 양인 상태에서 판독이 시도된 경우, 저장 소자는 턴온 되지 않을 것이고, 이는 논리 "0"이 저장되어 있음을 나타낸다. 저장 소자는 여러 레벨의 정보, 예를 들어, 복수 비트의 디지털 데이터를 또한 저장할 수 있다. 이 경우, VTH 값의 범위는 데이터 레벨들의 수로 나누어진다. 예를 들어, 만약 네 레벨의 정보가 저장된다면, 데이터 값 "11", "10", "01" 및 "00"에 할당된 네 개의 VTH 범위가 있을 것이다. NAND 형식 메모리의 일 예에서, 소거 동작 후의 VTH는 음이고 "11"로 정의된다. 양의 VTH 값들은 "10", "01" 및 "00"의 상태에 대해 사용된다. 저장 소자에 프로그래밍되는 데이터와 저장 소자의 임계 전압 범위들 간의 특정 관계는 저장 소자들에 대해 채택된 데이터 인코딩 방법에 따라 다르다. 예를 들어, 미국 특허 번호 제6,222,762호 및 미국 특허 출원 공개 제2004/0255090호는 복수 상태 플래시 저장 소자에 대한 다양한 데이터 인코딩 방법들을 설명하고 있으며, 이들 모두는 그 전체가 참조로써 본 명세서에 통합된다.Each storage element stores data. For example, when storing one bit of digital data, the possible threshold voltage (V TH ) range of the storage element is divided into two ranges assigned to logical data "1" and "0". In one example of a NAND type flash memory, V TH is negative after the storage element is erased and defined as logic " 1. " V TH after a program operation is positive and defined as logic "0". If a read is attempted while V TH is negative, the storage element will turn on to indicate that logic "1" is stored. If a read is attempted while V TH is positive, the storage element will not turn on, indicating that logic "0" is stored. The storage element can also store several levels of information, for example a plurality of bits of digital data. In this case, the range of V TH values is divided by the number of data levels. For example, if four levels of information are stored, there will be four V TH ranges assigned to the data values "11", "10", "01" and "00". In one example of a NAND type memory, V TH after an erase operation is negative and defined as "11". Positive V TH values are used for the states of "10", "01" and "00". The specific relationship between the data programmed into the storage element and the threshold voltage ranges of the storage element depends on the data encoding method adopted for the storage elements. For example, US Pat. No. 6,222,762 and US Patent Application Publication No. 2004/0255090 describe various data encoding methods for multi-state flash storage devices, all of which are incorporated herein by reference in their entirety. .

NAND 형식 플래시 메모리들 및 그 동작의 관련 예들이 미국 특허 번호 제5,386,422호, 제5,522,580호, 제5,570,315호, 제5,774,397호, 제6,046,935호, 제6,456,528호 및 제6,522,580호에서 제공되고, 이들 각각은 참조로써 본 명세서에 통합된다.Related examples of NAND format flash memories and their operation are provided in US Pat. Nos. 5,386,422, 5,522,580, 5,570,315, 5,774,397, 6,046,935, 6,456,528, and 6,522,580, each of which is referenced. It is incorporated herein by reference.

플래시 저장 소자를 프로그래밍할 때, 저장 소자의 제어 게이트에는 프로그램 전압이 인가되고, 그 저장 소자와 관련된 비트 라인은 접지된다. 채널에서 나온 전자들이 플로팅 게이트에 주입된다. 플로팅 게이트에 전자들이 축적되면, 플로팅 게이트는 음으로 대전되고, 저장 소자의 VTH가 상승한다. 프로그래밍되는 저장 소자의 제어 게이트에 프로그램 전압을 인가하기 위해, 프로그램 전압은 적절한 워드 라인 상에 인가된다. 앞서 설명된 바와 같이, NAND 스트링들 각각 내에 있는 하나의 저장 소자는 동일한 워드 라인을 공유한다. 예를 들어, 도 3의 저장 소자(324)를 프로그래밍할 때, 저장 소자들(344, 364)의 제어 게이트에도 또한 프로그램 전압이 인가될 것이다.When programming a flash storage device, a program voltage is applied to the control gate of the storage device and the bit lines associated with the storage device are grounded. Electrons from the channel are injected into the floating gate. When electrons accumulate in the floating gate, the floating gate is negatively charged and the V TH of the storage element rises. In order to apply a program voltage to the control gate of the storage element being programmed, the program voltage is applied on the appropriate word line. As described above, one storage element in each of the NAND strings shares the same word line. For example, when programming the storage element 324 of FIG. 3, a program voltage will also be applied to the control gates of the storage elements 344 and 364.

그러나, 다른 NAND 스트링의 프로그래밍 동안, 금지된 NAND 스트링에서 프로그램 교란이 발생할 수 있고, 때로는 프로그래밍되는 NAND 스트링 자체에서 발생할 수 있다. 프로그램 교란은 다른 비휘발성 저장 소자들의 프로그래밍으로 인해, 선택되지 않는 비휘발성 저장 소자의 임계 전압이 시프트될 때 발생한다. 프로그램 교란은, 이전에 프로그래밍된 저장 소자들 상에서 일어날 수 있고, 아직 프로그래밍되지 않은 소거된 저장 소자들에서도 일어날 수 있다. 다양한 프로그램 교란 메커니즘들은 NAND 플래시 메모리와 같은 비휘발성 저장 디바이스에 대해 이용가능한 동작 윈도우(operating window)를 제한할 수 있다.However, during programming of other NAND strings, program disturb can occur in the forbidden NAND string, and sometimes in the NAND string itself being programmed. Program disturb occurs when the threshold voltage of a non-selected nonvolatile storage element is shifted due to programming of other nonvolatile storage elements. Program disturb can occur on previously programmed storage elements and even on erased storage elements that have not yet been programmed. Various program disturb mechanisms may limit the operating window available for nonvolatile storage devices such as NAND flash memory.

예를 들어, 만약 NAND 스트링(320)이 금지되고(예를 들어, 이것은 현재 프로그래밍되는 저장 소자를 포함하지 않는 선택되지 않은 NAND 스트링임), NAND 스트링(340)이 프로그래밍되고 있다면(예를 들어, 이것은 현재 프로그래밍되는 저장 소자를 포함하는 선택된 NAND 스트링임), 프로그램 교란이 NAND 스트링(320)에서 발생할 수 있다. 예를 들어, 통과 전압(VPASS)가 낮으면, 금지된 NAND 스트링의 채널이 충분히 부스팅(boosting)되지 않고, 선택되지 않은 NAND 스트링의 선택된 워드 라인이 비의도적으로 프로그래밍될 수 있다. 가능한 또 다른 경우로서, 부스팅된 전압은 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL) 또는 다른 누설 메커니즘들에 의해 낮아질 수 있고, 이 경우 동일한 문제점이 발생한다. 다른 영향들, 예를 들어, 이후에 프로그래밍되는 다른 이웃하는 저장 소자들과의 용량성 커플링(capacitive coupling)으로 인한 전하 저장 소자의 VTH에서의 시프트 역시 프로그램 교란을 일으킬 수 있다. 프로그램 교란은 본 명세서에서 설명되는 차폐 플레이트 구성과 제어 기술에 의해 감소될 수 있다.For example, if NAND string 320 is prohibited (e.g., this is an unselected NAND string that does not include a storage element currently being programmed), and NAND string 340 is being programmed (e.g., This is the selected NAND string that contains the storage element that is currently programmed), program disturb may occur in the NAND string 320. For example, if the pass voltage V PASS is low, the channel of the forbidden NAND string is not sufficiently boosted, and the selected word line of the unselected NAND string may be unintentionally programmed. As another possible case, the boosted voltage can be lowered by Gate Induced Drain Leakage (GIDL) or other leakage mechanisms, in which case the same problem arises. Other influences, such as shifts in the V TH of the charge storage element due to capacitive coupling with other neighboring storage elements that are subsequently programmed, can also cause program disturb. Program disturb can be reduced by the shield plate configuration and control techniques described herein.

도 4는 NAND 스트링의 단면도이다. 단면도는 간략히 표시되어 있고 일정 비율로 도시된 것이 아니다. NAND 스트링(400)은 기판(490) 위에 형성된 소스 측 선택 게이트(406), 드레인 측 선택 게이트(424) 및 8개의 저장소자들(408, 410, 412, 414, 416, 418, 420 및 422)을 포함한다. 이러한 컴포넌트들은 p-웰 영역(492) 상에 형성될 수 있으며, p-웰 영역(492) 자체는 p형 기판 영역(496)의 n-웰 영역(494)에 형성될 수 있다. 이러한 영역들은 집합적으로 기판(490)의 부분이다. 또한 n-웰이 p-기판에 형성될 수 있다. VBL의 전위를 갖는 비트 라인(426)에 추가하여 VSOURCE의 전위를 갖는 소스 공급 라인(404)이 제공된다. 워드 라인들은 실행되고 있는 동작(예를 들어, 프로그래밍, 감지(판독 혹은 검증) 또는 소거)에 따라 각각의 전압을 수신한다. 또한, 저장 소자의 제어 게이트가 워드 라인의 일부분으로 제공될 수 있다는 것을 상기해야한다. 예를 들어, WL0, WL1, WL2, WL3, WL4, WL5, WL6 및 WL7은 저장소자들(408, 410, 412, 414, 416, 418, 420 및 422)의 제어 게이트들 각각을 통해 연장한다. 일 실시예에서, 저장 소자들이 형성된 뒤에 p-웰 영역(492)을 도핑함으로써 저장 소자들 사이에 소스/드레인 영역들(이것의 예는 도면부호 430으로 표시됨)이 제공된다. 워드 라인 또는 비휘발성 저장 소자의 소스 측은, NAND 스트링의 소스 단(예를 들어, 소스 공급 라인(404))을 바라보는 측면을 말하고, 반면에, 워드 라인 또는 비휘발성 저장 소자의 드레인 측은, NAND 스트링의 드레인 단(예를 들어, 비트 라인(426))을 바라보는 측면을 말한다.4 is a cross-sectional view of a NAND string. The cross section is shown briefly and is not drawn to scale. NAND string 400 includes source side select gate 406, drain side select gate 424 and eight reservoirs 408, 410, 412, 414, 416, 418, 420 and 422 formed over substrate 490. It includes. These components may be formed on p-well region 492, and p-well region 492 itself may be formed on n-well region 494 of p-type substrate region 496. These regions are collectively part of the substrate 490. Also n-wells may be formed in the p-substrate. In addition to the bit line 426 with the potential of V BL , a source supply line 404 with the potential of V SOURCE is provided. Word lines receive respective voltages depending on the operation being performed (eg, programming, sensing (reading or verifying) or erasing). It should also be recalled that the control gate of the storage element may be provided as part of the word line. For example, WL0, WL1, WL2, WL3, WL4, WL5, WL6 and WL7 extend through each of the control gates of reservoirs 408, 410, 412, 414, 416, 418, 420 and 422. In one embodiment, source / drain regions (indicated here by reference numeral 430) are provided between the storage elements by doping the p-well region 492 after the storage elements are formed. The source side of the word line or nonvolatile storage element refers to the side facing the source end of the NAND string (eg, source supply line 404), while the drain side of the word line or nonvolatile storage element is the NAND. Refers to the side facing the drain end of the string (eg, bit line 426).

도 5는 차폐 플레이트들을 갖는 NAND 스트링의 단면도를 나타내고, 여기서 저장 소자들 사이의 기판에 소스/드레인 영역들이 제공된다. 여기서, 인접한 비휘발성 저장 소자들의 플로팅 게이트들 사이에 전자기 복사(electromagnetic radiation)의 차폐를 제공하기 위해, 전도성 물질로 된 복수의 차폐 플레이트들이 제공된다. 전도성 물질은 W 또는 Ta와 같은 금속을 포함할 수 있고, 이것은 WN, TaN 또는 TiN과 같은 장벽 금속과 함께 사용될 수 있다. 전도성 물질은 WSi, TiSi, CoSi 또는 NiSi와 같은 도핑된 폴리실리콘(polysilicon) 또는 실리사이드(siliside)를 포함할 수 있다. 예를 들어, 차폐 플레이트 SP0(500)은 SGS(406)와 저장 소자(408) 사이에 제공되고, 차폐 플레이트 SP1(502)은 저장소자들(408, 410) 사이에 제공되고, 차폐 플레이트 SP2(504)은 저장소자들(410, 412) 사이에 제공되고, 차폐 플레이트 SP3(506)은 저장소자들(412, 414) 사이에 제공되고, 차폐 플레이트 SP4(508)은 저장소자들(414, 416) 사이에 제공되고, 차폐 플레이트 SP5(510)은 저장소자들(416, 418) 사이에 제공되고, 차폐 플레이트 SP6(512)은 저장소자들(418, 420) 사이에 제공되고, 차폐 플레이트 SP7(514)은 저장소자들(420, 422) 사이에 제공되고, 차폐 플레이트 SP8(516)은 저장소자(422)와 SGD(424) 사이에 제공된다. 각각의 차폐 플레이트 혹은 멤버는 인접한 저장 소자들의 플로팅 게이트들 사이에 위치할 수 있고, 이러한 플로팅 게이트들은 인접한 워드 라인들과 관련되어 있다. 예를 들어, 이러한 구성은 판독 또는 프로그램 동작 동안 플로팅 게이트 대 플로팅 게이트의 커플링을 감소시킨다. 도시된 바와 같이 저장 소자들/워드 라인들의 상단까지 차폐 플레이트가 연장할 필요는 없다는 점에 주목해야한다. 그러나, 제어 게인트/워드 라인 대 플로팅 게이트 커플링을 감소시키기 위해 저장 소자들/워드 라인들의 상단까지 또는 이를 넘어서까지 또한 각각의 차폐 플레이트가 연장할 수 있다. 일 실시예에서 차폐 플레이트들의 단면은 일반적으로 사각형일 수 있다.5 shows a cross-sectional view of a NAND string with shield plates, where source / drain regions are provided in the substrate between the storage elements. Here, a plurality of shielding plates of conductive material is provided to provide shielding of electromagnetic radiation between floating gates of adjacent nonvolatile storage elements. The conductive material may comprise a metal such as W or Ta, which may be used with a barrier metal such as WN, TaN or TiN. The conductive material may include doped polysilicon or silicide such as WSi, TiSi, CoSi or NiSi. For example, shielding plate SP0 500 is provided between SGS 406 and storage element 408, shielding plate SP1 502 is provided between reservoirs 408 and 410, and shielding plate SP2 ( 504 is provided between reservoirs 410 and 412, shielding plate SP3 506 is provided between reservoirs 412 and 414, and shielding plate SP4 508 is provided between reservoirs 414 and 416. ), Shielding plate SP5 510 is provided between the reservoirs 416, 418, shielding plate SP6 512 is provided between the reservoirs 418, 420, and shielding plate SP7 ( 514 is provided between reservoirs 420 and 422, and shielding plate SP8 516 is provided between reservoir 422 and SGD 424. Each shield plate or member may be located between floating gates of adjacent storage elements, which are associated with adjacent word lines. For example, such a configuration reduces the coupling of floating gates to floating gates during read or program operations. It should be noted that the shield plate does not need to extend to the top of the storage elements / word lines as shown. However, each shielding plate may also extend up to or beyond the top of the storage elements / word lines to reduce control gain / word line to floating gate coupling. In one embodiment the cross-section of the shielding plates may be generally rectangular.

차폐 플레이트들은, 각각의 차폐 플레이트들에 필요한 전압을 결합시킴으로써 프로그래밍, 감지(판독/검증) 및 소거 동작 동안 차폐 플레이트들의 영향이 최적화되도록 독립적으로 제어가 가능하다. 이러한 점이 공통으로 제어가 가능한 차폐 플레이트들을 사용하는 방법보다 장점이다. 게다가, 차폐 플레이트들이 프로그래밍되는 저장 소자의 플로팅 게이트에 다소의 전압을 결합시킬 수 있기 때문에, 차폐 플레이트들은 감소된 프로그램 전압을 사용할 수 있다. 결과적으로, 프로그램 교란이 감소한다.The shielding plates are independently controllable so as to optimize the influence of the shielding plates during programming, sensing (read / verify) and erase operations by combining the voltages required for the respective shielding plates. This is an advantage over the use of commonly controllable shielding plates. In addition, the shielding plates can use a reduced program voltage because the shielding plates can couple some voltage to the floating gate of the storage element being programmed. As a result, program disturb is reduced.

도 6은 차폐 플레이트들을 갖는 NAND 스트링의 단면도를 나타내고, 여기서 소스/드레인 영역들은 저장 소자들 사이의 기판에 제공되지 않는다. 일 실시예에서, 차폐 플레이트들로 인해 저장 소자들 사이에 필드 유도형 전도도(field induced conductivity)가 제공될 수 있기 때문에, 기판의 p-웰 영역(492)에 소스/드레인 영역들을 제공될 필요가 없다. 예를 들어, 판독 또는 검증과 같은 감지 동작 동안, 선택된 저장 소자가 온 상태/전도 상태에 있으면, NAND 스트링에 전도성 경로가 확립될 수 있다. 이러한 전도성 경로는, 예를 들어, 선택 게이트 SGD(424)에서 SP8(516)까지, WL7까지, SP7(514)까지, WL6까지, SP6(512)까지, 등등으로, 선택 게이트 SGS(406) 및 소스에 도달할 때까지, 드레인 선택 게이트, 차폐 플레이트들, 워드 라인들/제어 게이트들 및 소스 선택 게이트로 형성되는 채널을 통해, 비트 라인 콘택(bit line contact)과 셀 소스 콘택(cell source contact) 사이에 확립될 수 있다. 본질적으로, 약 4-5V와 같은 적절한 전압이 차폐 플레이트들에 인가되고, 예를 들어 VSS=0V가 워드 라인들에 인가되면 저장 소자들 사이에 가상의 접합이 형성된다. 따라서 감지 동작이 기판에서의 전도성 경로에 의존하지 않는다. 게다가, 차폐 플레이트들이 독립적으로 제어가 가능하기 때문에, 차폐 플레이트들의 전압들은 제어 방식에 따라 최적으로 조정될 수 있다. 장점으로서, 이러한 가상의 접합을 이용함으로써 단채널 효과(short channel effect)를 방지할 수 있는 데, 여기서 소스/드레인 영역들은 제공되지 않는다. 더욱이, 소스/드레인 영역들이 필요 없기 때문에 제조 프로세스에서의 대응하는 단계를 피할 수 있다.6 shows a cross-sectional view of a NAND string with shield plates, wherein source / drain regions are not provided in the substrate between the storage elements. In one embodiment, it is necessary to provide source / drain regions in the p-well region 492 of the substrate because shielding plates may provide field induced conductivity between the storage elements. none. For example, during a sensing operation such as read or verify, if the selected storage element is in an on / conductive state, a conductive path can be established in the NAND string. Such conductive paths may be, for example, select gate SGD 424 to SP8 516, to WL7, to SP7 514, to WL6, to SP6 512, and so on, such as select gate SGS 406 and Bit line contact and cell source contact through a channel formed of drain select gates, shield plates, word lines / control gates and source select gate until reaching the source. Can be established in between. In essence, a suitable voltage, such as about 4-5V, is applied to the shielding plates and, for example, VSS = 0V is applied to the word lines to form a virtual junction between the storage elements. Thus the sensing operation does not depend on the conductive path on the substrate. In addition, since the shielding plates are independently controllable, the voltages of the shielding plates can be optimally adjusted according to the control scheme. Advantageously, using this virtual junction can prevent short channel effects, where no source / drain regions are provided. Moreover, the corresponding step in the manufacturing process can be avoided because no source / drain regions are needed.

필드 유도형 전도도에 의한 가상의 접합을 저장 소자들과 차폐 플레이트들 사이에 생성하기 위해, 양의 전압이 차폐 플레이트와 저장 소자에 인가된다. 그러나, 차폐 플레이트 전압들의 플로팅 게이트들로의 결합으로 인해 차폐 플레이트 전압들은 선택된 워드 라인 판독 전압에 영향을 줄 것이다. 이러한 결합은 차폐 플레이트 전압 × 결합 비율(C)(SP-FG/전체 FG)(이것은 대략 5-15% 일 수 있음)에 비례한다. 차폐 플레이트 전압이 높으면, 선택된 워드 라인 판독 전압이 증가할 것이다. 가상의 소스-드레인 접합을 감소시키기 위해서는, 더 높은 차폐 플레이트 전압이 사용되어야 하는 반면에, 선택된 워드 라인 판독 전압을 감소시키기 위해서는 더 낮은 차폐 플레이트 전압이 사용되어야 한다. 가능한 일 실시예에서는, 이런 상충하는 목적을 해결하기 위해, 교번하는 차폐 플레이트들에 높고 낮은 차폐 플레이트 전압(각각 VRSPH 및 VRSPL)이 번갈아 사용될 수 있다. 그러나, 모든 차폐 플레이트들에 대해 공통의 차폐 플레이트 전압(VRSP)을 사용하는 것도 가능하다.A positive voltage is applied to the shield plate and the storage element to create a virtual junction between the field elements and the shield plates with field induced conductivity. However, the shield plate voltages will affect the selected word line read voltage due to the combination of the shield plate voltages to the floating gates. This coupling is proportional to the shielding plate voltage x coupling ratio (C) (SP-FG / total FG), which can be approximately 5-15%. If the shield plate voltage is high, the selected word line read voltage will increase. To reduce the imaginary source-drain junction, a higher shield plate voltage should be used, while a lower shield plate voltage should be used to reduce the selected word line read voltage. In one possible embodiment, high and low shield plate voltages (VRSPH and VRSPL, respectively) may be used alternately in alternating shield plates to address this conflicting purpose. However, it is also possible to use a common shield plate voltage VRSP for all shield plates.

차폐 플레이트들을 갖는 비휘발성 저장 디바이스를 제조하는 프로세스가 이제 설명된다.The process for manufacturing a nonvolatile storage device with shield plates is now described.

도 7a는 적층형 반도체 디바이스를 나타내는 도면으로, NAND 스트링을 횡단한 단면도를 나타낸다. 제조 프로세스의 중간 단계가 도시되어 있다. 이 단계까지 디바이스의 형성은 종래 기술을 따를 수 있으며, 여기서 제 1 유전체 층(710)(예를 들어, 게이트 옥사이드 층)이 기판(712)위에 형성되고 이후 제 1 폴리실리콘(polysilicon)(poly(폴리)) 층(708)이 제 1 유전체 층(710) 위에 형성된다. 전기적으로 전도성을 갖도록 도핑된 제 1 폴리실리콘 층 (708)은 저장 소자들의 플로팅 게이트들을 형성하는데 사용된다. 기판(712)을 패터닝하고 제 1 폴리실리콘 층(708) 및 제 1 유전체 층(710)을 통해 트랜치(trench)들을 에칭(etching)함으로써 STI(Shallow Trench Isolation) 구조들(714)이 형성된다. 트랜치들은 또한 기판(712) 안으로 연장한다. NAND 스트링들 사이에 전기적 절연을 제공하기 위해 트랜치들은 STI 물질(SiO2와 같은 적절한 유전체 물질)로 채워진다. 따라서, STI 물질의 스트립(strip)들은 제 1 폴리실리콘 층(708)의 스트립들로 분리되어 기판(712)을 (본 도면의 단면에 수직인 방향으로) 횡단하여 연장하는 STI 구조들(714)을 형성한다.7A is a diagram illustrating a stacked semiconductor device, showing a cross-sectional view across a NAND string. An intermediate step of the manufacturing process is shown. Up to this step the formation of the device can follow the prior art, wherein a first dielectric layer 710 (eg, a gate oxide layer) is formed over the substrate 712 and then a first polysilicon (poly ( Poly)) layer 708 is formed over the first dielectric layer 710. The first polysilicon layer 708 doped to be electrically conductive is used to form floating gates of the storage elements. Shallow Trench Isolation (STI) structures 714 are formed by patterning the substrate 712 and etching trenches through the first polysilicon layer 708 and the first dielectric layer 710. The trenches also extend into the substrate 712. The trenches are filled with STI material (a suitable dielectric material such as SiO 2 ) to provide electrical isolation between the NAND strings. Thus, strips of STI material are separated into strips of the first polysilicon layer 708 to extend the STI structures 714 across the substrate 712 (in a direction perpendicular to the cross section of this figure). To form.

그 다음에, O-N-O 층과 같은 제 2 유전체 층(706)이 폴리 층(708) 상에 제공된다. O-N-O 층은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride) 및 실리콘 옥사이드로 형성된 삼층의 유전체이다. STI 구조들(714)과, 그리고 제 1 폴리실리콘 물질(708)의 스트립들 위에 놓이는 제 2 폴리실리콘 층(704)이 증착된다. 도핑되고 전기적으로 전도성인 제 2 폴리실리콘 층(704)은 제 2 유전체 층(706)에 의해 제 1 폴리실리콘(708)의 스트립들로부터 분리된다. 저장소자들의 워드 라인들과 제어 게이트들을 형성하기 위해 제 2 폴리실리콘 층(704)이 사용된다. 제 2 폴리실리콘 층(704) 위에 마스킹 층(masking layer)(702)이 형성된다. 이 경우에, 마스킹 층(702)은 실리콘 나이트라이드(SiN)와 같은 유전체로 형성되지만, 다른 적절한 마스킹 물질들이 또한 사용될 수 있다.Next, a second dielectric layer 706, such as an O—N—O layer, is provided on the poly layer 708. The O-N-O layer is a three layer dielectric formed of silicon oxide, silicon nitride and silicon oxide. STI structures 714 and a second polysilicon layer 704 overlying strips of first polysilicon material 708 are deposited. The doped and electrically conductive second polysilicon layer 704 is separated from the strips of the first polysilicon 708 by the second dielectric layer 706. A second polysilicon layer 704 is used to form the word lines and control gates of the reservoirs. A masking layer 702 is formed over the second polysilicon layer 704. In this case, the masking layer 702 is formed of a dielectric such as silicon nitride (SiN), but other suitable masking materials can also be used.

도 7b는 도 7a의 적층형 반도체 디바이스의 NAND 스트링을 따라 도시된 도면으로, 포토레지스트 층(photoresist layer)이 도포되고 패터닝되어 있다. 도 7b는 도 7a의 단면도에 수직하는 방향에서 도 7a의 NAND 어레이의 단면도를 보여준다. 따라서, 도 7b는 단면도에서 제 1 폴리실리콘 물질(708)의 단일 스트립을 나타내는데, 이 경우 제 2 폴리실리콘 층(704)이 이러한 스트립 위에 놓인다. 도 7b는 또한 마스킹 층(702) 위에 놓인 포토레지스트(PR)의 부분들을 보여준다. 포토레지스트로 된 블랭킷 층을 도포하고 그 다음에 리소그래피 프로세스(lithographic process)를 사용하여 포토레지스트를 패터닝함으로써, 패터닝된 포토레지스트 층(716)이 형성된다. 일 실시예에서, UV 광에 노출시킴으로써, 포토레지스트가 패터닝되지만, e-빔 리소그래피(e-beam lithography)와 같은 다른 패터닝 프로세스들도 또한 사용될 수 있다.FIG. 7B is a view along the NAND string of the stacked semiconductor device of FIG. 7A, with a photoresist layer applied and patterned. FIG. FIG. 7B shows a cross-sectional view of the NAND array of FIG. 7A in a direction perpendicular to the cross-sectional view of FIG. 7A. Thus, FIG. 7B shows a single strip of first polysilicon material 708 in cross section, in which case a second polysilicon layer 704 overlies this strip. 7B also shows portions of photoresist PR overlying masking layer 702. Patterned photoresist layer 716 is formed by applying a blanket layer of photoresist and then patterning the photoresist using a lithographic process. In one embodiment, the photoresist is patterned by exposure to UV light, but other patterning processes, such as e-beam lithography, may also be used.

도 7c는 포토레지스트 슬리밍(photoresist slimming) 이후의 도 7b의 적층형 반도체 디바이스를 나타낸다. 레지스트 슬리밍은 적어도 포토레지스트의 일부 제거하고 포토레지스트의 부분들이 더 좁게 되도록, 포토레지스트의 부분들을 에칭하는 것을 포함한다. 이 단계를 위해 건식 에칭과 같은 종래의 에칭이 사용될 수 있다.FIG. 7C shows the stacked semiconductor device of FIG. 7B after photoresist slimming. FIG. Resist slimming involves etching at least portions of the photoresist such that at least some of the photoresist is removed and the portions of the photoresist are narrower. Conventional etching, such as dry etching, can be used for this step.

도 7d는 SiN 에칭 및 포토레지스트 스트립핑(striping) 이후에, 도 7c의 적층형 반도체 디바이스를 나타낸다. 레지스트 슬리밍 이후에, 슬리밍된 포토레지스트 부분들은 하부의 SiN 마스킹 층(702)을 패터닝하기 위해 사용된다. 마스킹 층(702)의 비노출 부분들이 제거되도록 에칭이 수행된다. 그 다음에 포토레지스트의 잔존 부분들(716)이 제거된다. 도 7d는 도 7c와 동일한 단면도에서의 결과적인 구조를 보여준다. 제 2 폴리실리콘 층(704)에 도달하면 에칭이 중단된다.FIG. 7D shows the stacked semiconductor device of FIG. 7C after SiN etching and photoresist stripping. FIG. After resist slimming, the slimmed photoresist portions are used to pattern the underlying SiN masking layer 702. Etching is performed to remove the unexposed portions of masking layer 702. The remaining portions 716 of the photoresist are then removed. FIG. 7D shows the resulting structure in the same cross section as FIG. 7C. Etching stops when the second polysilicon layer 704 is reached.

도 7e는 실리콘 다이옥사이드(SiO2) 증착 이후의 도 7d의 적층형 반도체 디바이스를 나타낸다. SiO2 층(718)이 제 2 유전체 층으로서 형성되며, 이것은 SiN 층(702)과, 그리고 제 2 폴리실리콘 층(704)의 노출 영역 위에 놓인다. 일 실시예에서, 화학적 기상 증착(Chemical Vapor Deposition, CVD)과 같은 종래의 프로세스에 의해 블랭킷 층으로서 형성될 수 있는 SiO2 층(718)은 유전체 층들(706, 710)보다 더 두꺼울 수 있다. SiO2 층(718)은 제 2 폴리실리콘의 노출 부분들을 따라 그리고 마스킹 부분들(702)의 상부 표면들 및 측벽들을 따라 연장한다.FIG. 7E shows the stacked semiconductor device of FIG. 7D after silicon dioxide (SiO 2 ) deposition. SiO 2 layer 718 is formed as a second dielectric layer, which overlies the SiN layer 702 and the exposed area of the second polysilicon layer 704. In one embodiment, SiO 2 layer 718, which may be formed as a blanket layer by conventional processes, such as chemical vapor deposition (CVD), may be thicker than dielectric layers 706, 710. SiO 2 layer 718 extends along the exposed portions of the second polysilicon and along the top surfaces and sidewalls of the masking portions 702.

도 7f는 선택 게이트를 위한 포토레지스트 마스크가 제공된 이후에, 도 7e의 적층형 반도체 디바이스를 나타낸다. 포토레지스트로 이러한 구조를 덮고 그 다음에 포토레지스트의 원하지 않는 부분을 제거하기 위해 리소그래피 프로세스를 사용하여 포토레지스트를 패터닝함으로써, 마스크의 포토레지스트 부분들(719 및 720)이 형성될 수 있다. 제 2 폴리실리콘 층(704) 바로 위에 놓이는 SiO2 층(718)의 부분들 위로 포토레지스트 부분들(719 및 720)이 연장한다. 그 다음에 SiO2 층(718)의 특정 노출 부분들을 제거하기 위해 에칭이 수행된다. 또한, 워드 라인 및 차폐 플레이트 콘택들이 후속적으로 형성되는 영역들을 위해 포토레지스트 마스크가 사용될 수 있다.FIG. 7F illustrates the stacked semiconductor device of FIG. 7E after the photoresist mask for the select gate is provided. Photoresist portions 719 and 720 of the mask can be formed by covering the structure with a photoresist and then patterning the photoresist using a lithography process to remove unwanted portions of the photoresist. Photoresist portions 719 and 720 extend over portions of SiO 2 layer 718 overlying second polysilicon layer 704. Etching is then performed to remove certain exposed portions of SiO 2 layer 718. In addition, a photoresist mask may be used for the areas where word line and shield plate contacts are subsequently formed.

도 7g는 SiO2 에칭 및 포토레지스트 스트립핑 이후에, 도 7f의 적층형 반도체 디바이스를 나타낸다. 일 실시예에서, 반응성 이온 에칭(Reactive Ion Etching, RIE)과 같은 이방성 에칭이 사용되어, SiO2 층(718)이 일부 영역들에서는 완전히 에칭되지만, SiN 마스킹 부분들(702)의 측벽들을 따라 SiO2 층(718)의 부분들은 측벽 스페이서들로서 잔존한다. 측벽 스페이서들의 치수는 SiO2 층(718)의 두께에 의해 그리고 사용된 이방성 에칭의 특징에 의해 결정된다. 또한, 에칭이 완료된 이후에, 포토레지스트 부분들(719 및 720)을 제거하기 위해 포토레지스트 스트립핑이 수행된다. 후속적으로 선택 게이트 라인들과 워드 라인들의 위치를 확립하는 측벽 스페이서들은 개별적인 정렬을 필요로 하지 않는다.FIG. 7G shows the stacked semiconductor device of FIG. 7F after SiO 2 etching and photoresist stripping. FIG. In one embodiment, an anisotropic etch, such as Reactive Ion Etching (RIE), is used such that the SiO 2 layer 718 is fully etched in some regions, but along the sidewalls of the SiN masking portions 702. Portions of the two layer 718 remain as sidewall spacers. The dimensions of the sidewall spacers are determined by the thickness of the SiO 2 layer 718 and by the characteristics of the anisotropic etching used. In addition, after the etching is completed, photoresist stripping is performed to remove the photoresist portions 719 and 720. The sidewall spacers that subsequently establish the position of the select gate lines and the word lines do not require separate alignment.

도 7h는 SiN 층(702)의 부분들을 제거하기 위한 습식 에칭 이후에, 도 7g의 적층형 반도체 디바이스를 나타내며, SiN 층(702)의 부분들을 제거함으로써, 제 2 폴리실리콘 층(704) 위의 적절한 위치에 SiO2 층(718)의 부분들이 남아있게 된다. 후속적으로, SiO2 층(718)의 잔존 부분들은, 메모리 어레이를 형성하기 위해, 하부의 층들의 패터닝을 위한 에칭 마스크로서 사용된다.FIG. 7H illustrates the stacked semiconductor device of FIG. 7G after wet etching to remove portions of the SiN layer 702, and by removing portions of the SiN layer 702, thereby removing the appropriate over the second polysilicon layer 704. The portions of the SiO 2 layer 718 remain in place. Subsequently, the remaining portions of SiO 2 layer 718 are used as an etch mask for patterning the underlying layers to form a memory array.

특히, 도 7i는, 폴리실리콘 층(704)을 통해 에칭이 이루어지고 O-N-O 층(706)에서 멈추는 에칭 단계가 수행된 이후에, 도 7h의 적층형 반도체 디바이스를 나타낸다.In particular, FIG. 7I shows the stacked semiconductor device of FIG. 7H after etching through polysilicon layer 704 and an etching step to stop at O-N—O layer 706 is performed.

도 7j는 O-N-O 및 폴리 에칭 이후의 도 7i의 적층형 반도체 디바이스를 나타낸다. 여기서, O-N-O 층(706), 폴리실리콘 층(708) 및 유전체 층(710)이 에칭되고, 에칭은 기판(712)에서 멈춘다. 이러한 에칭 단계는 폴리실리콘 층(704)을 개별 워드 라인들로 분리하고, 폴리실리콘 층(708)을 개별 플로팅 게이트들로 분리한다. 워드 라인들은 제어 게이트들을 형성하고, 여기서 이들은 각각의 저장 소자들(721)에서의 플로팅 게이트들 위에 놓인다. 선택 게이트(723 및 724)는 이와 유사하게 형성된다. 워드 라인들과 플로팅 게이트들이, 동일한 에칭 단계에 의해 형성되기 때문에, 이들은 자체적으로 정렬된다. 저장 소자들(721) 사이의 소스/드레인 영역들(722)이, 또한 기판(712)의 노출 영역에 도펀트(dopants)를 주입함으로써 제공될 수 있다. 일 실시예에서, 이 노출 영역들은 플로팅 게이트들 사이에 있어, 이들은 NAND 스트링의 저장 소자들을 연결한다.FIG. 7J shows the stacked semiconductor device of FIG. 7I after O—N—O and poly etch. FIG. Here, the O-N-O layer 706, the polysilicon layer 708 and the dielectric layer 710 are etched and the etching stops at the substrate 712. This etching step separates the polysilicon layer 704 into individual word lines and the polysilicon layer 708 into individual floating gates. The word lines form control gates, where they overlie the floating gates in the respective storage elements 721. Select gates 723 and 724 are similarly formed. Since the word lines and the floating gates are formed by the same etching step, they are aligned themselves. Source / drain regions 722 between storage elements 721 may also be provided by implanting dopants into the exposed regions of the substrate 712. In one embodiment, these exposed regions are between floating gates, which connect the storage elements of the NAND string.

도 7k는 폴리 증착 및 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)에 의해 차폐 플레이트들이 형성된 이후의 도 7j의 적층형 반도체 디바이스를 나타낸다. 유전체 층(721)이 적층된 구조 위에 증착되고, 이 유전체 층 위에 폴리가 증착된다. 예시적 일 실시예에서, 유전체 층은 SiO2, SiO2-SiN-SiO2, SiO2-AlO-SiO2 또는 SiO2-HfO-SiO2를 포함하고, 약 9-12 nm의 물리적 두께를 가지며, 약 7-11 nm의 유효 두께를 갖는다. 표면을 평탄화하기 위해 CMP가 수행된다. 원하는 전도도를 제공하기 위해 폴리가 도핑될 수 있다. 후속적으로, 두꺼운 유전체 층 또는 다른 보호 물질과 같은 보호 층으로 메모리 어레이가 덮일 수 있다. 결과적인 구조는 인접 저장 소자들 사이에 형성되고 아울러 선택 게이트들과 선택 게이트들에 인접하는 저장 소자들 사이에 형성되는 차폐 플레이트들(725)을 포함한다. 차폐 플레이트들(725)은 서로 절연되어 있고 아울러 저장 소자들로부터 절연되어 있어서 독립적으로 제어가 가능할 수 있다. 각각의 차폐 플레이트는 인접 워드 라인들과 관련된 서로 다른 인접 저장소자들 사이에서 연장한다. 차폐 플레이트들은 또한 NAND 스트링을 횡단하여 연장한다. 결과적으로, 아래에서 더 설명되는 바와 같이, 프로그래밍, 판독 및 소거 동작 동안에 최적화된 다양한 제어 모드들이 제공될 수 있다.FIG. 7K shows the stacked semiconductor device of FIG. 7J after shield plates are formed by poly deposition and chemical mechanical polishing (CMP). Dielectric layer 721 is deposited over the stacked structure, and poly is deposited over the dielectric layer. In one exemplary embodiment, the dielectric layer comprises SiO 2 , SiO 2 -SiN-SiO 2 , SiO 2 -AlO-SiO 2, or SiO 2 -HfO-SiO 2 , and has a physical thickness of about 9-12 nm. , Effective thickness of about 7-11 nm. CMP is performed to planarize the surface. The poly may be doped to provide the desired conductivity. Subsequently, the memory array may be covered with a protective layer, such as a thick dielectric layer or other protective material. The resulting structure includes shielding plates 725 formed between adjacent storage elements and also between select gates and storage elements adjacent to the select gates. The shield plates 725 are insulated from each other and from the storage elements so that they can be controlled independently. Each shield plate extends between different adjacent reservoirs associated with adjacent word lines. Shielding plates also extend across the NAND string. As a result, as described further below, various control modes may be provided that are optimized during programming, read and erase operations.

상기 도면들에서, NAND 스트링에 단지 네 개의 저장 소자들만이 있는 간단한 예들이 제공되었다. 실제 구현에서는, 훨씬 많은 저장 소자들이 NAND 스트링에 제공될 수 있다. 또한, NAND 스트링들의 많은 세트들이 공통의 기판에 형성될 수 있도록 제조 프로세스는 기판의 더 넓은 영역들을 포괄한다. 게다가, 모든 세부사항이 설명되지는 않았고, 도면들이 반드시 일정 비율로 갖는 것은 아니다. 다음의 도면들도 마찬가지로 모든 세부사항을 설명하고 있지는 않다. 또한, 사용된 음영 및 패턴이 이전의 도면들에 반드시 대응하는 것도 아님에 주목해야 한다.In the figures, simple examples have been provided in which only four storage elements are present in the NAND string. In practical implementations, much more storage elements may be provided in the NAND string. In addition, the fabrication process covers larger areas of the substrate so that many sets of NAND strings can be formed on a common substrate. In addition, not all details have been described and the drawings do not necessarily have to scale. The following figures, likewise, do not explain all the details. It should also be noted that the shades and patterns used do not necessarily correspond to the previous figures.

도 8a는 도 7b의 적층형 반도체 디바이스의 상부도 또는 평면도를 나타낸다. 본 도면과 이후 도면에서, 기판 영역이 도시되는데, 여기에는 저장 소자들의 두 세트 및 관련 워드 라인들, 차폐 플레이트들 및 콘택들이 형성된다. 저장 소자들의 각각의 세트는 8개의 워드 라인들과 9개의 차폐 플레이트들을 포함한다. 또한, 소스 선택 게이트들이 영역들(802 및 804)에 제공되는 반면에, 드레인 선택 게이트들이 영역들(800 및 806)에 제공된다. 특히, 패터닝된 포토레지스트 부분(801)이 폐루프를 형성하도록 메모리 어레이를 횡단하여 연장하도록 도시된다. 일부 메모리 어레이들에서, 몇몇의 유사한 동심의 루프들이 사용될 수 있다. 후속적으로 워드 라인 및 차폐 플레이트 콘택들을 제공하는데 사용되는 다양한 개구(opening)들에 추가하여, 동심의 개구들이 유사하게 포토레지스트 부분들(801) 사이에 형성된다. FIG. 8A shows a top view or plan view of the stacked semiconductor device of FIG. 7B. In this and subsequent figures, a substrate region is shown, in which two sets of storage elements and associated word lines, shielding plates and contacts are formed. Each set of storage elements includes eight word lines and nine shield plates. Further, source select gates are provided in regions 802 and 804, while drain select gates are provided in regions 800 and 806. In particular, the patterned photoresist portion 801 is shown extending across the memory array to form a closed loop. In some memory arrays, some similar concentric loops may be used. In addition to the various openings that are subsequently used to provide word line and shield plate contacts, concentric openings are similarly formed between the photoresist portions 801.

도 8b는 포토레지스트 슬리밍이 수행된 이후의 도 7c의 적층형 반도체 디바이스의 상부도를 나타낸다. 설명된 바와 같이, 포토레지스트 슬리밍으로, 폭이 좁아진 포토레지스트 부분들(810)이 생성된다.8B shows a top view of the stacked semiconductor device of FIG. 7C after photoresist slimming is performed. As described, photoresist slimming results in narrower photoresist portions 810.

도 8c는 SiN 에칭 및 포토레지스트 스트립핑 후의, 도 7d의 적층형 반도체 디바이스의 상부도를 나타낸다. 이 단계에서는, 포토레지스트 층을 기반으로 SiN 층이 패터닝되고, 그리고 포토레지스트 층이 제거된다.8C shows a top view of the stacked semiconductor device of FIG. 7D after SiN etching and photoresist stripping. In this step, the SiN layer is patterned based on the photoresist layer, and the photoresist layer is removed.

도 8d는 도 7f의 적층형 반도체 디바이스의 상부도를 나타낸다. 적층된 구조를 횡단하여 SiO2 증착이 수행되고, 마스크(810)의 예와 같은 포토레지스트 마스크들이 워드 라인 및 차폐 플레이트 콘택들을 형성하기 위한 영역들에 제공된다.FIG. 8D shows a top view of the stacked semiconductor device of FIG. 7F. SiO 2 deposition is performed across the stacked structure, and photoresist masks such as the example of mask 810 are provided in regions for forming word line and shield plate contacts.

도 8e는 도 7g의 적층형 반도체 디바이스의 상부도를 나타낸다. SiO2 에칭 및 포토레지스트 스프립핑이 수행되고, SiN 부분과 SiO2 측벽 스페이서를 남겨둔다.8E illustrates a top view of the stacked semiconductor device of FIG. 7G. SiO 2 etching and photoresist stripping are performed, leaving the SiN portion and SiO 2 sidewall spacers.

도 8f는 도 7h의 적층형 반도체 디바이스의 상부도를 나타낸다. 습식 에칭이 SiN 층의 부분들을 제거하고, 이로 의해 SiO2 측벽 스페이서의 부분들이 남아있게 된다.8F illustrates a top view of the stacked semiconductor device of FIG. 7H. The wet etch removes portions of the SiN layer, thereby leaving portions of the SiO 2 sidewall spacers.

도 8g는 도 8f의 디바이스로부터 형성된 적층형 반도체 디바이스의 상부도를 나타내고, 저장 소자들의 두 세트에 의해 공유되는 워드 라인 콘택들과 차폐 플레이트 콘택들을 도시한다. 도 7i-k에 도시된 프로세스 후에, 워드 라인들과 차폐 플레이트들이 그들의 콘택 지점들을 따라 형성된다. 본 도면에서, "W"는 워드 라인 콘택을 나타내고, "S"는 차폐 플레이트 콘택을 나타낸다. 이들은, 원하는 제어 방식에 따라, 워드 라인들 또는 차폐 플레이트들에 서로 다른 전압들이 각각 결합될 수 있는 콘택 지점들이다. 예를 들어, 저장 소자들의 제 1 세트(820)는 소스 선택 게이트(824)와 드레인 선택 게이트(822) 사이에서 번갈아 연장하는 복수의 차폐 플레이트들과 워드 라인들을 포함한다. 유사하게, 저장소자들의 제 2 세트(826)는 소스 선택 게이트(828)와 드레인 선택 게이트(830) 사이에서 번갈아 연장하는 복수의 차폐 플레이트들과 워드 라인들을 포함한다. 이러한 워드 라인들은 저장 소자들의 두 세트에 의해 공유된다. 예를 들어, 워드 라인 콘택(832)은 WL0에 연결되고, 이는 회로에서 저장 소자들의 양쪽 세트를 통해 연장한다. 이와 유사하게, 워드 라인 콘택(834)은 WL1에 연결되고, 워드 라인 콘택(836)은 WL2에 연결되고, 워드 라인 콘택(838)은 WL3에 연결되고, 워드 라인 콘택(840)은 WL4에 연결되고, 워드 라인 콘택(842)은 WL5에 연결되고, 워드 라인 콘택(844)은 WL6에 연결되고, 그리고 워드 라인 콘택(846)은, 마지막 워드 라인인 WL7에 연결된다. 다시 말하지만, 8개의 워드 라인들은 단지 하나의 예로서 제공된다.FIG. 8G shows a top view of a stacked semiconductor device formed from the device of FIG. 8F, showing word line contacts and shield plate contacts shared by two sets of storage elements. After the process shown in Figs. 7i-k, word lines and shield plates are formed along their contact points. In this figure, "W" represents a word line contact and "S" represents a shield plate contact. These are contact points at which different voltages may each be coupled to word lines or shield plates, depending on the desired control scheme. For example, the first set of storage elements 820 includes a plurality of shield plates and word lines alternately extending between the source select gate 824 and the drain select gate 822. Similarly, the second set of reservoirs 826 includes a plurality of shield plates and word lines alternately extending between the source select gate 828 and the drain select gate 830. These word lines are shared by two sets of storage elements. For example, word line contact 832 is connected to WL0, which extends through both sets of storage elements in the circuit. Similarly, word line contact 834 is connected to WL1, word line contact 836 is connected to WL2, word line contact 838 is connected to WL3, and word line contact 840 is connected to WL4. Word line contact 842 is connected to WL5, word line contact 844 is connected to WL6, and word line contact 846 is connected to WL7, the last word line. Again, eight word lines are provided only as one example.

유사하게, 저장 소자들의 두 세트에 의해 차폐 플레이트들이 공유된다. 예를 들어, 차폐 플레이트 콘택(850)은 제 1 차폐 플레이트인 SP0에 연결되고, 이는 회로에서 저장 소자들의 양쪽 세트를 통해 연장한다. 특히, SP0은 저장 소자들의 제 1 세트(820)에서는 SGS(824)와 WL0 사이에서 연장하고, 그리고 저장소자들의 제 2 세트(826)에서는 SGS(828)와 WL0 사이에서 연장한다. 차폐 플레이트 콘택(852)은 SP1에 연결되고, 이는 WL0과 WL1 사이에서 연장한다. 차폐 플레이트 콘택(854)은 SP2에 연결되고, 이는 WL1과 WL2 사이에서 연장한다. 차폐 플레이트 콘택(856)은 SP3에 연결되고, 이는 WL2와 WL3 사이에서 연장한다. 차폐 플레이트 콘택(858)은 SP4에 연결되고, 이는 WL3과 WL4 사이에서 연장한다. 차폐 플레이트 콘택(860)은 SP5에 연결되고, 이는 WL4와 WL5 사이에서 연장한다. 차폐 플레이트 콘택(862)은 SP6에 연결되고, 이는 WL5와 WL6 사이에서 연장한다. 차폐 플레이트 콘택(864)은 SP7에 연결되고, 이는 WL6과 WL7 사이에서 연장한다. 차폐 플레이트 콘택(866)은 SP8에 연결되고, 이는 저장 소자들의 제 1 세트(820)에서는 WL7과 SGD(822) 사이에서 연장하고, 그리고 저장 소자들의 제 2 세트(826)에서는 WL7과 SGD(860) 사이에서 연장한다.Similarly, the shielding plates are shared by two sets of storage elements. For example, shield plate contact 850 is connected to the first shield plate SP0, which extends through both sets of storage elements in the circuit. In particular, SP0 extends between SGS 824 and WL0 in the first set of storage elements 820 and between SGS 828 and WL0 in the second set of reservoirs 826. Shield plate contact 852 is connected to SP1, which extends between WL0 and WL1. Shield plate contact 854 is connected to SP2, which extends between WL1 and WL2. Shield plate contact 856 is connected to SP3, which extends between WL2 and WL3. Shield plate contact 858 is connected to SP4, which extends between WL3 and WL4. Shield plate contact 860 is connected to SP5, which extends between WL4 and WL5. Shield plate contact 862 is connected to SP6, which extends between WL5 and WL6. Shield plate contact 864 is connected to SP7, which extends between WL6 and WL7. Shield plate contact 866 is connected to SP8, which extends between WL7 and SGD 822 in the first set of storage elements 820 and WL7 and SGD 860 in the second set of storage elements 826. Extend between).

이러한 구성에서, 저장 소자들의 두 세트(820 및 826) 사이에 공유되는 소정의 워드 라인 혹은 차폐 플레이트에는 전압들이 독립적으로 결합될 수 있다. 콘택에 원하는 전압을 결합시키기 위해 적절한 제어 회로가 사용될 수 있다.In this configuration, voltages may be independently coupled to any word line or shield plate shared between two sets of storage elements 820 and 826. Appropriate control circuitry can be used to couple the desired voltage to the contacts.

도시된 배열은 단지 하나의 예에 불과하고, 다른 배열들도 가능함에 주목해야 한다. 예를 들어, 저장 소자들의 하나 이상의 추가적인 세트들이 저장 소자들의 세트(820 및 826)의 왼쪽 또는 오른쪽 측면에 배열될 수 있다. 이 경우, 본 도면에서 수평으로 연장하는 워드 라인들은 저장 소자들의 추가된 세트들을 횡단하여 수평으로 더 연장할 수 있다. 또한, 예를 들어, 본 도면에서 저장 소자들의 하나 이상의 세트들이 워드 라인들이 수직으로 연장하는 영역에 제공될 수 있다.It should be noted that the arrangement shown is just one example and that other arrangements are possible. For example, one or more additional sets of storage elements may be arranged on the left or right side of the sets of storage elements 820 and 826. In this case, the horizontally extending word lines in this figure may further extend horizontally across the added sets of storage elements. Also, for example, one or more sets of storage elements in this figure may be provided in an area where word lines extend vertically.

도 8h는 다른 적층형 반도체 디바이스의 상부도를 나타내고, 저장 소자들의 각각의 세트에 대한 공유된 워드 라인 콘택들 및 분리된 차폐 플레이트 콘택들이 도시된다. 도 8g의 구성과 비교하여, 도 8g와 관련하여 설명된 콘택들이 위치한 측면 반대쪽 면에 있는 저장 소자들의 세트들(820 및 826)의 일측에, 추가적인 차폐 플레이트 콘택들(872-886)이 추가된다. 앞서 설명된 바와 유사한 포토레지스트리소그래피 기술이 이런 추가적인 차폐 플레이트 콘택들을 생성하기 위해 사용될 수 있다. 특히, 이러한 추가적인 차폐 플레이트 콘택들은, 고립 구조들(887 및 888)로 인해, 저장 소자들의 제 2 세트(826)를 통해 연장하는 차폐 플레이트들에는 연결되지만, 저장 소자들의 제 1 세트를 통해 연장하는 차폐 플레이트들에는 연결되지 않는다. 이러한 고립 구조들은 관련 기술 분야에서 숙련된 자들에게 명백한 기술을 사용하여 유전체 물질들로부터 형성될 수 있으며, 이러한 기술은, 저장 소자들의 제 1 세트(820)에서 연장하고 본 도면의 오른쪽에 있는 콘택들에 연결되는 차폐 플레이트들이 저장 소자들의 제 2 세트(826)와 통신하지 못하도록, 그리고 저장 소자들의 제 2 세트(826)에서 연장하고 본 도면의 왼쪽에 있는 콘택들에 연결되는 차폐 플레이트들이 저장 소자들의 제 1 세트(820)와 통신하지 못하도록 차폐 플레이트들을 단락 회로로 만든다.8H shows a top view of another stacked semiconductor device, with shared word line contacts and separated shield plate contacts for each set of storage elements. Compared to the configuration of FIG. 8G, additional shield plate contacts 872-886 are added to one side of the sets of storage elements 820 and 826 on the side opposite side where the contacts described with respect to FIG. 8G are located. . Similar photoresist lithography techniques as described above can be used to create these additional shield plate contacts. In particular, these additional shield plate contacts, due to the isolation structures 887 and 888, are connected to shield plates that extend through the second set 826 of storage elements but extend through the first set of storage elements. It is not connected to the shielding plates. Such isolation structures may be formed from dielectric materials using techniques apparent to those skilled in the art, which techniques extend from the first set of storage elements 820 and the contacts to the right of the figure. Shielding plates connected to the second set 826 of the storage elements so as to prevent communication with the second set 826 of the storage elements, and shielding plates extending from the second set 826 of the storage elements and connected to the contacts on the left side of the figure. The shield plates are short circuited to prevent communication with the first set 820.

구체적으로 살펴보면, 본 도면의 왼쪽에서, 차폐 플레이트 콘택(872)은 SP1에 연결되고, 차폐 플레이트 콘택(874)은 SP2에 연결되고, 차폐 플레이트 콘택(876)은 SP3에 연결되고, 차폐 플레이트 콘택(878)은 SP4에 연결되고, 차폐 플레이트 콘택(880)은 SP5에 연결되고, 차폐 플레이트 콘택(882)은 SP6에 연결되고, 차폐 플레이트 콘택(884)은 SP7에 연결되고, 그리고 차폐 플레이트 콘택(886)은 SP8에 연결된다. 일 실시예에서, 차폐 플레이트 콘택(850)(도 8g 참조)은 저장 소자들의 양쪽 세트에 대해 사용될 수 있다는 것에 주목하여야 한다. 저장 소자들의 제 1 세트(820)에서의 SGS(824)와 WL0 사이에 있는, 그리고 저장 소자들의 제 2 세트(826)의 SGS(828)와 WL0 사이에 있는 개별 차폐 플레이트들에 연결되는 개별 차폐 플레이트 콘택들을 제공하는 것도 또한 가능하다. 이 경우, 차폐 플레이트들을 서로 절연시키기 위해 적절한 절연 구조들이 사용될 수 있다.Specifically, on the left side of the figure, the shield plate contact 872 is connected to SP1, the shield plate contact 874 is connected to SP2, the shield plate contact 876 is connected to SP3, and the shield plate contact ( 878 is connected to SP4, shield plate contact 880 is connected to SP5, shield plate contact 882 is connected to SP6, shield plate contact 884 is connected to SP7, and shield plate contact 886 ) Is connected to SP8. In one embodiment, it should be noted that shield plate contact 850 (see FIG. 8G) may be used for both sets of storage elements. Individual shields connected between the individual shield plates between SGS 824 and WL0 in the first set of storage elements 820 and between SGS 828 and WL0 of the second set of storage elements 826. It is also possible to provide plate contacts. In this case, suitable insulating structures can be used to insulate the shielding plates from each other.

이러한 구성에서, 저장 소자들의 두 개의 세트들 간에 공유되는 소정의 워드 라인에, 그리고 저장 소자들의 소정의 세트와 관련된 소정의 차폐 플레이트에, 전압이 독립적으로 결합될 수 있다. 앞서 설명한 바와 같이, 콘택들에 원하는 전압들을 결합시키기 위해 적절한 제어 회로가 사용될 수 있다.In such a configuration, the voltage can be independently coupled to a given word line shared between two sets of storage elements, and to a given shield plate associated with the given set of storage elements. As described above, an appropriate control circuit can be used to couple the desired voltages to the contacts.

도 8i는 다른 적층형 반도체 디바이스의 상부도를 나타내고, 이 도면은 저장 소자들의 각각의 세트를 대한 개별 워드 라인 콘택들과 차폐 플레이트 콘택들을 도시한다. 도 8h의 구성과 비교하여, 저장 소자들의 세트들(820 및 826)의 왼쪽 측면에, 추가적인 워드 라인 콘택들(890-897)이 추가된다. 이런 추가적인 워드 라인 콘택들을 생성하기 위해, 앞서 설명된 바와 유사한 포토리소그래피 기술이 사용될 수 있다. 특히, 이 추가적인 워드 라인 콘택들은, 고립 구조들(898 및 899)로 인해, 저장소자들의 제 2 세트(826)를 통해 연장하는 워드 라인들에는 연결되지만, 저장 소자들의 제 1 세트를 통해 연장하는 워드 라인들에는 연결되지 않는다. 이러한 고립 구조들은 관련 기술 분야에서 숙련된 자들에게 명백한 기술을 사용하여 유전체 물질들로부터 형성될 수 있으며, 이러한 기술은, 저장 소자들의 제 1 세트(820)에서 연장하고 본 도면의 오른쪽에 있는 콘택들에 연결되는 워드 라인들이 저장 소자들의 제 2 세트(826)와 통신하지 못하도록, 그리고 저장 소자들의 제 2 세트(826)에서 연장하고 본 도면의 왼쪽에 있는 콘택들에 연결되는 워드 라인들이 저장 소자들의 제 1 세트(820)와 통신하지 못하도록 워드 라인들을 단락 회로로 만든다.FIG. 8I shows a top view of another stacked semiconductor device, which shows individual word line contacts and shield plate contacts for each set of storage elements. FIG. Compared to the configuration of FIG. 8H, additional word line contacts 890-897 are added to the left side of the sets of storage elements 820 and 826. To create these additional word line contacts, a photolithography technique similar to that described above can be used. In particular, these additional word line contacts are connected to word lines extending through the second set 826 of reservoirs due to the isolation structures 898 and 899, but extending through the first set of storage elements. It is not connected to word lines. Such isolation structures may be formed from dielectric materials using techniques apparent to those skilled in the art, which techniques extend from the first set of storage elements 820 and the contacts to the right of the figure. Word lines connected to the second set 826 of the storage elements to prevent communication with the second set 826 of the storage elements, and word lines connected to the contacts on the left side of the drawing of the storage elements. Make the word lines short circuited so as not to communicate with the first set 820.

구체적으로 살펴보면, 본 도면의 왼쪽에서, 워드 라인 콘택(890)은 WL0에 연결되고, 워드 라인 콘택(891)은 WL1에 연결되고, 워드 라인 콘택(892)은 WL2에 연결되고, 워드 라인 콘택(893)은 WL3에 연결되고, 워드 라인 콘택(894)은 WL4에 연결되고, 워드 라인 콘택(895)은 WL5에 연결되고, 워드 라인 콘택(896)은 WL6에 연결되고, 그리고 워드 라인 콘택(897)은 WL7에 연결된다.Specifically, on the left side of the figure, the word line contact 890 is connected to WL0, the word line contact 891 is connected to WL1, the word line contact 892 is connected to WL2, and the word line contact ( 893 is connected to WL3, word line contact 894 is connected to WL4, word line contact 895 is connected to WL5, word line contact 896 is connected to WL6, and word line contact 897. ) Is connected to WL7.

이러한 구성에서, 저장 소자들의 소정의 세트와 관련된 소정의 워드 라인에, 그리고 저장 소자들의 소정의 세트와 관련된 소정의 차폐 플레이트에 전압들이 독립적으로 결합될 수 있다. 앞서와 같이, 콘택들에 원하는 전압들을 결합시키기 위해 적절한 제어 회로가 사용될 수 있다.In such a configuration, the voltages may be independently coupled to a given word line associated with a given set of storage elements and to a shielding plate associated with a given set of storage elements. As before, suitable control circuitry can be used to couple the desired voltages to the contacts.

도 9는 저장 소자들의 네 블록들 또는 다른 세트들을 나타내고, 여기서 워드 라인들과 차폐 플레이트들은 한 쌍의 블록들에 의해 공유된다. 여기서, 네 개의 블록(900, 910, 920 및 930)은 예시적으로 도시된 것이고, 추가적인 블록 쌍들이 사용될 수 있다. 또한, 블록들은 공통의 p-웰 상에 제공될 수 있다. 하나의 가능한 구성에서, 블록들 n 및 n+1이 워드 라인들과 차폐 플레이트들을 공유하고, 블록들 n+2 및 n+3이 워드 라인들과 차폐 플레이트들을 공유한다. 예시된 바와 같이, 8개의 워드 라인들(WL0-WL7)과 9개의 차폐 플레이트들(SP0-SP8)이 제공된다. 워드 라인들은 블록의 오른쪽에 실선으로 표시되고, 반면에 차폐 플레이트들은 점선으로 표시된다. 드레인 선택 게이트(SGD) 및 소스 선택 게이트(SGS)가 각각의 블록에 대해 또한 도시되었다. 일 실시예에서, 워드 라인들과 차폐 플레이트들이 공유되기 때문에 각각의 블록 쌍은 행/워드 라인 디코딩과 차폐 플레이트 디코딩을 공유하는 반면에 각각의 블록은 자신의 선택 게이트 소스 및 드레인 디코딩을 갖는다.9 shows four blocks or other sets of storage elements, where word lines and shield plates are shared by a pair of blocks. Here, four blocks 900, 910, 920 and 930 are shown by way of example and additional block pairs may be used. Also, the blocks may be provided on a common p-well. In one possible configuration, blocks n and n + 1 share word lines and shield plates, and blocks n + 2 and n + 3 share word lines and shield plates. As illustrated, eight word lines WL0-WL7 and nine shield plates SP0-SP8 are provided. Word lines are indicated by solid lines on the right side of the block, while shielding plates are indicated by dashed lines. Drain select gate SGD and source select gate SGS are also shown for each block. In one embodiment, because the word lines and shield plates are shared, each block pair shares row / word line decoding and shield plate decoding, while each block has its own select gate source and drain decoding.

도 10은 차폐 플레이트들을 갖는 비휘발성 저장소를 제조하는 프로세스를 나타낸다. 단계(1000)는 예를 들어, 도 7a에 도시된 바와 같이, 적층된 구조를 형성하는 것을 포함한다. 단계(1005)는 포토레지스트를 도포하고 포토레지스트를 패터닝하는 것을 포함한다(도 7b 참조). 단계(1010)는 포토레지스트 슬리밍을 포함한다(도 7c 참조). 단계(1015)는 SiN 에칭 및 포토레지스트 스트립핑을 포함한다. 단계(1020)는 SiO2 증착을 포함한다(도 7e 참조). 단계(1025)는 선택 게이트들를 위한 포토레지스트 마스크를 도포하는 것을 포함한다(도 7f 참조). 단계(1030)는 SiO2 에칭 및 포토레지스트 스트립핑을 수행하는 것을 포함한다. 단계(1035)는 SiN 습식 에칭을 수행하는 것을 포함한다(도 7h 참조). 단계(1040)는 워드 라인들을 위해 사용되는 상측 폴리 층에 대해 폴리 에칭을 수행하는 것을 포함한다(도 7i 참조). 단계(1045)는 플로팅 게이트들을 위해 사용되는 O-N-O 층과 하측 폴리 층을 에칭하는 것을 포함한다(도 7j 참조). 단계(1050)는 차폐 플레이트들을 제공하기 위해 폴리 층을 증착 및 연마하는 것을 포함한다(도 7k 참조).10 shows a process for making a nonvolatile reservoir with shielding plates. Step 1000 includes forming a stacked structure, for example, as shown in FIG. 7A. Step 1005 involves applying a photoresist and patterning the photoresist (see FIG. 7B). Step 1010 includes photoresist slimming (see FIG. 7C). Step 1015 includes SiN etching and photoresist stripping. Step 1020 includes SiO 2 deposition (see FIG. 7E). Step 1025 includes applying a photoresist mask for the select gates (see FIG. 7F). Step 1030 includes performing SiO 2 etching and photoresist stripping. Step 1035 includes performing a SiN wet etch (see FIG. 7H). Step 1040 includes performing a poly etch on the upper poly layer used for the word lines (see FIG. 7I). Step 1045 includes etching the ONO layer and the bottom poly layer used for floating gates (see FIG. 7J). Step 1050 includes depositing and polishing a poly layer to provide shielding plates (see FIG. 7K).

도 11은 비휘발성 메모리를 프로그래밍하는 방법의 일 실시예를 나타내는 흐름도이다. 일 실시예에서, 저장 소자들은 프로그래밍 이전에 (블록 단위 혹은 다른 단위로) 소거된다. 단계(1100)에서, 제어회로에 의해 "데이터 로드(data load)" 명령이 발행된다. 단계(1105)에서, 페이지 어드레스를 가리키는 어드레스 데이터가 제어기 또는 호스트로부터 디코더로 입력된다. 단계(1110)에서, 어드레싱된 페이지를 위해 프로그램 데이터의 페이지가 프로그래밍을 위해 데이터 버퍼로 입력된다. 이 데이터는 래치(latch)들의 적절한 세트로 래치된다. 단계(1115)에서, "프로그램(program)" 명령이 발행된다.11 is a flow diagram illustrating one embodiment of a method of programming a nonvolatile memory. In one embodiment, the storage elements are erased (in blocks or other units) prior to programming. In step 1100, a "data load" command is issued by the control circuit. In step 1105, address data indicating the page address is input from the controller or host to the decoder. In step 1110, a page of program data for the addressed page is input into the data buffer for programming. This data is latched into the appropriate set of latches. In step 1115, a "program" command is issued.

"프로그램" 명령에 의해 시작되면, 단계(1110)에서 래치된 데이터는, 선택된 적절한 워드 라인들에 인가되는 도 12의 펄스 열(pulse train)(1200)의 계단 모양의 프로그램 펄스들(1205, 1210, 1215, 1220, 1225, 1230, 1235, 1240, 1245, 1250, ...)을 사용하여, 선택된 저장 소자들에 프로그래밍될 것이다. 단계(1120)에서, 프로그램 전압(VPGM)이 시작 펄스(예를 들어, 13V 또는 다른 값)로 초기화되고, 프로그램 카운터(Program Counter, PC)가 영에서 초기화된다. 단계(1125)에서, 프로그래밍하기 위한 차폐 플레이트 전압들이 원하는 프로그램 제어 방식(이하에서 더 설명되는 예들을 참조)에 따라 인가된다. 단계(1130)에서, 선택된 워드 라인과 관련된 저장 소자들을 프로그래밍을 시작하기 위해 제 1 VPGM 펄스가, 선택된 워드 라인으로 인가된다. 만약 특정 데이터 래치에, 대응하는 저장 소자가 프로그래밍되어야 함을 표시하는 논리 "0"이 저장되어 있으면, 대응하는 비트 라인은 접지된다. 반면에, 만약 특정 래치에, 대응하는 저장 소자가 현재의 데이터 상태를 유지해야 함을 표시하는 논리 "1"이 저장되어 있으면, 프로그래밍을 금지하기 위해 대응하는 비트 라인이 Vdd(약 2V의 내부 조정 전압)에 연결된다.Once initiated by the " program " command, the data latched in step 1110 is stepped program pulses 1205 and 1210 of pulse train 1200 of FIG. 12 applied to the selected appropriate word lines. , 1215, 1220, 1225, 1230, 1235, 1240, 1245, 1250, ... will be programmed into the selected storage elements. In step 1120, the program voltage V PGM is initialized with a start pulse (e.g., 13V or other value) and the program counter (PC) is initialized at zero. In step 1125, shield plate voltages for programming are applied according to the desired program control scheme (see examples described further below). In step 1130, a first V PGM pulse is applied to the selected word line to begin programming the storage elements associated with the selected word line. If in a particular data latch a logic "0" is stored indicating that the corresponding storage element should be programmed, the corresponding bit line is grounded. On the other hand, if a particular latch has a logic " 1 " stored therein indicating that the corresponding storage element should maintain its current data state, then the corresponding bit line is set to Vdd (internal adjustment of about 2V) to prevent programming. Voltage).

단계(1135)에서, 원하는 감지 제어 방식(이하에 더 설명되는 예들을 참조)에 따라 차폐 플레이트 전압들이 인가된다. 단계(1140)에서, 선택된 저장 소자들의 상태가 검증된다. 만약 선택된 저장 소자의 목표 임계 전압이 적절한 레벨에 도달하였음이 감지되면, 대응하는 데이터 래치에 저장된 데이터가 논리 "1"로 변경된다. 만약 임계 전압이 적절한 레벨에 도달하지 않았음이 감지되면, 대응하는 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 대응하는 데이터 래치에 논리 "1"이 저장되어 있는 비트 라인은 프로그래밍될 필요가 없다. 모든 데이터 래치들이 논리 "1"을 저장하고 있을 때에는, 선택된 저장 소자들 모두가 프로그래밍되어 있는 것이다. 단계(1145)(검증 상태)에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있는 지에 관한 점검이 수행된다. 모든 데이터 래치들이 논리 "1"을 저장하고 있으면, 선택된 저장 소자들 모두가 프로그래밍되었고 검증되었기 때문에 프로그램 과정은 완료되고 성공적인 것이다. 단계(1150)에서 "통과(PASS)" 상태가 보고된다.In step 1135, shield plate voltages are applied according to the desired sense control scheme (see examples described further below). In step 1140, the state of the selected storage elements is verified. If it is detected that the target threshold voltage of the selected storage element has reached an appropriate level, the data stored in the corresponding data latch is changed to logic " 1. " If it is detected that the threshold voltage has not reached the appropriate level, the data stored in the corresponding data latch is not changed. In this way, the bit lines in which logic "1" is stored in the corresponding data latches do not need to be programmed. When all data latches are storing logic "1", all of the selected storage elements are programmed. In step 1145 (verify state), a check is performed as to whether all data latches are storing logic "1". If all data latches are storing logic "1", the programming process is complete and successful because all of the selected storage elements have been programmed and verified. In step 1150 a "PASS" status is reported.

만약 단계(1145)에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있지는 않은 것으로 결정되면, 프로그램 프로세스는 계속된다. 단계(1155)에서, 프로그램 카운터(PC)가 프로그램 한계 값(program limit value)(PCMAX)과 대조된다. 프로그램 한계 값의 한 예는 20이다; 그러나 다른 값들이 또한 사용될 수 있다. 만약 프로그램 카운터(PC)가 PCMAX보다 작지 않으면, 프로그램 프로세스는 실패하고 단계(1160)에서 "실패(FAIL)" 상태가 보고된다. 만약 프로그램 카운터(PC)가 PCMAX보다 작으면, VPGM이 스텝 크기만큼 증가되고, 단계(1165)에서 프로그램 카운터 PC가 증분되고 프로세스는 단계(1125)로 되돌아 간다.If at step 1145 it is determined that not all data latches are storing logic "1", the program process continues. In step 1155, the program counter PC is contrasted with the program limit value PC MAX . One example of a program limit value is 20; However, other values can also be used. If the program counter PC is not less than PC MAX , the program process fails and a " FAIL " status is reported in step 1160. If the program counter PC is less than PC MAX , then V PGM is increased by the step size, in step 1165 the program counter PC is incremented and the process returns to step 1125.

도 12는 프로그래밍 동안에 비휘발성 저장 소자들의 제어 게이트들에 인가되는 펄스 열(1200)의 예를 나타낸다. 펄스 열(1120)은 일련의 프로그램 펄스들(1205, 1210, 1215, 1220, 1225, 1230, 1235, 1240, 1245, 1250, ...)을 포함하고, 이들은 프로그래밍을 위해 선택된 워드 라인에 인가된다. 일 실시예에서, 프로그래밍 펄스들은 VPGM의 전압을 갖고, 이는 13V에서 시작하여 21V의 최대값에 도달할 때까지 각각 연속하는 프로그래밍 펄스의 형태로, 예를 들어 0.5V씩 증분된다. 프로그램 펄스들 사이에는 검증 펄스들이 있다. 예를 들어, 검증 펄스 세트(1206)는 세 개의 검증 펄스들을 포함한다. 일부 실시예에서는, 데이터가 예를 들어, 상태 A, B 및 C로 프로그래밍되는 각각의 상태에 대해 검증 펄스가 있을 수 있다. 다른 실시예에서는, 더 많거나 더 적은 검증 펄스들이 있을 수 있다.12 shows an example of a pulse train 1200 applied to control gates of nonvolatile storage elements during programming. Pulse train 1120 includes a series of program pulses 1205, 1210, 1215, 1220, 1225, 1230, 1235, 1240, 1245, 1250, ..., which are applied to a selected word line for programming. . In one embodiment, the programming pulses have a voltage of V PGM , which is incremented, for example, by 0.5V, in the form of each successive programming pulse, starting at 13V and reaching a maximum of 21V. There are verify pulses between the program pulses. For example, the verify pulse set 1206 includes three verify pulses. In some embodiments, there may be a verify pulse for each state in which data is programmed, for example, in states A, B, and C. In other embodiments, there may be more or fewer verify pulses.

도 13은 비휘발성 메모리를 판독하기 위한 프로세스의 일 실시예를 나타내는 흐름도이다. 판독 프로세스는 단계(1300)에서 시작한다. 단계(1310)에서는, 원하는 제어 방식에 따라 감지를 위한 차폐 플레이트 전압들이 인가된다. 단계(1320)에서는, 예를 들어, 가장 높은 판독 레벨에 근거하여 VCGR이 설정된다. 단계(1330)는 제어 방식에 따라, 선택된 워드 라인에 VCGR을 인가하는 것과, 그리고 선택되지 않은 워드 라인들에 전압들을 인가하는 것을 포함한다. 단계(1340)에서, 선택된 저장 소자가 언제 오프(off)에서 온(on)으로 전이하는 지에 관한 결정이 이루어진다. 결정 단계(1350)에서, 만약 다음 판독 레벨이 있으면, 프로세스는 단계(1320)에서 다른 VCGR을 갖고 계속된다. 만약 다음 판독 레벨이 없는 경우, 판독 프로세스는 단계(1360)에서 종료한다.13 is a flow diagram illustrating one embodiment of a process for reading a nonvolatile memory. The read process begins at step 1300. In step 1310, shielding plate voltages for sensing are applied according to a desired control scheme. In step 1320, V CGR is set, for example, based on the highest read level. Step 1330 includes applying V CGR to selected word lines and applying voltages to unselected word lines, in accordance with a control scheme. In step 1340, a determination is made as to when the selected storage element transitions from off to on. At decision step 1350, if there is a next read level, the process continues with another V CGR at step 1320. If there is no next read level, the read process ends at step 1360.

제어 방식의 예들이 아래에서 예시적으로 제공된다. 제어 방식들은 워드 라인들 및 차폐 플레이트들이 저장 소자들의 두 블록에 의해 공유되는 경우에 적용된다. 그러나, 이러한 제어 방식은 단일 블록 혹은 다른 저장 소자들의 세트에도 물론 적용될 수 있다. 다른 제어 방식이 또한 가능하다.Examples of control schemes are provided by way of example below. Control schemes apply where word lines and shield plates are shared by two blocks of storage elements. However, this control scheme can of course also be applied to a single block or a set of other storage elements. Other control schemes are also possible.

표 1은, 소스/드레인 주입을 사용하지 않는 실시예에서, 판독 또는 검증 동작과 같은 감지 동작 동안에 사용될 수 있는 전압들을 나타낸다. 도 6 또한 참조한다. 표 1 및 그 외의 표들에서, 동작은 블록 n+1에서 수행되고, 여기서, 블록들 n 및 n+1은 워드 라인들 및 차폐 플레이트들을 공유한다. 그러나, 블록 n에서 동작을 수행하기 위한 전압들은 유사하다. 구체적으로 살펴보면, 도시된 바와 같이, 블록 n+1에 대해 SGD 및 SGS에 인가되는 전압들은 블록 n에 인가될 수 있고, 블록 n에 대해 SGD 및 SGS에 인가되는 전압들은 블록 n+1에 인가될 수 있다. 유사하게, 블럭 n+2 또는 n+3에서 동작을 수행하기 위한 전압들도 유사하다. 더욱이, 제어 방식은, 제공되는 전압들을 사용하여 워드 라인들 및/또는 차폐 플레이트들의 비공유 세트를 제어함으로써, 저장 소자들의 세트들 간에 공유되지 않는 워드 라인들 및/또는 차폐 플레이트들와의 사용에 적합하게 될 수 있다.Table 1 shows the voltages that can be used during a sensing operation, such as a read or verify operation, in an embodiment that does not use source / drain injection. See also FIG. 6. In Table 1 and other tables, the operation is performed at block n + 1, where blocks n and n + 1 share word lines and shield plates. However, the voltages for performing the operation in block n are similar. Specifically, as shown, voltages applied to SGD and SGS for block n + 1 may be applied to block n, and voltages applied to SGD and SGS for block n may be applied to block n + 1. Can be. Similarly, the voltages for performing the operation in block n + 2 or n + 3 are similar. Moreover, the control scheme is suitable for use with word lines and / or shield plates that are not shared between sets of storage elements by controlling the unshared set of word lines and / or shield plates using the voltages provided. Can be.

드레인 선택 게이트(SGD), 워드 라인들, 소스 선택 게이트(SGS), 어레이 소스 및 p-웰에 인가되는 전압들이 표시된다. 예시적 일 실시예에서, VREAD(선택되지 않는 워드 라인들에 인가되는 판독 통과 전압)는 약 4.5V이고, VRSPH(판독, 차폐 플레이트, 고전압)은 약 4V이고, VRSPL(판독, 차폐 플레이트, 저전압)은 약 2V이며, 그리고 VSS(안정 상태 전압)는 약 0V이다. 가능한 일 실시예에서, VRSPL은 VRSPH의 약 30 내지 90%일 수 있다는 점에 주목해야 한다. 또한, VRSPH는 VREAD의 약 50 내지 150%일 수 있다. VCGR(제어 게이트 판독 전압)이, 선택된 워드 라인에 인가되고, 다른 프로그래밍 상태 또는 조건과 관련된 서로 다른 비교 레벨들에 대해 변한다. VCGR은, 선택된 저장 소자들이 언제 온/오프 상태 사이를 전이하는 지를 결정하기 위해 서로 다른 시간에 서로 다른 레벨들에서 설정된다. "i" 값은 워드 라인들의 번호를 나타내고, 워드 라인들은 NAND 스트링의 소스 측의 WL0로부터 NAND 스트링의 드레인 측에 있는 WLi-1까지 번호가 매겨진다. 차폐 플레이트들은 WL0의 소스 측에서의 SP0에서 WLi-1의 드레인 측에서의 SPi로 번호가 매겨진다.Voltages applied to the drain select gate SGD, the word lines, the source select gate SGS, the array source, and the p-well are displayed. In one exemplary embodiment, VREAD (read pass voltage applied to unselected word lines) is about 4.5V, VRSPH (read, shield plate, high voltage) is about 4V, and VRSPL (read, shield plate, low voltage) ) Is about 2V, and VSS (steady state voltage) is about 0V. It should be noted that in one possible embodiment, the VRSPL may be about 30-90% of the VRSPH. VRSPH may also be about 50-150% of VREAD. VCGR (control gate read voltage) is applied to the selected word line and varies for different comparison levels associated with different programming states or conditions. The VCGR is set at different levels at different times to determine when the selected storage elements transition between on / off states. The "i" value represents the number of word lines, the word lines being numbered from WL0 on the source side of the NAND string to WLi-1 on the drain side of the NAND string. The shielding plates are numbered SP0 at the source side of WL0 to SPi at the drain side of WLi-1.

VREAD는 선택되지 않은 워드 라인들에 인가되는 반면, VCGR은 선택된 워드 라인에 인가된다. 게다가, VRSPL은 선택된 워드 라인에 인접한 차폐 플레이트들에 인가된다. 구체적으로 살펴보면, VRSPL이 WLn의 소스 측 상에 있는 SPn에 인가되고, WLn의 드레인 측 상에 있는 SPn+1에 인가된다. 잔존하는 차폐 플레이트들은 VRSPH와 VRSPL을 번갈아 수신하는데, 예를 들어 SPn+2 상에서는 VRSPH를, SPn+3 상에서는 VRSPL을, SPn+4 상에서는 VRSPH를 수신하는 등등, 그리고 SPn-1 상에서는 VRSPH를, SPn-2 상에서는 VRSPL을, SPn-3 상에서는 VRSPH를 수신하는 등등이다. 더욱이, 블록 n 및 n+1과 동일한 p-웰 상에 형성되는 다른 블록 쌍, 블록 n+2 및 n+3에 대한 워드 라인들 및 차폐 플레이트들 상에서의 전압들이 플로팅된다.VREAD is applied to unselected word lines, while VCGR is applied to selected word lines. In addition, VRSPL is applied to shielding plates adjacent to the selected word line. Specifically, VRSPL is applied to SPn on the source side of WLn and SPn + 1 on the drain side of WLn. The remaining shielding plates alternately receive VRSPH and VRSPL, e.g. VRSPH on SPn + 2, VRSPL on SPn + 3, VRSPH on SPn + 4, and VRSPH on SPn-1, SPn- VRSPL on 2, VRSPH on SPn-3, and so on. Moreover, voltages on word lines and shield plates for other block pairs, blocks n + 2 and n + 3, formed on the same p-well as blocks n and n + 1 are plotted.

표 1 - 소스/드레인 주입이 없는 경우 감지Table 1-Detect without Source / Drain Injection 블록 nBlock n 블록 n+1Block n + 1 블록 n+2Block n + 2 블록 n+3Block n + 3 SGDSGD VSSVSS VSGDVSGD VSSVSS WLn+1 내지 WLi-1WLn + 1 to WLi-1 VREADVREAD 플로팅

Floating

WLn(선택)WLn (optional) VCGRVCGR WLn0 내지 WLn-1 WLn0 to WLn-1 VREADVREAD SGSSGS VSSVSS VSGSVSGS VSSVSS SPn+3 내지 SPiSPn + 3 to SPi VRSPL 또는 VRSPH 교번VRSPL or VRSPH alternating 플로팅




Floating




SPn+2SPn + 2 VRSPH VRSPH SPn+1SPn + 1 VRSPL VRSPL SPnSPn VRSPL VRSPL SPn-1SPn-1 VRSPH VRSPH SP0 내지 SPn-2SP0 to SPn-2 VRSPL 또는 VRSPH 교번VRSPL or VRSPH alternating 어레이 소스Array source VSSVSS P-웰P-well VSSVSS

표 2는 표 1의 제어 방식과 다른 방식을 나타내고, 소스-드레인 주입이 있거나 혹은 없는 경우 감지하는 데 사용될 수 있다. 여기서, 고전압 및 저전압의 차폐 플레이트 전압들(각각, VRSPH 및 VRSPL) 대신에 단일의 차폐 플레이트 전압(VRSP)가 사용된다. 예시적 일 실시예에서, VRSP는 약 4-5V이다. 예를 들어, VRSP는 VREAD의 약 50 내지 150%일 수 있다. 선택된 워드 라인에 인접한 차폐 플레이트들에 VSS(0V)가 인가된다. 구체적으로 살펴보면, WLn의 소스 측 상에 있는 SPn 및 WLn의 드레인 측 상에 있는 SPn+1에 VSS가 인가된다. 잔존하는 비선택 차폐 플레이트들은 VSS와 VRSP를 번갈아 수신하는데, 예를 들어 SPn+2 상에서는 VRSP를, SPn+3 상에서는 VSS를, SPn+4 상에서는 VRSP를 수신하는 등등, 그리고 SPn-1 상에서는 VRSP를, SPn-2 상에서는 VSS를, SPn-3 상에서는 VRSP를 수신하는 등등이다.Table 2 shows a different approach to the control scheme of Table 1 and can be used to detect if there is or without source-drain injection. Here, a single shielding plate voltage VRSP is used instead of high and low shielding plate voltages (VRSPH and VRSPL, respectively). In one exemplary embodiment, the VRSP is about 4-5V. For example, VRSP can be about 50-150% of VREAD. VSS (0V) is applied to shielding plates adjacent to the selected word line. Specifically, VSS is applied to SPn on the source side of WLn and SPn + 1 on the drain side of WLn. Remaining non-selective shielding plates alternately receive VSS and VRSP, e.g. VRSP on SPn + 2, VSS on SPn + 3, VRSP on SPn + 4, and VRSP on SPn-1, VSS on SPn-2, VRSP on SPn-3, and so on.

표 2 - 소스/드레인 주입이 있거나 혹은 없는 경우 감지Table 2-Detect with or without source / drain injection 블록 nBlock n 블록 n+1Block n + 1 블록 n+2Block n + 2 블록 n+3Block n + 3 SGDSGD VSSVSS VSGDVSGD VSSVSS WLn+1 내지 WLi-1WLn + 1 to WLi-1 VREADVREAD 플로팅

Floating

WLn(선택)WLn (optional) VCGRVCGR WLn0 내지 WLn-1 WLn0 to WLn-1 VREADVREAD SGSSGS VSSVSS VSGSVSGS VSSVSS SPn+3 내지 SPiSPn + 3 to SPi VRSP 또는 VSS 교번VRSP or VSS alternating 플로팅




Floating




SPn+2SPn + 2 VRSPVRSP SPn+1SPn + 1 VSSVSS SPnSPn VSSVSS SPn-1SPn-1 VRSPVRSP SP0 내지 SPn-2SP0 to SPn-2 VRSP 또는 VSS 교번VRSP or VSS alternating 어레이 소스Array source VSSVSS P-웰P-well VSSVSS

표 3은 자가 부스팅 모드(self-boosting mode)에서, 소스/드레인 주입이 있거나 혹은 없는 경우의 실시예들에 대해 프로그래밍 동작 동안 사용될 수 있는 전압들을 나타낸다. 예시적 실시예에서, VPASS(선택되지 않은 워드 라인들에 인가되는 통과 전압)은 약 9V이고, VPSPH(프로그램, 차폐 플레이트, 고전압)은 약 9V이고, VPSPL(프로그램, 차폐 플레이트, 저전압)은 약 6V이며, 그리고 VDD(내부 조정 전압)는 약 2V이다. VTH는 드레인 선택 게이트의 임계 전압이고 약 0.7-1.2V일 수 있다. 가능한 일 실시예에서, VPSPL는 VPSPH의 약 50 내지 90%일 수 있다는 것에 주목해야 한다. 더욱이, VPSPH는 VPGM의 약 50 내지 100%일 수 있다. VPGM(프로그래밍 전압)은, 선택된 워드 라인에 인가되고, 일반적으로 약 13V에서 21V까지 단계적으로 증가한다(도 12 참조).Table 3 shows the voltages that can be used during a programming operation for embodiments with or without source / drain injection in self-boosting mode. In an exemplary embodiment, VPASS (pass voltage applied to unselected word lines) is about 9V, VPSPH (program, shield plate, high voltage) is about 9V, and VPSPL (program, shield plate, low voltage) is about 6V, and VDD (internally regulated voltage) is about 2V. VTH is the threshold voltage of the drain select gate and may be about 0.7-1.2V. It should be noted that in one possible embodiment, the VPSPL may be about 50-90% of the VPSPH. Moreover, VPSPH may be about 50-100% of VPGM. The VPGM (programming voltage) is applied to the selected word line and generally increases in steps from about 13V to 21V (see Figure 12).

VPASS가 선택되지 않은 워드 라인들에 인가되고, 반면에 VPGM이 선택된 워드 라인에 인가된다. 더욱이, VPSPH가 선택된 워드 라인에 인접한 차폐 플레이트들에 인가된다. 구체적으로 살펴보면, VPSPH가 WLn의 소스 측 상에 있는 SPn에, 그리고 WLn의 드레인 측 상에 있는 SPn+1에 인가된다. 잔존하는 비선택 차폐 플레이트들이 VPSPH와 VPSPL을 번갈아 수신하는데, 예를 들어, SPn+2 상에서는 VPSPL을, SPn+3 상에서는 VPSPH를, SPn+4 상에서는 VPSPL을 수신하는 등등, 그리고 SPn-1 상에서는 VPSPL을, SPn-2 상에서는 VPSPH를, SPn-3 상에서는 VPSPL을 수신하는 등등이다. 더욱이, 블록 n+2 및 n+3에 대한 워드 라인들 및 차폐 플레이트들 상에서의 전압들이 플로팅된다.VPASS is applied to unselected word lines, while VPGM is applied to selected word lines. Moreover, VPSPH is applied to shielding plates adjacent the selected word line. Specifically, VPSPH is applied to SPn on the source side of WLn and SPn + 1 on the drain side of WLn. Remaining non-selective shielding plates receive VPSPH and VPSPL alternately, for example VPSPL on SPn + 2, VPSPH on SPn + 3, VPSPL on SPn + 4, and VPSPL on SPn-1, and so on. , VPSPH on SPn-2, VPSPL on SPn-3, and so on. Moreover, the voltages on the word lines and shield plates for blocks n + 2 and n + 3 are plotted.

표 3 - 소스/드레인 주입이 있거나 혹은 없는 경우 프로그래밍, 자기 부스팅 모드Table 3-Programming, Self Boosting Mode with or without Source / Drain Injection 블록 nBlock n 블록 n+1Block n + 1 블록 n+2Block n + 2 블록 n+3Block n + 3 SGDSGD VSSVSS VDD+VTHVDD + VTH VSSVSS WLn+1 내지 WLi-1WLn + 1 to WLi-1 VPASSVPASS 플로팅

Floating

WLn(선택)WLn (optional) VPGMVPGM WLn0 내지 WLn-1 WLn0 to WLn-1 VPASSVPASS SGSSGS VSSVSS 0V0V VSSVSS SPn+3 내지 SPiSPn + 3 to SPi VPSPL 또는 VPSPH 교번VPSPL or VPSPH Alternate 플로팅




Floating




SPn+2SPn + 2 VPSPLVPSPL SPn+1SPn + 1 VPSPHVPSPH SPnSPn VPSPHVPSPH SPn-1SPn-1 VPSPLVPSPL SP0 내지 SPn-2SP0 to SPn-2 VPSPL 또는 VPSPH 교번VPSPL or VPSPH Alternate 어레이 소스Array source VDDVDD P-웰P-well VSSVSS

표 4는 소거 영역 자가 부스팅(Erased Area Self Boosting, EASB) 모드에서, 소스/드레인 주입이 없는 실시예들에 대해 프로그래밍 동작 동안에 사용될 수 있는 전압들을 나타낸다. 예지적 일 실시예에서, VPASS는 약 9V이고, VPSPH는 약 10V이고, VPSPL는 약 6V이며, 그리고 VDD는 약 2V이다. VPASS가, VDD를 수신하는 WLn-1 및 0V를 수신하는 WLn-2를 제외한, 비선택 워드 라인들에 인가된다. VPGM이 선택된 워드 라인에 인가된다. 더욱이, VPSPH가 선택된 워드 라인에 인접한 차폐 플레이트들에 인가된다. 구체적으로 살펴보면, VPSPH가 WLn의 소스 측 상에 있는 SPn 및 WLn의 드레인 측 상에 있는 SPn+1에 인가된다. VDD를 수신하는 SPn-1 및 SPn-2를 제외하고, 잔존하는 비선택된 차폐 플레이트들은 VPSPH와 VPSPL을 번갈아 수신한다. 예를 들어, 본 제어는 SPn+2 상에서는 VPSPL을, SPn+3 상에서는 VPSPH를, SPn+4 상에서는 VPSPL을 제공하는 등등, 그리고 SPn-3 상에서는 VPSPH를, SPn-4 상에서는 VPSPL을, SPn-5 상에서는 VPSPH를 제공하는 등등이다. 더욱이, 블록 n+2 및 n+3에 대한 워드 라인들 및 차폐 플레이트들 상에서의 전압들이 플로팅된다.Table 4 shows the voltages that can be used during a programming operation for embodiments without source / drain injection in erased area self boosting (EASB) mode. In one exemplary embodiment, VPASS is about 9V, VPSPH is about 10V, VPSPL is about 6V, and VDD is about 2V. VPASS is applied to unselected word lines except WLn-1, which receives VDD, and WLn-2, which receives 0V. VPGM is applied to the selected word line. Moreover, VPSPH is applied to shielding plates adjacent the selected word line. Specifically, VPSPH is applied to SPn on the source side of WLn and SPn + 1 on the drain side of WLn. Except for SPn-1 and SPn-2, which receives VDD, the remaining unselected shielding plates alternately receive VPSPH and VPSPL. For example, this control provides VPSPL on SPn + 2, VPSPH on SPn + 3, VPSPL on SPn + 4, and so on, and VPSPH on SPn-3, VPSPL on SPn-4, VPSPL on SPn-5, and so on. To provide VPSPH and so on. Moreover, the voltages on the word lines and shield plates for blocks n + 2 and n + 3 are plotted.

EASB 모드에서, 소스-드레인 주입을 포함하는 메모리 디바이스를 프로그래밍하는 데 있어, 지정된 차폐 플레이트들과 워드 라인 상에서 VSS가 VDD를 대신하는 것을 제외하고는 표 4의 제어 방식이 사용될 수 있다.In EASB mode, the control scheme of Table 4 can be used to program a memory device that includes source-drain injection, except that VSS replaces VDD on the specified shield plates and word line.

표 4 - 소스/드레인 주입이 없는 경우 프로그래밍, 소거 영역 자기 부스팅 모드Table 4-Programming, erase area self boosting mode without source / drain injection 블록 nBlock n 블록 n+1Block n + 1 블록 n+2Block n + 2 블록 n+3Block n + 3 SGDSGD VSSVSS VDD+VTHVDD + VTH VSSVSS WLn+1 내지 WLi-1WLn + 1 to WLi-1 VPASSVPASS 플로팅

Floating

WLn(선택)WLn (optional) VPGMVPGM WLn-1WLn-1 VDDVDD WLn-2WLn-2 0V0V WL0 내지 WLn-3 WL0 to WLn-3 VPASSVPASS SGSSGS VSSVSS 0V0V VSSVSS SPn+3 내지 SPiSPn + 3 to SPi VPSPL 또는 VPSPH 교번VPSPL or VPSPH Alternate 플로팅




Floating




SPn+2SPn + 2 VPSPLVPSPL SPn+1SPn + 1 VPSPHVPSPH SPnSPn VPSPHVPSPH SPn-1SPn-1 VDDVDD SPn-2SPn-2 VDDVDD SPn-3SPn-3 VPSPHVPSPH SP0 내지 SPn-4SP0 to SPn-4 VPSPL 또는 VPSPH 교번VPSPL or VPSPH Alternate 어레이 소스Array source VDDVDD P-웰P-well VSSVSS

표 5는 로컬 자기 부스팅(Local Self Boosting, LSB) 모드에서, 소스/드레인 주입이 없는 실시예들에 대해 프로그래밍 동작 동안에 사용될 수 있는 전압들을 나타낸다. 예시적 실시예에서, VPASS는 약 9V이고, VPSPH는 약 10V이고, VPSPL은 약 6V이며 그리고 VDD는 약 2V이다. VPASS는, VDD를 수신하는 WLn-1 및 WLn+1 그리고 0V를 수신하는 WLn-2 및 WLn+2를 제외한 비선택 워드 라인들에 인가된다. VPGM이, 선택된 워드 라인에 인가된다. 또한, VPSPH가, 선택된 워드 라인에 인접한 차폐 플레이트들에 인가된다. 구체적으로 살펴보면, VPSPH가 WLn의 소스 측 상에 있는 SPn과, WLn의 드레인 측 상에 있는 SPn+1에 인가된다. 잔존하는 비선택된 차폐 플레이트들은, VDD를 수신하는 SPn-1, SPn-2, SPn+2 및 SPn+3를 제외하고, VPSPH와 VPSPL을 번갈아 수신한다. 예를 들어, 본 제어는 SPn+4 상에서는 VPSPH를, SPn+5 상에서는 VPSPL을, SPn+6 상에서는 VPSPH를 제공하는 등등, 그리고 SPn-3 상에서는 VPSPH를, SPn-4 상에서는 VPSPL을, SPn-5 상에서는 VPSPH를 제공하는 등등이다. 더욱이, 블록 n+2 및 n+3에 대한 워드 라인들 및 차폐 플레이트들 상에서의 전압들이 플로팅된다.Table 5 shows the voltages that can be used during a programming operation for embodiments without source / drain injection in Local Self Boosting (LSB) mode. In an exemplary embodiment, VPASS is about 9V, VPSPH is about 10V, VPSPL is about 6V and VDD is about 2V. VPASS is applied to unselected word lines except WLn-1 and WLn + 1 receiving VDD and WLn-2 and WLn + 2 receiving 0V. VPGM is applied to the selected word line. In addition, VPSPH is applied to shielding plates adjacent the selected word line. Specifically, VPSPH is applied to SPn on the source side of WLn and SPn + 1 on the drain side of WLn. The remaining unselected shielding plates alternately receive VPSPH and VPSPL except for SPn-1, SPn-2, SPn + 2 and SPn + 3, which receive VDD. For example, this control provides VPSPH on SPn + 4, VPSPL on SPn + 5, VPSPH on SPn + 6, and so on, and VPSPH on SPn-3, VPSPL on SPn-4, VPSPL on SPn-5, and so on. To provide VPSPH and so on. Moreover, the voltages on the word lines and shield plates for blocks n + 2 and n + 3 are plotted.

LSB 모드에서, 소스-드레인 주입을 포함하는 메모리 디바이스를 프로그래밍하는 데 있어, 지정된 차폐 플레이트들과 워드 라인 상에서 VSS가 VDD를 대신하는 것을 제외하고는 표 5의 제어 방식이 사용될 수 있다.In LSB mode, the control scheme of Table 5 can be used to program a memory device that includes source-drain implant except that VSS replaces VDD on the specified shield plates and word line.

표 5 - 소스/드레인 주입이 없는 경우 프로그래밍, 로컬 자기 부스팅 모드Table 5-Programming without Local Source / Drain Injection, Local Self Boosting Mode 블록 nBlock n 블록 n+1Block n + 1 블록 n+2Block n + 2 블록 n+3Block n + 3 SGDSGD VSSVSS VDD+VTHVDD + VTH VSSVSS WLn+3 내지 WLi-1WLn + 3 to WLi-1 VPASSVPASS 플로팅Floating WLn+2WLn + 2 0V0V WLn+1WLn + 1 VDDVDD WLn(선택)WLn (optional) VPGMVPGM WLn-1WLn-1 VDDVDD WLn-2WLn-2 0V0V WL0 내지 WLn-3 WL0 to WLn-3 VPASSVPASS SGSSGS VSSVSS 0V0V VSSVSS SPn+3 내지 SPiSPn + 3 to SPi VPSPL 또는 VPSPH 교번VPSPL or VPSPH Alternate 플로팅Floating SPn+4SPn + 4 VPSPHVPSPH SPn+3SPn + 3 VDDVDD SPn+2SPn + 2 VDDVDD SPn+1SPn + 1 VPSPHVPSPH SPnSPn VPSPHVPSPH SPn-1SPn-1 VDDVDD SPn-2SPn-2 VDDVDD SPn-3SPn-3 VPSPHVPSPH SP0 내지 SPn-4SP0 to SPn-4 VPSPL 또는 VPSPH 교번VPSPL or VPSPH Alternate 어레이 소스Array source VDDVDD P-웰P-well VSSVSS

표 6은 소스/드레인 주입이 있거나 혹은 없는 실시예에 대해 소거 동작 동안에 사용될 수 있는 전압들을 나타낸다. 예시적 실시예에서, VERASE(소거 전압)는 약 20V이다. 상대적으로 높은 전압이 p-웰에 인가되고, 반면에 VSS가 소거되는 블록들(예를 들어, 블록 n 및 n+1)의 워드 라인들 및 차폐 플레이트들에 인가되어, 저장 소자들의 플로팅 게이트들에 저장되어 있는 전하를 제거한다. 전압들이 블록 n+2 및 n+3에 대한 워드 라인들 및 차폐 플레이트들 상에서 플로팅된다.Table 6 shows the voltages that can be used during the erase operation for embodiments with or without source / drain injection. In an exemplary embodiment, the VERASE (clear voltage) is about 20V. A relatively high voltage is applied to the p-well, while VSS is applied to the word lines and shielding plates of blocks (e.g., blocks n and n + 1) that are erased, thereby floating gates of storage elements. Remove the charge stored in the Voltages are plotted on the word lines and shield plates for blocks n + 2 and n + 3.

표 6 - 소스/드레인 주입이 있거나 혹은 없는 경우 소거Table 6-Clear with or without Source / Drain Injection 블록 nBlock n 블록 n+1Block n + 1 블록 n+2Block n + 2 블록 n+3Block n + 3 SGDSGD 플로팅Floating WL0 내지 WLi-1WL0 to WLi-1 VSSVSS 플로팅Floating SGSSGS 플로팅Floating SP0 내지 SPiSP0 to SPi 어레이 소스Array source P-웰P-well VERASEVERASE

본 발명의 실시예들에 관한 앞서의 상세한 설명은 예시적으로 그리고 설명적으로 제공되었다. 이러한 설명이 본 발명 전부를 말하는 것은 아니며, 또한 본 발명을 개시되는 실시예들에 정확히 한정하고자 하는 것도 아니다. 앞서의 설명으로부터, 많은 변형 및 수정이 가능하다. 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하기 위해 여러 실시예들이 선택되었으며, 이를 통해 본 발명의 기술분야에서 숙련된 자들은 특정 용도에 적합한 것으로 고려되는 다양한 실시형태 및 다양한 수정을 통해 본 발명을 최상으로 사용할 수 있을 것이다. 본 발명의 범위는 첨부되는 특허청구항들에 의해서 정의되도록 의도되었다.The foregoing detailed description of the embodiments of the invention has been provided by way of example and illustration. The description is not intended to be exhaustive or to limit the invention to the precise embodiments disclosed. From the foregoing description, many variations and modifications are possible. Various embodiments have been selected in order to best explain the principles of the present invention and its practical application, to enable those skilled in the art to practice the invention through various embodiments and various modifications that are considered suitable for a particular use. Will work best. It is intended that the scope of the invention be defined by the claims appended hereto.

Claims (20)

비휘발성 저장소를 동작시키는 방법으로서,
복수의 워드 라인들 중에서 선택된 워드 라인에 프로그래밍 전압을 인가하는 단계와, 여기서 상기 복수의 워드 라인들은 관련된 복수의 비휘발성 저장 소자들과 통신하고; 그리고
상기 프로그래밍 전압을 인가하는 동안, 복수의 차폐 플레이트들 중 각각의 차폐 플레이트에 전압을 결합하는 단계를 포함하여 구성되며, 여기서 각각의 차폐 플레이트는 전기적으로 전도성이며 아울러 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.A method of operating nonvolatile storage,
Applying a programming voltage to a selected word line among a plurality of word lines, wherein the plurality of word lines communicate with a plurality of associated nonvolatile storage elements; And
Coupling said voltage to each of said plurality of shielding plates while applying said programming voltage, wherein each shielding plate is electrically conductive and is in different proximity with adjacent word lines. A method for operating nonvolatile storage, characterized by extending between nonvolatile storage elements. 제1항에 있어서,
상기 각각의 차폐 플레이트에 전압을 결합하는 단계는, 상기 선택된 워드 라인의 소스 측과 드레인 측 상에서의 차폐 플레이트들의 교번(alternating) 차폐 플레이트들에 교번 고전압 및 저전압을 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.The method of claim 1,
Coupling a voltage to each shielding plate comprises applying alternating high and low voltages to alternating shielding plates of the shielding plates on the source and drain sides of the selected word line. How to operate nonvolatile storage. 제2항에 있어서,
상기 소스 측과 드레인 측 상에서의 상기 선택된 워드 라인에 인접하는 차폐 플레이트들이 상기 고전압을 수신하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.3. The method of claim 2,
Shielding plates adjacent the selected word line on the source side and the drain side receive the high voltage. 제1항에 있어서,
상기 각각의 차폐 플레이트에 전압을 결합하는 단계는, 상기 선택된 워드 라인의 소스 측과 드레인 측 상에서의 차폐 플레이트들의 교번 차폐 플레이트들에 교번 제 1 전압과 제 2 전압을 인가하는 것을 포함하고, 상기 제 1 전압은 상기 제 2 전압보다 큰 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.The method of claim 1,
Coupling a voltage to each shield plate comprises applying alternating first and second voltages to alternating shield plates of shield plates on the source and drain sides of the selected word line; The first voltage is greater than the second voltage. 제4항에 있어서,
상기 각각의 차폐 플레이트에 전압을 결합하는 단계는, 상기 선택된 워드 라인의 드레인 측 상에서의 상기 선택된 워드 라인에 인접하는 제 1 차폐 플레이트와, 그리고 상기 선택된 워드 라인의 소스 측 상에서의 상기 선택된 워드 라인에 인접 제 2 차폐 플레이트에 상기 제 1 전압을 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.5. The method of claim 4,
Coupling a voltage to each shielding plate comprises: a first shielding plate adjacent to the selected word line on the drain side of the selected word line and to the selected word line on the source side of the selected word line; And applying said first voltage to an adjacent second shielding plate. 제5항에 있어서,
상기 각각의 차폐 플레이트에 전압을 결합하는 단계는, 상기 제 2 차폐 플레이트의 소스 측 상에 있는 제 3 차폐 플레이트에 제 3 전압을 인가하는 것을 포함하고, 상기 제 3 전압은 상기 제 2 전압보다 낮은 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.6. The method of claim 5,
Coupling a voltage to each shielding plate includes applying a third voltage to a third shielding plate on the source side of the second shielding plate, the third voltage being lower than the second voltage. And operating non-volatile storage. 제6항에 있어서,
상기 각각의 차폐 플레이트에 전압을 결합하는 단계는, 상기 제 1 차폐 플레이트의 드레인 측 상에 있는 제 4 차폐 플레이트에 제 4 전압을 인가하는 것을 포함하고, 상기 제 4 전압은 상기 제 2 전압보다 낮은 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.The method according to claim 6,
Coupling a voltage to each shielding plate includes applying a fourth voltage to a fourth shielding plate on the drain side of the first shielding plate, the fourth voltage being lower than the second voltage. And operating non-volatile storage. 제6항에 있어서,
상기 각각의 차폐 플레이트에 전압을 결합하는 단계는, 상기 제 1 차폐 플레이트의 드레인 측 상에 있는 제 4 차폐 플레이트에 제 4 전압을 인가하는 것을 포함하고, 상기 제 4 전압은 상기 제 3 전압과 동일한 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.The method according to claim 6,
Coupling a voltage to each shielding plate includes applying a fourth voltage to a fourth shielding plate on the drain side of the first shielding plate, the fourth voltage being equal to the third voltage; And operating non-volatile storage. 제1항에 있어서,
상기 복수의 비휘발성 저장 소자들이 NAND 스트링으로 배치되고, 상기 복수의 차폐 플레이트들은 상기 NAND 스트링을 횡단하여 연장하는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.The method of claim 1,
And wherein the plurality of nonvolatile storage elements are arranged in a NAND string, and the plurality of shield plates extend across the NAND string. 제1항에 있어서,
상기 차폐 플레이트들 각각에 전압이 독립적으로 결합되는 것을 특징으로 하는 비휘발성 저장소를 동작시키는 방법.The method of claim 1,
Voltage is independently coupled to each of said shielding plates. 비휘발성 저장 장치로서,
복수의 비휘발성 저장 소자들이 형성되는 기판과;
상기 복수의 비휘발성 저장 소자들과 통신하는 복수의 워드 라인들과; 그리고
복수의 차폐 플레이트들을 포함하여 구성되며, 여기서 각각의 차폐 플레이트는 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고, 그리고 각각의 차폐 플레이트는 전기적으로 전도성이며 아울러 독립적으로 제어가 가능한 것을 특징으로 하는 비휘발성 저장 장치.Non-volatile storage device,
A substrate on which a plurality of nonvolatile storage elements are formed;
A plurality of word lines in communication with the plurality of nonvolatile storage elements; And
A plurality of shield plates, wherein each shield plate extends between different adjacent non-volatile storage elements associated with adjacent word lines, and each shield plate is electrically conductive and independently controlled. Non-volatile storage device, characterized in that possible. 제11항에 있어서,
상기 차폐 플레이트들 각각에 독립적으로 전압을 결합시키는 적어도 하나의 제어 회로를 더 포함하는 것을 특징으로 하는 비휘발성 저장 장치.12. The method of claim 11,
And at least one control circuit for coupling a voltage independently to each of said shielding plates. 제11항에 있어서,
상기 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하는 상기 차폐 플레이트들 각각은, 상기 서로 다른 인접 비휘발성 저장 소자들의 플로팅 게이트들 사이에서 적어도 부분적으로 연장하는 전도성 물질을 포함하는 것을 특징으로 하는 비휘발성 저장 장치.12. The method of claim 11,
Each of the shielding plates extending between the different adjacent nonvolatile storage elements comprises a conductive material extending at least partially between the floating gates of the different adjacent nonvolatile storage elements Storage device. 제11항에 있어서,
상기 복수의 비휘발성 저장 소자들은 NAND 스트링으로 배치되고, 상기 복수의 차폐 플레이트들은 상기 NAND 스트링을 횡단하여 연장하는 것을 특징으로 하는 비휘발성 저장 장치.12. The method of claim 11,
And the plurality of nonvolatile storage elements are arranged in a NAND string, and the plurality of shielding plates extends across the NAND string. 제11항에 있어서,
제1의 복수의 전기적 콘택들과; 그리고
제2의 복수의 전기적 콘택들을 더 포함하며,
상기 제1의 복수의 전기적 콘택들은, 상기 복수의 비휘발성 저장 소자들이 형성되는 상기 기판의 임의 영역의 측면으로 상기 기판에 포함되고, 상기 제1의 복수의 전기적 콘택들 중 각각의 전기적 콘택은 대응하는 차폐 플레이트와 관련되어 상기 대응하는 차폐 플레이트에 전압을 결합시키고,
상기 제2의 복수의 전기적 콘택들은, 상기 영역의 측면으로 상기 기판에 포함되고, 상기 제2의 복수의 전기적 콘택들 중 각각의 전기적 콘택은 대응하는 워드 라인과 관련되어 상기 대응하는 워드 라인에 전압을 결합시키는 것을 특징으로 하는 비휘발성 저장 장치.12. The method of claim 11,
A first plurality of electrical contacts; And
Further comprising a second plurality of electrical contacts,
The first plurality of electrical contacts are included in the substrate to a side of an area of the substrate on which the plurality of nonvolatile storage elements are formed, each electrical contact of the first plurality of electrical contacts corresponding thereto. Coupling a voltage to the corresponding shielding plate in connection with the shielding plate,
The second plurality of electrical contacts are included in the substrate on the side of the region, wherein each electrical contact of the second plurality of electrical contacts is associated with a corresponding word line to a voltage at the corresponding word line. Non-volatile storage device, characterized in that for coupling. 제15항에 있어서,
상기 제1의 복수의 전기적 콘택들과 상기 제2의 복수의 전기적 콘택들은 상기 영역의 공통 면에서 상기 기판에 포함되는 것을 특징으로 하는 비휘발성 저장 장치.16. The method of claim 15,
And the first plurality of electrical contacts and the second plurality of electrical contacts are included in the substrate in a common plane of the region. 비휘발성 저장소를 제조하는 방법으로서,
기판 상에 복수의 비휘발성 저장 소자들을 형성하는 단계와;
상기 복수의 비휘발성 저장 소자들과 통신하는 복수의 워드 라인들을 형성하는 단계와;
복수의 차폐 플레이트들을 형성하는 단계와, 여기서 각각의 차폐 플레이트는 인접 워드 라인들과 관련된 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하고, 각각의 차폐 플레이트는 전기적으로 전도성이며 아울러 독립적으로 제어가 가능하고; 그리고
상기 차폐 플레이트들 각각에 독립적으로 전압을 결합시키는 적어도 하나의 제어 회로를 제공하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소를 제조하는 방법.A method of making a nonvolatile reservoir,
Forming a plurality of nonvolatile storage elements on the substrate;
Forming a plurality of word lines in communication with the plurality of nonvolatile storage elements;
Forming a plurality of shield plates, wherein each shield plate extends between different adjacent nonvolatile storage elements associated with adjacent word lines, each shield plate being electrically conductive and independently controllable. and; And
Providing at least one control circuit for coupling a voltage independently to each of said shielding plates. 제17항에 있어서,
상기 서로 다른 인접 비휘발성 저장 소자들 사이에서 연장하는 상기 차폐 플레이트들 각각은, 상기 서로 다른 인접 비휘발성 저장 소자들의 플로팅 게이트들 사이에서 적어도 부분적으로 연장하는 전도성 물질을 포함하는 것을 특징으로 하는 비휘발성 저장소를 제조하는 방법.18. The method of claim 17,
Each of the shielding plates extending between the different adjacent nonvolatile storage elements comprises a conductive material extending at least partially between the floating gates of the different adjacent nonvolatile storage elements How to manufacture a store. 제17항에 있어서,
상기 복수의 비휘발성 저장 소자들은 NAND 스트링으로 배치되고, 상기 복수의 차폐 플레이트들은 상기 NAND 스트링을 횡단하여 연장하는 것을 특징으로 하는 비휘발성 저장소를 제조하는 방법.18. The method of claim 17,
Wherein the plurality of nonvolatile storage elements are arranged in a NAND string, and the plurality of shielding plates extends across the NAND string. 제17항에 있어서,
제1의 복수의 전기적 콘택들을 형성하는 단계와; 그리고
제2의 복수의 전기적 콘택들을 형성하는 단계를 더 포함하며,
상기 제1의 복수의 전기적 콘택들은, 상기 복수의 비휘발성 저장 소자들이 형성되는 상기 기판의 임의 영역의 측면으로 상기 기판에 포함되고, 상기 제1의 복수의 전기적 콘택들 중 각각의 전기적 콘택은 대응하는 차폐 플레이트와 관련되어 상기 대응하는 차폐 플레이트에 전압을 결합시키고,
상기 제2의 복수의 전기적 콘택들은, 상기 영역의 측면으로 상기 기판에 포함되고, 상기 제2의 복수의 전기적 콘택들 중 각각의 전기적 콘택은 대응하는 워드 라인과 관련되어 상기 대응하는 워드 라인에 전압을 결합시키며,
상기 제1의 복수의 전기적 콘택들과 상기 제2의 복수의 전기적 콘택들은 상기 영역의 공통 면에서 상기 기판에 포함되는 것을 특징으로 하는 비휘발성 저장소를 제조하는 방법.18. The method of claim 17,
Forming a first plurality of electrical contacts; And
Forming a second plurality of electrical contacts;
The first plurality of electrical contacts are included in the substrate to a side of an area of the substrate on which the plurality of nonvolatile storage elements are formed, each electrical contact of the first plurality of electrical contacts corresponding thereto. Coupling a voltage to the corresponding shielding plate in connection with the shielding plate,
The second plurality of electrical contacts are included in the substrate on the side of the region, wherein each electrical contact of the second plurality of electrical contacts is associated with a corresponding word line to a voltage at the corresponding word line. Combines
And wherein the first plurality of electrical contacts and the second plurality of electrical contacts are included in the substrate in a common plane of the region.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PT2411395E (en) * 2009-03-23 2013-06-06 Glenmark Pharmaceuticals Sa Furopyrimidinedione derivatives as trpa1 modulators
US8432740B2 (en) * 2011-07-21 2013-04-30 Sandisk Technologies Inc. Program algorithm with staircase waveform decomposed into multiple passes
CN109314115B (en) * 2018-06-29 2020-04-28 长江存储科技有限责任公司 Three-dimensional memory device with shielding layer and forming method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050180186A1 (en) 2004-02-13 2005-08-18 Lutze Jeffrey W. Shield plate for limiting cross coupling between floating gates
US20070141780A1 (en) 2005-12-21 2007-06-21 Masaaki Higashitani Methods of forming flash devices with shared word lines
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1194404C (en) * 2001-12-18 2005-03-23 旺宏电子股份有限公司 Method of making non volatile storage element
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
TWI273685B (en) * 2005-12-13 2007-02-11 Macronix Int Co Ltd Non-volatile memory package and method of reading stored data from a non-volatile memory array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050180186A1 (en) 2004-02-13 2005-08-18 Lutze Jeffrey W. Shield plate for limiting cross coupling between floating gates
US20070141780A1 (en) 2005-12-21 2007-06-21 Masaaki Higashitani Methods of forming flash devices with shared word lines
US20070138535A1 (en) 2005-12-21 2007-06-21 Masaaki Higashitani Flash devices with shared word lines

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