KR101370107B1 - 실리콘 태양전지의 에미터층 형성 방법 - Google Patents

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Abstract

본 발명은 실리콘 태양전지의 에미터층 형성 방법에 대한 것으로서, 제1도전형의 실리콘 반도체 기판을 준비하는 단계; 상기 제1도전형과 반대 도전형인 제2도전형의 불순물을 상기 실리콘 반도체 기판 표면으로 확산시켜 기판 상부에 에미터층을 형성하는 단계; 및 상기 에미터층의 상부에 존재하고 실리콘 반도체 내에서의 고체 용해도 이상으로 제2도전형의 불순물이 도핑된 데드 레이어(dead layer)를 질산, 불산, 아세트산 및 물이 10:0.1~0.01:1~3:5~10의 부피비로 혼합된 식각액을 이용하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 실리콘 태양전지의 제조 시 불순물 확산 공정에 의해 에미터층을 형성한 후 최상부의 데드 레이어를 선택적으로 제거함으로써 캐리어의 재결합 속도를 감소시켜 캐리어의 수명을 증가시킬 수 있다. 그 결과, 태양전지의 개방 전압이 증가되어 태양전지의 효율을 향상시킬 수 있다.
실리콘 태양전지, 에미터층, 불순물 확산, 에칭 선택도, 질산, 아세트산, 불산

Description

실리콘 태양전지의 에미터층 형성 방법{Method for forming emitter layer of silicon solar cell}
태양전지 제조 방법에 대한 것으로서, 보다 상세하게는 태양전지의 효율을 향상시킬 수 있도록 실리콘 태양전지의 에미터층을 형성하는 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양전지는 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 특히 주목 받고 있다.
태양전지에는 태양열을 이용하여 터빈을 회전시키는데 필요한 증기를 발생시키는 태양열 전지와, 반도체의 성질을 이용하여 태양빛(photons)을 전기에너지로 변환시키는 태양광 전지로 분류되는데, 태양전지라고 하면 일반적으로 태양광 전지(이하 태양전지라 한다)를 일컫는다.
태양전지는 원료 물질에 따라 크게 실리콘 태양전지(silicon solar cell), 화합물 반도체 태양전지(compound semiconductor solar cell) 및 적층형 태양전지(tandem solar cell)로 구분된다. 이러한 3가지 종류의 태양전지 중 태양전지 시장에서는 실리콘 태양전지가 주류를 이루고 있다.
도 1은 실리콘 태양전지의 기본적인 구조를 보여주는 단면도이다. 도면을 참조하면, 실리콘 태양전지는 p형의 실리콘 반도체로 이루어진 기판(101)과 n형 실리콘 반도체로 이루어진 에미터층(102)을 포함하고, 기판(101)과 에미터층(102)의 계면에는 다이오드와 유사하게 p-n 접합이 형성된다.
위와 같은 구조를 갖는 태양전지에 태양광이 입사되면, 광기전력효과(photovoltaic effect)에 의해 불순물이 도핑된 실리콘 반도체에서 전자와 정공이 발생한다. 참고로, n형 실리콘 반도체로 이루어진 에미터층(102)에서는 전자가 다수 캐리어로 발생되고, p형 실리콘 반도체로 이루어진 기판(101)에서는 정공이 다수 캐리어로 발생된다. 광기전력효과에 의해 발생된 전자와 전공은 각각 n형 실리콘 반도체 및 p형 실리콘 반도체 쪽으로 끌어 당겨져 각각 기판(101) 하부 및 에미터층(102) 상부에 접합된 전극(103, 104)으로 이동하며, 이 전극(103, 104)들을 전선으로 연결하면 전류가 흐르게 된다.
태양전지의 출력 특성은 태양전지의 출력전류-전압곡선을 측정하여 평가한다. 출력전류-전압 곡선 상에서 출력전류 Ip와 출력전압 Vp의 곱 Ip×Vp가 최대가 되는 점을 최대출력 Pm이라 정의하고, 최대출력 Pm을 태양전지로 입사하는 총 광에너지(S×I: S는 소자면적, I는 태양전지에 조사되는 광의 강도)로 나눈 값을 변환효율 η로 정의한다. 변환효율 η를 높이기 위해서는 단락전류 Isc(출력전류-전압곡선 상에서 V=0 일 때의 출력전류) 또는 개방전압 Voc(출력전류-전압곡선 상에서 I=0일 때의 출력전압)를 높이거나 출력전류-전압곡선의 각형에 가까운 정도를 나타내는 충실도(fill factor)를 높여야 한다. 충실도 값이 1에 가까울수록 출력전류- 전압곡선이 이상적인 각형에 근접하게 되고, 변환효율 η도 높아지는 것을 의미하게 된다.
태양전지의 효율을 결정짓는 세 가지 인자 중 개방전압 거동은 p형 실리콘 반도체 기판 표면에 n형 불순물을 확산시켜 에미터층를 형성할 때 n형 불순물의 도핑 농도와 밀접한 관련이 있다. 참고로, n형 불순물의 도핑 프로파일은 에미터층의 표면이 가장 높고 에미터층의 내부로 들어갈수록 가우시안(Gaussian) 분포나 에러(Error) 함수를 따라 줄어든다.
종래에는 태양전지의 개방전압을 증가시키기 위해 에미터층 형성 시 불순물을 과도하게 도핑하는 경향이 있었다. 이러한 경우, 에미터층의 최 상층부(이하, '데드 레이어(dead layer)'라 명명함)는 도핑된 n형 불순물의 농도가 실리콘 반도체 내에서의 고체 용해도 이상으로 증가하게 된다. 참고로, 데드 레이어는 대략 50 ~ 200 nm 정도의 두께를 갖는다. 그 결과, 에미터층 표면 부근에서 캐리어의 이동도가 감소하고 과도한 불순물과의 산란 영향으로 인해 캐리어의 재결합 속도가 증가하고 캐리어의 수명시간도 감소되는 문제가 유발된다.
위와 같은 문제를 해결하기 위해, 불순물의 과도한 도핑을 조건으로 한 확산 공정에 의해 에미터층을 형성한 후 질산 및 불산 혼합액을 이용한 습식 식각 또는 CF4 플라즈마 식각에 의해 태양전지의 성능에 악영향을 미치는 데드 레이어를 제거하는 에미터 에치-백(emitter etch-back) 공정이 제안된 바 있다.
하지만 질산 및 불산 혼합액이나 CF4 플라즈마는 데드 레이어에 대한 에칭 선택도가 우수하지 못할 뿐만 아니라 에칭 속도가 빠르다는 단점이 있다. 따라서 종래의 에미터 에치-백 공정은 매우 얇은 두께를 갖는 데드 레이어를 제거하는데 있어서 공정 재연성과 안정성이 떨어지는 한계를 안고 있다.
본 발명은 상술한 종래기술의 문제를 해결하기 위해 창안된 것으로서, 불순물 확산 공정에 의해 에미터층을 형성한 후 데드 레이어에 대한 에칭 선택도가 높은 습식 식각액을 사용하여 데드 레이어를 선택적으로 제거함으로써 태양전지의 효율을 향상시킬 수 있는 에미터층 형성 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 실리콘 태양전지의 에미터층 형성 방법은, 제1도전형의 실리콘 반도체 기판을 준비하는 단계; 상기 제1도전형과 반대 도전형인 제2도전형의 불순물을 상기 실리콘 반도체 기판 표면으로 확산시켜 기판 상부에 에미터층을 형성하는 단계; 및 상기 에미터층의 상부에 존재하고 실리콘 반도체 내에서의 고체 용해도 이상으로 제2도전형의 불순물이 도핑된 데드 레이어를 질산(HNO3), 불산(HF), 아세트산(CH3COOH) 및 물(H2O)이 10:0.1~0.01:1~3:5~10의 부피비로 혼합된 식각액을 이용하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 데드 레이어의 불순물 도핑 농도는 1020atoms/cm3 이상 이다.
바람직하게, 상기 기판은 p형 불순물이 도핑된 실리콘 반도체 기판이고, 상기 에미터층은 n형 불순물이 도핑된 실리콘 반도체층이다.
바람직하게, 상기 식각액은 데드 레이어에 대한 식각 속도가 데드 레이어 이외의 에미터층에 대한 식각 속도보다 빠르다. 데드 레이어에 대한 식각 속도는 0.08 ~ 0.12 um/sec이고, 데드 레이어 이외의 에미터층에 대한 식각 속도는 0.01 ~ 0.03um/sec이다.
본 발명에 따르면, 실리콘 태양전지의 제조 시 불순물 확산 공정에 의해 에미터층을 형성한 후 최상부의 데드 레이어를 선택적으로 제거함으로써 캐리어의 재결합 속도를 감소시켜 캐리어의 수명을 증가시킬 수 있다. 그 결과, 태양전지의 개방 전압이 증가되어 태양전지의 효율을 향상시킬 수 있다. 또한, 데드 레이어에서 광흡수를 통해 생성된 캐리어는 바로 재결합되기 때문에 데드 레이어의 선택적 제거는 데드 레이어에서의 광흡수를 방지하고 이 외 영역에서의 광흡수를 통한 캐리어 생성을 증가시킬 수 있다. 그 결과 태양전지의 단락 전류가 증가되어 태양전지의 효율을 향상시킬 수 있다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가 장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시 예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1 내지 도 5는 본 발명의 바람직한 실시 예에 따른 실리콘 태양전지의 에미터층을 형성하는 방법을 도시한 공정 단면도들이다.
도 2를 참조하면, 먼저 p형의 실리콘 반도체로 이루어진 기판(201)을 준비하여 확산로(diffusion furnace)에 로딩한다. 여기서, 상기 기판(201)은 단결정, 다결정 또는 비정질 실리콘 반도체 기판이다. 그런 다음 확산로 내에 n형 불순물 소스를 산소 가스와 함께 주입하여 열산화 반응에 의해 기판(201)의 상부 표면에 n형 불순물이 함유된 산화막(202)을 일정한 두께로 형성한다.
바람직하게, 상기 n형 불순물 산화막(202)은 P2O5막이고, 30 ~ 50 nm 정도의 두께로 형성한다. n형 불순물 소스는 POCl3이고 질소 가스를 캐리어 가스로 해서 확산로로 주입한다. 하지만 본 발명이 n형 불순물 소스와 n형 불순물 산화막(202)의 종류에 의해 한정되는 것은 아니다.
도 3을 참조하면, 기판(201) 표면에 n형 불순물 산화막(202)이 형성되고 난 후, 확산로의 온도를 800 ~ 850 도로 상승시켜 산화막(202) 내에 포함된 n형 불순 물을 기판(201)의 상부 표면으로 드라이브인(drive-in)시킨다. 이 때 충분한 량의 n형 불순물이 기판(201)으로 확산될 수 있도록 확산시간은 30 ~ 60 분 동안 유지시킨다. 그러면 n형 불순물 산화막(202) 내에 포함된 n형 불순물이 기판(201)의 표면을 통해 내부로 확산됨으로써, 기판(201)의 상부에 일정한 두께로 n형 실리콘 반도체층으로 이루어진 에미터층(203)이 형성된다.
도 4를 참조하면, n형 불순물의 드라이브인을 완료한 후에는 희석 불산을 이용하여 기판(201)의 표면에 잔류하는 n형 불순물 산화막(202)을 제거하고 순수로 기판(201)을 세정한다. 그러면 에미터층(203)의 형성을 위한 n형 불순물의 확산 공정이 완료된다.
상술한 n형 불순물의 확산 공정을 통해 에미터층(203)에 주입된 n형 불순물의 농도는 에미터층(203)의 표면에서 가장 높고 에미터층(203)의 내부로 들어갈수록 가우시안 분포 또는 에러 함수에 따라 감소된다. 그리고 확산공정의 진행 시 충분한 량의 n형 불순물이 확산될 수 있도록 공정 조건이 조절되었으므로 에미터층(203)의 최 상층부에는 고체 용해도 이상의 농도로 n형 불순물이 도핑된 데드 레이어가 존재하게 된다.
도 6은 n형 불순물의 확산 공정이 완료된 후 에미터층(203)의 표면으로부터 기판(201) 측으로 가면서 도핑된 n형 불순물의 농도를 측정하여 도시한 그래프이다. 그래프에서, 가로축은 에미터층(203)의 표면을 기준으로 n형 불순물의 농도를 측정한 지점의 깊이이고, 세로축은 측정 지점의 n형 불순물 농도이다.
도 6을 참조하면, 에미터층(203)의 표면 근처에서 n형 불순물의 농도가 최고 이고 기판(201) 쪽으로 갈수록 n형 불순물의 농도가 감소되며, 특히 표면 근처(점선 박스 부분)에는 실리콘 반도체 내에서의 고체 용해도 이상으로 n형 불순물이 도핑된 데드 레이어가 존재하는 것을 확인할 수 있다. 데드 레이어에 함유된 n형 불순물의 농도는 n형 불순물의 종류에 따라 달라지는데, n형 불순물이 인(P)인 경우 1020atom/cm3 이상이다.
도 5를 참조하면, 상술한 바에 따라 n형 불순물의 확산 공정을 진행하고 난 다음, 에미터층(203)에 도핑된 불순물의 농도에 따라 식각 속도가 변화되는 식각액을 사용하여 에미터층(203)의 상부에 존재하는 데드 레이어를 선택적으로 제거한다.
바람직하게, 상기 식각액은 질산(HNO3), 불산(HF), 아세트산(CH3COOH) 및 물(H2O)이 10:0.1~0.01:1~3:5~10의 부피비로 혼합된 조성물로서, 데드 레이어에 대한 식각 속도가 데드 레이어 이외의 에미터층(203)에 대한 식각 속도보다 빠르다. 즉, 데드 레이어에 대한 식각 속도는 0.08 ~ 0.12 um/sec이고, 데드 레이어 이외의 에미터층(203)에 대한 식각 속도는 0.01 ~ 0.03um/sec이다. 이러한 식각 속도 차이로 인해 상기 식각액을 사용하여 식각 공정을 진행하면, 실리콘 반도체 내에서 고체 용해도 이상의 농도로 n형 불순물이 도핑된 데드 레이어를 식각 공정 초기에 선택적으로 제거할 수 있다. 한편 상술한 데드 레이어의 식각 속도는 식각액 조성물의 부피비와 확산된 불순물의 종류 및 농도 등에 의해 일부 변동이 있을 수 있음은 자명하다.
상기 식각액에 혼합된 물질 중 질산은 데드 레이어의 표면을 산화시킨다. 그리고 불산은 질산에 의해 산화된 부분을 식각한다. 불산은 실리콘 반도체의 결정학적 구조 결함 부분을 선택적으로 식각하는 경향이 있고, 질산에 의한 실리콘 반도체의 산화는 n형 불순물의 도핑 농도가 클수록 활성화되는 경향이 있다. 따라서 식각액에 질산이 많이 함유될수록 데드 레이어를 균일하게 식각할 수 있다. 그리고 식각액에 불산이 많이 함유될수록 데드 레이어의 식각 속도를 증가시킬 수 있다.
상기 식각액의 조성에서, 불산의 함유량이 상한보다 크면 산화막 식각의 균일성이 악화되고 빠른 식각속도로 인해 데드 레이어 제거 공정의 재연성이 떨어진다. 그리고 불산의 함유량이 하한보다 작으면 산화막 식각 속도가 너무 느려지거나 산화막 식각이 거의 발생되지 않는다.
또한, 상기 식각액에 함유된 물질 중 물과 아세트산은 불산에 의한 산화막의 식각 속도를 지연시키는 작용을 한다. 그리고 아세트산은 질산에 의한 실리콘 반도체의 산화를 촉진하는 기능을 한다. 따라서 아세트산은 질산의 기능을 보완하여 식각의 균일도를 형상시키는데 도움을 준다.
상기 식각액의 조성에서, 물과 아세트산의 함유량이 상한보다 크면 불산에 의한 산화막의 식각 속도가 너무 느려지거나 식각이 거의 발생되지 않는다. 그리고 물과 아세트산의 함유량이 하한보다 작으면 불산에 의한 산화막의 빠른 식각 속도로 인해 데드 레이어 제거 공정의 재연성을 확보하기 어렵다.
도 7은 본 발명에 따른 식각액을 이용하여 식각 공정을 진행하였을 때 에칭 시간(X축)에 따른 에칭 두께(Y축)를 측정하여 도시한 그래프이고, 도 8은 에칭 시 간(X축)에 따른 에칭 속도(Y축)를 측정하여 도시한 그래프이다. 도 8에서 실선은 '총 에칭 두께/총 에칭 경과 시간'을 계산하여 나타낸 것이고, 점선은 '에칭 두께의 변화량/에칭 경과 시간의 변화량'을 계산하여 도시한 그래프이다.
도 7을 참조하면, n형 불순물의 도핑 농도가 높은 0.300um 깊이까지는 데드 레이어가 빠른 속도로 식각되다가 0.300um 이상의 깊이에서는 에미터층(203)이 서서히 식각되는 것을 알 수 있다. 또한, 도 8을 참조하면, 식각 개시 후 약 3초까지는 0.1um/sec의 빠른 식각 속도로 n형 불순물의 농도가 높은 데드 레이어가 식각되다가 3초가 경과된 이후, 즉 데드 레이어의 제거가 완료된 후에는 0.01 ~ 0.03um/sec 정도의 느린 식각 속도로 에미터층(203)이 제거되는 것을 알 수 있다.
따라서 본 발명에 따른 식각액을 사용하여 식각 공정을 진행하면 식각 초기단계에 데드 레이어만을 선택적으로 제거할 수 있다. 또한 n형 불순물의 도핑 정도에 따라 식각 속도가 분명한 차이를 보이므로 데드 레이어 제거 공정의 재연성과 안정성을 확보할 수 있다.
예를 들어 도 7 및 도 8의 그래프를 참조하면, 식각 시간을 3초 이상으로 설정하면 데드 레이어의 제거가 가능하다. 그리고 3초 이상의 구간에서는 식각 속도가 현저히 떨어지므로 식각 종료 시점의 설정과 관련된 공정 마진이 증가되어 공정 재연성과 안정성을 확보할 수 있는 것이다.
한편 상술한 실시 예는 p형 실리콘 반도체 기판에 n형 불순물을 주입하여 에미터층을 형성하는 경우에 대한 것이다. 하지만 본 발명은 n형 실리콘 반도체 기판에 p형 불순물을 주입하여 에미터층을 형성하는 경우에도 적용될 수 있을 것임은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 자명하다.
이상과 같이, 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시 예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되지 않아야 한다.
도 1은 종래 기술에 따른 실리콘 태양전지의 개략적인 구조를 도시한 단면도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시 예에 따른 실리콘 태양전지의 에미터층 형성 방법을 순차적으로 도시한 공정 단면도들이다.
도 6은 n형 불순물의 확산 공정이 완료된 후 에미터층의 표면으로부터 기판 측으로 가면서 도핑된 n형 불순물의 농도를 측정하여 도시한 그래프이다.
도 7은 본 발명에 따른 식각액을 이용하여 식각 공정을 진행하였을 때 에칭 시간(X축)에 따른 에칭 두께(Y축)를 측정하여 도시한 그래프이다.
도 8은 본 발명에 따른 식각액을 이용하여 식각 공정을 진행하였을 때 에칭 시간(X축)에 따른 에칭 속도(Y축)를 측정하여 도시한 그래프이다.
<도면의 주요 참조 번호>
201: 기판 202: n형 불순물 산화막
203: 에미터층

Claims (8)

  1. 제1도전형의 실리콘 반도체 기판을 준비하는 단계;
    상기 제1도전형과 반대 도전형인 제2도전형의 불순물을 상기 실리콘 반도체 기판 표면으로 확산시켜 기판 상부에 에미터층을 형성하는 단계; 및
    상기 에미터층의 상부에 존재하고 실리콘 반도체 내에서의 고체 용해도 이상으로 n형 불순물이 도핑된 데드 레이어를 질산, 불산, 아세트산 및 물이 10:0.1~0.01:1~3:5~10의 부피비로 혼합된 식각액을 이용하여 선택적으로 제거하는 단계를 포함하고,
    상기 식각액은 상기 데드 레이어에 대한 식각 속도가 상기 데드 레이어 이외의 상기 에미터층에 대한 식각 속도보다 빠른 것을 특징으로 하는 실리콘 태양전지의 에미터층 형성 방법.
  2. 제1항에 있어서, 상기 데드 레이어의 불순물 도핑 농도는 1020atom/cm3 이상인 것을 특징으로 하는 실리콘 태양전지의 에미터층 형성 방법.
  3. 제1항에 있어서,
    상기 실리콘 반도체 기판은 p형 불순물이 도핑된 실리콘 반도체 기판이고, 상기 에미터층은 n형 불순물이 도핑된 실리콘 반도체층임을 특징으로 하는 실리콘 태양전지의 에미터층 형성 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 데드 레이어에 대한 식각 속도는 0.08 ~ 0.12 um/sec이고,
    상기 데드 레이어 이외의 상기 에미터층에 대한 식각 속도는 0.01 ~ 0.03um/sec인 것을 특징으로 하는 실리콘 태양전지의 에미터층 형성 방법.
  6. 제1항에 있어서,
    상기 에미터층을 형성하는 단계는,
    상기 제2도전형의 불순물을 함유하는 산화막을 상기 반도체 기판의 상부에 형성하는 단계;
    상기 산화막 내에 포함된 상기 제2도전형의 불순물을 상기 반도체 기판의 상부 표면으로 드라이브인시키는 단계; 및
    상기 반도체 기판의 표면에 잔류하는 상기 산화막을 제거하는 단계
    를 포함하는 실리콘 태양전지의 에미터층 형성 방법.
  7. 제2항에 있어서,
    상기 데드 레이어의 불순물 도핑 농도는 상기 데드 레이어 이외의 상기 에미터층의 불순물 도핑 농도보다 높은 실리콘 태양전지의 에미터층 형성 방법.
  8. 제5항에 있어서,
    상기 데드 레이어는 0.300㎛ 깊이를 갖고, 0.1㎛/sec의 식각 속도로 식각되는 실리콘 태양전지의 에미터층 형성 방법.
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