KR101354356B1 - Liquid crystal display - Google Patents

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Abstract

본 발명은 메모리 인 픽셀(MIP) 회로를 포함한 액정표시장치에 관한 것으로, 제1 기수 번째 데이터라인과 우수 번째 데이터라인에 연결되고 제1 기본 픽셀 회로와 제1 MIP 회로를 포함하는 제1 픽셀; 및 상기 우수 번째 데이터라인과 제2 기수 번째 데이터라인에 연결되고 제2 기본 픽셀 회로와 제2 MIP 회로를 포함하는 제2 픽셀을 포함한다. The present invention relates to a liquid crystal display including a memory in pixel (MIP) circuit, comprising: a first pixel connected to a first odd-numbered data line and an even-numbered data line and including a first basic pixel circuit and a first MIP circuit; And a second pixel connected to the even-numbered data line and the second odd-numbered data line and including a second basic pixel circuit and a second MIP circuit.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}[0001] LIQUID CRYSTAL DISPLAY [0002]

본 발명은 메모리 인 픽셀(Memory In Pixel, 이하 "MIP"라 함) 회로를 포함한 액정표시장치에 관한 것이다.
The present invention relates to a liquid crystal display device including a memory in pixel circuit (hereinafter, referred to as a "MIP") circuit.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 포함한다. 이러한 액정표시장치는 동영상이나 정지영상이 입력되면 매 프레임 기간마다 그 입력 영상의 데이터전압을 각 픽셀들에 어드레싱하여 비디오 데이터를 표시한다. 이렇게 매 프레임 기간마다 각 픽셀들에 데이터를 기입하기 때문에 액정표시장치의 소비 전력을 줄이기가 어렵다. The active matrix liquid crystal display device includes a thin film transistor (hereinafter referred to as TFT) as a switching element. When a moving image or a still image is input, such a liquid crystal display displays video data by addressing the data voltage of the input image to each pixel every frame period. Since data is written to each pixel every frame period, it is difficult to reduce power consumption of the liquid crystal display.

최근에 제안되고 있는 MIP 기술은 액정표시장치의 소비 전력을 획기적으로 줄일 수 있다. MIP 기술은 매 픽셀마다 메모리를 내장하여 정지 영상이 입력될 때 메모리에 내장된 데이터전압으로 데이터를 픽셀에 재기입하기 때문에 데이터 구동회로의 소비전력을 줄일 수 있다. 이러한 MIP 기술은 저소비전력을 구현하여 친환경 기술로 각광받고 있지만, MIP 회로가 구동될 때 데이터라인들의 전압이 변동되어 전력 소비가 발생된다.
Recently proposed MIP technology can significantly reduce the power consumption of the liquid crystal display device. MIP technology reduces the power consumption of the data driving circuit because a memory is built in every pixel so that data is rewritten into pixels using a data voltage embedded in the memory when a still image is input. The MIP technology has been spotlighted as an eco-friendly technology by implementing low power consumption, but when the MIP circuit is driven, the voltage of the data lines is changed to generate power consumption.

본 발명은 소비전력을 줄일 수 있는 액정표시장치를 제공한다.
The present invention provides a liquid crystal display device which can reduce power consumption.

본 발명의 액정표시장치는 제1 기수 번째 데이터라인과 우수 번째 데이터라인에 연결되고 제1 기본 픽셀 회로와 제1 MIP 회로를 포함하는 제1 픽셀; 및 상기 우수 번째 데이터라인과 제2 기수 번째 데이터라인에 연결되고 제2 기본 픽셀 회로와 제2 MIP 회로를 포함하는 제2 픽셀을 포함한다.According to an exemplary embodiment of the present invention, a liquid crystal display includes: a first pixel connected to a first odd-numbered data line and an even-numbered data line and including a first basic pixel circuit and a first MIP circuit; And a second pixel connected to the even-numbered data line and the second odd-numbered data line and including a second basic pixel circuit and a second MIP circuit.

MIP 모드에서, 상기 제1 및 제2 기수 번째 데이터라인들에 제1 전압이 공급되고, 상기 우수 번째 데이터라인에 상기 제1 전압 보다 낮은 제2 전압이 공급된다.In the MIP mode, a first voltage is supplied to the first and second odd data lines, and a second voltage lower than the first voltage is supplied to the even-numbered data line.

상기 제1 MIP 회로는 상기 제1 픽셀의 화소 전압이 상기 제1 전압일 때 상기 우수 번째 데이터라인을 통해 상기 제1 픽셀의 화소 전압을 방전시킨다.The first MIP circuit discharges the pixel voltage of the first pixel through the even-numbered data line when the pixel voltage of the first pixel is the first voltage.

상기 제2 MIP 회로는 상기 제2 픽셀의 화소 전압이 상기 제2 전압일 때 상기 제2 기수 번째 데이터라인을 통해 인가되는 상기 제1 전압으로 상기 제2 픽셀의 화소 전압을 상승시킨다.
The second MIP circuit raises the pixel voltage of the second pixel to the first voltage applied through the second odd data line when the pixel voltage of the second pixel is the second voltage.

종래 기술은 MIP 모드에서 데이터라인들의 전압이 변동될 수 있고, 이로 인하여 소비 전력을 줄이는데 한계가 있었다. 이에 비하여, 본 발명은 MIP 모드에서 데이터라인들의 전압이 제1 전압과 제2 전압으로 고정되므로 종래 기술에 비하여 소비전력을 더 낮출 수 있다.
In the prior art, the voltage of the data lines may be changed in the MIP mode, thereby limiting power consumption. In contrast, in the present invention, since the voltage of the data lines is fixed to the first voltage and the second voltage in the MIP mode, power consumption can be further lowered compared to the prior art.

도 1은 본 발명의 제1 실시예에 따른 액정표시장치의 픽셀을 보여 주는 등가 회로도이다.
도 2a 및 도 2b는 도 1에 도시된 제1 MIP 회로의 동작을 보여 주는 파형도들이다.
도 3a 및 도 3b는 도 1에 도시된 제2 MIP 회로의 동작을 보여 주는 파형도들이다.
도 4는 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 5는 노말 모드와 MIP 모드에서 도 4에 도시된 액정표시장치의 동작을 보여 주는 파형도이다.
도 6은 노말 모드와 MIP 모드에서 게이트펄스와 데이터를 상세히 보여 주는 파형도이다. 1 is an equivalent circuit diagram illustrating pixels of a liquid crystal display according to a first exemplary embodiment of the present invention.
2A and 2B are waveform diagrams showing the operation of the first MIP circuit shown in FIG. 1.
3A and 3B are waveform diagrams showing the operation of the second MIP circuit shown in FIG. 1.
4 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.
5 is a waveform diagram illustrating an operation of the liquid crystal display shown in FIG. 4 in a normal mode and a MIP mode.
FIG. 6 is a waveform diagram showing in detail gate pulses and data in a normal mode and a MIP mode.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1 내지 도 3b를 참조하면, 본 발명의 액정표시장치는 데이터라인들(102a~102c), 데이터라인들(102a~102c)과 직교되는 게이트라인들(103), 제1 MIP 회로(10A)를 내장한 제1 픽셀(101A), 및 제2 MIP 회로(10B)를 내장한 제2 픽셀(101B)을 포함한다. 픽셀들(101A, 101B) 각각은 컬러 구현을 위하여 RGB 서브픽셀들을 포함할 수 있다. 서브픽셀들 각각은 MIP 회로(10)를 내장한다. 1 to 3B, the liquid crystal display according to the present invention includes the data lines 102a to 102c, the gate lines 103 orthogonal to the data lines 102a to 102c, and the first MIP circuit 10A. And a first pixel 101A having an embedded therein, and a second pixel 101B having an embedded second MIP circuit 10B. Each of the pixels 101A and 101B may include RGB subpixels for color implementation. Each of the subpixels incorporates a MIP circuit 10.

픽셀들(101A, 101B)은 노말 모드(Normal mode)에서 입력 영상을 풀컬러(Full color)로 표시한다. 그리고 픽셀들(101A, 101B)은 MIP 모드에서 화이트 계조(white gray scale 또는 밝은 계조)와 블랙 계조(black gray scale 또는 어두운 계조)를 포함한 2 개의 계조만으로 정지 영상을 표시한다. 노말 모드는 동영상과 같은 입력 영상을 풀 컬러로 재현하기 위하여 액정표시장치의 픽셀들에 표현 가능한 모든 계조 수로 입력 영상 데이터를 표시한다. 예를 들어, 입력 영상이 8 bit 데이터일 때, 노말 모드에서 입력 영상 데이터는 256 개의 계조로 표시될 수 있다. MIP 모드는 액정표시장치에 정지 영상(still image)을 표시하는 동작 모드이다. 픽셀들(101A, 101B)에 충전된 화소 전압(Vp1, Vp2)은 그 극성이 MIP 모드에서 MIP 회로(10A, 10B)에 의해 주기적으로 반전된다. 정지 영상은 입력 영상의 분석 결과에 따라 검출된 정지 영상이거나, 입력 영상과 무관하게 메모리에 미리 저장된 정지 영상 데이터일 수 있다.The pixels 101A and 101B display the input image in full color in a normal mode. In addition, the pixels 101A and 101B display a still image with only two gray scales including a white gray scale or a light gray scale in a MIP mode. In the normal mode, the input image data is displayed with all the number of gradations that can be expressed on the pixels of the liquid crystal display in order to reproduce the input image such as a video in full color. For example, when the input image is 8 bit data, the input image data may be displayed in 256 gray levels in the normal mode. The MIP mode is an operation mode for displaying a still image on the liquid crystal display. The pixel voltages Vp1 and Vp2 charged in the pixels 101A and 101B are periodically inverted in polarity by the MIP circuits 10A and 10B in the MIP mode. The still image may be a still image detected according to a result of analysis of the input image, or may be still image data previously stored in a memory regardless of the input image.

데이터라인들(102a~102c)에는 노말 모드(Normal mode)에서 입력 영상의 데이터 전압이 공급되고, MIP 모드에서 소정의 직류 전압이 공급된다. 제1 및 제3 데이터라인들(102a, 102c)을 포함한 기수 번째 데이터라인들에는 MIP 모드에서 소정의 제1 전압으로 설정된 직류 전압이 공급된다. 제2 데이터라인(102b)을 포함한 우수 번째 데이터라인들에는 MIP 모드에서 소정의 제2 전압으로 설정된 직류 전압이 공급된다. 제1 전압은 도 1과 같이 5V 전압으로 설정될 수 있으나 이에 한정되지 않고 0V 보다 높은 정극성 전압으로 설정될 수 있다. 제2 전압은 0V로 설정될 수 있으나 이에 한정되지 않고, 제1 전압 보다 낮은 전압으로 설정될 수 있다.The data lines 102a to 102c are supplied with a data voltage of an input image in a normal mode and a predetermined DC voltage in a MIP mode. The odd-numbered data lines including the first and third data lines 102a and 102c are supplied with a DC voltage set to a predetermined first voltage in the MIP mode. Even-numbered data lines including the second data line 102b are supplied with a DC voltage set to a predetermined second voltage in the MIP mode. The first voltage may be set to a 5V voltage as shown in FIG. 1, but is not limited thereto and may be set to a positive voltage higher than 0V. The second voltage may be set to 0V, but is not limited thereto and may be set to a voltage lower than the first voltage.

제1 픽셀(101A)은 제1 및 제2 데이터라인들(102a, 102b) 사이에 형성된다. 제1 픽셀(101A)은 기본 픽셀 회로와, 기본 픽셀 회로에 연결된 제1 MIP 회로(10A)를 포함한다. 기본 픽셀 회로는 제1 TFT(T11), 액정셀(Clc1), 및 스토리지 커패시터(Cst1)를 포함한다. 노말 모드에서 제1 MIP 회로(10A)는 동작하지 않고 기본 픽셀 회로만 동작한다. 기본 픽셀 회로는 노말 모드에서 게이트펄스(GATE)에 응답하여 제1 데이터라인(102a)을 통해 입력되는 비디오 데이터의 정극성/부극성 데이터전압을 제1 노드(n1)에 공급한다. 그리고 기본 픽셀 회로는 MIP 모드에서 게이트펄스에 응답하여 제1 데이터라인(102a)을 통해 공급되는 제1 전압을 제1 노드(n1)에 공급한다. The first pixel 101A is formed between the first and second data lines 102a and 102b. The first pixel 101A includes a base pixel circuit and a first MIP circuit 10A connected to the base pixel circuit. The basic pixel circuit includes a first TFT T11, a liquid crystal cell Clc1, and a storage capacitor Cst1. In the normal mode, the first MIP circuit 10A does not operate but only a basic pixel circuit. The basic pixel circuit supplies the positive / negative data voltage of the video data input through the first data line 102a to the first node n1 in response to the gate pulse GATE in the normal mode. The basic pixel circuit supplies a first voltage supplied through the first data line 102a to the first node n1 in response to the gate pulse in the MIP mode.

제1 TFT(T11)는 제1 데이터라인(102a)과 게이트라인(103)의 교차부에 형성된다. 제1 TFT(T11)는 게이트펄스(또는 스캔펄스, GATE)에 응답하여 제1 데이터라인(102a)의 전압을 제1 노드(n1)에 공급한다. 제1 TFT(T11)는 제1 데이터라인(102a)에 접속된 드레인전극, 게이트라인(103)에 접속된 게이트전극, 및 제1 노드(n1)에 접속된 소스전극을 포함한다. 액정셀(Clc1)은 제1 노드(n1)를 통해 제1 TFT(T11)의 소스전극에 연결된 화소전극, 공통전압(Vcom)이 공급되는 공통전극, 및 그 전극들 사이에 형성된 액정층을 포함하여 제1 노드(n1)의 전압을 충전한다. 액정셀(Clc1)의 액정분자들은 화소전극과 공통전극 사이의 전계에 따라 구동하여 액정표시패널을 통과하는 광량을 조절한다. 스토리지 커패시터(Cst1)는 제1 노드(n1)에 연결되어 액정셀(Clc1)의 전압을 유지한다. The first TFT T11 is formed at the intersection of the first data line 102a and the gate line 103. The first TFT T11 supplies the voltage of the first data line 102a to the first node n1 in response to the gate pulse (or scan pulse, GATE). The first TFT T11 includes a drain electrode connected to the first data line 102a, a gate electrode connected to the gate line 103, and a source electrode connected to the first node n1. The liquid crystal cell Clc1 includes a pixel electrode connected to the source electrode of the first TFT T11 through the first node n1, a common electrode supplied with the common voltage Vcom, and a liquid crystal layer formed between the electrodes. To charge the voltage of the first node n1. The liquid crystal molecules of the liquid crystal cell Clc1 are driven according to an electric field between the pixel electrode and the common electrode to adjust the amount of light passing through the liquid crystal display panel. The storage capacitor Cst1 is connected to the first node n1 to maintain the voltage of the liquid crystal cell Clc1.

제1 MIP 회로(10A)는 샘플링 커패시터(Cm1)와, 제2 내지 제4 TFT들(T12~T14)을 포함한다. 제1 픽셀(101A) 내의 TFT들(T11~T14)은 n 타입 MOSFET(Metal oxide semiconductor Field-effect transistor)로 구현될 수 있으나 이에 한정되지 않는다. 예를 들어 제1 내지 제3 TFT들(T11~T13)은 스위치 소자들이기 때문에 n 타입 MOSFET 또는 p 타입 MOSFET로 구현될 수 있다.The first MIP circuit 10A includes a sampling capacitor Cm1 and second to fourth TFTs T12 to T14. The TFTs T11 to T14 in the first pixel 101A may be implemented as n-type MOSFETs (metal oxide semiconductor field-effect transistors), but are not limited thereto. For example, since the first to third TFTs T11 to T13 are switch elements, they may be implemented as n-type MOSFETs or p-type MOSFETs.

제1 MIP 회로(10A)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 MIP 모드에서 동작하고 노말 모드에서 동작하지 않는다. 제1 MIP 회로(10A)는 MIP 모드에서 액정셀(Clc1)에 충전된 화소 전압(Vp1)을 메모리 즉, 샘플링 커패시터(Cm1)에 저장하고, 샘플링 커패시터(Cm1)의 전압을 이용하여 화소 전압(Vp1)의 극성을 주기적으로 반전시킨다. The first MIP circuit 10A operates in the MIP mode and does not operate in the normal mode under the control of a timing controller (not shown). The first MIP circuit 10A stores the pixel voltage Vp1 charged in the liquid crystal cell Clc1 in the memory, that is, the sampling capacitor Cm1 in the MIP mode, and uses the voltage of the sampling capacitor Cm1 to store the pixel voltage (V1). Periodically reverse the polarity of Vp1).

제2 TFT(T12)는 제1 MIP 제어펄스(STG)에 응답하여 턴-온(turn-on)되어 제1 노드(n1)의 화소 전압(Vp1)을 샘플링 커패시터(Cm1)에 공급한다. 제2 TFT(T12)는 제1 노드(n1)에 접속된 드레인전극, 제1 MIP 제어펄스(STG)가 공급되는 게이트전극, 및 샘플링 커패시터(Cm1)에 접속된 소스전극을 포함한다.The second TFT T12 is turned on in response to the first MIP control pulse STG to supply the pixel voltage Vp1 of the first node n1 to the sampling capacitor Cm1. The second TFT T12 includes a drain electrode connected to the first node n1, a gate electrode supplied with the first MIP control pulse STG, and a source electrode connected to the sampling capacitor Cm1.

제3 TFT(T13)는 제2 MIP 제어펄스(WRT)에 응답하여 턴-온되어 제1 노드(n1)와 제2 노드(n2) 사이에 전류 패스를 형성한다. 제3 TFT(T13)는 제1 노드(n1)에 접속된 드레인전극, 제2 MIP 제어펄스(WRT)가 인가되는 게이트전극, 및 제2 노드(n2)에 접속된 소스전극을 포함한다. The third TFT T13 is turned on in response to the second MIP control pulse WRT to form a current path between the first node n1 and the second node n2. The third TFT T13 includes a drain electrode connected to the first node n1, a gate electrode to which the second MIP control pulse WRT is applied, and a source electrode connected to the second node n2.

제4 TFT(T14)는 샘플링 커패시터(Cm1)의 전압(Vm1)에 따라 온/오프(on/off)되어 제2 노드(n2)와 제2 데이터라인(102b) 사이의 전류패스를 스위칭한다. 제4 TFT(T14)는 샘플링 커패시터(Cm1)의 전압이 제1 전압일 때 턴-온되어 제2 노드(n2)와 제2 데이터라인(102b) 사이에 전류패스를 형성한다. 제4 TFT(T14)는 제2 노드(n2)에 접속된 드레인전극, 샘플링 커패시터(Cm1)에 접속된 게이트전극, 및 제2 데이터라인(102b)에 접속된 소스전극을 포함한다. 제3 및 제4 TFT(T13, T14)는 MIP 모드에서 제2 MIP 제어신호(WRT)와 샘플링 커패시터(Cm1)의 전압(Vm1)에 따라 온/오프되어 화소전압(Vp1)의 극성을 반전시키는 인버터(inverter)로 동작한다. The fourth TFT T14 is turned on / off according to the voltage Vm1 of the sampling capacitor Cm1 to switch the current path between the second node n2 and the second data line 102b. The fourth TFT T14 is turned on when the voltage of the sampling capacitor Cm1 is the first voltage to form a current path between the second node n2 and the second data line 102b. The fourth TFT T14 includes a drain electrode connected to the second node n2, a gate electrode connected to the sampling capacitor Cm1, and a source electrode connected to the second data line 102b. The third and fourth TFTs T13 and T14 are turned on / off according to the voltage Vm1 of the second MIP control signal WRT and the sampling capacitor Cm1 in the MIP mode to invert the polarity of the pixel voltage Vp1. It acts as an inverter.

샘플링 커패시터(Cm1)는 제2 TFT(T12)가 턴-온될 때 화소 전압(Vp1)을 저장하는 메모리이다. 또한, 샘플링 커패시터(Cm1)는 제4 TFT(T14)의 스위칭 동작을 제어한다. 샘플링 커패시터(Cm1)의 제1 전극은 제2 TFT(T12)의 소스전극과 제4 TFT(T14)의 게이트전극에 접속되고, 샘플링 커패시터(Cm1)의 제2 전극은 제2 전압이 공급되는 제2 데이터라인(102b)에 접속된다. 샘플링 커패시터(Cm1)의 제1 및 제2 전극들 사이에는 유전층이 형성된다. 샘플링 커패시터(Cm1)의 제2 전극은 제2 데이터라인(102b)이나 제1 데이터라인(102a)에 접속될 수 있다.The sampling capacitor Cm1 is a memory that stores the pixel voltage Vp1 when the second TFT T12 is turned on. In addition, the sampling capacitor Cm1 controls the switching operation of the fourth TFT T14. The first electrode of the sampling capacitor Cm1 is connected to the source electrode of the second TFT T12 and the gate electrode of the fourth TFT T14, and the second electrode of the sampling capacitor Cm1 is provided with a second voltage. 2 is connected to the data line 102b. A dielectric layer is formed between the first and second electrodes of the sampling capacitor Cm1. The second electrode of the sampling capacitor Cm1 may be connected to the second data line 102b or the first data line 102a.

한편, 샘플링 커패시터(Cm1)의 제2 전극에 별도의 제2 전압원을 연결할 수 있으나, 이 경우에, 제2 전압원과 샘플링 커패시터(Cm1) 사이에서 제2 전압을 전달하는 배선이 추가되어야 한다.On the other hand, a second voltage source may be connected to the second electrode of the sampling capacitor Cm1, but in this case, a wiring for transferring the second voltage between the second voltage source and the sampling capacitor Cm1 should be added.

제2 픽셀(101B)은 제2 및 제3 데이터라인들(102b, 102c) 사이에 형성된다. 제2 픽셀(101B)은 기본 픽셀 회로와, 기본 픽셀 회로에 연결된 제2 MIP 회로(10B)를 포함한다. 기본 픽셀 회로는 제1 TFT(T21), 액정셀(Clc2), 및 스토리지 커패시터(Cst2)를 포함한다. 노말 모드에서 제2 MIP 회로(10B)는 동작하지 않고 기본 픽셀 회로만 동작한다. 기본 픽셀 회로는 노말 모드에서 게이트펄스(GATE)에 응답하여 제2 데이터라인(102b)을 통해 입력되는 비디오 데이터의 정극성/부극성 데이터전압을 제1 노드(n3)에 공급한다. 그리고 기본 픽셀 회로는 MIP 모드에서 게이트펄스(GATE)에 응답하여 제2 데이터라인(102b)을 통해 공급되는 제2 전압을 제1 노드(n3)에 공급한다.The second pixel 101B is formed between the second and third data lines 102b and 102c. The second pixel 101B includes a basic pixel circuit and a second MIP circuit 10B connected to the basic pixel circuit. The basic pixel circuit includes a first TFT T21, a liquid crystal cell Clc2, and a storage capacitor Cst2. In the normal mode, the second MIP circuit 10B does not operate but only a basic pixel circuit. The basic pixel circuit supplies the positive / negative data voltage of the video data input through the second data line 102b to the first node n3 in response to the gate pulse GATE in the normal mode. The basic pixel circuit supplies a second voltage supplied through the second data line 102b to the first node n3 in response to the gate pulse GATE in the MIP mode.

제1 TFT(T21)는 제2 데이터라인(102b)과 게이트라인(103)의 교차부에 형성된다. 제1 TFT(T21)는 게이트펄스(GATE)에 응답하여 제2 데이터라인(102b)의 전압을 제1 노드(n3)에 공급한다. 제1 TFT(T21)는 제2 데이터라인(102b)에 접속된 드레인전극, 게이트라인(103)에 접속된 게이트전극, 및 제1 노드(n3)에 접속된 소스전극을 포함한다. 액정셀(Clc2)은 제1 노드(n3)를 통해 제1 TFT(T21)의 소스전극에 연결된 화소전극, 공통전압(Vcom)이 공급되는 공통전극, 및 그 전극들 사이에 형성된 액정층을 포함하여 제1 노드(n3)의 전압을 충전한다. 액정셀(Clc2)의 액정분자들은 화소전극과 공통전극 사이의 전계에 따라 구동하여 액정표시패널을 통과하는 광량을 조절한다. 스토리지 커패시터(Cst2)는 제1 노드(n3)에 연결되어 액정셀(Clc2)의 전압을 유지한다. The first TFT T21 is formed at the intersection of the second data line 102b and the gate line 103. The first TFT T21 supplies the voltage of the second data line 102b to the first node n3 in response to the gate pulse GATE. The first TFT T21 includes a drain electrode connected to the second data line 102b, a gate electrode connected to the gate line 103, and a source electrode connected to the first node n3. The liquid crystal cell Clc2 includes a pixel electrode connected to the source electrode of the first TFT T21 through the first node n3, a common electrode supplied with the common voltage Vcom, and a liquid crystal layer formed between the electrodes. To charge the voltage of the first node n3. The liquid crystal molecules of the liquid crystal cell Clc2 are driven according to an electric field between the pixel electrode and the common electrode to adjust the amount of light passing through the liquid crystal display panel. The storage capacitor Cst2 is connected to the first node n3 to maintain the voltage of the liquid crystal cell Clc2.

제2 MIP 회로(10B)는 샘플링 커패시터(Cm2)와, 제2 내지 제4 TFT들(T22~T24)을 포함한다. 제2 픽셀(101B)의 제1 내지 제3 TFT들(T21~T23)은 n 타입 MOSFET로 구현될 수 있고, 제2 픽셀(101B)의 제4 TFT(T24)는 p 타입 MOSFET로 구현될 수 있다. 제2 픽셀(101B)의 제1 내지 제3 TFT들(T21~T23)은 n 타입 MOSFET로 구현될 수 있으나 이에 한정되지 않는다. 예를 들어 제1 내지 제3 TFT들(T21~T23)은 스위치 소자들이기 때문에 n 타입 MOSFET 또는 p 타입 MOSFET로 구현될 수 있다. The second MIP circuit 10B includes a sampling capacitor Cm2 and second to fourth TFTs T22 to T24. The first to third TFTs T21 to T23 of the second pixel 101B may be implemented with an n-type MOSFET, and the fourth TFT T24 of the second pixel 101B may be implemented with a p-type MOSFET. have. The first to third TFTs T21 to T23 of the second pixel 101B may be implemented as n-type MOSFETs, but are not limited thereto. For example, since the first to third TFTs T21 to T23 are switch elements, the first to third TFTs T21 to T23 may be implemented as n-type MOSFETs or p-type MOSFETs.

제2 MIP 회로(10B)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 MIP 모드에서 동작하고 노말 모드에서 동작하지 않는다. 제2 MIP 회로(10B)는 MIP 모드에서 액정셀(Clc2)에 충전된 화소 전압(Vp2)을 메모리 즉, 샘플링 커패시터(Cm2)에 저장하고, 샘플링 커패시터(Cm2)의 전압을 이용하여 화소 전압(Vp2)의 극성을 주기적으로 반전시킨다. The second MIP circuit 10B operates in the MIP mode and does not operate in the normal mode under the control of a timing controller (not shown). The second MIP circuit 10B stores the pixel voltage Vp2 charged in the liquid crystal cell Clc2 in the memory, that is, the sampling capacitor Cm2 in the MIP mode, and uses the voltage of the sampling capacitor Cm2 to store the pixel voltage Vp2. Periodically invert the polarity of Vp2).

제2 TFT(T22)는 제1 MIP 제어펄스(STG)에 응답하여 턴-온되어 제1 노드(n3)의 화소 전압(Vp2)을 샘플링 커패시터(Cm2)에 공급한다. 제2 TFT(T22)는 제1 노드(n3)에 접속된 드레인전극, 제1 MIP 제어펄스(STG)가 공급되는 게이트전극, 및 샘플링 커패시터(Cm2)에 접속된 소스전극을 포함한다.The second TFT T22 is turned on in response to the first MIP control pulse STG to supply the pixel voltage Vp2 of the first node n3 to the sampling capacitor Cm2. The second TFT T22 includes a drain electrode connected to the first node n3, a gate electrode supplied with the first MIP control pulse STG, and a source electrode connected to the sampling capacitor Cm2.

제3 TFT(T23)는 제2 MIP 제어펄스(WRT)에 응답하여 턴-온되어 제1 노드(n3)와 제2 노드(n4) 사이에 전류 패스를 형성한다. 제3 TFT(T23)는 제1 노드(n3)에 접속된 드레인전극, 제2 MIP 제어펄스(WRT)가 인가되는 게이트전극, 및 제2 노드(n4)에 접속된 소스전극을 포함한다. The third TFT T23 is turned on in response to the second MIP control pulse WRT to form a current path between the first node n3 and the second node n4. The third TFT T23 includes a drain electrode connected to the first node n3, a gate electrode to which the second MIP control pulse WRT is applied, and a source electrode connected to the second node n4.

제4 TFT(T24)는 샘플링 커패시터(Cm2)의 전압(Vm2)에 따라 온/오프(on/off)되어 제2 노드(n4)와 제3 데이터라인(102c) 사이의 전류패스를 스위칭한다. 제4 TFT(T24)는 샘플링 커패시터(Cm2)의 전압이 제2 전압일 때 턴-온되어 제2 노드(n4)와 제3 데이터라인(102c) 사이에 전류패스를 형성한다. 제4 TFT(T24)는 제2 노드(n4)에 접속된 드레인전극, 샘플링 커패시터(Cm2)에 접속된 게이트전극, 및 제3 데이터라인(102c)에 접속된 소스전극을 포함한다. 제3 및 제4 TFT(T23, T24)는 MIP 모드에서 제2 MIP 제어신호(WRT)와 샘플링 커패시터(Cm2)의 전압(Vm2)에 따라 온/오프되어 화소전압(Vp2)의 극성을 반전시키는 인버터로 동작한다.The fourth TFT T24 is turned on / off according to the voltage Vm2 of the sampling capacitor Cm2 to switch the current path between the second node n4 and the third data line 102c. The fourth TFT T24 is turned on when the voltage of the sampling capacitor Cm2 is the second voltage to form a current path between the second node n4 and the third data line 102c. The fourth TFT T24 includes a drain electrode connected to the second node n4, a gate electrode connected to the sampling capacitor Cm2, and a source electrode connected to the third data line 102c. The third and fourth TFTs T23 and T24 are turned on / off according to the voltage Vm2 of the second MIP control signal WRT and the sampling capacitor Cm2 in the MIP mode to invert the polarity of the pixel voltage Vp2. Operate as an inverter.

샘플링 커패시터(Cm2)는 제2 TFT(T22)가 턴-온될 때 화소 전압(Vp2)을 저장하는 메모리이다. 또한, 샘플링 커패시터(Cm2)는 제4 TFT(T24)의 스위칭 동작을 제어한다. 샘플링 커패시터(Cm2)의 제1 전극은 제2 TFT(T22)의 소스전극과 제4 TFT(T24)의 게이트전극에 접속되고, 샘플링 커패시터(Cm)의 제2 전극은 제1 전압이 공급되는 제3 데이터라인(102c)에 접속된다. 샘플링 커패시터(Cm2)의 제1 및 제2 전극들 사이에는 유전층이 형성된다. 샘플링 커패시터(Cm2)의 제2 전극은 제3 데이터라인(102c)이나 제2 데이터라인(102b)에 접속될 수 있다.The sampling capacitor Cm2 is a memory that stores the pixel voltage Vp2 when the second TFT T22 is turned on. In addition, the sampling capacitor Cm2 controls the switching operation of the fourth TFT T24. The first electrode of the sampling capacitor Cm2 is connected to the source electrode of the second TFT T22 and the gate electrode of the fourth TFT T24, and the second electrode of the sampling capacitor Cm is a first voltage supplied with the first voltage. 3 is connected to the data line 102c. A dielectric layer is formed between the first and second electrodes of the sampling capacitor Cm2. The second electrode of the sampling capacitor Cm2 may be connected to the third data line 102c or the second data line 102b.

한편, 샘플링 커패시터(Cm2)의 제2 전극에 별도의 제1 전압원을 연결할 수 있으나, 이 경우에 제1 전압원과 샘플링 커패시터(Cm2) 사이에서 제1 전압을 전달하는 배선이 추가되어야 한다.Meanwhile, a separate first voltage source may be connected to the second electrode of the sampling capacitor Cm2, but in this case, a wiring for transferring the first voltage between the first voltage source and the sampling capacitor Cm2 should be added.

도 2a 내지 도 3b를 참조하면, 공통전압(Vcom)은 MIP 모드에서 소정 시간 주기로 극성이 전위가 변하는 교류 전압으로 발생된다. 소정 시간은 1 프레임 기간(1F)일 수 있다. 공통전압(Vcom)은 MIP 모드에서 소정의 고전위 전압과 소정의 저전위 전압 사이에서 스윙하는 교류 전압으로 발생된다. 고전위 전압은 제1 전압과 같은 전압으로 발생되거나, 제1 전압과 다른 전압으로 발생될 수 있다. 저전위 전압은 제1 전압 보다 낮은 제2 전압으로 발생되거나, 제1 전압 보다 낮고 제2 전압과 다른 전압으로 발생될 수 있다. 제1 전압은 도 1과 같이 5V이고, 제2 전압은 제1 전압 보다 낮은 전압 예를 들어 0V일 수 있으나, 이에 한정되지 않는다. 제1 및 제2 전압은 액정표시패널의 패널 특성이나 구동 방식에 따라 변경될 수 있다. 2A to 3B, the common voltage Vcom is generated as an alternating voltage whose potential changes in polarity at a predetermined time period in the MIP mode. The predetermined time may be one frame period 1F. The common voltage Vcom is generated as an AC voltage swinging between a predetermined high potential voltage and a predetermined low potential voltage in the MIP mode. The high potential voltage may be generated at the same voltage as the first voltage or at a voltage different from the first voltage. The low potential voltage may be generated at a second voltage lower than the first voltage or at a voltage lower than the first voltage and different from the second voltage. The first voltage is 5V as shown in FIG. 1, and the second voltage may be a voltage lower than the first voltage, for example, 0V, but is not limited thereto. The first and second voltages may be changed according to panel characteristics or driving methods of the liquid crystal display panel.

제1 MIP 제어펄스(STG)는 제1 화소 전압(Vp1) 즉, 제1 픽셀(101A)의 화소 정보를 샘플링 커패시터(Cm1)에 저장하는 타이밍을 제어한다. 또한, 제1 MIP 제어펄스(STG)는 제2 화소 전압(Vp2) 즉, 제2 픽셀(101B)의 화소 정보를 제2 샘플링 커패시터(Cm2)에 저장하는 타이밍을 제어한다. 제1 픽셀(101A)의 샘플링 커패시터(Cm1)와 제2 픽셀(101B)의 샘플링 커패시터(Cm2)는 제1 MIP 제어펄스(STG)가 발생될 때 화소 전압(Vp1, Vp2)을 동시에 저장한다. The first MIP control pulse STG controls the timing of storing the first pixel voltage Vp1, that is, pixel information of the first pixel 101A in the sampling capacitor Cm1. In addition, the first MIP control pulse STG controls the timing of storing the pixel information of the second pixel voltage Vp2, that is, the pixel information of the second pixel 101B in the second sampling capacitor Cm2. The sampling capacitor Cm1 of the first pixel 101A and the sampling capacitor Cm2 of the second pixel 101B simultaneously store the pixel voltages Vp1 and Vp2 when the first MIP control pulse STG is generated.

게이트펄스(GATE)는 제1 데이터라인(102a)을 통해 공급되는 제1 전압이 제1 노드(n1)에 연결된 액정셀(Clc1)과 스토리지 커패시터(Cst1)에 저장되는 타이밍을 제어한다. 또한, 게이트펄스(GATE)는 제2 데이터라인(102a)을 통해 공급되는 제2 전압이 제3 노드(n3)에 연결된 제2 액정셀(Clc2)과 제2 스토리지 커패시터(Cst2)에 저장되는 타이밍을 제어한다. 제1 픽셀(101A)의 제1 TFT(11)와 제2 픽셀(101B)의 제1 TFT(T21)는 게이트펄스(GATE)에 응답하여 동시에 턴-온된다. The gate pulse GATE controls the timing at which the first voltage supplied through the first data line 102a is stored in the liquid crystal cell Clc1 and the storage capacitor Cst1 connected to the first node n1. In addition, the gate pulse GATE is a timing at which the second voltage supplied through the second data line 102a is stored in the second liquid crystal cell Clc2 and the second storage capacitor Cst2 connected to the third node n3. To control. The first TFT 11 of the first pixel 101A and the first TFT T21 of the second pixel 101B are turned on at the same time in response to the gate pulse GATE.

공통전압(Vcom)의 전위는 제1 MIP 제어펄스(STG)의 폴링 에지(falling edge) 이후에 변한다. 게이트펄스(GATE)는 공통전압(Vcom)이 변화된 이후에 발생된다. 게이트펄스(GATE)는 제1 MIP 제어펄스(STG)에 이어서 발생되고, 제2 MIP 제어펄스(WRT)에 앞서 발생된다. 제1 MIP 제어펄스(STG)의 폴링 에지는 공통전압(Vcom)의 전위 변화 시점 이전에 위치하고, 게이트펄스(GATE)의 라이징 에지(rising edge)는 공통전압(Vcom)의 전위 변화 시점 이후에 위치한다. The potential of the common voltage Vcom changes after the falling edge of the first MIP control pulse STG. The gate pulse GATE is generated after the common voltage Vcom is changed. The gate pulse GATE is generated after the first MIP control pulse STG and is generated before the second MIP control pulse WRT. The falling edge of the first MIP control pulse STG is positioned before the potential change point of the common voltage Vcom, and the rising edge of the gate pulse GATE is positioned after the potential change point of the common voltage Vcom. do.

제2 MIP 제어펄스(WRT)는 게이트펄스(GATE)에 이어서 발생된다. 제2 MIP 제어펄스(WRT)과 샘플링 커패시터(Cm1, Cm2)의 전압(Vm1, Vm2)은 화소 전압(Vp1, Vp2)의 극성을 반전시킨다. The second MIP control pulse WRT is generated following the gate pulse GATE. The voltages Vm1 and Vm2 of the second MIP control pulse WRT and the sampling capacitors Cm1 and Cm2 invert the polarities of the pixel voltages Vp1 and Vp2.

도 2a 및 도 2b는 제1 MIP 회로(10A)의 동작을 보여 주는 파형도들이다. 도 3a 및 도 3b는 제2 MIP 회로(10B)의 동작을 보여 주는 파형도들이다. 2A and 2B are waveform diagrams showing the operation of the first MIP circuit 10A. 3A and 3B are waveform diagrams showing the operation of the second MIP circuit 10B.

도 2a 내지 도 3b에서 "1F"는 1 프레임 기간을 의미한다. 따라서, 공통전압(Vcom)의 전위는 1 프레임 기간(1F) 주기로 반전된다. 하나의 픽셀(101)에 순차적으로 인가되는 제1 MIP 제어신호펄스(STG), 게이트펄스(GATE), 및 제2 MIP 제어펄스(WRT) 각각의 주기는 1 프레임 기간으로 설정될 수 있다. 2A to 3B, "1F" means one frame period. Therefore, the potential of the common voltage Vcom is inverted in one frame period 1F. Each of the first MIP control signal pulses STG, gate pulses GATE, and second MIP control pulses WRT applied to one pixel 101 may be set to one frame period.

픽셀들(101A, 101B) 각각은 MIP 모드에서 2 개의 계조 중 어느 한 계조를 표현한다. MIP 모드의 초기에 표시하고자 하는 정지 영상 이미지에 따라 픽셀들(101) 각각에는 그 정지 영상 이미지를 2 개의 계조 중 어느 한 계조로 기입된다. 액정표시패널이 노말리 블랙 모드(Normally black mode)로 동작하면, 액정셀(Clc)에 충전되는 화소 전압(Vp)이 클수록 액정표시패널의 광 투과율이 높아진다. 액정표시패널이 노말리 화이트 모드(Normally white mode)로 동작하면, 액정셀(Clc)에 충전되는 화소 전압(Vp)이 클수록 액정표시패널의 광 투과율이 낮아진다. 액정표시장치가 노말리 블랙 모드로 동작한다고 가정할 때, 도 2a 내지 도 3b에서 "Vp=H"는 공통전압(Vcom)과의 전위차가 큰 화소전압으로서 화이트 계조의 화소 전압이다. 도 2a 내지 도 3b에서, "Vp=L"는 공통전압(Vcom)과의 전위차가 작은 화소전압으로서 블랙 계조의 화소 전압이다. 노말리 화이트 모드에서, "Vp=H"는 블랙 계조의 화소 전압이고, "Vp=L"는 화이트 계조의 화소 전압이다. 이하에서, 노말리 블랙 모드를 가정하여 "Vp=H"를 화이트 계조의 화소 전압으로, "Vp=L"을 블랙 계조의 화소 전압으로 설명하기로 한다. Each of the pixels 101A and 101B represents one of two gray levels in the MIP mode. According to the still image image to be displayed at the beginning of the MIP mode, the still image image is written to each of the pixels 101 in one of two gray levels. When the liquid crystal display panel operates in the normally black mode, the larger the pixel voltage Vp charged in the liquid crystal cell Clc, the higher the light transmittance of the liquid crystal display panel. When the liquid crystal display panel operates in a normally white mode, the larger the pixel voltage Vp charged in the liquid crystal cell Clc, the lower the light transmittance of the liquid crystal display panel. Assuming that the liquid crystal display operates in the normally black mode, in Figs. 2A to 3B, " Vp = H " is a pixel voltage having a large potential difference from the common voltage Vcom and is a pixel voltage of white gradation. 2A to 3B, "Vp = L" is a pixel voltage having a small potential difference from the common voltage Vcom, and is a pixel voltage of black gradation. In the normally white mode, "Vp = H" is a pixel voltage of black gradation and "Vp = L" is a pixel voltage of white gradation. Hereinafter, assuming normal black mode, "Vp = H" will be described as the pixel voltage of white gray and "Vp = L" as the pixel voltage of black gray.

MIP 모드에서 화이트 계조 데이터가 기입된 제1 픽셀(101A)의 MIP 모드 동작은 도 2a와 같다.The MIP mode operation of the first pixel 101A in which white gray scale data is written in the MIP mode is illustrated in FIG. 2A.

도 1 및 도 2a를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T12)가 턴-온되어 제1 전압(5V)의 화소 전압(Vp1)이 샘플링 커패시터(Cm1)에 저장된다.1 and 2A, when the first MIP control pulse STG is generated, the second TFT T12 is turned on so that the pixel voltage Vp1 of the first voltage 5V is applied to the sampling capacitor Cm1. Stored.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T11)가 턴-온되어 제1 데이터라인(102a)을 통해 공급되는 제1 전압(5V)이 제1 노드(n1)에 공급된다. 게이트펄스(GATE)가 발생될 때 화소 전압(Vp1)은 제1 전압(5V)이다. 이 때, 샘플링 커패시터(Cm1)의 전압(Vm1)은 제1 전압(5V)을 유지한다. Following the first MIP control pulse STG, a gate pulse GATE is generated. When the gate pulse GATE is generated, the first TFT T11 is turned on and the first voltage 5V supplied through the first data line 102a is supplied to the first node n1. When the gate pulse GATE is generated, the pixel voltage Vp1 is the first voltage 5V. At this time, the voltage Vm1 of the sampling capacitor Cm1 maintains the first voltage 5V.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T13)를 턴-온시킨다. 이 때, 샘플링 커패시터(Cm1)의 전압(Vm1)이 제1 전압(5V)이므로 제4 TFT(T14)가 턴-온되고, 화소 전압(Vp1)은 제3 및 제4 TFT(T13, T14)를 통해 제2 전압(0V)이 공급되는 제2 데이터라인(102b)을 통해 방전되어 제2 전압(0V)까지 낮아진다. 따라서, 화소 전압(Vp1)은 제2 MIP 제어펄스(WRT)가 발생될 때 그 극성이 반전된다. Following the gate pulse GATE, a second MIP control pulse WRT is generated. The second MIP control pulse WRT turns on the third TFT T13. At this time, since the voltage Vm1 of the sampling capacitor Cm1 is the first voltage 5V, the fourth TFT T14 is turned on, and the pixel voltage Vp1 is the third and fourth TFTs T13 and T14. Is discharged through the second data line 102b to which the second voltage 0V is supplied, thereby lowering to the second voltage 0V. Accordingly, the pixel voltage Vp1 is inverted in polarity when the second MIP control pulse WRT is generated.

화이트 계조 데이터가 기입된 제1 픽셀(101A)에서, 제2 MIP 제어펄스(WRT)가 발생될 때 샘플링 커패시터(Cm1)의 전압이 제1 전압(5V)이면 제4 TFT(T14)가 턴-온되어 화소 전압(Vp1)은 제2 전압(0V)까지 낮아진다. 반면에, 샘플링 커패시터(Cm1)의 전압이 제2 전압(0V)이면 제4 TFT(T14)가 턴-오프되어 화소 전압(Vp1)은 제1 데이터라인(102a)을 통해 공급되는 제1 전압(5V)으로 된다. 화소 전압(Vp1)은 제1 전압(5V)일 때 정극성 전압이고, 제2 전압(0V)일 때 부극성 전압이다. 따라서, 화소 전압(Vp1)의 극성은 제2 MIP 제어펄스(WRT)가 발생될 때마다 반전되고, 샘플링 커패시터(Cm1)의 전압(Vm1)의 극성과는 상반된 극성으로 변한다.In the first pixel 101A in which the white gray data is written, when the voltage of the sampling capacitor Cm1 is the first voltage 5V when the second MIP control pulse WRT is generated, the fourth TFT T14 is turned on. On, the pixel voltage Vp1 is lowered to the second voltage 0V. On the other hand, if the voltage of the sampling capacitor Cm1 is the second voltage (0V), the fourth TFT T14 is turned off so that the pixel voltage Vp1 is supplied with the first voltage supplied through the first data line 102a. 5V). The pixel voltage Vp1 is a positive voltage at the first voltage 5V and a negative voltage at the second voltage 0V. Accordingly, the polarity of the pixel voltage Vp1 is inverted every time the second MIP control pulse WRT is generated, and is changed to a polarity opposite to the polarity of the voltage Vm1 of the sampling capacitor Cm1.

MIP 모드에서 블랙 계조 데이터가 기입된 제1 픽셀(101A)에서 MIP 모드의 동작은 도 2b와 같다.The operation of the MIP mode in the first pixel 101A in which black gray data is written in the MIP mode is shown in FIG. 2B.

도 1 및 도 2b를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T12)가 턴-온되어 제2 전압(0V)의 화소 전압(Vp1)이 샘플링 커패시터(Cm1)에 저장된다.1 and 2B, when the first MIP control pulse STG is generated, the second TFT T12 is turned on so that the pixel voltage Vp1 of the second voltage 0V is applied to the sampling capacitor Cm1. Stored.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T11)가 턴-온되어 제1 데이터라인(102a)을 통해 공급되는 제1 전압(5V)이 제1 노드(n1)에 공급된다. 따라서, 게이트펄스(GATE)가 발생될 때 화소 전압(Vp1)은 제1 전압(5V)으로 상승된다. 이 때, 샘플링 커패시터(Cm1)의 전압(Vm1)은 제2 전압(0V)을 유지한다. Following the first MIP control pulse STG, a gate pulse GATE is generated. When the gate pulse GATE is generated, the first TFT T11 is turned on and the first voltage 5V supplied through the first data line 102a is supplied to the first node n1. Therefore, when the gate pulse GATE is generated, the pixel voltage Vp1 is increased to the first voltage 5V. At this time, the voltage Vm1 of the sampling capacitor Cm1 maintains the second voltage 0V.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T13)를 턴-온시킨다. 이 때, 제4 TFT(T14)는 샘플링 커패시터(Cm1)의 전압(Vm1)이 제2 전압(0V)이므로 오프 상태를 유지하고 있으므로 화소 전압(Vp1)은 제1 전압(5V)이다. 블랙 계조 데이터가 기입된 픽셀(101)에서, 제2 MIP 제어펄스(WRT)가 발생될 때 샘플링 커패시터(Cm1)의 전압이 제1 전압(5V)이면 제4 TFT(T14)가 턴-온되어 화소 전압(Vp1)은 제2 전압(OV)이 공급되는 제2 데이터라인(102b)을 통해 방전되어 제2 전압(0V)까지 낮아진다. 반면에, 샘플링 커패시터(Cm)의 전압이 제2 전압(0V)이면 제4 TFT(T4)가 턴-오프되어 화소 전압(Vp1)은 제1 데이터라인(102a)을 통해 공급되는 제1 전압(5V)을 충전한다. 따라서, 화소 전압(Vp1)의 극성은 제2 MIP 제어펄스(WRT)가 발생될 때마다 반전되고, 샘플링 커패시터(Cm1)의 전압(Vm1)의 극성과는 상반된 극성으로 변한다.Following the gate pulse GATE, a second MIP control pulse WRT is generated. The second MIP control pulse WRT turns on the third TFT T13. At this time, since the voltage Vm1 of the sampling capacitor Cm1 is the second voltage 0V, the fourth TFT T14 maintains the off state, so the pixel voltage Vp1 is the first voltage 5V. In the pixel 101 in which black gray data is written, the fourth TFT T14 is turned on when the voltage of the sampling capacitor Cm1 is the first voltage 5V when the second MIP control pulse WRT is generated. The pixel voltage Vp1 is discharged through the second data line 102b supplied with the second voltage OV and lowered to the second voltage 0V. On the other hand, when the voltage of the sampling capacitor Cm is the second voltage (0V), the fourth TFT T4 is turned off so that the pixel voltage Vp1 is supplied with the first voltage (V1) supplied through the first data line 102a. 5V). Accordingly, the polarity of the pixel voltage Vp1 is inverted every time the second MIP control pulse WRT is generated, and is changed to a polarity opposite to the polarity of the voltage Vm1 of the sampling capacitor Cm1.

MIP 모드에서 화이트 계조 데이터가 기입된 제2 픽셀(101B)의 MIP 모드 동작은 도 3a와 같다.The MIP mode operation of the second pixel 101B in which white gray scale data is written in the MIP mode is illustrated in FIG. 3A.

도 1 및 도 3a를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T22)가 턴-온되어 제1 전압(5V)의 화소 전압(Vp2)이 샘플링 커패시터(Cm2)에 저장된다.1 and 3A, when the first MIP control pulse STG is generated, the second TFT T22 is turned on so that the pixel voltage Vp2 of the first voltage 5V is applied to the sampling capacitor Cm2. Stored.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T21)가 턴-온되어 제2 데이터라인(102b)을 통해 공급되는 제2 전압(0V)이 제1 노드(n3)에 공급된다. 게이트펄스(GATE)가 발생될 때 화소 전압(Vp2)은 제2 전압(0V)이다. 이 때, 샘플링 커패시터(Cm2)의 전압(Vm2)은 제1 전압(5V)을 유지한다. Following the first MIP control pulse STG, a gate pulse GATE is generated. When the gate pulse GATE is generated, the first TFT T21 is turned on and the second voltage 0V supplied through the second data line 102b is supplied to the first node n3. When the gate pulse GATE is generated, the pixel voltage Vp2 is the second voltage 0V. At this time, the voltage Vm2 of the sampling capacitor Cm2 maintains the first voltage 5V.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T23)를 턴-온시킨다. 이 때, 샘플링 커패시터(Cm2)의 전압(Vm1)이 제1 전압(5V)이므로 p 타입 MOSFET인 제4 TFT(T14)가 오프 상태를 유지한다. 따라서, 화소 전압(Vp2)은 제2 전압(OV)을 유지한다. Following the gate pulse GATE, a second MIP control pulse WRT is generated. The second MIP control pulse WRT turns on the third TFT T23. At this time, since the voltage Vm1 of the sampling capacitor Cm2 is the first voltage 5V, the fourth TFT T14, which is a p-type MOSFET, is kept off. Therefore, the pixel voltage Vp2 maintains the second voltage OV.

화이트 계조 데이터가 기입된 제2 픽셀(101B)에서, 제2 MIP 제어펄스(WRT)가 발생될 때 샘플링 커패시터(Cm2)의 전압이 제2 전압(0V)이면 제4 TFT(T24)가 턴-온되어 화소 전압(Vp2)은 제3 데이터라인(102c)을 통해 공급되는 제1 전압(5V)을 충전한다. 반면에, 샘플링 커패시터(Cm1)의 전압이 제1 전압(5V)이면 제4 TFT(T24)가 턴-오프되어 화소 전압(Vp2)은 제2 데이터라인(102b)을 통해 공급되는 제2 전압(0V)으로 된다. 화소 전압(Vp2)은 제1 전압(5V)일 때 정극성 전압이고, 제2 전압(0V)일 때 부극성 전압이다. 따라서, 화소 전압(Vp2)의 극성은 제2 MIP 제어펄스(WRT)가 발생될 때마다 반전되고, 샘플링 커패시터(Cm2)의 전압(Vm2)의 극성과는 상반된 극성으로 변한다.In the second pixel 101B in which the white gray scale data is written, when the voltage of the sampling capacitor Cm2 is the second voltage 0V when the second MIP control pulse WRT is generated, the fourth TFT T24 is turned on. The pixel voltage Vp2 is turned on to charge the first voltage 5V supplied through the third data line 102c. On the other hand, if the voltage of the sampling capacitor Cm1 is the first voltage 5V, the fourth TFT T24 is turned off, so that the pixel voltage Vp2 is supplied with the second voltage supplied through the second data line 102b. 0V). The pixel voltage Vp2 is a positive voltage at the first voltage 5V and a negative voltage at the second voltage 0V. Therefore, the polarity of the pixel voltage Vp2 is inverted every time the second MIP control pulse WRT is generated, and is changed to a polarity opposite to the polarity of the voltage Vm2 of the sampling capacitor Cm2.

MIP 모드에서 블랙 계조 데이터가 기입된 제2 픽셀(101B)에서 MIP 모드의 동작은 도 3b와 같다.The operation of the MIP mode in the second pixel 101B in which black gray data is written in the MIP mode is shown in FIG. 3B.

도 1 및 도 3b를 참조하면, 제1 MIP 제어펄스(STG)가 발생되면 제2 TFT(T22)가 턴-온되어 제2 전압(0V)의 화소 전압(Vp2)이 샘플링 커패시터(Cm2)에 저장된다.1 and 3B, when the first MIP control pulse STG is generated, the second TFT T22 is turned on so that the pixel voltage Vp2 of the second voltage 0V is applied to the sampling capacitor Cm2. Stored.

제1 MIP 제어펄스(STG)에 이어서, 게이트펄스(GATE)가 발생된다. 게이트펄스(GATE)가 발생되면, 제1 TFT(T21)가 턴-온되어 제2 데이터라인(102b)을 통해 공급되는 제2 전압(0V)이 제1 노드(n3)에 공급된다. 따라서, 게이트펄스(GATE)가 발생될 때 화소 전압(Vp2)은 제2 전압(0V)으로 된다. 이 때, 샘플링 커패시터(Cm2)의 전압(Vm2)은 제2 전압(0V)을 유지한다. Following the first MIP control pulse STG, a gate pulse GATE is generated. When the gate pulse GATE is generated, the first TFT T21 is turned on and the second voltage 0V supplied through the second data line 102b is supplied to the first node n3. Therefore, when the gate pulse GATE is generated, the pixel voltage Vp2 becomes the second voltage 0V. At this time, the voltage Vm2 of the sampling capacitor Cm2 maintains the second voltage 0V.

게이트펄스(GATE)에 이어서, 제2 MIP 제어펄스(WRT)가 발생된다. 제2 MIP 제어펄스(WRT)는 제3 TFT(T23)를 턴-온시킨다. 이 때, 제4 TFT(T24)는 샘플링 커패시터(Cm2)의 전압(Vm2)이 제2 전압(0V)이므로 턴-온되므로 화소 전압(Vp2)은 제3 데이터라인(102c)을 통해 공급되는 제1 전압(5V)의 전위까지 상승한다. 블랙 계조 데이터가 기입된 제2 픽셀(101B)에서, 제2 MIP 제어펄스(WRT)가 발생될 때 샘플링 커패시터(Cm2)의 전압이 제1 전압(5V)이면 제4 TFT(T24)가 턴-오프되어 화소 전압(Vp2)은 제2 전압(OV)이 공급되는 제2 데이터라인(102b)을 통해 방전된다. 반면에, 샘플링 커패시터(Cm2)의 전압이 제2 전압(0V)이면 제4 TFT(T24)가 턴-온되어 화소 전압(Vp2)은 제3 데이터라인(102c)을 통해 공급되는 제1 전압(5V)을 충전한다. 따라서, 화소 전압(Vp2)의 극성은 제2 MIP 제어펄스(WRT)가 발생될 때마다 반전되고, 샘플링 커패시터(Cm2)의 전압(Vm2)의 극성과는 상반된 극성으로 변한다.Following the gate pulse GATE, a second MIP control pulse WRT is generated. The second MIP control pulse WRT turns on the third TFT T23. In this case, since the fourth transistor T24 is turned on because the voltage Vm2 of the sampling capacitor Cm2 is the second voltage 0V, the pixel voltage Vp2 is supplied through the third data line 102c. It rises to the potential of one voltage (5V). In the second pixel 101B in which the black gray data is written, if the voltage of the sampling capacitor Cm2 is the first voltage 5V when the second MIP control pulse WRT is generated, the fourth TFT T24 is turned on. The pixel voltage Vp2 is turned off and discharged through the second data line 102b to which the second voltage OV is supplied. On the other hand, when the voltage of the sampling capacitor Cm2 is the second voltage (0V), the fourth TFT T24 is turned on so that the pixel voltage Vp2 is supplied with the first voltage supplied through the third data line 102c. 5V). Therefore, the polarity of the pixel voltage Vp2 is inverted every time the second MIP control pulse WRT is generated, and is changed to a polarity opposite to the polarity of the voltage Vm2 of the sampling capacitor Cm2.

도 4은 본 발명의 실시예에 따른 액정표시장치를 나타낸다.4 shows a liquid crystal display according to an embodiment of the present invention.

도 4 내지 도 6을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(120), 데이터 구동회로(112), 게이트 구동회로(114), MIP 전원 스위치들(S1, S2) 등을 포함한다.4 to 6, the liquid crystal display according to the exemplary embodiment of the present invention includes a liquid crystal display panel 100, a timing controller 120, a data driving circuit 112, a gate driving circuit 114, and a MIP power switch. (S1, S2) and the like.

본 발명의 액정표시장치는 노말 모드에서 인에이블되는 데이터 구동회로(112)를 이용하여 입력 영상 데이터를 표시한다. 본 발명의 액정표시장치는 MIP 모드로 동작할 때 데이터 구동회로를 디스에이블(disable)시키고 MIP 전원 스위치들(S1, S2)을 통해 데이터라인들(102)에 제1 전압 및 제2 전압을 공급하여 미리 설정된 정지 영상 데이터를 표시한다. 이러한 액정표시장치는 소비전력을 줄이기 위하여 반투과형 액정표시장치, 반사형 액정표시장치 중 어느 하나로 구현된다. 반투과형 액정표시장치에는 액정표시패널(100)의 아래에 배치되어 액정표시패널(100)에 빛을 조사하는 백라이트 유닛(Backlight unit)이 필요하다. 반투과형 액정표시장치는 백라이트 유닛을 소등하고 반사 모드로 동작할 수 있다. 반사형 액정표시장치는 반사 모드만으로 동작하여 외부 광을 반사하여 영상을 표시하므로 백라이트 유닛을 포함하지 않는다. 본 발명의 액정표시장치는 MIP 모드에서 백라이트 유닛이 필요없는 반사 모드로 동작하고, 노말 모드에서 백라이트 유닛이 점등될 수 있다. The liquid crystal display of the present invention displays the input image data using the data driving circuit 112 enabled in the normal mode. The liquid crystal display of the present invention disables the data driving circuit when operating in the MIP mode and supplies the first voltage and the second voltage to the data lines 102 through the MIP power switches S1 and S2. Display preset still image data. The liquid crystal display is implemented as one of a transflective liquid crystal display and a reflective liquid crystal display in order to reduce power consumption. The transflective liquid crystal display device requires a backlight unit disposed under the liquid crystal display panel 100 to irradiate light to the liquid crystal display panel 100. The transflective liquid crystal display may turn off the backlight unit and operate in a reflection mode. The reflective liquid crystal display does not include a backlight unit because the reflective LCD displays an image by reflecting external light by operating only in the reflection mode. The liquid crystal display of the present invention may operate in a reflection mode requiring no backlight unit in the MIP mode, and the backlight unit may be turned on in the normal mode.

액정표시패널(100)은 서로 대향하는 상부 기판 및 하부 기판, 그 기판들 사이에 형성된 액정층을 포함한다. 액정표시패널(100)은 데이터라인들(102)과 게이트라인들(103)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들(101)을 포함한다. 데이터라인들(102)은 도 1과 같이 MIP 모드에서 제1 전압이 공급되는 기수 번째 데이터라인들(102a, 102c)과, MIP 모드에서 제2 전압이 공급되는 우수 번째 데이터라인들(102b)을 포함한다. The liquid crystal display panel 100 includes an upper substrate and a lower substrate facing each other, and a liquid crystal layer formed between the substrates. The liquid crystal display panel 100 includes pixels 101 arranged in a matrix by a cross structure of the data lines 102 and the gate lines 103. As shown in FIG. 1, the data lines 102 include odd-numbered data lines 102a and 102c to which the first voltage is supplied in the MIP mode, and even-numbered data lines 102b to which the second voltage is supplied in the MIP mode. Include.

픽셀들(101A, 101B) 각각은 R(Red), G(Green), 및 B(Blue)의 3원색 서브 픽셀들을 포함하거나 RGB 서브픽셀에 더하여 화이트 서브픽셀을 더 포함할 수 있다. 픽셀들(101A, 101B) 각각은 도 1과 같이 구성된다. 픽셀들(101A, 101B)의 구조와 동작은 도 1 내지 도 3b와 관련한 실시예에서 전술한 바와 같다.Each of the pixels 101A and 101B may include three primary color subpixels of R (Red), G (Green), and B (Blue), or may further include a white subpixel in addition to the RGB subpixel. Each of the pixels 101A and 101B is configured as shown in FIG. 1. The structure and operation of the pixels 101A and 101B are as described above in the embodiment related to FIGS. 1 to 3B.

액정표시패널(100)의 하부 기판에는 데이터라인들(102), 게이트라인들(103), TFT들(T11~T14, T21~T24), 액정셀(Clc1, Clc2)의 화소 전극, 스토리지 커패시터(Cst1, Cst2), MIP 회로(10A, 10B) 등을 포함한 TFT 어레이가 형성된다. 게이트라인들(103)은 게이트펄스(GATE)가 공급되는 제1 게이트라인들, 제1 MIP 제어펄스(STG)가 공급되는 제2 게이트라인들, 및 제2 MIP 제어펄스(WRT)가 공급되는 제3 게이트라인들을 포함한다. The lower substrate of the liquid crystal display panel 100 includes data lines 102, gate lines 103, TFTs T11 to T14, and T21 to T24, pixel electrodes of liquid crystal cells Clc1 and Clc2, and storage capacitors. TFT arrays including Cst1, Cst2, MIP circuits 10A, 10B, and the like are formed. The gate lines 103 may include first gate lines supplied with a gate pulse GATE, second gate lines supplied with a first MIP control pulse STG, and second MIP control pulses WRT supplied with a gate pulse GATE. Third gate lines.

액정표시패널(100)의 상부 기판에는 블랙매트릭스, 컬러필터 등을 포함한 컬러필터 어레이가 형성된다. 공통전극은 액정층을 사이에 두고 액정셀(Clc)의 화소전극과 대향하며 공통전압(Vcom)이 인가되고, 상부 기판 및/또는 하부 기판에 형성될 수 있다. A color filter array including a black matrix and a color filter is formed on the upper substrate of the liquid crystal display panel 100. The common electrode may face the pixel electrode of the liquid crystal cell Clc with the liquid crystal layer interposed therebetween, and the common voltage Vcom may be applied to the upper substrate and / or the lower substrate.

액정표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 접착되고, 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 하부 기판과 상부 기판 사이에는 액정셀(Clc)의 셀갭(Cell gap)을 유지하기 위한 컬럼 스페이서(Column spacer)가 형성될 수 있다.A polarizing plate is attached to each of the upper substrate and the lower substrate of the liquid crystal display panel 100, and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed. A column spacer may be formed between the lower substrate and the upper substrate to maintain a cell gap of the liquid crystal cell Clc.

액정표시패널의 액정 모드는 TN(Twisted Nematic), VA(Vertical Alignment) 등과 같은 수직 전계 모드, IPS(In Plane Switching), FFS(Fringe Field Switching) 등과 같은 수평 전계 모드 등 기존의 어떠한 액정 모드로도 구현될 수 있다.The liquid crystal mode of the liquid crystal display panel may be any conventional liquid crystal mode such as vertical electric field modes such as twisted nematic (TN) and vertical alignment (VA), and horizontal electric field modes such as IPS (In Plane Switching) and FFS (Fringe Field Switching). Can be implemented.

타이밍 콘트롤러(120)는 노말 모드에서 인에이블되어 외부의 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(120)는 노말 모드에서 호스트 시스템로부터 입력되는 디지털 비디오 데이터(RGB)를 그대로 데이터 구동회로(112)에 전송한다. 타이밍 콘트롤러(120)는 MIP 모드의 초기 1 프레임 기간에 정지 영상 데이터를 데이터 구동회로(112)에 전송한다. 정지 영상은 입력 영상의 분석 결과에 따라 검출된 정지 영상이거나, 입력 영상과 무관하게 내장 메모리에 미리 저장된 정지 영상 데이터일 수 있다. 타이밍 콘트롤러(120)는 공지된 영상 분석 알고리즘에 기초하여 입력 영상을 분석하여 그 입력 영상이 동영상 데이터인지 아니면 정지영상 데이터인지를 판단할 수 있다. The timing controller 120 is enabled in the normal mode and receives digital video data RGB of an input image from an external host system. The timing controller 120 transmits the digital video data RGB input from the host system in the normal mode to the data driving circuit 112 as it is. The timing controller 120 transmits the still image data to the data driving circuit 112 in the initial 1 frame period of the MIP mode. The still image may be a still image detected according to a result of analysis of the input image, or may be still image data previously stored in the internal memory regardless of the input image. The timing controller 120 may analyze the input image based on a known image analysis algorithm to determine whether the input image is video data or still image data.

타이밍 콘트롤러(120)는 호스트 시스템으로부터 입력되는 모드신호(도시하지 않음)에 따라 데이터 구동회로(112), 게이트 구동회로(114), 및 MIP 전원 스위치들(S1)의 동작을 노말 모드 또는 MIP 모드로 제어한다. The timing controller 120 controls the operation of the data driving circuit 112, the gate driving circuit 114, and the MIP power switches S1 according to a mode signal (not shown) input from the host system. To control.

타이밍 콘트롤러(120)는 호스트 시스템으로부터 입력 영상과 동기되어 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 수신한다. 타이밍 콘트롤러(120)는 외부 타이밍 신호를 바탕으로 데이터 구동회로(112)와 게이트 구동회로(114)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(114)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(CG)와, 데이터 구동회로(112)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호(CS)를 포함한다. 또한, 타이밍 콘트롤러(120)는 MIP 모드에서만 전원 스위치들(S1, S2)을 턴-온시키는 전원 제어신호(Cmip)를 발생한다.The timing controller 120 external timing such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal Data Enable, DE, a dot clock CLK, and the like, which are input in synchronization with an input image from a host system. Receive the signal. The timing controller 120 generates timing control signals for controlling the operation timing of the data driving circuit 112 and the gate driving circuit 114 based on the external timing signal. The timing control signals include a gate timing control signal CG for controlling the operation timing of the gate driving circuit 114 and a data timing control signal CS for controlling the operation timing of the data driving circuit 112 and the polarity of the data voltage. ). In addition, the timing controller 120 generates a power control signal Cmip for turning on the power switches S1 and S2 only in the MIP mode.

데이터 구동회로(112)는 노말 모드에서 타이밍 콘트롤러(120)의 제어 하에 입력 영상의 디지털 비디오 데이터(RGB)를 샘플링하고 래치한다. 데이터 구동회로(112)는 노말 모드에서 디지털 비디오 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 픽셀들(101)에 충전될 정극성/부극성 데이터전압을 출력하여 그 데이터전압을 데이터라인들(102)에 공급한다. 그리고 데이터 구동회로(112)는 노말 모드에서 타이밍 콘트롤러(120)의 제어 하에 데이터라인들(102)로 출력되는 데이터전압들의 극성을 반전시킨다. The data driving circuit 112 samples and latches the digital video data RGB of the input image under the control of the timing controller 120 in the normal mode. The data driving circuit 112 converts the digital video data RGB into the positive / negative gamma compensation voltage in the normal mode, outputs the positive / negative data voltage to be charged in the pixels 101, and converts the data voltage. Supply to data lines 102. The data driving circuit 112 inverts the polarities of the data voltages output to the data lines 102 under the control of the timing controller 120 in the normal mode.

데이터 구동회로(112)는 MIP 모드의 초기 1 프레임 기간에 타이밍 콘트롤러(120)로부터 입력되는 정지 영상의 디지털 비디오 데이터를 샘플링하고 래치한다. 데이터 구동회로(112)는 MIP 모드의 초기 1 프레임 기간에 정지 영상의 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 데이터라인들(102)로 출력한다. 데이터 구동회로(112)는 MIP 모드의 초기 1 프레임 기간에 정지 영상의 데이터 전압을 출력한 후에 디스에이블되어 어떠한 데이터전압도 출력하지 않는다. 따라서, 데이터 구동회로(112)의 출력 채널들은 MIP 모드에서 하이 임피던스(High impedence) 상태로 된다. MIP 모드에서 픽셀들(101)에 기입된 데이터 전압의 극성은 전술한 바와 같이 MIP 회로(10A, 10B)에 의해 1 프레임마다 업데이트되고 극성이 반전된다. The data driving circuit 112 samples and latches the digital video data of the still image input from the timing controller 120 in the initial 1 frame period of the MIP mode. The data driving circuit 112 converts the digital video data of the still image into the positive / negative gamma compensation voltage in the initial 1 frame period of the MIP mode and outputs the converted data to the data lines 102. The data driving circuit 112 is disabled after outputting the data voltage of the still image in the initial one frame period of the MIP mode and does not output any data voltage. Therefore, the output channels of the data driving circuit 112 are in a high impedance state in the MIP mode. In the MIP mode, the polarity of the data voltage written to the pixels 101 is updated by one frame by the MIP circuits 10A and 10B as described above, and the polarity is reversed.

게이트 구동회로(114)는 노말 모드에서 타이밍 콘트롤러(120)의 제어 하에 데이터가 기입될 액정표시패널(100)의 라인을 순차적으로 선택하기 위하여 제1 게이트라인들에 게이트펄스를 순차적으로 공급한다. 게이트 구동회로(114)는 MIP 모드의 초기 1 프레임 기간에 타이밍 콘트롤러(120)의 제어 하에 정지 영상 데이터가 기입되는 라인을 순차적으로 선택하기 위하여 게이트라인들(103)은 제1 게이트라인들에 게이트펄스를 순차적으로 공급한다. 도 6에서, "G1~Gn"은 n 개의 제1 게이트라인들에 순차적으로 공급되는 게이트펄스를 나타낸다. The gate driving circuit 114 sequentially supplies gate pulses to the first gate lines in order to sequentially select a line of the liquid crystal display panel 100 into which data is to be written under the control of the timing controller 120 in the normal mode. The gate lines 103 gate the first gate lines so that the gate driving circuit 114 sequentially selects a line into which the still image data is written under the control of the timing controller 120 in the initial one frame period of the MIP mode. The pulses are supplied sequentially. In FIG. 6, "G1 to Gn" represents gate pulses sequentially supplied to the n first gate lines.

게이트 구동회로(114)는 MIP 모드의 초기 1 프레임 기간 이후에 도 2 및 도 5와 같이 제1 MIP 제어펄스(STG), 게이트펄스(GATE) 및 제2 MIP 제어펄스(WRT)를 출력한다. 제2 게이트라인들에 제1 MIP 제어펄스(STG)가 동시에 공급된 후에, 제1 게이트라인들에 게이트펄스(GATE)가 동시에 공급된 다음, 제3 게이트라인들에 제2 MIP 제어펄스(WRT)가 동시에 공급될 수 있다(도 6 참조).The gate driving circuit 114 outputs the first MIP control pulse STG, the gate pulse GATE, and the second MIP control pulse WRT after the initial one frame period of the MIP mode, as shown in FIGS. 2 and 5. After the first MIP control pulse STG is simultaneously supplied to the second gate lines, the gate pulse GATE is simultaneously supplied to the first gate lines, and then the second MIP control pulse WRT is applied to the third gate lines. ) Can be supplied simultaneously (see FIG. 6).

MIP 전원 스위치들(S1, S2)은 기수 번째 데이터라인(102a, 102c)과 제1 전압원(5V) 사이에 연결된 제1 스위치(S1)와, 우수 번째 데이터라인(102b)과 제2 전압원(0V) 사이에 연결된 제2 스위치(S2)를 포함한다. 제1 스위치(S1)는 MIP 모드에서 발생하는 전원 제어신호(Cmip)에 응답하여 기수 번째 데이터라인(102a, 102c)을 제1 전압원(5V)에 연결한다. 제2 스위치(S2)는 MIP 모드에서 발생하는 전원 제어신호(Cmip)에 응답하여 우수 번째 데이터라인(102b)을 제2 전압원(0V)에 연결한다. MIP 전원 스위치들(S1, S2)은 노말 모드에서 오프 상태를 유지한다. The MIP power switches S1 and S2 include a first switch S1 connected between the odd data line 102a and 102c and the first voltage source 5V, and the even-numbered data line 102b and the second voltage source 0V. It includes a second switch (S2) connected between). The first switch S1 connects the odd-numbered data lines 102a and 102c to the first voltage source 5V in response to the power control signal Cmip generated in the MIP mode. The second switch S2 connects the even-numbered data line 102b to the second voltage source 0V in response to the power control signal Cmip generated in the MIP mode. The MIP power switches S1 and S2 remain off in normal mode.

도 5는 노말 모드와 MIP 모드에서 도 4에 도시된 액정표시장치의 동작을 보여 주는 파형도이다. 도 5에서, "DATA1"는 기수 번째 데이터라인들(102a, 102c)에 공급되는 데이터전압의 일 예이고, "DATA2"는 우수 번째 데이터라인들(102b)에 공급되는 데이터전압의 일 예이다. 도 6은 노말 모드와 MIP 모드에서 게이트펄스와 데이터를 상세히 보여 주는 파형도이다. 도 6에서, "DATAn"은 노말 모드(Tnormal)에서 데이터라인들(102)에 공급되는 데이터전압이고, "DATAmip"는 MIP 모드(Tmip)의 초기 1 프레임 기간(1F)에 데이터라인들(102)에 공급되는 데이터전압이다. 5 is a waveform diagram illustrating an operation of the liquid crystal display shown in FIG. 4 in a normal mode and a MIP mode. In FIG. 5, "DATA1" is an example of data voltages supplied to the odd data lines 102a and 102c, and "DATA2" is an example of data voltages supplied to even-numbered data lines 102b. FIG. 6 is a waveform diagram showing in detail gate pulses and data in a normal mode and a MIP mode. In Fig. 6, "DATAn" is the data voltage supplied to the data lines 102 in the normal mode (Tnormal), and "DATAmip" is the data lines 102 in the initial 1 frame period 1F of the MIP mode (Tmip). ) Is the data voltage supplied to

도 5 및 도 6을 참조하면, 노말 모드(Tnormal)에서 공통전압(Vcom)은 직류 전압으로 발생되어 공통전극에 공급된다. 라인 인버젼(Vcom)의 경우에, 공통전압(Vcom)은 노말 모드에서 1 수평기간마다 전위가 변경되는 교류 전압으로 발생될 수 있다. 1 수평기간은 액정표시패널(100)에서 1 라인의 픽셀들(101)에 데이터전압을 충전하는 1 라인의 스캔 타임과 실질적으로 동일하다. 노말 모드(Tnormal)에서, 데이터라인들(102)에는 데이터 구동회로(112)로부터 출력되는 정극성/부극성 데이터전압(DATAn)이 공급되고, 게이트라인들(103)에는 그 데이터전압과 동기되는 게이트펄스가 순차적으로 공급된다. 노말 모드(Tnormal)에서, 제1 MIP 펄스(STG)와 제2 MIP 제어펄스(WRT)는 발생되지 않는다. 5 and 6, in the normal mode Tnormal, the common voltage Vcom is generated as a DC voltage and supplied to the common electrode. In the case of the line inversion Vcom, the common voltage Vcom may be generated as an AC voltage whose potential changes every one horizontal period in the normal mode. One horizontal period is substantially the same as the scan time of one line for charging a data voltage to the pixels 101 of one line in the liquid crystal display panel 100. In the normal mode Tnormal, the data lines 102 are supplied with the positive / negative data voltage DATAn output from the data driving circuit 112, and the gate lines 103 are synchronized with the data voltages. Gate pulses are supplied sequentially. In the normal mode Tnormal, the first MIP pulse STG and the second MIP control pulse WRT are not generated.

MIP 모드(Tmip)에서, 공통전압(Vcom)은 1 프레임 기간마다 극성이 반전된다. MIP 모드(Tmip)의 초기 1 프레임기간에 데이터라인들(102)에 정지 영상의 데이터전압(DATAmip)이 공급된 이후에 MIP 모드(Tmip)의 나머지 기간 동안, 데이터라인들(102)에 제1 전압(5V) 및 제2 전압(0V)이 공급된다. MIP 모드(Tmip)에서, 초기 1 프레임기간 이후에 제1 MIP 펄스(STG)와 제2 MIP 제어펄스(WRT)이 발생된다. MIP 모드(Tmip)에서 게이트펄스(GATE)는 노말 모드(Tnormal)와 마찬가지로 제1 게이트라인들에 순차적으로 공급되거나, 초기 1 프레임 기간 이후에 도 7과 같이 동시에 제1 게이트라인들에 공급될 수 있다. 마찬가지로, 제1 MIP 펄스(STG)는 게이트펄스(GATE)에 앞서 제2 게이트라인들에 동시에 공급되고, 제2 MIP 제어펄스(WRT)는 게이트펄스(GATE)에 이어서, 제3 게이트라인들에 동시에 공급될 수 있다. In the MIP mode Tmip, the common voltage Vcom is inverted in polarity every one frame period. After the data voltage DATAmip of the still image is supplied to the data lines 102 in the initial 1 frame period of the MIP mode Tmip, for the remaining period of the MIP mode Tmip, the first data lines 102 are provided. The voltage 5V and the second voltage 0V are supplied. In the MIP mode Tmip, the first MIP pulse STG and the second MIP control pulse WRT are generated after the initial one frame period. In the MIP mode Tmip, the gate pulse GATE may be sequentially supplied to the first gate lines like the normal mode, or may be simultaneously supplied to the first gate lines as shown in FIG. 7 after the initial one frame period. have. Similarly, the first MIP pulse STG is simultaneously supplied to the second gate lines prior to the gate pulse GATE, and the second MIP control pulse WRT is applied to the third gate lines subsequent to the gate pulse GATE. Can be supplied at the same time.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

10A, 10B : MIP 회로 100 : 액정표시패널
101A, 101B : 픽셀 112 : 데이터 구동회로
114 : 게이트 구동회로 120 : 타이밍 콘트롤러
S1, S2 : MIP 전원 스위치10A, 10B: MIP circuit 100: LCD panel
101A, 101B: pixel 112: data driving circuit
114: gate driving circuit 120: timing controller
S1, S2: MIP Power Switch

Claims (6)

제1 기수 번째 데이터라인과 우수 번째 데이터라인에 연결되고 제1 기본 픽셀 회로와 제1 MIP 회로를 포함하는 제1 픽셀;
상기 우수 번째 데이터라인과 제2 기수 번째 데이터라인에 연결되고 제2 기본 픽셀 회로와 제2 MIP 회로를 포함하는 제2 픽셀; 및
노말 모드에서 인에이블되어 데이터 전압을 상기 데이터 라인들로 출력하고 MIP 모드의 초기 1 프레임 기간에 정지 영상의 데이터 전압을 상기 데이터 라인들로 출력한 후에 디스에이블되어 출력을 발생하지 않는 데이터 구동회로를 포함하고,
상기 제1 및 제2 기수 번째 데이터라인들의 전압은 상기 MIP 모드에서 제1 전압으로 유지되고, 상기 우수 번째 데이터라인의 전압은 상기 MIP 모드에서 상기 제1 전압 보다 낮은 제2 전압이 유지되고,
상기 제1 MIP 회로는 상기 제1 픽셀의 화소 전압이 상기 제1 전압일 때 상기 우수 번째 데이터라인을 통해 상기 제1 픽셀의 화소 전압을 방전시키고,
상기 제2 MIP 회로는 상기 제2 픽셀의 화소 전압이 상기 제2 전압일 때 상기 제2 기수 번째 데이터라인을 통해 인가되는 상기 제1 전압으로 상기 제2 픽셀의 화소 전압을 상승시키고,
상기 제1 및 제2 액정셀들의 공통전극에 인가되는 공통 전압은 1 프레임 기간 주기로 반전되는 교류 전압으로 발생되는 것을 특징으로 하는 액정표시장치. A first pixel connected to the first odd-numbered data line and the even-numbered data line and including a first basic pixel circuit and a first MIP circuit;
A second pixel connected to the even-numbered data line and the second odd-numbered data line and including a second basic pixel circuit and a second MIP circuit; And
A data driving circuit that is enabled in the normal mode and outputs a data voltage to the data lines, and outputs a data voltage of a still image to the data lines in an initial 1 frame period of a MIP mode, and then is disabled to generate no output. Including,
The voltage of the first and second odd-numbered data lines is maintained at the first voltage in the MIP mode, the voltage of the even-numbered data line is maintained at a second voltage lower than the first voltage in the MIP mode,
The first MIP circuit discharges the pixel voltage of the first pixel through the even-numbered data line when the pixel voltage of the first pixel is the first voltage,
The second MIP circuit raises the pixel voltage of the second pixel to the first voltage applied through the second odd data line when the pixel voltage of the second pixel is the second voltage,
And a common voltage applied to the common electrodes of the first and second liquid crystal cells is generated by an AC voltage inverted in one frame period. 제 1 항에 있어서,
상기 제1 기본 픽셀 회로는,
제1 게이트라인으로부터의 게이트펄스에 응답하여 상기 제1 기수 번째 데이터라인을 통해 공급되는 상기 제1 전압을 제1 노드에 공급하여 상기 제1 노드에 접속된 제1 액정셀과 제1 스토리지 커패시터에 화소 전압을 충전시키는 제1 TFT를 포함하고,
상기 제1 MIP 회로는,
제2 게이트라인을 통해 공급되는 제1 MIP 제어펄스에 응답하여 상기 제1 픽셀의 화소 전압을 제1 샘플링 커패시터에 공급하는 제2 TFT;
제3 게이트라인을 통해 공급되는 제2 MIP 제어펄스에 응답하여 상기 제1 노드와 제2 노드 사이에 전류 패스를 형성하는 제3 TFT; 및
상기 제1 샘플링 커패시터의 전압에 응답하여 상기 제2 노드와 상기 우수 번째 데이터라인 사이에 전류패스를 형성하는 제4 TFT를 포함하고,
상기 제1 내지 제3 TFT들은 n 타입 MOSFET와 p 타입 MOSFET 중 어느 하나로 구현되고 상기 제4 TFT는 n 타입 MOSFET로 구현되며,
상기 제1 MIP 제어펄스는 상기 게이트펄스에 앞서 발생되고,
상기 제2 MIP 제어펄스는 상기 게이트펄스에 이어서 발생되는 것을 특징으로 하는 액정표시장치.The method of claim 1,
The first basic pixel circuit is,
In response to a gate pulse from a first gate line, the first voltage supplied through the first odd data line is supplied to a first node to a first liquid crystal cell and a first storage capacitor connected to the first node. A first TFT which charges the pixel voltage,
The first MIP circuit,
A second TFT supplying a pixel voltage of the first pixel to a first sampling capacitor in response to a first MIP control pulse supplied through a second gate line;
A third TFT forming a current path between the first node and the second node in response to a second MIP control pulse supplied through a third gate line; And
A fourth TFT forming a current path between the second node and the even-numbered data line in response to a voltage of the first sampling capacitor,
The first to third TFTs are implemented as one of an n-type MOSFET and a p-type MOSFET, and the fourth TFT is implemented as an n-type MOSFET,
The first MIP control pulse is generated prior to the gate pulse,
And the second MIP control pulse is generated after the gate pulse. 제 2 항에 있어서,
상기 제2 기본 픽셀 회로는,
상기 게이트펄스에 응답하여 상기 우수 번째 데이터라인을 통해 공급되는 상기 제2 전압을 제3 노드에 공급하여 상기 제3 노드에 접속된 제2 액정셀과 제2 스토리지 커패시터에 화소 전압을 충전시키는 제5 TFT를 포함하고,
상기 제2 MIP 회로는,
상기 제1 MIP 제어펄스에 응답하여 상기 제2 픽셀의 화소 전압을 제2 샘플링 커패시터에 공급하는 제6 TFT;
상기 제2 MIP 제어펄스에 응답하여 상기 제3 노드와 제4 노드 사이에 전류 패스를 형성하는 제7 TFT; 및
상기 제2 샘플링 커패시터의 전압에 응답하여 상기 제4 노드와 상기 제2 기수 번째 데이터라인 사이에 전류패스를 형성하는 제8 TFT를 포함하고,
상기 제5 내지 제7 TFT들은 n 타입 MOSFET와 p 타입 MOSFET 중 어느하나로 구현되고, 상기 제8 TFT는 p 타입 MOSFET로 구현되고,
상기 제1 MIP 제어펄스는 상기 게이트펄스에 앞서 발생되고,
상기 제2 MIP 제어펄스는 상기 게이트펄스에 이어서 발생되는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
The second basic pixel circuit is,
A fifth voltage supplying the second voltage supplied through the even-th data line to a third node in response to the gate pulse to charge a pixel voltage to a second liquid crystal cell and a second storage capacitor connected to the third node; Including TFT,
The second MIP circuit,
A sixth TFT supplying a pixel voltage of the second pixel to a second sampling capacitor in response to the first MIP control pulse;
A seventh TFT forming a current path between the third node and a fourth node in response to the second MIP control pulse; And
An eighth TFT forming a current path between the fourth node and the second odd data line in response to the voltage of the second sampling capacitor;
The fifth to seventh TFTs are implemented as one of an n-type MOSFET and a p-type MOSFET, and the eighth TFT is implemented as a p-type MOSFET,
The first MIP control pulse is generated prior to the gate pulse,
And the second MIP control pulse is generated after the gate pulse. 삭제delete 제 2 항에 있어서,
상기 제1 TFT는 상기 제1 기수 번째 데이터라인에 접속된 드레인전극, 상기 제1 게이트라인에 접속된 게이트전극, 및 상기 제1 노드에 접속된 소스전극을 포함하고,
상기 제2 TFT는 상기 제1 노드에 접속된 드레인전극, 상기 제2 게이트라인에 접속된 게이트전극, 및 상기 제1 샘플링 커패시터에 접속된 소스전극을 포함하고,
상기 제3 TFT는 상기 제1 노드에 접속된 드레인전극, 상기 제3 게이트라인에 접속된 게이트전극, 및 상기 제2 노드에 접속된 소스전극을 포함하고,
상기 제4 TFT는 상기 제2 노드에 접속된 드레인전극, 상기 제1 샘플링 커패시터에 접속된 게이트전극, 및 상기 우수 번째 데이터라인에 접속된 소스전극을 포함하고,
상기 제1 샘플링 커패시터는 상기 제4 TFT의 게이트전극과 상기 우수 번째 데이터라인 사이에 형성되는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
The first TFT includes a drain electrode connected to the first odd data line, a gate electrode connected to the first gate line, and a source electrode connected to the first node,
The second TFT includes a drain electrode connected to the first node, a gate electrode connected to the second gate line, and a source electrode connected to the first sampling capacitor,
The third TFT includes a drain electrode connected to the first node, a gate electrode connected to the third gate line, and a source electrode connected to the second node,
The fourth TFT includes a drain electrode connected to the second node, a gate electrode connected to the first sampling capacitor, and a source electrode connected to the even-numbered data line,
And the first sampling capacitor is formed between the gate electrode of the fourth TFT and the even data line. 제 3 항에 있어서,
상기 제5 TFT는 상기 우수 번째 데이터라인에 접속된 드레인전극, 상기 제1 게이트라인에 접속된 게이트전극, 및 상기 제3 노드에 접속된 소스전극을 포함하고,
상기 제6 TFT는 상기 제3 노드에 접속된 드레인전극, 상기 제2 게이트라인에 접속된 게이트전극, 및 상기 제2 샘플링 커패시터에 접속된 소스전극을 포함하고,
상기 제7 TFT는 상기 제3 노드에 접속된 드레인전극, 상기 제3 게이트라인에 접속된 게이트전극, 및 상기 제4 노드에 접속된 소스전극을 포함하고,
상기 제8 TFT는 상기 제4 노드에 접속된 드레인전극, 상기 제2 샘플링 커패시터에 접속된 게이트전극, 및 상기 제2 기수 번째 데이터라인에 접속된 소스전극을 포함하고,
상기 제2 샘플링 커패시터는 상기 제8 TFT의 게이트전극과 상기 제2 기수 번째 데이터라인 사이에 형성되는 것을 특징으로 하는 액정표시장치.The method of claim 3, wherein
The fifth TFT includes a drain electrode connected to the even-numbered data line, a gate electrode connected to the first gate line, and a source electrode connected to the third node,
The sixth TFT includes a drain electrode connected to the third node, a gate electrode connected to the second gate line, and a source electrode connected to the second sampling capacitor,
The seventh TFT includes a drain electrode connected to the third node, a gate electrode connected to the third gate line, and a source electrode connected to the fourth node,
The eighth TFT includes a drain electrode connected to the fourth node, a gate electrode connected to the second sampling capacitor, and a source electrode connected to the second odd data line,
And the second sampling capacitor is formed between the gate electrode of the eighth TFT and the second odd data line.
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