KR101337497B1

KR101337497B1 - 디스플레이 구동 회로

Info

Publication number: KR101337497B1
Application number: KR1020120021421A
Authority: KR
Inventors: 윤성호; 이영주
Original assignee: 주식회사 와이드칩스
Priority date: 2012-02-29
Filing date: 2012-02-29
Publication date: 2013-12-05
Also published as: KR20130099713A

Abstract

디스플레이 패널의 소스 라인을 구동하는 디스플레이 구동 회로가 개시된다. 본 발명의 디스플레이 구동 회로는, 제1 구동 구간에, 디스플레이 데이터에 대응되는 계조 전압을 출력하는 출력 버퍼, 제2 구동 구간에, 프리차지 제어신호에 응답하여 프리차지 전압을 출력하는 프리차지부를 포함하는 복수의 소스 구동 채널 및 상기 복수의 소스 구동 채널에 인가되는 현재 디스플레이 데이터들과 이전 디스플레이 데이터들을 비교하고, 상기 비교 결과에 기초하여 상기 프리차지 제어신호를 활성화시키는 프리차지 제어부를 포함하는 것을 특징으로 한다.

Description

디스플레이 구동 회로{Display Driving Circuit}

본 발명은, 디스플레이 구동 회로에 관한 것으로서, 더욱 상세하게는 프리 차지 기능을 포함하는 디스플레이 구동 회로에 관한 것이다.

LCD 화면의 크기 및 해상도가 점차 증가하면서 디스플레이 구동 장치의 소비전력이 증가하였다. 소비전력을 줄이기 위하여 소스 드라이버의 출력 버퍼를 통해 디스플레이 패널의 소스 라인을 구동 하기 전 소스 라인에 접지 전압 또는 소정의 프리차지 전압을 인가하는 프리차지 동작을 적용할 수 있다.

본 발명이 해결하고자 하는 과제는 불필요한 프리 차지 동작을 방지하여 소비전력을 줄일 수 있는 디스플레이 구동 회로를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 디스플레이 구동 회로는, 제1 구동 구간에, 디스플레이 데이터에 대응되는 계조 전압을 출력하는 출력 버퍼, 제2 구동 구간에, 프리차지 제어신호에 응답하여 프리차지 전압을 출력하는 프리차지부를 포함하는 복수의 소스 구동 채널 및 상기 복수의 소스 구동 채널에 인가되는 현재 디스플레이 데이터들과 이전 디스플레이 데이터들을 비교하고, 상기 비교 결과에 기초하여 상기 프리차지 제어신호를 활성화시키는 프리차지 제어부를 포함한다.

본 발명에 따른 디스플레이 구동 회로는, 현재 디스플레이 데이터들의 평균값과 이전 디스플레이 데이터들의 평균값을 비교하여 프리 차지 동작 여부를 결정함으로써, 불필요한 프리 차지 동작을 방지하여 소비전력을 감소시킬 수 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 디스플레이 구동 회로의 블록도이다.
도 2는 도 1의 소스 구동 채널들의 일 예를 나타낸 블록도이다.
도 3은 도 1의 프리차지 제어부의 일 예를 나타낸 블록도이다.
도 4는 도 3의 비교부의 일 예를 나타낸 회로도이다.
도 5a 및 도 5b는 도 3의 선택부의 일 예를 나타낸 회로도이다.
도 6a는 종래 기술에 따른 디스플레이 구동 회로의 소스 출력 파형의 타이밍도이다.
도 6b는 도 1의 디스플레이 구동 회로에서 출력되는 소스 출력 파형을 나타낸 타이밍도이다.
도 7은 도 1의 소스 구동 채널들의 다른 예를 나타낸 회로도이다.
도 8a는 종래 기술에 따른 디스플레이 구동 회로의 소스 출력 파형의 타이밍도이다.
도 8b는 도 7의 소스 구동 채널들을 포함하는 도 1의 디스플레이 구동 회로의 소스 출력 파형의 타이밍도이다.
도 9는 도 1의 소스 구동 채널들의 또 다른 예를 나타낸 회로도이다.
도 10은 도1 의 디스플레이 구동 회로를 포함하는 구동 칩의 평면도이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 디스플레이 구동 회로의 블록도이다.

도 1을 참조하면, 디스플레이 구동 회로(100)는 복수의 소스 구동 채널들(10_1, 10_2) 및 프리차지 제어부(20)를 포함한다. 도 1에는 두 소스 구동 채널들(10_1, 10_2)을 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것이므로 이에 제한되는 것은 아니다. 디스플레이 구동 회로는 구동하고자 하는 디스플레이 패널의 소스 라인의 개수에 상응하는 소스 구동 채널들을 포함할 수 있다.

소스 구동 채널들(10_1,10_2)은 디스플레이 데이터(DDi1, DDi2)를 인가받아 구동 전압(Vs1, Vs2)을 출력한다. 각 소스 구동 채널(10_1, 10_2)은 출력 버퍼(11_1, 11_2), 프리차지부(12_1, 12_2) 및 디지털-아날로그 변환부(13_1, 13_2)를 포함할 수 있다. 소스 구동 채널들(10_1, 10_2)의 구조 및 동작은 유사한바, 이하 제1 소스 구동 채널(10_1)을 예를 들어 설명하기로 한다.

제1 소스 구동 채널(10_1)의 디지털-아날로그 변환부(13_1)는 n 비트의 제1 디스플레이 데이터(DDi1)를 입력신호로 인가받아 2ⁿ개의 계조 전압들 중 제1 디스플레이 데이터(DDi1) 값에 상응하는 제1 계조전압(Vg1)을 출력한다. 예를들어, 제1 디스플레이 데이터(DDi1)는 8 비트 데이터이고, 256개의 계조 전압들 중 하나를 선택하여 출력할 수 있다. 출력 버퍼(11_1)는 제1 구동 구간에, 제1 계조 전압(Vg1)을 버퍼링하여 제1 구동 전압(Vs1)으로서 출력한다. 제1 프리차지부(12_1)는 제2 구동 구간에, 프리차지 제어신호(CON_PC)에 응답하여 프리차지 전압을 제1 구동 전압(Vs1)으로서 출력한다. 이때, 제1 구동 구간은 패널의 한 수평라인 구동 구간 중, 출력 버퍼(11_1)에서 버퍼링된 계조 전압을 패널의 소스 라인으로 출력하는 구간을 의미하고, 제2 구동 구간은 한 수평라인 구동 구간의 제1 구동 구간과 다음 수평라인 구동 구간의 제1 구동 구간의 사이 구간을 의미한다.

프리차지 제어부(20)는 상기 소스 구동 채널들(10_1, 10_2)에 인가되는 현재 디스플레이 데이터들(DDi[m:1])과 이전 디스플레이 데이터들(DDi-1[m:1])을 비교하고, 상기 비교 결과에 기초하여 프리차지 제어신호(CON_PC)를 활성화시킨다. 이때, 현재 디스플레이 데이터들(DDi[m:1])이란 현재 디스플레이 되어야할 패널의 한 수평라인에 해당하는 전부 혹은 일부 디스플레이 데이터들을 의미하고, 이전 디스플레이 데이터들(DDi-1[m:1])이란 현재 디스플레이 되어야할 수평라인 바로 이전에 디스플레이된 수평라인에 해당하는 전부 혹은 일부 디스플레이 데이터들을 의미한다. 예를들어, 프리차지 제어부(20)는 현재 디스플레이 데이터들(DDi[m:1]) 의 평균값과 이전 디스플레이 데이터들(DDi-1[m:1])의 평균값을 비교하여 평균값의 차이가 소정의 기준값 이상인 경우, 프리차지 제어신호(CON_PC)를 활성화시킬 수 있다.

디스플레이 구동 회로는 제2 구동 구간에, 프리차지 동작을 수행하여, 소스 라인에 계조 전압을 인가하기 이전에 소스 라인에 프리차지 전압을 인가함으로써, 출력 버퍼의 구동 부담을 줄일 수 있다. 따라서, 출력 버퍼의 슬루율을 낮추어 소비전력을 감소시킬 수 있다. 그러나, 디스플레이되는 이미지 패턴이나 인버젼 방식에 따라 불필요한 프리차지 동작으로 인하여 소비전력이 증가하는 경우가 있다. 본 발명의 실시예에 따른 디스플레이 구동 회로(100)는 현재 디스플레이 데이터들(DDi[m:1])과 이전 디스플레이 데이터들(DDi-1[m:1])을 비교하여, 그 결과에 기초하여 디스플레이 데이터들의 데이터값의 차이가 큰 경우에 프리차지 동작을 수행함으로써 불필요한 프리차지 동작을 방지하고, 소비전력을 감소시킬 수 있다.

이하, 도 2 내지 도 6b를 참조하여, 도 1의 디스플레이 구동 회로(100)에 대하여 상세하게 설명하기로 한다.

도 2는 도 1의 소스 구동 채널들의 일 예를 나타낸 회로도이다.

도 2를 참조하면, 소스 구동 채널들은 쌍을 이루어 인접하여 위치한 정극성 소스 구동 채널(10a_P) 및 부극성 소스 구동 채널(10b_P)을 포함할 수 있다. 정극성 소스 구동 채널(10a_P)은 정극성 계조 전압(Vg_P) 또는 정극성 프리차지 전압(VCI)을 출력하고, 부극성 소스 구동 채널(10a_N)은 부극성 계조 전압(Vg_N) 또는 부극성 프리차지 전압(VCL)을 출력한다. 이때, 출력되는 계조 전압 또는 프리차지 전압의 극성은 디스플레이 패널의 공통전극에 인가되는 공통전압을 기준으로 판단한다. 예컨데, 공통전압이 고정된 접지전압(GND)일 경우, 정극성 계조 전압(10a_P) 또는 정극성 프리차지 전압(VCI)은 접지전압(GND)보다 전압 레벨이 높은 양의 전압이고, 부극성 계조 전압(Vg_N) 또는 부극성 프리차지 전압(VCL)은 접지전압(GND)보다 전압 레벨이 낮은 음의 전압일 수 있다. 정극성 소스 구동 채널(10a_P)과 부극성 소스 구동 채널(10a_N)은 하나의 소스 라인을 극성에 따라 교대로 구동하거나 또는 인접한 두 소스 라인을 극성에 따라 서로 교대로 구동함으로써 라인 인버젼 방식 또는 닷 인버젼 방식으로 디스플레이 패널을 구동할 수 있다.

구체적으로, 정극성 소스 구동 채널(10a_P)은 정극성 디지털-아날로그 변환부(13a_P), 정극성 출력 버퍼(11a_P), 정극성 프리차지부(12a_P) 및 제1 출력 스위치(SW_OUT1)를 포함할 수 있다. 정극성 디지털-아날로그 변환부(13a_P)는 정극성 계조 전압들 중 디스플레이 데이터에 대응되는 정극성 계조 전압(Vg_P)을 선택하여 출력하고, 정극성 출력 버퍼(11a_P)는 정극성 전원전압(AVDD)을 인가받아, 상기 정극성 계조 전압(Vg_P)을 버퍼링하여 출력한다. 이때, 정극성 전원전압(AVDD)은 대략 5V 내지 6V 사이의 전압일 수 있다. 제1 출력 스위치(SW_OUT1)는 일단이 제1 출력 버퍼(12a_P)에 타단이 제1 출력 노드(NO1)에 연결되어 있고, 출력 제어신호(CON_OUT)에 응답하여 동작한다. 출력 제어신호(CON_OUT)는 제1 구동 구간에 활성화된다. 따라서, 제1 출력 스위치(SW_OUT1)는 제1 구동 구간에 턴온되어 정극성 출력 버퍼(11a_P)에서 버퍼링된 정극성 계조 전압(Vg_P)을 제1 구동 전압(Vs1)으로서 출력한다.

정극성 프리차지부(11a_P)는 제1 프리차지 스위치(SW_PC1)를 포함한다. 제1 프리차지 스위치(SW_VCI)는 일단이 정극성 프리차지 전압(VCI)에, 타단이 제1 출력 노드(NO1)에 연결되어, 프리차지 제어신호(CON_PC)에 응답하여 정극성 프리차지 전압(VCI)을 제1 구동 전압(Vs1)으로서 출력한다. 이때, 정극성 프리차지 전압(VCI)은 대략 정극성 전원전압(AVDD)의 중간 레벨의 전압일 수 있다.

정극성 프리차지부(11a_P)는 접지 스위치(SW_GND)를 더 포함할 수 있다. 접지 스위치(SW_GND)는 일단이 접지전압(GND)에 타단이 제1 출력 노드(NO1)에 연결되어, 접지 제어신호(CON_GND)에 응답하여 동작한다. 접지 제어신호(CON_GND)는 라인 인버젼 또는 닷 인버젼 구동 방식에 따라, 극성이 변할 때, 제2 구동 구간 중에 활성화 된다. 접지 스위치(SW_GND)는 접지 제어신호(CON_GND)가 활성화될 때 접지전압(GND)을 제1 구동 전압(Vs1)으로서 출력한다.

부극성 소스 구동 채널(10a_N)은 부극성 디지털-아날로그 변환부(13a_N), 부극성 출력 버퍼(11a_N), 부극성 프리차지부(12a_N) 및 제2 출력 스위치(SW_OUT2)를 포함할 수 있다. 부극성 디지털-아날로그 변환부(13a_N)는 부극성 계조 전압들 중 디스플레이 데이터에 대응되는 부극성 계조 전압(Vg_N)을 선택하여 출력하고, 부극성 출력 버퍼(11a_N)는 부극성 전원전압(AVDDN)을 인가받아 상기 부극성 계조 전압(Vg_N)을 버퍼링하여 출력한다. 이때 부극성 전원전압(AVDDN)은 정극성 전원전압(AVDD)과 크기가 같고 극성이 반대인 전압으로 대략 -5V 내지 -6V 사이의 전압일 수 있다. 제2 출력 스위치(SW_OUT2)는 일단이 부극성 출력 버퍼(11a_N)에 타단이 제2 출력 노드(NO2)에 연결되어 있고, 출력 제어신호(CON_OUT)에 응답하여 부극성 출려 버퍼(11a_N)에서 버퍼링된 부극성 계조 전압(Vg_N)을 제2 구동 전압(Vs2)으로서 출력한다.

부극성 프리차지부(11a_P)는 제2 프리차지 스위치(SW_VCL)를 포함한다. 제2 프리차지 스위치(SW_VCL)는 일단이 부극성 프리차지 전압(VCL)에, 타단이 제2 출력 노드(NO2)에 연결되어, 프리차지 제어신호(CON_PC)에 응답하여 부극성 프리차지 전압(VCL)을 제2 구동 전압(Vs2)으로서 출력한다. 이때, 부극성 프리차지 전압(VCL)은 대략 부극성 전원전압(AVDDN)의 중간레벨의 전압일 수 있다. 또한, 정극성 프리차지 전압(VCI)과 절대값은 동일하고 극성이 다른 전압일 수 있다. 부극성 프리차지부(12a_N)는 접지 스위치(SW_GND)를 더 포함하고 접지 제어신호(CON_GND)에 응답하여 접지전압(GND)을 제2 구동 전압(Vs2)으로서 출력할 수 있다.

상술한, 정극성 소스 구동 채널(10a_P)과 부극성 소스 구동 채널(10a_N)은 라인 인버젼 방식 또는 닷 인버젼 방식에 따라 하나의 소스 라인을 교대로 구동할 수 있다. 따라서, 디스플레이 패널의 한 소스 라인에 인가되는 디스플레이 패널의 소스 출력은 제1 구동 전압(Vs1) 또는 제2 구동 전압(Vs2)일 수 있다. 예를 들어 극성신호(미도시)에 따라, 제1 구동 전압(Vs1) 또는 제2 구동 전압(Vs2)은 교대로 디스플레이 패널의 한 소스 라인으로 인가될 수 있다. 또는 제1 구동 전압(Vs1)이 제1 소스 라인에 인가될 때, 제2 구동 전압(Vs2)은 제2 소스 라인에 인가되고, 극성이 바뀌면, 제1 구동 전압(Vs1)이 제2 소스 라인에, 제2 구동 전압(Vs2)이 제1 소스 라인에 인가될 수 있다.

도 3은 도 1의 프리차지 제어부(20)의 일 예를 나타낸 블록도이다. 설명의 편의를 위하여 메모리(30)를 함께 도시하였다.

도 3을 참조하면, 프리차지 제어부(20)는 평균계산부(21), 지연부(22), 비교부(23) 및 선택부(24)를 포함할 수 있다.

평균계산부(21)는 디스플레이 패널의 한 수평라인(G1, G2, ...,Gk)의 일부 또는 전부에 해당하는 m개의 디스플레이 데이터들(DDi[m:1])을 인가받아 상기 디스플레이 데이터들(DDi[m:1])의 평균값을 계산하여 출력한다. 예를 들어, m개의 디스플레이 데이터들(DDi[m:1])을 순차적으로 합산하고, 합산된 값을 m개로 나누어 m개의 디스플레이 데이터들(DDi[m:1])의 평균값을 구할 수 있다. 도 3에는 디스플레이 데이터들(DDi[m:1])을 메모리(30)로부터 인가받는 것으로 도시하였으나 이에 제한되는 것은 아니다. 디스플레이 데이터들(DDi[m:1])은 메모리에 저장되었던 데이터일뿐 아니라 외부로부터 순차적으로 전송된 디스플레이 데이터(DDi[m:1])일 수 있다.

지연부(22)는 평균계산부(21)에서 출력된 평균값을 소정 시간, 예를 들어 디스플레이 패널의 한 수평라인 구동 구간동안 지연시켜 출력할 수 있다.

평균계산부(21) 및 지연부(22)는 디스플레이 패널의 한 수평라인 구동 구간의 주기를 가지는 클럭 신호에 동기되어 동작할 수 있다. 평균계산부(21)에서 출력된 이전 디스플레이 데이터들의 평균값은 지연부(22)에 의하여 지연되어, 평균계산부(21)에서 현재 디스플레이 데이터들의 평균값(AVGi)이 출력될 때, 이전 디스플레이 데이터들의 평균값(AVGi-1)으로서 출력된다.

비교부(23)는 현재 디스플레이 데이터들의 평균값(AVGi, 이하 현재 평균값이라고 함) 및 이전 디스플레이 데이터들의 평균값(AVGi-1, 이하 이전 평균값이라고 함)을 인가받아 상기 평균값들을 비교하여 평균값의 차이가 소정의 기준값 이상인지 여부를 판단한다. 그리고, 판단 결과에 기초하여 선택신호(SEL)를 제1 레벨, 예컨데 논리 ‘하이’ 또는 제2 레벨, 예컨데 논리 ‘로우’로 출력한다.

선택부(24)는 선택신호(SEL)에 기초하여 프리차지 제어신호(CON_PC)를 출력한다.

이하, 도 4내지 도 5b를 참조하여 비교부(23) 및 선택부(24)에 대하여 상세하게 설명하기로 한다.

도 4는 도 3의 비교부(23)의 일 예를 나타낸 논리 회로도이다.

도 4를 참조하면 비교부(23)는 뺄셈기(1), 비교기(2) 및 디코더(3)를 포함할 수 있다. 뺄셈기(1)는 현재 평균값(AVGi) 및 이전 평균값(AVGi-1)을 수신하고 양 평균값(AVGi, AVGi-1)의 차이(DIFF_avg)를 산출하여 출력한다. 디코더(3)는 상기 기준값을 선택하여 제공한다. 디코더(3)는 기준값 선택신호(DIFF_SEL[1:0])를 수신하여 각각 최대 평균값의 50%, 60%, 70%, 80%에 해당하는 값(I50, I60, I70, I80) 중 하나를 선택하여 기준값으로 출력한다. 예를 들어, 디스플레이 데이터가 8 비트 데이터라면, 디스플레이 데이터들의 평균값의 최대치는 ‘2⁸-1′ 즉, 디지털값 ‘11111111′이다. 따라서, 최대 평균값의 50%에 해당하는 값(I50)은 ‘2⁷-1′ 즉, 디지털값 ‘01111111′ 이다. 이때, 기준값 선택신호(DIFF_SEL[1:0])는 외부로부터 사용자에 의해 설정된 신호일 수 있다. 도 4에서, 디코더(3)는 2 비트 디코더이고, 최대 평균값의 50%, 60%, 70%, 80%에 해당하는 값을 선택할 수 있는 것으로 도시하였지만 이에 제한되는 것은 아니다.

비교기(20)는 평균값의 차이(DIFF_avg)가 디코더(3)에서 출력된 기준값 이상인지 여부를 판단하여 선택신호(SEL)를 출력한다. 예를들어, 기준값이 최대 평균값의 70%에 해당하는 값(I50)이고, 상기 평균값의 차이(DIFF_avg)가 최대 평균값의 70% 미만이라면 선택신호는 제1 레벨, 예컨데 논리 ‘로우′로 출력되고, 평균값의 차이(DIFF_avg)가 최대 평균값 70% 이상이라면 선택신호는 제2 레벨, 예컨데 논리 ‘하이′로 출력될 수 있다.

도 5a 및 도 5b는 도 3의 선택부(24)의 일 예를 도시한 논리 회로도이다. 도 5a를 참조하면, 선택부(24)는 2 to 1 멀티플렉서(24a)일 수 있다. 멀티플렉서(24a)는 제1 신호(LOW_FIX) 및 제2 신호(PREC_EN)을 입력받아, 선택신호(SEL)에 의하여 선택된 하나의 신호를 프리차지 제어신호(CON_PC)로서 출력한다. 제1 신호(LOW_FIX)는 제1 논리 레벨, 예컨데 논리 ‘로우′로 고정된 신호일 수 있다. 제2 신호(PREC_EN)는 제1 구동 구간에는 제2 논리 레벨, 예컨데 논리 ‘로우′상태이고, 제2 구동 구간에, 제2 논리 레벨, 예컨데 논리 ‘하이′로 활성화 되는 신호이다.

선택신호(SEL)가 제1 레벨이면 제1 신호(LOW_FIX)가, 제2 레벨이면 제2 신호(PREC_EN)가 프리차지 제어신호(CON_PR)로서 출력된다. 도 4에서 평균값의 차이가 기준값 미만이어서 선택신호(SEL)가 제1 레벨로 출력되면, 제1 신호(LOW_FIX)가 프리차지 제어신호(CON_PR)로서 출력되어 제2 구동 구간에, 프리차지 제어신호(LOW_FIX)가 비활성화된다. 따라서, 도 2의 소스 구동 채널들(10a_P, 10_a_N)에서 프리차지 전압(VCI, VCL)이 출력되지 않는다.

도 5b를 참조하면, 선택부(24)는 두개의 멀티플렉서(24b_1, 24b_2)를 포함할 수 있다. 제1 멀티플렉서(24b_1)는 극성변환 신호(POL_EN)에 응답하여 제1 신호(LOW_FIX) 및 제2 신호(PREC_EN) 중 하나의 신호를 선택하여 제2 멀티플렉서(24b_2)로 출력한다. 제2 멀티플렉서(24b_2)는 선택신호(SEL)에 응답하여, 제1 멀티플렉서(24b_1)에서 출력된 신호와 제2 신호(PREC_EN) 중 하나의 신호를 선택하여 출력한다.

라인 인버젼 또는 닷 인버젼 구동 방식에 따라 소스 라인의 극성이 변할 때, 극성변환 신호(POL_EN)는 제1 레벨, 예컨데 논리 ‘하이′가 된다. 극성변환 신호(POL_EN)가 제1 레벨이면 제1 멀티플렉서(24b_1)는 제2 신호(PREC_EN)를 출력한다. 따라서, 제2 멀티플렉서(24b_2)에 인가되는 두 입력 신호가 제2 신호(PREC_EN)로 동일한바, 선택신호(SEL)에 관계없이 제2 신호(PREC_EN)를 출력하게 된다. 이에 따라, 극성이 변하는 경우에는, 이전 데이터의 평균값과 현재 데이터의 평균값의 차이에 관계없이 제2 신호(PREC_EN)가 프리차지 제어신호(CON_PR)로서 출력된다. 따라서, 프리차지부(도 2의 12a_P, 12a_N)는 제2 구동 구간에 프리차지 전압(VCI, VCL)을 출력하게 된다.

다시 도 3을 참조하여, 프리차지 제어부(20)의 동작을 개괄적으로 설명하면, 프리차지 제어부(20)는 한 수평 라인의 전부 혹은 일부에 해당하는 디스플레이 데이터들의 평균값을 계산하고, 이전 디스플레이 데이터들의 평균값을 한 수평라인만큼 지연시켜 출력한 이전 평균값(AVGi-1)과 현재 디스플레이 데이터들의 평균값(AVGi)를 비교하여, 평균값의 차이가 소정의 기준값 이상이면 프리차지 제어신호(CON_PC)를 활성화시키고, 평균값의 차이가 기준값 미만이면 프리차지 제어신호(CON_PC)를 비활성화시킨다. 또는, 소스 라인의 극성이 변화되는 경우에는 평균값의 차이에 관계없이 프리차지 제어신호(CON_PC)는 비활성화시키고, 소스 라인의 극성이 변화되지 않는 경우에, 평균값의 차이에 따라 프리차지 저에 신호(CON_PC)를 비활성화 또는 활성화시킬 수 있다. 예를 들어, 디스플레이 데이터가 8 비트 신호이고, 화이트 패턴의 이미지를 디스플레이 하다가 블랙 패턴의 이미지를 디스플레이하는 경우, 이전 평균값은 ‘2⁸-1′ 즉, 디지털값 ‘11111111′이고, 현재 평균값은 ‘0′ 즉, 디지털값 ‘00000000′일 수 있다. 따라서, 이전 평균값과 현재 평균값의 차이가 소정의 기준값 이상이므로 프리차지 제어신호(CON_PC)는 활성화 될 수 있다. 반면에, 디스플레이 패널에 화이트 패턴의 이미지를 계속하여 디스플레이 하는 경우, 이전 평균값과 현재 평균값은 ‘2⁸-1′ 즉, 디지털값 ‘11111111′ 로 동일할 것이다. 따라서 프리차지 제어신호(CON_PC)는 비활성화될 수 있다. 다만, 이러한 경우에도, 극성이 변하는 경우라면 프리차지 제어신호(CON_PC)는 활성화될 수 있다.

다음으로, 도 6a 및 도 6b를 참조하여, 종래 기술에 따른 디스플레이 구동 회로의 소스 출력 파형과 도 1의 디스플레이 구동 회로의 소스 출력 파형을 비교하여 설명하기로 한다.

도 6a는 종래 기술에 따른 디스플레이 구동 회로의 소스 출력 파형의 타이밍도이고, 도 6b는 본 발명의 실시예에 따른 디스플레이 구동 회로의 소스 출력 파형의 타이밍도이다. 도 6a 및 도 6b에는 가장 전압 레벨이 높은 계조 전압(PDATA_W, NDATA_W)이 출력되는 경우, 다시 말해 화이트 패턴의 이미지를 2-닷 인버젼으로 구동하는 경우의 타이밍도가 도시되어 있다.

도 6a 및 도 6b를 참조하면, 2-닷 인버젼에 따라, 두 수평라인 구동 구간(1H, 2H)에는 정극성 계조 전압(PDATA_W)이 출력되고, 다음 두 수평라인 구동 구간(3H, 4H)에는 부극성 계조 전압(NDATA_W)이 출력된다. 정극성 계조 전압(PDATA_W)은 도 2의 정극성 소스 구동 채널(10a_P)에서 생성되고, 부극성 계조 전압(NDATA_W)은 부극성 소스 구동 채널(10a_N)에서 생성되어 출력될 수 있다.

각 수평라인 구동 구간(1H, 2H, 3H, 4H) 중 제1 구동 구간(t4~t5, t6~t7, t10~t11, t12~t13)에는 출력 제어신호(CON_OUT)가 제2 레벨로 활성화된다. 따라서, 출력 버퍼에 의하여 계조 전압(PDATA_W, NDATA_W)이 출력된다. 제2 구동 구간(t1~t4, t5~t6, t7~t10, t11~t12)에는 프리차지 동작이 수행되어, 프리차지 전압(VCI, VCL) 또는 접지전압(GND)이 출력된다. 프리차지 제어신호(CON_PC)가 활성화되면, 정극성 또는 부극성 프리차지 전압(VCI, VCL)이 출력되고, 접지 제어신호(CON_GND)가 활성화되면, 접지전압(GND)이 출력된다. 접지 제어신호(CON_GND)는 소스 라인의 극성이 변할 때, 제2 구동 구간 중에 활성화 된다. 이에 따라, 접지 전압이 출력되면, 프리차지 전압뿐만이 아니라 접지 전압을 거쳐 정극성 또는 부극성 계조 전압으로 구동된다(t2~t3, t8~t9). 그런데, 종래 기술에 따른 디스플레이 구동 회로의 경우, 다시 말해 도 3의 프리차지 제어부(20)를 포함하지 않는 경우, 디스플레이 데이터의 변화에 관계없이 제2 구동구간에 프리차지 동작이 수행되므로 도 6a에 도시된바와 같이 t5~t6 및 t11~t12 의 구간에서 불필요한 프리차지 동작이 수행된다. 그러나, 본 발명의 실시예에 따른 디스플레이 구동 회로(100)는 이전 데이터의 평균값과 현재 데이터의 평균값이 소정의 기준값 이상일 때 프리차지 제어신호(CON_PC)를 활성화시킨다. 화이트 패턴의 이미지의 경우, 현재 디스플레이 데이터들과 이전 디스플레이 데이터들의 평균값이 동일하여 평균값의 차이가 없으므로 프리차지 제어신호(CON_PC)는 비활성화되어 프리차지 동작이 수행되지 않는다. 따라서 도 6b에 도시된 바와같이 t5~t6 및 t11~t12 구간에서 불필요한 프리차지 동작이 수행되지 않는다. 또한, 도 5b에 따라 선택부가 구성될 경우, 극성이 변하는 경우에는 평균값의 차이에 관계없이 프리차지 제어신호(CON_PC)가 활성화된다. 그러므로, t1~t4 및 t7~t10에서는 프리차지 제어신호(CON_PC)가 활성화되어 프리차지 동작이 수행된다.

도 7은 도 1의 소스 구동 채널들의 다른 예를 나타낸 회로도이다.

도 7을 참조하면, 소스 구동 채널들은 쌍을 이루어 인접하여 위치한 정극성 소스 구동 채널(10b_P) 및 부극성 소스 구동 채널(10b_P)을 포함할 수 있다. 정극성 소스 구동 채널(10b_P)은 정극성 디지털-아날로그 변환부(13a_P), 정극성 출력 버퍼(11a_P), 정극성 프리차지부(12b_P) 및 제1 출력 스위치(SW_OUT1)를 포함할 수 있다. 부극성 소스 구동 채널(10a_N)은 부극성 디지털-아날로그 변환부(13a_N), 부극성 출력 버퍼(11a_N), 부극성 프리차지부(12a_N) 및 제2 출력 스위치(SW_OUT2)를 포함할 수 있다. 도 7의 소스 구동 채널들의 디지털-아날로그 변환부(13a_P, 13a_N), 출력 버퍼(11a_P, 11a_N) 및 출력 스위치(SW_OUT1, SW_OUT2)는 도 2와 동일하다. 따라서 중복되는 설명은 생략하기로 한다.

도 7의 정극성 프리차지부(12b_P)는 제1 스위치(SW1_1), 제2 스위치(SW2_1) 및 제1 프리차지 스위치(SW_VCI)를 포함할 수 있다. 또는, 접지 제어신호(CON_GND)에 응답하여 접지전압(GND)를 출력하는 접지 스위치(SW_GND)를 더 포함할 수 있다.

제1 스위치(SW1_1)는 일단이 정극성 프리차지 전압(VCI)에 타단이 제1 프리차지 스위치(SW_VCI)에 연결되어, 오토프리차지 제어신호(APC_ENB)에 응답하여 턴온된다. 이때, 오토프리차지 모드이면, 오토프리차지 제어신호는(APC_ENB) 제1 레벨, 예컨데 논리 ‘로우’로 비활성화되고, 오토프리차지 모드가 아니면, 오트포리차지 제어신호(APC_ENB)는 제2 레벨, 예컨데 논리 ‘하이’로 활성화된다.

제2 스위치(SW2_1)는 제1 스위치(SW1_2)와 병렬연결되고, 정극성 소스 구동채널(10b_P)에 인가되는 디스플레이 데이터(DDi1)의 최상위 비트(DDi1_MSB)에 응답하여 동작한다. 상기 최상위 비트(DDi1_MSB)가 제2 레벨, 예컨데 논리 ‘하이’이면 턴온된다.

제1 프리차지 스위치(SW_VCI)는 일단이 제1 스위치(SW1_1) 및 제2 스위치(SW1_2)의 타단에, 타단이 제1 출력 노드(NO1)에 연결되어 있으며, 프리차지 제어신호(CON_PC)에 응답하여 동작한다.

오토프리차지 모드일때, 다시말해, 오토프리차지 제어신호(APC_ENB)가 제1 레벨이면, 제1 스위치(SW1_1)가 턴오프된다. 제1 스위치(SW1_1)와 제2 스위치(SW2_1)가 프리차지 전압(VCI)과 제1 프리차지 스위치(SW_VCI)사이에 병렬 연결되어 있으므로 디스플레이 데이터의 최상위 비트(DDi1_MSB)가 제2 레벨일 경우 제2 스위치(SW2_1)가 턴온되어 정극성 프리차지 전압(VCI)이 제1 프리차지 스위치(SW_VCI)에 인가된다. 그러나, 디스플레이 데이터의 최상위 비트(DDi1_MSB)가 제1 레벨일 경우, 제2 스위치(SW2_1)까지 턴오프되어 정극성 프리차지 전압(VCI)이 제1 프리차지 스위치(SW_VCI)에 인가되지 않는다. 따라서, 프리차지 제어신호(CON_PC)가 제2 레벨로 활성화되어도 정극성 프리차지 전압(VCI)을 출력하지 않는다.

부극성 프리차지부(12b_N)는 제1 스위치(SW1_2), 제2 스위치(SW2_2) 및 제1 프리차지 스위치(SW_VCI)를 포함할 수 있다. 또한, 접지 스위치(SW_GND)를 더 포함할 수 있다. 부극성 프리차지부(12b_N)는 제1 스위치(SW1_2)및 제2 스위치(SW2_2)의 일단이 부극성 프리차지 전압(VCL)에 연결되어 있고, 제2 스위치(SW2_2)는 부극성 소스 구동 채널(10b_N)에 인가되는 디스플레이 데이터(DDi2)의 최상위 비트(DDi2_MSB)에 응답하여 동작한다는 차이점이 있을 뿐 정극성 프리차지부(12b_P)의 구성 및 동작과 유사하다. 따라서 자세한 설명은 생략하기로 한다.

상술한 바에따라, 도 1의 디스플레이 구동 회로(100)가 도 7의 소스 구동 채널들(10b)을 포함하는 경우, 오트프리차지 모드로 설정되면, 각 소스 구동 채널들(10a_P, 10b_N)은 이전 데이터의 평균값들과 현제 데이터의 평균값들의 차이가 소정의 기준값 이상이고, 각각에 인가되는 디스플레이 데이터(DDi1_MSB, DDi2_MSB)가 제2 레벨일 경우, 즉 고계조 전압을 출력할 경우에만 프리차지 동작을 수행하여 불필요한 프리차지 동작을 방지한다.

다음으로, 도 8a 및 도 8b를 참조하여, 종래 디스플레이 구동 회로의 소스 출력 파형과 도 7의 소스 구동 채널들(10b)을 포함하는 본 발명의 실시 예에 따른 디스플레이 구동 회로의 소스 출력 파형을 비교하여 설명하기로 한다.

도 8a는 종래 기술에 따른 디스플레이 구동 회로의 소스 출력 파형의 타이밍도이고, 도 8b는 본 발명의 실시예에 따른 디스플레이 구동 회로의 소스 출력 파형의 타이밍도이다. 특히 도 8b는 도 7의 소스 구동 채널들(10b)를 포함하는 디스플레이 구동 회로일 경우의 소스 출력 파형의 타이밍도이다. 도 8a 및 도 8b에는 가장 낮은 계조 전압(PDATA_B, NDATA_B)이 출력되는 경우, 다시 말해 블랙 패턴의 이미지를 2-닷 인버젼으로 구동하는 경우의 타이밍도가 도시되어 있다.

도 8a및 도 8b를 참조하면, 제1 구동 구간 (t4~t5, t6~t7, t10~t11, t12~t13)에 출력 버퍼에서 출력되는 가장 낮은 계조 전압(PDATA_B, NDATA_B)은 프리차지 전압(VCI, VCL)보다 낮다. 그런데, 종래 기술에 따른 디스플레이 구동 회로의 경우, 디스플레이 데이터의 변화에 관계없이 제2 구동 구간(t1~t4, t5~t6, t7~t10, t11~t12)에 항상 프리차지 동작을 수행한다. 따라서, 도 6a에 도시된 바와 같이 제2 구동 구간에 불필요한 프리차지 동작이 수행된다. 본 발명의 실시예에 따른 디스플레이 구동 회로는, 이전 데이터의 평균값과 기존 데이터의 평균값의 차이가 소정의 기준값 미만이고, 소스 라인의 극성의 변화가 없는 경우 프리차지 제어신호(CON_PC)를 비활성시킨다. 블랙 패턴의 이미지를 디스플레이 하는 경우 현재 평균값과 이전 평균값이 동일하다. 따라서 도 8b에 도시된 바와같이 t5~t6, t11~t12에는 프리차지 동작이 수행되지 않는다.

또한, 가장 낮은 계조 전압이 출력되는 경우, 소스 구동 채널에 인가되는 디스플레이 데이터의 최상위 비트는 제1 레벨, 예컨데 논리 ‘로우’이다. 따라서, 오토프리차지 모드로 설정된 경우, 도 8b의 t7~t10에 도시된 바와같이, 오토프리차지 제어신호(APC_ENB)가 제1 레벨이고, 디스플레이 데이터의 최상위 비트가 제1 레벨이므로 극성이 변화되는 경우에도 프리차지 동작이 수행되지 않는다. 따라서, 본 발명의 실시예에 따른 디스플레이 구동 회로는 이전 수평 라인과 현재 수평 라인에 해당하는 디스플레이 데이터들의 변화가 크고, 높은 전압 레벨의 계조 전압을 구동할 때 프리차지 동작을 수행함으로써, 소비 전력을 감소시킬 수 있다.

도 9는 도 1의 소스 구동 채널들의 다른 일 예를 도시한 회로도이다.

도 9를 참조하면, 소스 구동 채널(10c)은 디지털-아날로그 변환부(13b), 출력 버퍼(11b), 출력 스위치(SW_OUT) 및 프리차지부(12c)를 포함할 수 있다. 디지털-아날로그 변환부(13b)는 디스플레이 데이터(DDi1)와 극성신호(POL) 에 기초하여 복수의 계조 전압들 중 대응되는 정극성 계조 전압 또는 부극성 계조 전압을 선택하여 출력한다. 출력 버퍼(11b)는 정극성 전원전압(AVDD)을 인가받아 정극성 또는 부극성 계조 전압(Vg)을 버퍼링하여 출력한다. 출력 스위치(SW_OUT)는 출력 제어신호(CON_OUT)에 응답하여, 제1 구동 구간에, 출력 버퍼(11b)로부터 버퍼링된 계조 전압(Vg)을 출력한다. 프리차지부(12c)는 프리차지 제어신호(CON_PC)에 응답하여 동작하는 프리차지 스위치(SW_VCI)를 포함하고, 프리차지 제어신호(CON_PC)가 활성화되는 경우, 제2 구동 구간에, 정극성 프리차지 전압(VCI)을 출력한다.

도 9의 소스 구동 채널(10c)은 도 2 및 도 7의 소스 구동 채널들과 달리 하나의 소스 구동 채널(10c)이 정극성 계조 전압 또는 부극성 계조 전압을 출력한다. 도 9의 소스 구동 채널(10c)을 포함하는 디스플레이 구동 회로는 극성 인버젼시, 제1 전압에서 제2 전압으로, 또는 제2 전압에서 제1 전압으로 트랜지션하는 공통전압에 대하여, 제1 전압보다 전압 레벨이 높은 정극성 계조 전압을, 제2 전압보다 전압 레벨이 낮은 부극성 계조 전압을 출력한다. 이때, 제1 전압은 대략 -1V에서 1V 사이의 전압이고, 제2 전압은 대략 4V에서 6V 사이의 전압일 수 있다. 그리고, 정극성 계조 전압 및 부극성 계조 전압은 모두 접지 전압(GND)과 정극성 전원전압(AVDD) 사이의 양의 전압일 수 있다. 따라서, 도 2 및 도 7의 소스 구동 채널들과 달리 제2 구동 구간에, 프리차지 제어신호(CON_PC)에 응답하여 하나의 프리차지 전압, 즉 정극성 프리차지 전압(VCI)을 출력한다.

도 10은 도 1의 디스플레이 구동 회로를 포함하는 구동 칩의 평면도(Floor Plan)이다.

도 10의 구동 칩(1000)은 모바일 장치에 장착되는 디스플레이 패널을 구동하는 구동 칩일 수 있다. 스마트 폰, PDA, 차량용 네비게이션 등과 같은 모바일 전자 장치는 크기가 작고, 무게가 가벼우며 소비전력이 적을 것이 요구된다. 따라서 구동 칩(1000)은 도 1의 디스플레이 구동 회로를 포함하고, 현재 디스플레이 데이터들의 평균값과 이전 디스플레이 데이터들의 평균값의 차이가 소정의 기준값 이상일 때 프리차지 동작을 수행함으로써, 불필요한 프리차지 동작을 막아 소비전력을 감소시킬 수 있다.

도 10을 참조하면, 구동 칩(1000)은 소스 드라이버(1100), 로직 블록(1300), 아날로그 블록(1400) 및 인터페이스 블록(1500)을 포함할 수 있다. 또한 게이트 드라이버(1200) 또는 그래픽 메모리(1600)를 더 포함할 수 있다.

인터페이스 블록(1500)은 호스트(미도시)로부터 영상 신호(또는 디스플레이 데이터) 및 입력 신호들을 수신한다. 그리고 상기 수신된 영상 신호를 그래픽 램(1600)에 전송하고, 수신된 입력 신호들을 로직 블록(1300)으로 전송한다.

아날로그 블록(1400)은 외부로부터 전압을 인가받아, 로직 블록(1300), 그래픽 램(1600), 소스 드라이버(1100) 및 게이트 드라이버(1200)에서 사용되는 전압을 생성한다.

그래픽 램(1200)은 외부로부터 영상 신호를 수신하여 저장하였다가, 소스 드라이버(1100)로 영상 신호를 출력한다. 예를 들어, 그래픽 램(1200)은 한 프레임에 해당하는 영상 신호를 저장하였다가 출력할 수 있다.

로직 블록(1300)은 타이밍 컨트롤러일 수 있다. 인터페이스 블록(1500)으로부터 입력 신호를 수신하고, 상기 입력 신호들을 기초로 디스플레이 패널을 구동하기 위한 제어 신호들을 생성하여 그래픽 램(1600), 소스 드라이버(1100) 및 게이트 드라이버(1200)에 전송한다.

소스 드라이버(1100)는 외부로부터 또는 그래픽 램(1600)으로부터 영상 신호를 수신하고, 로직 블록(1300)으로부터 제어 신호를 수신하여, 영상 신호에 대응되는 계조 전압을 생성한다. 그리고 생성된 계조 전압 또는 프리차지 전압을 패드(PAD)를 통하여 디스플레이 패널의 소스 라인으로 출력한다.

게이트 드라이버(1200)는 로직 블록(1300)으로부터 제어 신호를 수신하여 패드(PAD)를 통하여 디스플레이 패널의 게이트 라인의 턴온 또는 턴오프 전압을 출력한다.

도 10의 소스 드라이버(1100)는 도 1의 소스 구동 채널들(10_1, 10_2)을 포함하고, 로직 블록(1300)은 도 1의 프리차지 제어부(20)를 포함할 수 있다. 또는, 프리차지 제어부(20)는 소스 구동 채널들(10_1, 10_2)과 함께 소스 드라이버(1100)에 포함되며, 소스 드라이버(1100)의 중앙부에 위치할 수도 있다. 구동 칩의 평면도상의 중앙부에 위치한 프리차지 제어부(20)는 외부로부터 또는 그래픽 메모리(1600)로부터 디스플레이 데이터들을 수신하여, 프리차지 제어신호를 생성하여 소스 드라이버(1100)에 포함된 소스 구동 채널들 각각에 전송할 수 있다. 따라서, 각각의 소스 구동 채널이 프리차지 제어신호를 생성하기 위한 논리회로를 구비하지 않아도 되므로 소스 드라이버(1100)의 레이아웃 면적이 크게 증가되지 않는다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

디스플레이 패널의 소스 라인을 구동하는 디스플레이 구동 회로에 있어서,
제1 구동 구간에 디스플레이 데이터에 대응되는 계조 전압을 출력하는 출력 버퍼; 및 제2 구동 구간에 프리차지 제어신호에 응답하여 프리차지 전압을 출력하는 프리차지부를 포함하는 복수의 소스 구동 채널; 및
상기 복수의 소스 구동 채널에 인가되는 현재 디스플레이 데이터들과 이전 디스플레이 데이터들을 비교하고, 상기 비교 결과에 기초하여 상기 프리차지 제어신호를 활성화시키는 프리차지 제어부를 포함하고,
상기 프리차지 제어부는,
상기 디스플레이 패널의 한 수평 라인에 대응되는 전부 또는 일부의 디스플레이 데이터들을 인가받아 상기 디스플레이 데이터들의 평균값을 계산하여 출력하는 평균계산부;
상기 평균계산부에서 출력된 상기 이전 디스플레이 데이터들의 평균값을 소정 시간동안 지연시켜 출력하는 지연부;
상기 평균계산부에서 출력된 상기 현재 디스플레이 데이터들의 평균값과 상기 지연부로부터 출력된 상기 이전 디스플레이 데이터들의 평균값의 차이가 기준값 이상인지를 판단하고, 이에 기초하여 선택신호를 발생하는 비교부; 및
상기 선택신호 및 극성 변환신호에 응답하여 제1 레벨의 전압 및 프리차지 인에이블 신호 중 하나를 선택하여 프리차지 제어신호로서 출력하는 선택부를 포함하는 것을 특징으로 하는 디스플레이 구동 회로
제1 항에 있어서, 상기 프리차지 제어부는,
상기 현재 디스플레이 데이터들의 평균값과 상기 이전 디스플레이 데이터들의 평균값을 비교하고, 상기 평균값의 차이가 상기 기준값 이상인 경우, 상기 프리차지 제어신호를 활성화시키는 것을 특징으로 하는 디스플레이 구동 회로.
제2 항에 있어서, 상기 기준값은,
외부로부터 인가된 신호에 의해 설정될 수 있는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서, 상기 프리차지 제어부는,
상기 소스 라인의 극성이 인버젼되는 경우에는, 상기 비교 결과에 관계없이 상기 프리차지 제어신호를 활성화시키는 것을 특징으로 하는 디스플레이 구동 회로.
삭제
제1 항에 있어서, 상기 프리차지부는,
오토 프리차지 모드이고, 상기 디스플레이 데이터의 최상위 비트(MSB)가 제1 논리 레벨일 경우, 상기 프리차지 제어신호에 관계없이 상기 프리차지 전압을 출력하지 않는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서, 상기 출력 버퍼는,
정극성 계조 전압을 출력하는 정극성 출력 버퍼 또는 부극성 계조 전압을 출력하는 부극성 출력 버퍼를 포함하고,
상기 복수의 프리차지부 중 상기 정극성 출력 버퍼에 대응되는 정극성 프리차지부는 정극성 프리차지 전압을, 상기 부극성 출력 버퍼에 대응되는 부극성 프리차지부는 부극성 프리차지 전압을 출력하는 것을 특징으로 하는 디스플레이 구동 회로.
제7 항에 있어서, 상기 정극성 프리차지부 및 상기 부극성 프리차지부는 각각,
일단이 상기 정극성 프리차지 전압 또는 상기 부극성 프리차지 전압에 연결되고, 오토프리차지 제어신호에 응답하여 턴오프되는 제1 스위치,
상기 제1 스위치와 병렬 연결되고, 상기 디스플레이 데이터의 최상위 비트에 응답하여 턴온되는 제2 스위치, 및
상기 제1 스위치 및 상기 제2 스위치의 타단에 연결되며, 상기 프리차지 제어신호에 응답하여 턴온되는 제3 스위치를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서,
상기 소스 라인을 적어도 두 수평 라인마다 극성 인버젼하여 구동하는 것을 특징으로 하는 디스플레이 구동 회로.
제1 항에 있어서,
모바일 장치에 장착되는 디스플레이 패널을 구동하는 것을 특징으로 하는 디스플레이 구동 회로.