KR101332880B1

KR101332880B1 - 광통신 시스템에서 광수신기용 광신호 유무 검출 회로

Info

Publication number: KR101332880B1
Application number: KR1020070084658A
Authority: KR
Inventors: 서자원; 윤인국; 서성민
Original assignee: 삼성전자주식회사
Priority date: 2007-08-22
Filing date: 2007-08-22
Publication date: 2013-11-25
Also published as: KR20090020161A

Abstract

본 발명은 광통신 시스템에서 광수신기용 광신호 유무 검출(SD: Signal Detection) 회로에 있어서, SD 회로로 입력되는 입력 신호의 하이 레벨(High Level)을 검출하는 탑 홀드(Top Hold) 회로와, 제한 증폭기 출력 신호의 오프셋이 보상된 DC 값을 출력하는 AOC(Automatic Offset Cancellation) 회로와, AOC 회로의 출력단에 연결되어 AOC 회로의 출력 신호를 입력받아 AOC 회로의 출력 값에 Vth 값을 가산하여 리퍼렌스 전압을 출력하는 전압원 가산 회로와, 두 개의 입력단을 구비하며, 첫 번째 입력단은 상기 탑 홀드 회로의 출력단에 연결되고 두 번째 입력단은 전압원 가산 회로의 출력단에 연결되어 탑 홀드 회로의 출력 신호와 리퍼렌스 전압을 비교하는 비교기(Comparator)를 포함한다.

광통신, 광수신기, SD회로, LOS회로, 정류기, 비교기, 전치 증폭기

Description

광통신 시스템에서 광수신기용 광신호 유무 검출 회로{SIGNAL DETECTION CIRCUIT FOR OPTICAL RECEIVER IN AN OPTICAL COMMUNICATION SYSTEM}

본 발명은 광통신 시스템에서 송수신기의 회로 분야에 관련된 것으로 특히 광수신기의 광신호 유무 검출 회로(SD: Signal Detection) 또는 광신호 손실 검출(LOS: Loss of Signal) 회로에 관한 것이다.

도 1은 종래의 광신호 유무 검출 회로(SD: Signal Detection, 이하 'SD'라 칭하기로 한다)를 포함한 광수신기의 회로 구성도이다. 도 1의 광수신기 회로는 미국 공개특허 US 2005/0133691(명칭: 'OPTICAL RECEIVER CIRCUIT', 발명자: Doppke et al., 출원일: 2004년 4월 5일, 공개일: 2005년 6월 23일)에 개시되어 있다.

도 1을 참조하면, 종래의 SD 회로를 포함한 광 수신기 회로는, 광 정보 신호를 전기 신호로 변환하는 포토다이오드(Photodiode)(10)와, 상기 포토다이오드(10)의 출력단에 연결되어 상기 포토다이오드(10)에서 출력된 전기 신호를 증폭하는 제1전치증폭기(Preamplifier)(20)와, 리퍼렌스(reference) 전류를 생성하는 비발광 포토다이오드(Nonilluminable Photodiode)(40)와, 상기 비발광 포토다이오드(40)의 출력단에 연결되어 상기 비발광 포토다이오드(40)에서 출력한 아날로그 전기 신호를 증폭하는 제2전치증폭기(50)와, 상기 제1전치증폭기(20)에 전류를 공급하는 트랜지스터 M1과, 상기 제2전치증폭기(50)의 전류를 공급하는 트랜지스터 M2와, 두 개의 입력단을 가지며 첫 번째 입력단(30a)에는 상기 제1전치증폭기(20)에서 출력된 신호(Smod)를 입력받고 두 번째 입력단(30b)에는 상기 제2전치증폭기(50)에서 출력된 리퍼렌스(reference) 신호(Smw)를 입력받고 오프셋이 보상된 신호(S, -S)를 출력하는 후치 증폭기(PostAmplifier)(30)와, 상기 후치 증폭기(30)의 출력단(30c, 30d)에 연결되며 저항 R1, R2와 캐패시터(Capacitor) C1으로 이루어진 필터를 거쳐 두 개의 입력단에서 상기 오프셋이 보상된 신호를 입력받는 연산 증폭기(OTA: Operational Amplifier)(60)와, 상기 연산 증폭기(60)의 출력단에 연결된 캐패시터 C2와, 트랜지스터 M3, M4, M5, M6을 포함하며 비교기(70)에 입력되는 Vcomp를 생성하는 전류 미러 회로(current mirror circuit)(80)와, 상기 전압 비교값인 Vcomp와 리퍼렌스 전압인 Vref를 비교하는 비교기(Comparator)(70)를 포함한다.

상기에 설명한 광 수신기 회로에서 SD 회로에 관련된 부분의 동작에 대하여 살펴보면, 연산 증폭기(OTA)(60)의 출력 전압인 Vs는 캐패시터 C2에 충전되는 전류의 양으로 결정되는데, 이 전압은 후치 증폭기(30)의 출력 전압에 비례하여 증가한다. 상기 연산 증폭기(60)의 출력 전압인 Vs는 전류 미러 회로(80)의 차동 입력중 하나인 트랜지스터(Transistor) M4에 입력되는데, 다른 차동 입력인 트랜지스터 M3는 임의의 일정 전압인 Vconst로 고정되어 있기 때문에, 변화하는 Vs에 따라 트랜지스터 M4의 Drain 전압인 Vcomp도 따라서 변화하게 된다.

즉, Vcomp는 입력 광신호의 세기에 따라 변화하는 전압값이고 이를 신호 판별 임계값인 Vref와 비교기(70)를 통해 비교하게 되면 입력 광신호의 세기가 임의의 광신호(Vref)의 세기보다 작은지 큰지를 SD 회로의 출력을 통해 알 수 있게 된다.

그러나 상기의 설명한 종래 기술은 비교기(70)의 판별 임계값인 Vref가 변화할 경우 판별 기준이 변화하게 되므로 정확한 SD 회로의 출력이 어려운 문제점이 있다. 또한, 마찬가지로 Vconst 값이 변화할 경우에 Vref가 정확하다고 해도 Vcomp가 예상과 다른 값이 출력되어 역시 정확한 SD 회로의 동작이 수행되지 않을 수 있다.

그리고 차동 증폭기 형태를 취한 전류 미러(80)의 트랜지스터가 상호 Mismatch에 의해 역시 Vcomp 값이 예상과 다른 값이 출력되어 정확한 SD 회로의 출력이 수행되지 않을 수 있는 문제점이 있다.

따라서 상기에 설명한 SD 회로의 판별 기준의 부정확성을 해결할 수 있는 정확한 SD 회로의 구현이 요구된다.

본 발명은 상기한 종래의 문제점들을 해결하기 위해서 종래의 기술에서 지적된 SD(Signal Detection) 판별 기준의 부정확성을 보정 하기 위한 새로운 SD 회로의 구조를 제공하고자 한다.

이를 달성하기 위한 본 발명의 일 형태는, 통신 시스템에서 광수신기용 광신호 유무 검출(SD: Signal Detection) 회로에 있어서, 상기 SD 회로로 입력되는 입력 신호의 하이 레벨(High Level)을 검출하는 탑 홀드(Top Hold) 회로와, 제한 증폭기 출력 신호의 오프셋이 보상된 DC 값을 출력하는 AOC(Automatic Offset Cancellation) 회로와, 상기 AOC 회로의 출력단에 연결되어 상기 AOC 회로의 출력 신호를 입력받아 상기 AOC 회로의 출력 값에 Vth 값을 가산하여 리퍼렌스 전압을 출력하는 전압원 가산 회로와, 두 개의 입력단을 구비하며, 첫 번째 입력단은 상기 탑 홀드 회로의 출력단에 연결되고 두 번째 입력단은 상기 전압원 가산 회로의 출력단에 연결되어 상기 탑 홀드 회로의 출력 신호와 상기 리퍼렌스 전압을 비교하는 비교기(Comparator)를 포함함을 특징으로 하며,

전압원 가산 회로는 연산 증폭기와 두 개의 저항으로 구성되며, 상기 연산 증폭기는 두 개의 입력단을 구비하여, +입력단에 상기 AOC 회로의 출력 값을 입력받고, 상기 연산 증폭기의 출력단에 제2저항 직렬로 연결되며, 제2저항에 제1저항이 직렬로 연결되고, 제1저항은 접지단으로 연결되고, 제2저항과 제1저항 사이의 전압 값은 연산 증폭기의 -입력단으로 입력되고, 연산 증폭기의 출력단의 전압 값은 리퍼렌스 전압 값이 되는 것을 특징으로 하며, 상기 Vth 값은 Vaoc*(R2/R1)임을 특징으로 하며, 상기 Vaoc는 상기 AOC 회로의 출력 값이고, R2는 상기 제2저항의 저항값, R1은 상기 제1저항의 저항값임을 특징으로 하며,

전압원 가산 회로는 연산 증폭기와 두 개의 저항으로 구성되며, 상기 연산 증폭기는 두 개의 입력단을 구비하여, -입력단이 접지단으로 연결되고, 제1저항은 상기 연산 증폭기의 +입력단에 직렬로 연결되어 상기 AOC 회로의 출력값은 제1저항을 거쳐서 상기 연산 증폭기의 +입력단으로 입력되고, 제2저항은 상기 연산 증폭기의 +입력단에서 출력단까지 병렬로 연결되고, 상기 연산 증폭기의 출력단은 리퍼렌스 전압 값이 되는 것을 특징으로 하며, 상기 Vth 값은 Vaoc*(R2/R1)임을 특징으로 하며, 상기 Vaoc는 상기 AOC 회로의 출력 값이고, R2는 상기 제2저항의 저항값, R1은 상기 제1저항의 저항값임을 특징으로 한다.

본 발명의 다른 형태는 광통신 시스템에서 광수신기용 광신호 유무 검출(SD: Signal Detection) 회로에 있어서, 상기 SD 회로로 입력되는 입력 신호의 하이 레벨(High Level)을 검출하는 탑 홀드(Top Hold) 회로와, 상기 SD 회로로 입력되는 입력 신호의 로우 레벨(Low Level)을 검출하는 버텀 홀드(Bottom Hold) 회로와, 상기 하이 레벨 신호와 상기 로우 레벨 신호의 중간값을 출력하는 저항 분배기 회로와, 상기 저항 분배기 회로의 출력단에 연결되어 상기 저항 분배기 회로의 출력 신호를 입력받아 Vth 값을 가산하여 리퍼렌스 전압 값을 출력하는 전압원 가산 회로와, 두 개의 입력단을 구비하며, 첫 번째 입력단은 상기 탑 홀드 회로의 출 력단에 연결되고 두 번째 입력단은 상기 전압원 가산 회로의 출력단에 연결되어 상기 탑 홀드 회로의 출력 신호와 상기 리퍼렌스 전압을 비교하는 비교기(Comparator)를 포함함을 특징으로 하며,

상기 저항 분배기 회로는 상기 탑 홀드 회로의 출력단과 상기 버텀 홀드 회로의 출력단 사이에 직렬로 같은 저항값을 가진 두 개의 저항이 연결되며, 상기 두 개의 저항 사이의 전압값을 출력하는 것을 특징으로 하며,

전압원 가산 회로는 연산 증폭기와 두 개의 저항으로 구성되며, 상기 연산 증폭기는 두 개의 입력단을 구비하며, +입력단에 상기 저항 분배기 회로의 출력 값을 입력받고, 상기 연산 증폭기의 출력단에 제2저항 직렬로 연결되며, 제2저항에 제1저항이 직렬로 연결되고, 제1저항은 접지단으로 연결되고, 제2저항과 제1저항 사이의 전압 값은 연산 증폭기의 -입력단으로 입력되고, 상기 연산 증폭기의 출력단의 전압은 리퍼렌스 전압 값이 되는 것을 특징으로 하며, 상기 Vth 값은 Vmid*(R2/R1)임을 특징으로 하며, 상기 Vmid는 상기 저항 분배기 회로의 출력 값이고, R2는 상기 제2저항의 저항값, R1은 상기 제1저항의 저항값임을 특징으로 하며,

전압원 가산 회로는 연산 증폭기와 두개의 저항으로 구성되며, 상기 연산 증폭기는 두 개의 입력단을 구비하여, -입력단이 접지단으로 연결되고, 제1저항은 상기 연산 증폭기의 +입력단에 직렬로 연결되어 상기 저항 분배기 회로의 출력값은 제1저항을 거쳐서 상기 연산 증폭기의 +입력단으로 입력되고, 제2저항은 상기 연산 증폭기의 +입력단에서 출력단까지 병렬로 연결되고, 상기 연산 증폭기의 출력단은 리퍼렌스 전압 값이 되는 것을 특징으로 하며, 상기 Vth 값은 Vmid*(R2/R1)임을 특 징으로 하며, 상기 Vmid는 상기 저항 분배기 회로의 출력 값이고, R2는 상기 제2저항의 저항값, R1은 상기 제1저항의 저항값임을 특징으로 한다.

본 발명에 따른 광통신 시스템에서 광수신기용 광신호 유무 검출(SD: Signal Detection) 회로는 종래기술에 비해 오차를 현저하게 줄일 수 있어 종래의 SD 회로보다 정확한 SD 판별이 가능하고 또한 Vref 조절을 위한 외부 Pin의 필요성이 없어져서 IC 핀 수를 줄일 수 있는 장점이 있다.

도 2는 본 발명이 적용되는 광신호 유무 검출 회로를 포함한 광수신기의 기본적인 회로 구성도이다. 도 2를 참조하면, 일반적인 광수신기는 포토다이오드(PD: Photo Diode)로부터 입력된 전류 신호를 전압 신호로 변환하는 트랜스임피던스 증폭기(TIA: Transimpedance Amplifier)(210)와, 트랜스임피던스 증폭기(210)의 출력을 임의의 원하는 전압으로 증폭하고 제한하는 제한 증폭기(LA: Limiting Amplifier)(221)와, 제한 증폭기(221)의 입출력의 오프셋(Offset)을 제거하는 AOC(Automatic Offset Cancellation)(232)회로와, 외부 인터페이스와 상응하는 출력 신호를 발생하는 출력 버퍼(Output Buffer)(230)와, 입력 광신호의 세기를 측정하여 임의의 판별 기준보다 크고 작음을 판단하는 SD(Signal Detector)(240) 회로로 구성된다.

상기의 광수신기 구조에서 본 발명에서 다루고 있는 SD 회로(240)는 일반적으로 제한 증폭기(221)의 출력 신호에서 DC 성분만을 검출하는 정류 기(Rectifier)(241)와 출력된 DC 신호 크기와 판별 값인 리퍼렌스 전압(Vref)을 비교하는 비교기(Comparator)(242)를 포함하여 구성된다.

도 3은 본 발명의 실시 예에 따른 광신호 유무 검출 회로의 회로 구성도이다. 도 3의(a)는 본 발명의 일 실시 예에 따른 광신호 유무 검출 회로의 회로 구성도이다. 본 발명의 일 실시 예는 상기 도 2에서 설명한 정류기(241)를 대신하여 본 발명의 특징에 따라 새로운 구성을 가진다. 도 3의(a)를 참조하여 상세히 설명하면, 본 발명의 일 실시 예에 따른 SD 회로는, SD 회로로 입력되는 입력신호의 탑(Top) 레벨을 검출하는 탑 홀드(Top Hold) 회로(320)와, SD 회로로 입력되는 입력신호의 버텀(Bottom) 레벨을 검출하는 버텀 홀드(Bottom Hold) 회로(330)와, 저항값이 동일한 두 개의 저항으로 이루어진 저항 분배기(Divider) 회로와, 상기 저항 분배기 회로의 출력단에 연결되어 상기 저항 분배기 회로의 출력 신호(Vmid)를 입력받아 Vth 값을 가산하여 리퍼렌스 전압 값(Vref)을 출력하는 전압원 가산 회로(340)와, 두 개의 입력단을 구비하며, 첫 번째 입력단은 상기 탑 홀드 회로(320)의 출력단에 연결되고 두 번째 입력단은 상기 전압원 가산 회로(340)의 출력단에 연결되어 상기 탑 홀드 회로의 출력 신호(Vtop)와 상기 리퍼렌스 전압(Vref)을 비교하는 비교기(Comparator)(310)를 포함한다.

상기 저항 분배기 회로는 상기 탑 홀드 회로(320)의 출력단과 상기 버텀 홀드 회로(330)의 출력단 사이에 직렬로 같은 저항값을 가진 두 개의 저항이 연결되어 구성되며, 상기 두 개의 저항 사이의 전압값을 출력한다. 따라서 저항 분배기 회로의 출력은 SD 회로의 입력 신호의 중간값(Vmid)을 출력하게 된다.

도 3의(b)는 본 발명의 다른 실시 예에 따른 광신호 유무 검출 회로의 회로 구성도이다. 본 발명의 다른 실시 예는 상기 도 2에서 설명한 정류기(241)를 대신하여 본 발명의 특징에 따라 새로운 구성을 가진다. 도 3의(b)를 참조하여 상세히 설명하면, 본 발명의 다른 실시 예에 따른 SD 회로는, 상기 SD 회로로 입력되는 입력 신호의 하이 레벨(High Level)을 검출하는 탑 홀드(Top Hold) 회로(360)와, 상기 도 2에서 제한 증폭기 회로(220)에 포함된 제한 증폭기 출력 신호의 오프셋이 보상된 DC 값을 출력하는 AOC(Automatic Offset Cancellation) 회로(370)와, 상기 AOC 회로(370)의 출력단에 연결되어 상기 AOC 회로(370)의 출력 신호를 입력받아 상기 AOC 회로(370)의 출력 값(Vaoc)에 Vth 값을 가산하여 리퍼렌스 전압(Vref)을 출력하는 전압원 가산 회로(380)와, 두 개의 입력단을 구비하며 첫 번째 입력단은 상기 탑 홀드 회로(360)의 출력단에 연결되고 두 번째 입력단은 상기 전압원 가산 회로(380)의 출력단에 연결되어 상기 탑 홀드 회로의 출력 신호(Vtop)와 상기 리퍼렌스 전압(Vref)을 비교하는 비교기(Comparator)(310)를 포함한다. 를 포함한다.

도 4는 본 발명의 실시 예에 따른 광신호 유무 검출 회로에서 발생 되는 신호 파형의 예시도이다. 도 4의(a)는 SD 회로에서 입력되는 광신호가 큰 경우에 신호 파형의 예시도를 나타내고, 도 4의(b)는 SD 회로에서 입력되는 광신호가 작은 경우의 신호 파형 예시도를 나타낸다.

도 4를 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다. 탑 홀드 회로(320)는 입력 신호인 Vla의 High 값을 검출하기 때문에 입력 광신호가 큰 경우에는 도 4(a)와 같은 Vtop 레벨을 검출하고 입력 광신호가 작은 경우에는 도 4(b) 와 같이 Vtop 레벨을 검출한다. 버텀 홀드 회로(330)는 탑 홀드 회로(320)와 마찬가지로 입력 광신호가 큰 경우에는 도 4(a)와 같은 Vbot 레벨을 검출하고 입력 광신호가 작은 경우에는 도 4(b)와 같은 Vbot 레벨을 검출한다. 이때 Vtop 과 Vbot 사이에 동일한 저항값을 가진 저항 두 개(R1, R2)를 직렬 연결하면 Vtop 값과 Vbot 값의 중간값인 Vmid 값을 검출할 수 있다. 상기 검출한 Vmid 값에 공정 변화에 둔감한 전압원인 Vth(340)를 직렬 연결해주면 Vref 값은 Vmid+Vth가 된다.

다음 도 4를 참조하여 본 발명의 다른 실시 예를 설명하면, Vtop은 상기에 설명한 본 발명의 일 실시 예와 같은 원리로 탑 홀드 회로(360)에 의하여 검출된다. AOC 회로(370)의 경우, AOC 회로(370)의 출력인 Vaoc는 제한 증폭기의 출력의 오프셋이 보상된 DC 값을 나타내므로 도 3(a)의 Vmid와 같은 값을 나타낸다. 따라서 이값에 공정 변화에 둔감한 전압원인 Vth를 직렬 연결해주면 Vref 값은 Vaoc+Vth가 된다.

결과적으로 도 4(a), 도 4(b)에서와 같이 Vref 값이 결정되고, 도 4(a)와 같이 입력 광신호가 큰 경우에는 Vtop 레벨이 Vref보다 커지게 되고, 도 4(b)와 같이 입력 광신호가 작은 경우에는 Vtop 레벨이 Vref보다 작아지게 된다. 따라서, 두 신호가 비교기(310, 350)의 두 입력으로 연결되면, 광신호의 크기가 원하는 판별값(Vref)보다 크고 작음을 알 수 있게 된다.

상기에 설명한 두 실시 예가 종래의 기술에 비해 개선된 점은, Vref 값이 입력 신호의 변화를 쫓아간다는 것이다. 즉, Vref가 Vmid 또는 Vaoc의 값에 Vth가 더해진 값으로 결정되는데, Vmid 또는 Vaoc값은 입력 신호인 Vla의 변화를 반영한 값이기 때문에 Vref 역시 입력 신호인 Vla의 변화를 반영한 값이 된다.

제한 증폭기의 출력은 제한 증폭기 구성 회로의 공정 변화에 따라 IC별로 그 출력이 변화할 가능성이 아주 높다. 그런데 이렇게 변화하는 출력을 종래 기술처럼 임의의 특정한 판별값으로 그 크고 작음을 판별하게 되면 그 오차가 매우 커지게 된다. 따라서 본 발명의 실시 예에서처럼 Holding 회로와 입력 신호의 변화를 반영한 판별 값을 사용할 경우 그 오차가 현저하게 줄어들게 되는 효과가 있다.

여기서, 상기 탑 홀드 회로(320, 360), 버텀 홀드 회로(330)의 구체 회로도는 David F. stout Milton Kaufman에 의해 쓰여진 'Handbook of operational Amplifier circuit Design'(Mcgraw-Hill Book Company, Newyork, 1976)에 개시되어 있다.

도 5는 본 발명의 실시 예에 따른 광신호 유무 검출 회로에서 리퍼렌스 전압(Vref)을 얻기 위한 회로 구성도이다. 도 5의(a)와 도 5의(b)는 본 발명에서 제안하는 Vmid 또는 Vaoc에 Vth가 더해진 값인 Vref를 얻기 위한 전압원 가산 회로(340, 380)의 실시 예이다.

도 5의(a)를 참조하여 Vref를 얻기 위한 첫번째 회로 실시 예를 설명하기로 한다. Vmid 또는 Vaoc에 전압원 Vth를 가산하는 회로는 연산증폭기(510)와 두개의 저항(R1, R2)으로 구성된다.

연산 증폭기(510)는 +입력단에 Vmid 또는 Vaoc 값을 입력받고, 연산 증폭기(510)의 출력단에 제2저항(R2)이 직렬로 연결되며, 제2저항(R2)에 제1저항(R1)이 직렬로 연결되고, 제1저항(R1)은 접지단으로 연결된다. 또한 제2저항(R2)와 제1저 항(R1)사이의 전압값은 연산 증폭기(510)의 -입력단으로 입력되고, 연산 증폭기(510)의 출력단의 전압은 Vref 값이 된다. 상기의 회로에서 Vref 값은 하기의 수학식 1과 같다.

상기 수학식 1을 참조하면 리퍼렌스 전압을 얻기위한 첫번째 회로 실시예의 Vth 값은 Vmid*(R2/R1) 혹은 Vaoc*(R2/R1)이 된다.

도 5의(b)를 참조하여 Vref를 얻기 위한 다른 회로 실시 예를 설명하기로 한다. Vmid 또는 Vaoc 값에 전압원 Vth를 가산하는 회로의 두번째 실시 예는 연산증폭기(520)와 두개의 저항(R1, R2)으로 구성된다.

연산 증폭기(520)는 -입력단이 접지단으로 연결되고, 제1저항(R1)은 연산 증폭기(520)의 +입력단에 직렬로 연결되어서, Vmid 또는 Vaoc는 제1저항(R1)을 거쳐서 연산 증폭기(520)의 +입력단으로 입력된다. 제2저항(R2)은 연산 증폭기(520) 의 +입력단에서 출력단까지 병렬로 연결된다. 상기 연산 증폭기(520)의 출력단은 Vref 값이 된다. 상기의 회로에서 Vref 값은 하기의 수학식 2와 같다.

상기 수학식 2에 나타낸 바와 같이 리퍼렌스 전압을 얻기 위한 두번째 회로 실시 예의 Vth 값은 Vmid*(R2/R1) 혹은 Vaoc*(R2/R1)이 된다.

도 6은 본 발명의 다른 실시 예에 따른 광신호 유무 검출 회로를 포함한 광수신기의 일 예시 회로 구성도이다. 도 6에 도시한 본 발명의 SD 회로를 포함한 광수신기 회로는 상기 도 3의(b)에서 설명한 본 발명의 두 번째 실시 예의 구성을 사용하며, 상기 도 5의(a)에서 설명한 리퍼렌스 전압을 얻기 위해 Vth를 가산하는 첫번째 회로 실시 예의 구성을 사용한다.

도 6을 참조하면, 본 발명의 다른 실시 예에 따른 광신호 유무 검출 회로를 포함한 광수신기는 입력 신호를 원하는 전압으로 증폭하고 제한하는 제한 증폭기 회로(610)와, 외부 인터페이스와 상응하는 출력 신호를 발생하는 출력 버퍼(620)와, 입력 광신호의 세기를 측정하여 임의의 판별 기준보다 크고 작음을 판단하는 SD 회로(630)을 포함한다.

상기 제한 증폭기 회로(610)는 입력 신호를 원하는 전압으로 증폭하고 제한 하는 제한 증폭기(611)와 제한 증폭기의 입출력의 오프셋을 제거하는 AOC 회로를 포함한다.

본 발명의 다른 실시 예에 따른 상기 SD 회로(630)는 Vla 값을 입력받아 입력 신호의 High 레벨을 검출하는 탑 홀드 회로(631)와, Vaoc에 Vth를 가산하여 Vref를 얻기 위한 연산 증폭기(632)와, 제1저항(R1)과, 제2저항(R2)과, Vref 값과 상기 탑 홀드 회로의 출력 신호인 Vtop 값을 비교하는 비교기(633)를 포함한다.

본 발명에 따른 SD 회로는 도 6에 도시한 바와 같이, 기존의 제한 증폭기 회로(610)에 포함된 AOC 회로를 그대로 사용하여 SD 회로를 구현할 수 있다. 또한 Vref 값이 입력 신호의 변화를 반영하기 때문에 임의의 특정한 판별 값을 사용하는 종래 기술보다 오차를 줄일 수 있기 때문에 정확한 SD 판별을 수행할 수 있다.

또한 본 발명의 실시 예에 따른 광수신기용 광신호 유무 검출(SD) 회로는 광신호 손실 검출(LOS: Loss Of Signal) 회로에서도 동일한 구성으로 사용될 수 있다.

도 1은 종래의 광신호 유무 검출(SD: Signal Detection) 회로를 포함한 광수신기의 회로 구성도

도 2는 본 발명이 적용되는 광신호 유무 검출 회로를 포함한 광수신기의 기본적인 회로 구성도

도 3은 본 발명의 실시 예에 따른 광신호 유무 검출 회로의 회로 구성도

도 4는 본 발명의 실시 예에 따른 광신호 유무 검출 회로에서 발생 되는 신호 파형의 예시도

도 5는 본 발명의 실시 예에 따른 광신호 유무 검출 회로에서 리퍼렌스 전압(Vref)을 얻기 위한 회로 구성도

도 6은 본 발명의 실시 예에 따른 광신호 유무 검출 회로를 포함한 광수신기의 회로의 일 예시 회로 구성도

Claims

광통신 시스템에서 광수신기용 광신호 유무 검출(SD: Signal Detection) 회로에 있어서,

상기 SD 회로로 입력되는 입력 신호의 하이 레벨(High Level)을 검출하는 탑 홀드(Top Hold) 회로와,

제한 증폭기 출력 신호의 오프셋이 보상된 DC 값을 출력하는 AOC(Automatic Offset Cancellation) 회로와,

상기 AOC 회로의 출력단에 연결되어 상기 AOC 회로의 출력 신호를 입력받아 상기 AOC 회로의 출력 값에 추가 전압 값을 가산하여 리퍼렌스 전압을 출력하는 전압원 가산 회로와,

두 개의 입력단을 구비하며, 첫 번째 입력단은 상기 탑 홀드 회로의 출력단에 연결되고 두 번째 입력단은 상기 전압원 가산 회로의 출력단에 연결되어 상기 탑 홀드 회로의 출력 신호와 상기 리퍼렌스 전압을 비교하는 비교기(Comparator)를 포함함을 특징으로 하는 광통신 시스템에서 광수신기용 광신호 유무 검출 회로.
제 1항에 있어서, 상기 전압원 가산 회로는 연산 증폭기와 제1저항과 제2저항으로 구성되며,

상기 연산 증폭기는 두 개의 입력단을 구비하여, +입력단에 상기 AOC 회로의 출력 값을 입력받고, 상기 연산 증폭기의 출력단에 상기 제2저항이 직렬로 연결되며, 상기 제2저항에 상기 제1저항이 직렬로 연결되고, 상기 제1저항은 접지단으로 연결되고, 상기 제2저항과 상기 제1저항 사이의 전압 값은 상기 연산 증폭기의 -입력단으로 입력되고, 상기 연산 증폭기의 출력단의 전압 값은 리퍼렌스 전압 값이 되는 것을 특징으로 하는 광수신기용 광신호 유무 검출 회로.
제 2항에 있어서, 상기 추가 전압 값인 Vth 값은 하기의 수학식 3과 같음을 특징으로 하는 광수신기용 광신호 유무 검출 회로.

상기 Vaoc는 상기 AOC 회로의 출력 값이고, R2는 상기 제2저항의 저항값, R1은 상기 제1저항의 저항값임
제 1항에 있어서, 상기 전압원 가산 회로는 연산 증폭기와 제3저항과 제4저항으로 구성되며,

상기 연산 증폭기는 두 개의 입력단을 구비하여, -입력단이 접지단으로 연결되고, 상기 제3저항은 상기 연산 증폭기의 +입력단에 직렬로 연결되어 상기 AOC 회로의 출력값은 상기 제3저항을 거쳐서 상기 연산 증폭기의 +입력단으로 입력되고, 상기 제4저항은 상기 연산 증폭기의 +입력단에서 출력단까지 병렬로 연결되고, 상기 연산 증폭기의 출력단은 리퍼렌스 전압 값이 되는 것을 특징으로 하는 광수신기용 광신호 유무 검출 회로.
제 4항에 있어서, 상기 추가 전압 값인 Vth 값은 하기의 수학식 4과 같음을 특징으로 하는 광수신기용 광신호 유무 검출 회로.

상기 Vaoc는 상기 AOC 회로의 출력 값이고, R4는 상기 제4저항의 저항값, R3은 상기 제3저항의 저항값임
광통신 시스템에서 광수신기용 광신호 유무 검출(SD: Signal Detection) 회로에 있어서,

상기 SD 회로로 입력되는 입력 신호의 하이 레벨(High Level)을 검출하는 탑 홀드(Top Hold) 회로와,

상기 SD 회로로 입력되는 입력 신호의 로우 레벨(Low Level)을 검출하는 버텀 홀드(Bottom Hold) 회로와,

상기 하이 레벨 신호와 상기 로우 레벨 신호의 중간값을 출력하는 저항 분배기 회로와,

상기 저항 분배기 회로의 출력단에 연결되어 상기 저항 분배기 회로의 출력 신호를 입력받아 추가 전압 값을 가산하여 리퍼렌스 전압 값을 출력하는 전압원 가산 회로와,

두 개의 입력단을 구비하며, 첫 번째 입력단은 상기 탑 홀드 회로의 출력단에 연결되고 두 번째 입력단은 상기 전압원 가산 회로의 출력단에 연결되어 상기 탑 홀드 회로의 출력 신호와 상기 리퍼렌스 전압을 비교하는 비교기(Comparator)를 포함함을 특징으로 하는 광통신 시스템에서 광수신기용 광신호 유무 검출 회로.
제 6항에 있어서, 상기 저항 분배기 회로는

상기 탑 홀드 회로의 출력단과 상기 버텀 홀드 회로의 출력단 사이에 직렬로 동일한 저항값을 가진 두 개의 저항이 연결되며, 상기 두 개의 저항 사이의 전압값을 출력하는 것을 특징으로 하는 광통신 시스템에서 광수신기용 광신호 유무 검출 회로.
제 6항에 있어서, 상기 전압원 가산 회로는 연산 증폭기와 제1저항과 제2저항으로 구성되며,

상기 연산 증폭기는 두 개의 입력단을 구비하며, +입력단에 상기 저항 분배기 회로의 출력 값을 입력받고, 상기 연산 증폭기의 출력단에 상기 제2저항 직렬로 연결되며, 상기 제2저항에 상기 제1저항이 직렬로 연결되고, 상기 제1저항은 접지단으로 연결되고, 상기 제2저항과 상기 제1저항 사이의 전압 값은 연산 증폭기의 -입력단으로 입력되고, 상기 연산 증폭기의 출력단의 전압은 리퍼렌스 전압 값이 되는 것을 특징으로 하는 광수신기용 광신호 유무 검출 회로.
제 8항에 있어서, 상기 추가 전압 값인 Vth 값은 하기의 수학식 5과 같음을 특징으로 하는 광수신기용 광신호 유무 검출 회로.

상기 Vmid는 상기 저항 분배기 회로의 출력 값이고, R2는 상기 제2저항의 저항값, R1은 상기 제1저항의 저항값임
제 6항에 있어서, 상기 전압원 가산 회로는 연산 증폭기와 제3저항과 제4저항으로 구성되며,

상기 연산 증폭기는 두 개의 입력단을 구비하여, -입력단이 접지단으로 연결되고, 상기 제3저항은 상기 연산 증폭기의 +입력단에 직렬로 연결되어 상기 저항 분배기 회로의 출력값은 상기 제3저항을 거쳐서 상기 연산 증폭기의 +입력단으로 입력되고, 상기 제4저항은 상기 연산 증폭기의 +입력단에서 출력단까지 병렬로 연결되고, 상기 연산 증폭기의 출력단은 리퍼렌스 전압 값이 되는 것을 특징으로 하는 광수신기용 광신호 유무 검출 회로.
제 10항에 있어서, 상기 추가 전압 값인 Vth 값은 하기의 수학식 6과 같음을 특징으로 하는 광수신기용 광신호 유무 검출 회로.

상기 Vmid는 상기 저항 분배기 회로의 출력 값이고, R4는 상기 제4저항의 저항값, R3은 상기 제3저항의 저항값임