KR101322604B1 - Apparatus and method for outputing image - Google Patents

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KR101322604B1
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김혁수
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(주)나임기술
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Abstract

PURPOSE: An image output device and a method thereof are provided to output an image which is stored with an interlace mode and a progressive mode at the same time using one memory having a single port. CONSTITUTION: A memory (200) stores image data. An image processing unit reads the image data which is stored in the memory with an interlace mode and a progressive mode at the same time using one port. The image processing unit separates and outputs the read image data. The memory is a single port memory. [Reference numerals] (100) Switching control signal; (110) Clock generating unit; (121) First image sync generator; (122) Second image sync generator; (131) First control signal generator; (132) First address generator; (141) Second control signal generator; (142) Second address generator; (151) First switching processor; (152) Second switching processor; (160) Sync delaying unit; (171) Image distributor; (200) Memory; (AA) Output first image; (BB) Output second image

Description

영상 출력 장치 및 그 방법{Apparatus and method for outputing image}Image output device and its method {Apparatus and method for outputing image}

본 발명은 영상 출력 장치 및 그 방법에 관한 것으로서, 특히 싱글 포트를 가지는 하나의 메모리를 이용하여 메모리에 저장된 영상 데이터를 인터레이스 (Interace)방식과 프로그레시브 (Progressive)방식으로 동시에 출력할 수 있도록 한 영상 출력 장치 및 그 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image output apparatus and a method thereof, and in particular, an image output that enables simultaneous output of image data stored in a memory using an interlace method and a progressive method using a single memory having a single port. An apparatus and a method thereof are provided.

일반적으로, 영상 재생 장치에서 메모리에 저장된 영상을 출력하는 방식으로는 인터레이스 방식과 프로그레시브 방식이 있다. In general, there are two methods of outputting an image stored in a memory in an image reproducing apparatus.

인터레이스 방식은 비월 주사 방식이라고 칭하며, 하나의 영상을 출력할 때 하나의 영상 프레임에서 수평 라인의 반을 표시하여 사용자의 눈에 잔상이 남는 착시 현상을 이용하는 방식이다. 예를 들어 30프레임의 영상을 출력할 때 33ms의 절반인 16.6ms 동안 홀수 라인(1,3,5,7,9,..라인)의 영상을 출력하고, 나머지 16.6ms 동안 짝수 라인(2,4,6,8,10,...라인)의 영상을 출력하는 방식을 의미한다. The interlaced method is called an interlaced scanning method and uses an optical illusion in which an afterimage remains in the eyes of a user by displaying half of horizontal lines in one image frame when one image is output. For example, when outputting 30 frames of image, an image of odd lines (1, 3, 5, 7, 9, .. lines) is output for 16.6 ms, which is half of 33 ms, and even lines (2, 4, 6, 8, 10, ... lines) means to output the image.

다시말해, 인터레이스 주사방식은 메모리에 저장된 영상 데이터를 리드할 때 최상단의 화소열을 리드한 다음 다음 단의 화소열을 건너뛰고 그 다음 단의 화소열을 리드하여 출력하는 주사 방식이다. In other words, the interlaced scanning method is a scanning method that reads the pixel column of the uppermost stage, skips the pixel column of the next stage, and reads the pixel column of the next stage when reading image data stored in the memory.

한편, 프로그레시브 방식은 일반적인 PC의 모니터에 사용되는 방식으로 순차주사 방식이라 칭한다. 즉, 프로그레시브 주사 방식은 한 프레임의 영상을 주사할 때 최상단의 화소 측에서 최하단 측의 화소 우측까지 순차적으로 주사해 나가는 방식이다. 예를 들어, 30프레임의 영상을 출력할 때 순차 주식방식은 33ms 동안 홀수 짝수 라인에 관계없이 순차적으로 주사(1,2,3,4,5,6,...라인)하는 방식이다. On the other hand, the progressive method is a method used for a general PC monitor is called a sequential scanning method. That is, the progressive scan method scans sequentially from the top pixel side to the right side pixel at the time of scanning an image of one frame. For example, when outputting an image of 30 frames, the sequential stock method scans sequentially (1, 2, 3, 4, 5, 6, ... lines) regardless of odd even lines for 33 ms.

다시 말해, 프로그레시브 주사방식은 메모리에 저장된 영상데이터를 리드할 때 최상단의 화소열부터 차례대로 영상 데이터를 리드하여 출력하는 방식이다. In other words, the progressive scanning method is a method of reading and outputting image data in order from the top pixel column when reading image data stored in a memory.

이와 같은 주사방식을 이용하여 메모리에 저장된 영상을 리드하여 출력하는 집적회로로 FPGA(Field Programmable Gate Array)를 많이 사용한다. 기타, 영상을 출력하는 코어(Core)를 가지는 CPU가 존재하지만 CPU는 출력 포맷과 해상도가 미리 설정되어 있으며 그 가격이 상당히 비싼 문제점을 가지고 있다. By using such a scanning method, FPGAs (Field Programmable Gate Array) are frequently used as an integrated circuit for reading and outputting an image stored in a memory. In addition, there is a CPU having a core for outputting an image, but the CPU has a problem in that the output format and resolution are set in advance and the price is quite expensive.

또한, CPU를 이용하는 경우 하나의 출력단자만을 구비하고 있어 서로 다른 포맷 즉, 상기한 인터레이스 방식 및 프로그레시브 방식과 같이 서로 다른 포맷으로 출력하기 위해서는 별도로 포맷 변환장치를 구성하여야 하며 서로 다른 포맷의 영상을 저장하기 위한 메모리 역시 추가적으로 필요하게 된다. In addition, in case of using the CPU, only one output terminal is provided. Therefore, in order to output in different formats such as the interlace method and the progressive method, a format conversion device must be configured separately, and images of different formats can be stored. You will also need additional memory.

따라서, 상대적으로 사용되는 핀에 제약이 없어 영상의 입출력이 자유로운 FPGA에 메모리를 연결하여 영상을 출력하는 시스템이 많이 사용되게 된다. Therefore, there is no restriction on the pins used relatively, and a system which outputs an image by connecting a memory to an FPGA having free input / output of an image is used.

이러한 FPGA에 메모리를 연결한 영상 출력 시스템에 대해서는 도 1에 도시되어 있다. 여기서, 도 1은 종래 기술에 따른 영상 출력 장치에 대한 개략적인 블록 구성을 나타낸 도면이다. The image output system connecting the memory to the FPGA is shown in FIG. 1 is a diagram illustrating a schematic block configuration of an image output apparatus according to the prior art.

도 1을 참조하면, 종래 기술에 따른 영상 출력 장치는 두 개의 싱글 포트 메모리(10, 11)와 각 싱글 포트 메모리(10, 11)에 연결된 FPGA(20)로 구성된다. 여기서, 각 싱글 포트 메모리(10, 11)는 각각 인터레이스 방식의 영상 및 프로그레시브 영상이 저장된 메모리이다. Referring to FIG. 1, a conventional image output apparatus includes two single port memories 10 and 11 and an FPGA 20 connected to each single port memories 10 and 11. Here, each of the single port memories 10 and 11 is a memory in which an interlaced image and a progressive image are stored, respectively.

그리고, FPGA에는 각 싱글 포트 메모리(10, 11)로부터 인터레이스 방식의 영상과 프로그레시브 영상을 리드할 수 있도록 하는 각 메모리(10, 11)에 대한 어드레스 신호 및 영상 출력을 위한 제어신호(싱크신호 포함)를 각각 생성하여 생성된 신호에 따라 각 메모리(10, 11)에 저장된 영상을 서로 다른 포맷 즉, 인터레이스 방식의 영상과 프로그레시브 영상을 각각 리드하여 출력하도록 구성된 것이다. In addition, the FPGA includes a control signal (including a sink signal) for outputting an address signal and an image signal for each of the memories 10 and 11 to read the interlaced image and the progressive image from the single port memories 10 and 11. Are respectively configured to read and output images stored in each of the memories 10 and 11 in different formats, that is, interlaced images and progressive images, respectively.

여기서, 상기한 각 메모리(10, 11)에 저장된 영상을 인터레이스 주사 방식과 프로그레시브 주사방식의 영상을 리드하기 위해서는 도 2에 도시된 바와 같이 프로그레시브 수직싱크와 인터레이스 수직싱크를 이용하여 각각 서로 다른 방식으로 데이터를 리드하게 된다. 즉, 도 2 (a) 에 도시된 바와 같이 FPGA(20)는 프로그레시브 주사방식을 통해 메모리(11)에 저장된 영상을 리드하는 경우 수직 싱크를 이용하여 메모리(11)에 저장된 영상에서 1 프레임을 기준으로 순차적으로 각 라인(1,2,3,4,5,...라인)의 영상을 리드하여 출력한다. Here, in order to read the image stored in each of the memories 10 and 11 in the interlaced scanning method and the progressive scanning method, as shown in FIG. 2, the progressive vertical sync and the interlaced vertical sync are respectively used in different ways. The data will be read. That is, as shown in FIG. 2A, when the FPGA 20 reads the image stored in the memory 11 through the progressive scan method, the FPGA 20 refers to one frame from the image stored in the memory 11 using the vertical sync. Sequentially read and output the images of each line (1, 2, 3, 4, 5, ... lines).

그리고, 도 2 (b)에 도시된 바와 같이 FPGA(20)는 인터레이스 주사방식을 통해 메모리(10)에 저장된 영상을 리드하는 경우 수직 싱크를 이용하여 메모리(10)에 저장된 영상에서 1 프레임을 기준으로 홀수라인(1,3,5,7,...라인)의 영상을 먼저 리드하고, 그 다음으로 짝수 라인(2,4,6,8,...라인)의 영상을 리드하여 출력한다. As shown in FIG. 2B, when the FPGA 20 reads an image stored in the memory 10 through an interlace scan method, the FPGA 20 refers to one frame from the image stored in the memory 10 using vertical sync. First, the image of odd lines (1, 3, 5, 7, ...) is read first, and then the image of even lines (2, 4, 6, 8, ... line) is read out and output. .

이와 같이 2개의 싱글 포트 메모리(10, 11)을 사용하여 인터레이스 주사방식과 프로그레시브 주사방식의 영상을 리드하여 출력하는 방식을 이용하는 경우 싱글 포트 메모리(10, 11)가 장착될 PCB보드의 공간을 더 차지할 뿐 아니라 회로 설계 비용 역시 더 소요되는 문제점이 존재한다. As such, when using the method of reading and outputting the interlaced and progressive scan images using the two single port memories 10 and 11, the space of the PCB board on which the single port memories 10 and 11 are mounted is further increased. In addition to the high cost of circuit design, there is a problem.

따라서, 이러한 문제점을 해결하기 위하여 도면에는 도시하지 않았지만 2개 이상의 포트를 구비한 하나의 메모리를 이용할 수도 있다. 그러나, 2개 이상의 포트를 갖는 하나의 메모리를 이용하는 경우 싱글 포트 메모리(10, 11)보다 그 가격이 비싸며, 또한 회로 설계 비용이 더 소요되는 문제점을 가지게 된다. Therefore, in order to solve this problem, although not shown in the drawing, one memory having two or more ports may be used. However, when one memory having two or more ports is used, the cost is higher than that of the single port memories 10 and 11, and the circuit design cost is more expensive.

또한, FPGA 내부 메모리를 이용하는 방법도 있지만 FPGA 내부 메모리는 영상을 저장할 만큼 그 용량이 크지 않기 때문에 인테레이스 및 프로그레시브 주사 방식으로 영상을 저장 또는 출력할 수 없게 된다. In addition, there is a method using the FPGA internal memory, but since the FPGA internal memory is not large enough to store the image, the image cannot be stored or output by the interlaced and progressive scan method.

정리하면, 종래에는 상기한 바와 같이 인터레이스 및 프로그레시브 주사 방식은 출력되는 데이터의 순서가 상호 다르기 때문에 FPGA에서 영상을 각각 출력하기 위해서는 인터레이스 주사방식에 따른 영상과 프로그레시브 주사방식의 영상을 각각 저장할 수 있는 메모리가 필요하거나 두 개 이상의 포트를 가지는 메모리가 필요하여 상기한 바와 같은 문제점들이 야기될 수 있다. In summary, since the interlaced and progressive scan methods are different from each other in order of outputting data as described above, in order to output images from an FPGA, a memory capable of storing an interlaced scan image and a progressive scan image, respectively, may be stored. The above problems may be caused by the need for a memory having two or more ports.

이에, 하나의 메모리를 이용하여 인터레이스 영상과 프로그레시브 영상을 메모리로부터 동시에 리딩하여 출력할 수 있도록 하는 연구 개발이 필요한 실정이다.
Accordingly, there is a need for research and development to simultaneously read and output an interlaced image and a progressive image from a memory using a single memory.

따라서, 본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위한 것으로 본 발명의 목적은, 싱글 포트(Single Port)를 가지는 하나의 메모리를 이용하여 저장된 영상을 인터레이스(Interace)방식과 프로그레시브(Progressive)방식으로 동시에 출력할 수 있도록 한 영상 출력 장치 및 그 방법을 제공함에 있다.
Accordingly, an object of the present invention is to solve the problems according to the related art, and an object of the present invention is to provide an interlace method and progressive method for storing an image stored using a single memory having a single port. An image output apparatus and a method for simultaneously outputting the same are provided.

상기한 목적을 달성하기 위한 본 발명에 따른 영상 출력 장치의 일 측면에 따르면, 영상 데이터가 저장된 메모리; 상기 메모리에 저장된 영상 데이터를 인터레이스 방식과 프로그레시브 방식으로 하나의 포트를 이용하여 동시에 리딩하여 각각 분리 출력하는 영상 처리부를 포함할 수 있다. 여기서, 상기 메모리는 싱글 포트 메모리일 수 있다. According to an aspect of the image output apparatus according to the present invention for achieving the above object, a memory storing the image data; The image data stored in the memory may be simultaneously interleaved and progressively read by using one port at the same time may include an image processing unit for separate output. The memory may be a single port memory.

상기 영상 처리부는, 상기 인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 싱크신호 생성부; 상기 싱크신호 생성부에서 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 인터레이스 방식 및 프로그레시브 방식으로 상기 메모리에 저장된 영상 데이터를 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 메모리 제어신호 생성부; 상기 메모리 제어신호 생성부에서 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 메모리 제어부; 및 상기 메모리 제어부에 의해 리딩된 인터레이스 및 프로그레시브 방식의 영상 데이터를 제공되는 싱크 신호에 따라 각각 출력하는 영상 출력부를 포함할 수 있다. The image processor may include a sync signal generator configured to generate horizontal and vertical sync signals of the interlaced and progressive methods, respectively; Generate interlace and progressive control signals and address signals for reading image data stored in the memory in an interlaced and progressive manner according to the interlaced and progressive synched horizontal and vertical sync signals generated by the sync signal generator. A memory control signal generator; A memory controller configured to read image data stored in the memory in an interlaced and progressive manner according to the interlaced and progressive control signals and the address signals generated by the memory control signal generator; And an image output unit configured to output interlaced and progressive image data read by the memory controller according to a sync signal provided.

상기 영상 출력부에서의 싱크신호는 메모리로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크신호일 수 있다. 제3항에 있어서, The sync signal at the image output unit may be a sync signal delayed by a time for reading image data from the memory in an interlaced and progressive manner. The method of claim 3,

상기 싱크신호 생성부는, 인터레이스 방식의 수평 및 수직 싱크 신호를 생성하여 상기 메모리 제어신호 생성부로 제공하는 제1 싱크신호 생성부; 및 프로그레시브 방식의 수평 및 수직 싱크신호를 생성하여 상기 메모리 제어신호 생성부로 제공하는 제2 싱크신호 생성부를 포함할 수 있다. The sync signal generator may include: a first sync signal generator configured to generate horizontal and vertical sync signals of an interlace method and to provide the memory control signal generator; And a second sync signal generator configured to generate progressive horizontal and vertical sync signals and provide them to the memory control signal generator.

상기 메모리 제어신호 생성부는, 상기 제1 싱크신호 생성부에서 제공되는 인터레이스 방식의 수평 및 수직 싱크신호를 이용하여 인터레이스 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호 및 메모리 어드레스 신호를 생성하여 메모리 제어부로 제공하는 제1 메모리 제어신호 생성부; 및 상기 제2 싱크신호 생성부에서 제공되는 프로그레시브 방식의 수평 및 수직 싱크신호를 이용하여 프로그레시브 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호 및 메모리 어드레스 신호를 생성하여 메모리 제어부로 제공하는 제2 메모리 제어신호 생성부를 포함할 수 있다. The memory control signal generator generates a control signal and a memory address signal for reading image data stored in the memory in an interlaced manner by using the horizontal and vertical sync signals of the interlaced method provided by the first sync signal generator. A first memory control signal generator provided to the controller; And a second control unit configured to generate a control signal and a memory address signal for reading image data stored in the memory in a progressive manner using the progressive horizontal and vertical sync signals provided by the second sync signal generator, and provide the generated control signal to a memory controller. It may include a memory control signal generator.

상기 제1 메모리 제어신호 생성부는, 상기 제1 싱크신호 생성부에서 제공되는 인터레이스 방식의 수평 및 수직 싱크신호를 이용하여 인터레이스 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호를 생성하는 제어신호 생성부; 및 상기 제1 싱크신호 생성부에서 제공되는 인터레이스 방식의 수평 및 수직 싱크신호를 이용하여 인터레이스 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호 메모리 어드레스 신호를 생성하는 어드레스 신호 생성부를 포함할 수 있다. The first memory control signal generator generates a control signal for generating a control signal for reading image data stored in the memory in an interlaced manner using horizontal and vertical sync signals of the interlaced method provided by the first sync signal generator. part; And an address signal generator configured to generate a control signal memory address signal for reading image data stored in the memory in an interlaced manner by using the interlaced horizontal and vertical sync signals provided by the first sync signal generator. .

상기 제2 메모리 제어신호 생성부는, 상기 제2 싱크신호 생성부에서 제공되는 프로그레시브 방식의 수평 및 수직 싱크신호를 이용하여 프로그레시브 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호를 생성하는 제어신호 생성부; 및 상기 제2 싱크신호 생성부에서 제공되는 프로그레시브 방식의 수평 및 수직 싱크신호를 이용하여 프로그레시브 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 메모리 어드레스 신호를 생성하는 어드레스 신호 생성부를 포함할 수 있다. The second memory control signal generator generates a control signal for generating a control signal for reading image data stored in the memory in a progressive manner using progressive horizontal and vertical sync signals provided by the second sync signal generator. part; And an address signal generator configured to generate a memory address signal for reading image data stored in the memory in a progressive manner using progressive horizontal and vertical sync signals provided by the second sync signal generator.

상기 영상 출력부에서 인터레이스 및 프로그레시브 방식의 영상 데이터를 각각 분리하여 출력하기 위해 구동클럭을 발생하여 제공하는 클럭 발생부를 더 포함할 수 있다. The image output unit may further include a clock generator configured to generate and provide a driving clock for separately outputting interlaced and progressive image data.

그리고, 본 발명에 따른 영상 출력 장치의 다른 측면에 따르면, 영상 데이터가 저장된 싱글 포트 메모리; 인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 싱크신호 생성부; 상기 싱크신호 생성부에서 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 인터레이스 방식 및 프로그레시브 방식으로 상기 싱글 포트 메모리에 저장된 영상 데이터를 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 메모리 제어신호 생성부; 상기 메모리 제어신호 생성부에서 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 싱글 포트 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 메모리 제어부; 및 상기 메모리 제어부에 의해 리딩된 인터레이스 및 프로그레시브 방식의 영상 데이터를 제공되는 싱크 신호에 따라 각각 출력하는 영상 출력부를 포함할 수 있다. In addition, according to another aspect of the image output apparatus according to the present invention, a single port memory that stores the image data; A sync signal generator configured to generate horizontal and vertical sync signals of an interlace method and a progressive method, respectively; The interlace and progressive control signals and address signals for reading the image data stored in the single port memory according to the interlaced and progressive sync and horizontal sync signals generated by the sync signal generator are interlaced and progressive. A memory control signal generator for generating each; A memory controller configured to read image data stored in the single port memory in an interlaced and progressive manner according to the interlaced and progressive control signals and address signals generated by the memory control signal generator; And an image output unit configured to output interlaced and progressive image data read by the memory controller according to a sync signal provided.

상기 영상 출력부에서의 싱크신호는 메모리로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크신호일 수 있다.
The sync signal at the image output unit may be a sync signal delayed by a time for reading image data from the memory in an interlaced and progressive manner.

한편, 본 발명에 따른 영상 출력 방법의 일 측면에 따르면, 메모리에 저장된 영상 데이터를 인터레이스 방식과 프로그레시브 방식으로 하나의 포트를 이용하여 동시에 리딩하는 단계; 상기 리딩된 인터레이스 방식과 프로그레시브 방식의 영상 데이터를 제공되는 싱크신호에 따라 각각 분리 출력하는 단계를 포함할 수 있다. 여기서, 상기 메모리는 싱글 포트를 가지는 메모리일 수 있다. On the other hand, according to one aspect of the image output method according to the present invention, the step of simultaneously reading the image data stored in the memory using a single port in the interlace method and progressive method; And separately outputting the read interlaced and progressive video data according to the provided sync signal. Here, the memory may be a memory having a single port.

상기 리딩하는 단계는, 상기 인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 단계; 상기 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 인터레이스 방식 및 프로그레시브 방식으로 상기 메모리에 저장된 영상 데이터를 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 단계; 상기 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 단계를 포함할 수 있다. The reading may include generating horizontal and vertical sync signals of the interlace method and the progressive method, respectively; Generating an interlaced and progressive control signal and an address signal for reading image data stored in the memory in an interlaced and progressive manner according to the generated interlaced and progressive horizontal and vertical sync signals; The method may further include reading image data stored in the memory in an interlaced and progressive manner according to the generated interlaced and progressive control signals and address signals.

상기 싱크신호는 인터레이스 및 프로그레시브 방식으로 영상 데이터를 메모리로부터 리드하는 시간 동안 만큼 지연된 싱크신호일 수 있다. The sync signal may be a sync signal delayed by a time for reading image data from a memory in an interlaced and progressive manner.

상기 출력하는 단계에서 인터레이스 및 프로그레시브 방식의 영상 데이터를 각각 분리하여 출력하기 위해 구동클럭을 발생하는 단계를 더 포함할 수 있다. In the outputting step, the method may further include generating a driving clock to separately output the interlaced and progressive image data.

그리고, 본 발명에 따른 인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 단계; 상기 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 인터레이스 방식 및 프로그레시브 방식으로 상기 싱글 포트 메모리에 저장된 영상 데이터를 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 단계; 상기 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 싱글 포트 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 단계; 및 상기 리딩된 인터레이스 및 프로그레시브 방식의 영상 데이터를 제공되는 싱크 신호에 따라 각각 분리 출력하는 단계를 포함할 수 있다. Generating horizontal and vertical sync signals in an interlaced and progressive manner according to the present invention, respectively; Generating interlaced and progressive control signals and address signals for reading image data stored in the single port memory in an interlaced and progressive manner according to the generated interlaced and progressive horizontal and vertical sync signals; Reading image data stored in the single port memory in an interlaced and progressive manner according to the generated interlaced and progressive control signals and address signals; And separately outputting the read interlaced and progressive image data according to the provided sync signal.

상기 출력하는 단계에서의 싱크신호는 싱글 포트 메모리로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크신호일 수 있다.
The sync signal in the outputting step may be a sync signal delayed by a time period for reading image data from a single port memory in an interlaced and progressive manner.

본 발명에 따른 영상 출력 장치 및 그 방법은 싱글 포트(Single Port)를 가지는 하나의 메모리를 이용하여 저장된 영상을 인터레이스(Interace)방식과 프로그레시브(Progressive)방식으로 동시에 출력할 수 있도록 함으로서, PCB 보드 공간을 줄일 수 있으며, 회로 설계비용을 줄일 수 있는 효과를 가질 수 있다.
According to the present invention, an image output device and a method thereof allow simultaneous output of stored images using an interlace method and a progressive method by using a single memory having a single port. It is possible to reduce the cost and reduce the circuit design cost.

도 1은 종래 기술에 따른 영상 출력 장치에 대한 블록 구성을 개략적으로 나타낸 도면.
도 2는 일반적인 영상 출력을 위해 메모리로부터 프로그래시브 및 인터레이스 주사방식으로 데이터를 리드하기 위한 수직싱크 및 데이터의 리드 순서를 나타낸 도면.
도 3은 본 발명에 따른 영상 출력 장치에 대한 블록 구성을 나타낸 도면.
도 4는 본 발명에 따른 영상 출력 방법에 대한 동작 플로우챠트를 나타낸 도면.1 is a view schematically showing a block configuration for an image output apparatus according to the prior art.
2 is a diagram illustrating a vertical sink and data read order for reading data from a memory in a progressive and interlaced scanning manner for a general image output.
3 is a block diagram of an image output apparatus according to the present invention;
4 is a flowchart illustrating an operation of an image output method according to the present invention;

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.The terms and words used in the present specification and claims should not be construed as limited to ordinary or dictionary terms and should be construed in a sense and concept consistent with the technical idea of the present invention. Therefore, the embodiments described in the present specification and the configurations shown in the drawings are only the most preferred embodiments of the present invention, and not all of the technical ideas of the present invention are included. Therefore, It is to be understood that equivalents and modifications are possible.

이하, 본 발명에 따른 영상 출력 장치 및 그 방법에 대하여 첨부한 도면을 참조하여 상세하게 설명하기로 한다. Hereinafter, an image output apparatus and a method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 영상 출력 장치에 대한 블록 구성을 나타낸 도면이다. 3 is a block diagram illustrating an image output apparatus according to the present invention.

도 3을 참조하면, 본 발명에 따른 영상 출력 장치는, FPGA(100) 및 메모리(200)를 포함할 수 있다. 여기서, 메모리(200)는 싱글 포트 메모리일 수 있다. Referring to FIG. 3, an image output apparatus according to the present invention may include an FPGA 100 and a memory 200. Here, the memory 200 may be a single port memory.

상기 메모리(200)는 재생될 영상이 저장되고, 싱글 포트를 통해 상기 FPGA(100)에서 제공되는 제어신호 및 어드레스 신호에 따라 저장된 영상을 인터레이스 및 프로그레시브 방식에 따라 해당 영상을 FPGA(100)로 출력하게 된다. The memory 200 stores an image to be reproduced and outputs the image to the FPGA 100 according to an interlaced and progressive method according to a control signal and an address signal provided from the FPGA 100 through a single port. Done.

상기 FPGA(100)는 메모리(200)에 저장된 영상을 인터레이스 방식과 프로그레시브 방식으로 동시에 리드할 수 있는 제어신호 및 어드레스 신호를 각각 생성하여 생성된 제어신호 및 영상신호를 이용하여 메모리(200)에 저장된 영상을 인터레이스 및 프로그레시브 방식으로 각각 리드하고, 리드된 인터레이스 영상 및 프로그레시브 영상을 외부 디스플레이장치로 각각 출력한다. The FPGA 100 generates a control signal and an address signal which can simultaneously read an image stored in the memory 200 in an interlace method and a progressive method, respectively, and store the same in the memory 200 using the control signal and the image signal generated. The image is read in an interlaced and progressive manner, respectively, and the read interlaced image and the progressive image are respectively output to an external display device.

상기 FPGA(100)는 도 3에 도시된 바와 같이, 클럭 생성부(110), 싱크신호 생성부(120), 제1 메모리 제어신호 생성부(130), 제2 메모리 제어신호 생성부(140), 메모리 제어부(150), 싱크 지연부(160) 및 영상 출력부(170)를 포함할 수 있다. As shown in FIG. 3, the FPGA 100 includes a clock generator 110, a sync signal generator 120, a first memory control signal generator 130, and a second memory control signal generator 140. The memory controller 150 may include a sync delay unit 160 and an image output unit 170.

상기 싱크신호 생성부(120)는 제1 영상 싱크 생성기(121)와 제2 영상 싱크 생성기(122)를 포함할 수 있다. 여기서, 제1 영상 싱크는 인터레이스 방식의 수직 및 수평 싱크신호이고, 제2 영상 싱크는 프로그레시브 방식의 수직 및 수평 싱크신호일 수 있다.The sync signal generator 120 may include a first image sink generator 121 and a second image sink generator 122. Here, the first image sink may be an interlaced vertical and horizontal sync signal, and the second image sink may be a progressive vertical and horizontal sync signal.

상기 제1 메모리 제어신호 생성부(130)는 제1 제어신호 생성기(131)와 제1 어드레스 생성기(132)를 포함할 수 있다. 여기서, 제1 제어신호 생성기(131)에서 생성되는 제어신호와 제1 어드레스 생성기(132)에서 생성되는 어드레스 신호는 인터레이스 방식으로 메모리(200)에 저장된 영상 데이터를 리드하기 위한 제어신호와 해당 영상이 저장된 어드레스 신호일 수 있다. The first memory control signal generator 130 may include a first control signal generator 131 and a first address generator 132. Here, the control signal generated by the first control signal generator 131 and the address signal generated by the first address generator 132 may be controlled by a control signal for reading image data stored in the memory 200 and the corresponding image in an interlaced manner. It may be a stored address signal.

상기 제2 메모리 제어신호 생성부(140)는 제2 제어신호 생성기(141)와 제2 어드레스 생성기(142)를 포함할 수 있다. 여기서, 제2 제어신호 생성기(141)에서 생성되는 제어신호와 제2 어드레스 생성기(142)에서 생성되는 어드레스 신호는 프로그레시브 방식으로 메모리(200)에 저장된 영상 데이터를 리드하기 위한 제어신호와 해당 영상이 저장된 어드레스 신호일 수 있다. The second memory control signal generator 140 may include a second control signal generator 141 and a second address generator 142. Here, the control signal generated by the second control signal generator 141 and the address signal generated by the second address generator 142 may be a control signal for reading image data stored in the memory 200 and the corresponding image in a progressive manner. It may be a stored address signal.

상기 메모리 제어부(150)는 제1 스위칭 처리부(151) 및 제2 스위칭 처리부(152)를 포함할 수 있으며, 제1 스위칭 처리부(151)는 상기 제1,2 메모리 제어신호 생성부(130, 140)에서 생성된 제어신호 및 어드레스 신호를 외부에서 제공되는 스위칭 제어신호에 따라 선택적으로 메모리(200)로 출력하여 제어신호 및 어드레스 신호에 따라 메모리(200)에 저장된 영상을 인터레이스 방식 및 프로그레시브 방식으로 각각 리드하는 것이다. 한편, 제2 스위칭 처리부(152)는 메모리(200)로부터 리드된 인터레이스 방식의 영상 및 프로그레시브 방식의 영상을 제공되는 클럭 및 지연된 싱크 신호에 따라 각각 분배하여 외부의 디스플레이장치로 각각 출력한다. The memory controller 150 may include a first switching processor 151 and a second switching processor 152, and the first switching processor 151 may include the first and second memory control signal generators 130 and 140. The control signal and the address signal generated by the control panel are selectively output to the memory 200 according to the externally provided switching control signal, and the images stored in the memory 200 according to the control signal and the address signal are interlaced and progressive. To lead. On the other hand, the second switching processor 152 distributes the interlaced image and the progressive image read out from the memory 200 in accordance with the clock and the delayed sync signal, respectively, and outputs them to an external display device.

이와 같이 구성된 본 발명에 따른 영상 출력장치에 대한 구체적인 동작에 대하여 도 3을 참조하여 상세하게 설명해 보기로 하자. A detailed operation of the image output apparatus according to the present invention configured as described above will be described in detail with reference to FIG. 3.

먼저, 싱크 신호 생성부(12)의 제1,2 영상 싱크 생성기(121, 122)에서는 각각 동시에 인터레이스 및 프로그레시브 방식의 싱크신호를 생성하여 각각 제1 메모리 제어신호 생성부(130)와 제1 메모리 제어신호 생성부(140)로 제공하게 된다. 즉, 제1 영상 싱크 생성기(121)는 인터레이스 방식의 수직 및 수평 싱크를 생성하여 제1 메모리 제어신호 생성부(130)로 제공하고, 제1 영상 싱크 생성기(122)는 프로그레시브 방식의 수직 및 수평 싱크신호를 생성하여 제2 메모리 제어신호 생성부(140)로 제공한다. First, the first and second image sink generators 121 and 122 of the sync signal generator 12 simultaneously generate the interlaced and progressive sync signals, respectively, so that the first memory control signal generator 130 and the first memory, respectively. The control signal generator 140 is provided. That is, the first image sink generator 121 generates the interlaced vertical and horizontal sinks and provides them to the first memory control signal generator 130, and the first image sink generator 122 is the progressive vertical and horizontal sinks. The sync signal is generated and provided to the second memory control signal generator 140.

제1 메모리 제어신호 생성부(130)는 싱크 신호 생성부(120)의 제1 영상 싱크 생성기(121)에서 제공되는 인터레이스 방식의 수직 및 수평 싱크신호에 따라 제1 제어신호 생성부(131)에서 메모리(200)에 저장된 영상을 인터레이스 방식으로 리드하기 위한 제어신호를 생성하고, 제1 어드레스 생성기(132)에서는 싱크 신호 생성부(120)의 제1 영상 싱크 생성기(121)에서 제공되는 인터레이스 방식의 수직 및 수평 싱크신호에 따라 메모리(200)에 저장된 영상중 인터레이스 방식에 따른 영상이 저장된 어드레스 신호를 생성한다. The first memory control signal generator 130 may be configured by the first control signal generator 131 according to the interlaced vertical and horizontal sync signals provided by the first image sink generator 121 of the sync signal generator 120. Generates a control signal for reading an image stored in the memory 200 in an interlaced manner, and in the first address generator 132, an interlaced scheme provided by the first image sink generator 121 of the sync signal generator 120. According to the vertical and horizontal sync signals, an address signal in which an image according to an interlace method is stored among the images stored in the memory 200 is generated.

이렇게 생성된 인터레이스 방식의 영상 데이터 리드를 위한 제어신호 및 어드레스 신호는 메모리 제어부(150)의 제1 스위칭 제어부(151)로 제공한다. The control signal and the address signal for reading the interlaced image data generated as described above are provided to the first switching controller 151 of the memory controller 150.

한편, 제2 메모리 제어신호 생성부(140)는 싱크 신호 생성부(120)의 제2 영상 싱크 생성기(122)에서 제공되는 프로그레시브 방식의 수직 및 수평 싱크신호에 따라 제2 제어신호 생성부(132)에서 메모리(200)에 저장된 영상을 프로그레시브 방식으로 리드하기 위한 제어신호를 생성하고, 제2 어드레스 생성기(142)에서는 싱크 신호 생성부(120)의 제2 영상 싱크 생성기(122)에서 제공되는 프로그레시브 방식의 수직 및 수평 싱크신호에 따라 메모리(200)에 저장된 영상중 프로그레시브 방식에 따른 영상이 저장된 어드레스 신호를 생성한다.  Meanwhile, the second memory control signal generator 140 may generate the second control signal generator 132 according to the progressive vertical and horizontal sync signals provided by the second image sink generator 122 of the sync signal generator 120. ) Generates a control signal for reading an image stored in the memory 200 in a progressive manner, and in the second address generator 142, the progressive signal provided by the second image sink generator 122 of the sync signal generator 120 is generated. According to the vertical and horizontal sync signals of the scheme, an address signal in which an image according to the progressive scheme is stored among the images stored in the memory 200 is generated.

이렇게 생성된 프로그레시브 방식의 영상 데이터 리드를 위한 제어신호 및 어드레스 신호는 메모리 제어부(150)의 제1 스위칭 처리부(151)로 제공된다. The control signal and the address signal for the progressive image data read thus generated are provided to the first switching processor 151 of the memory controller 150.

상기 메모리 제어부(150)의 제1 스위칭 처리부(151)는 제1, 메모리 제어신호 생성부(30, 140)에서 각각 제공되는 인터레이스 및 프로그레시브 방식의 영상 데이터 리드를 위한 제어신호 및 어드레스 신호를 외부에서 제공되는 스위칭 제어신호에 따라 선택적으로 스위칭하여 메모리(200)로 제공한다. The first switching processor 151 of the memory controller 150 externally outputs a control signal and an address signal for reading interlaced and progressive image data provided from the first and memory control signal generators 30 and 140, respectively. It selectively switches according to the switching control signal provided to the memory 200.

이렇게 제공되는 인터레이스 및 프로그레시브 방식의 제어신호 및 어드레스신호에 따라 메모리(200)로부터 인터레이스 방식 및 프로그레시브 방식의 영상 데이터가 순차적으로 리딩되어 메모리 제어부(150)의 제2 스위칭 처리부(152)로 출력하게 된다. The interlaced and progressive image data is sequentially read from the memory 200 and output to the second switching processor 152 of the memory controller 150 according to the provided interlaced and progressive control signals and address signals. .

메모리 제어부(150)의 제2 스위칭 처리부(152)는 메모리(200)로부터 리딩된 인터레이스 방식의 영상 데이터와 프로그레시브 방식의 영상 데이터를 순차적으로 영상 출력부(170)의 영상 분배기(171)로 출력한다. The second switching processor 152 of the memory controller 150 sequentially outputs interlaced image data and progressive image data read from the memory 200 to the image distributor 171 of the image output unit 170. .

영상 출력부(170)의 영상 분배기(171)는 싱크 지연부(160)에서 제공되는 지연된 싱크 신호에 따라 메모리 제어부(150)의 제2 스위칭 처리부(152)에서 순차적으로 출력되는 인터레이스 방식의 영상 데이터와 프로그레시브 영상 데이터를 각각 서로 다른 출력 단자를 통해 외부의 디스플레이 장치로 싱크신호와 함께 각각 분배 출력하게 된다. 여기서, 상기 싱크 지연부(160)에서 영상 분배기(171)로 제공되는 지연된 싱크신호는 메모리(200)로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크 신호로서, 지연된 싱크 신호에 맞추어 영상 분배기(171)는 인터레이스 방식의 영상 데이터와 프로그레시브 방식의 영상 데이터를 각각 서로 다른 출력 단자를 통해 분리 출력하게 된다. The image distributor 171 of the image output unit 170 may sequentially output the interlaced image data from the second switching processor 152 of the memory controller 150 according to the delayed sync signal provided from the sync delay unit 160. And the progressive image data are respectively distributed and output together with the sync signal to an external display device through different output terminals. In this case, the delayed sync signal provided from the sync delay unit 160 to the image distributor 171 is a sync signal delayed by the time for reading the image data from the memory 200 in an interlaced and progressive manner, in accordance with the delayed sync signal. The image distributor 171 separates and outputs interlaced image data and progressive image data through different output terminals.

따라서, 싱글 포트를 구비한 하나의 메모리(200)로부터 인터레이스 방식의 영상 데이터와 프로그레시브 방식의 영상 데이터를 동시에 출력할 수 있는 것이다. Therefore, interlace video data and progressive video data can be simultaneously output from one memory 200 having a single port.

상기한 바와 같은 본 발명에 따른 영상 출력장치의 동작에 상응하는 본 발명에 따른 영상 출력 방법에 대하여 첨부한 도 4의 동작 플로우챠트를 참조하여 단계적으로 설명해 보기로 하자. A method of outputting an image according to the present invention corresponding to the operation of the image output apparatus according to the present invention as described above will be described step by step with reference to the operation flowchart of FIG. 4.

도 4는 본 발명에 따른 영상 출력 방법에 대한 동작 플로우챠트를 나타낸 도면이다. 4 is a flowchart illustrating an operation of an image output method according to the present invention.

도 4를 참조하면, 먼저, 인터레이스 및 프로그레시브 방식의 수직 및 수평 싱크신호를 각각 생성한다(S101).Referring to FIG. 4, first, vertical and horizontal sync signals of an interlace and a progressive method are respectively generated (S101).

이어, 상기 각각 생성된 인터레이스 방식의 수직 및 수평 싱크신호와 프로그레시브 방식의 수직 및 수평 싱크 신호에 따라 싱글 포트 메모리에 저장된 영상을 인터레이스 방식 및 프로그레시브 방식으로 리드하기 위한 제어신호 및 어드레스 신호를 각각 생성한다(S102). Subsequently, a control signal and an address signal for generating an image stored in the single port memory in the interlaced and progressive manners are generated according to the generated interlaced vertical and horizontal sync signals and the progressive vertical and horizontal sync signals, respectively. (S102).

이와 같이 인터레이스 방식 및 프로그레시브 방식으로 각각 싱글 포트 메모리에 저장된 영상 데이터를 인터레이스 및 프로그레스 방식으로 리드하기 위한 각각의 방식에 따른 제어신호와 어드레스 신호를 선택적으로 싱글 포트 메모리로 제공하게 된다(S103). As described above, the control signal and the address signal according to the respective methods for reading the image data stored in the single port memory in the interlace method and the progressive method in the interlace and progress methods are selectively provided to the single port memory (S103).

이렇게 제공되는 인터레이스 및 프로그레시브 방식의 제어신호 및 어드레스신호에 따라 싱글 포트 메모리로부터 인터레이스 방식 및 프로그레시브 방식의 영상 데이터가 순차적으로 리딩되어 출력된다(S104). The interlace and progressive video data is sequentially read and output from the single port memory according to the provided interlace and progressive control signals and address signals (S104).

상기 리딩되어 출력되는 인터레이스 방식의 영상 데이터와 프로그레시브 방식의 영상 데이터를 순차적으로 영상 출력부로 출력한 후, 제공되는 지연된 싱크 신호 및 클럭 발생기에서 발생한 클럭 신호에 따라 인터레이스 방식의 영상 데이터와 프로그레시브 영상 데이터를 각각 서로 다른 출력으로 분리하여 외부의 디스플레이 장치로 싱크신호와 함께 각각 분배 출력하게 된다(S105). 여기서, 상기 지연된 싱크 신호는 싱글 포트 메모리로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크 신호로서, 지연된 싱크 신호에 맞추어 인터레이스 방식의 영상 데이터와 프로그레시브 방식의 영상 데이터를 각각 서로 다른 출력 단자를 통해 출력하게 되는 것이다. The interlaced video data and the progressive video data are sequentially output to the video output unit, and the interlaced video data and the progressive video data are output according to the delayed sync signal and the clock signal generated by the clock generator. Each of them is divided into different outputs and distributed to the external display device together with the sync signal (S105). Here, the delayed sync signal is a delayed signal that is delayed for a period of time when the video data is read from the single port memory in an interlaced and progressive manner. Output through the terminal.

따라서, 싱글 포트를 구비한 하나의 메모리로부터 인터레이스 방식의 영상 데이터와 프로그레시브 방식의 영상 데이터를 동시에 출력할 수 있는 것이다.
Therefore, the interlace video data and the progressive video data can be simultaneously output from one memory having a single port.

위에서 본 발명의 실시예들이 설명되었으며, 당해 기술 분야에 속한 통상의 지식을 가진 자는 이러한 실시예들은 발명을 한정하기 위한 것이 아니라 단지 예시적인 것임을 인식할 수 있고, 본 발명의 범위 또는 사상을 벗어나지 않고 변형, 수정 등이 가능함을 인식할 것이다.
Having described the embodiments of the present invention above, those of ordinary skill in the art will recognize that these embodiments are illustrative rather than limiting, and that various changes and modifications may be made without departing from the scope or spirit of the invention Variations, and modifications may be made without departing from the scope of the present invention.

100 : FPGA 110 : 클럭 생성부
120 : 싱크신호 생성부 121, 121 : 제1,2 영상 싱크 생성기
130 , 140: 제1,2 메모리 제어신호 생성부
131, 141 : 제1,2 제어신호 생성기 132, 142 : 제1,2 어드레스 생성기
150 : 메모리 제어부 151, 152 : 제1,2 스위칭 처리부
160 : 싱크 지연부 170 : 영상 출력부
171 : 영상 분배기 200 : 메모리100: FPGA 110: clock generator
120: sync signal generator 121, 121: first and second image sync generator
130 and 140: first and second memory control signal generator
131 and 141: first and second control signal generators 132 and 142: first and second address generators
150: memory controller 151, 152: first and second switching processor
160: sync delay unit 170: video output unit
171: video divider 200: memory

Claims (18)

영상 출력 장치에 있어서,
영상 데이터가 저장된 메모리;
상기 메모리에 저장된 영상 데이터를 인터레이스 방식과 프로그레시브 방식으로 하나의 포트를 이용하여 동시에 리딩하여 각각 분리 출력하는 영상 처리부를 포함하는 영상 출력 장치.A video output apparatus comprising:
A memory in which image data is stored;
And an image processor configured to simultaneously read and output the image data stored in the memory using one port in an interlaced and progressive manner. 제1항에 있어서,
상기 메모리는 싱글 포트 메모리인 영상 출력 장치.The method of claim 1,
And the memory is a single port memory. 제1항에 있어서,
상기 영상 처리부는,
상기 인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 싱크신호 생성부;
상기 싱크신호 생성부에서 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 인터레이스 방식 및 프로그레시브 방식으로 상기 메모리에 저장된 영상 데이터를 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 메모리 제어신호 생성부;
상기 메모리 제어신호 생성부에서 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 메모리 제어부; 및
상기 메모리 제어부에 의해 리딩된 인터레이스 및 프로그레시브 방식의 영상 데이터를 제공되는 싱크 신호에 따라 각각 출력하는 영상 출력부를 포함하는 영상 출력장치.The method of claim 1,
Wherein the image processing unit comprises:
A sync signal generator configured to generate horizontal and vertical sync signals of the interlaced and progressive methods, respectively;
Generate interlace and progressive control signals and address signals for reading image data stored in the memory in an interlaced and progressive manner according to the interlaced and progressive synched horizontal and vertical sync signals generated by the sync signal generator. A memory control signal generator;
A memory controller configured to read image data stored in the memory in an interlaced and progressive manner according to the interlaced and progressive control signals and the address signals generated by the memory control signal generator; And
And an image output unit configured to output the interlaced and progressive image data read by the memory controller in accordance with a sync signal. 제3항에 있어서,
상기 영상 출력부에서의 싱크신호는 메모리로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크신호인 영상 출력장치.The method of claim 3,
And the sync signal at the video output unit is a sync signal delayed by a time for reading video data from a memory in an interlaced and progressive manner. 제3항에 있어서,
상기 싱크신호 생성부는,
인터레이스 방식의 수평 및 수직 싱크 신호를 생성하여 상기 메모리 제어신호 생성부로 제공하는 제1 싱크신호 생성부; 및
프로그레시브 방식의 수평 및 수직 싱크신호를 생성하여 상기 메모리 제어신호 생성부로 제공하는 제2 싱크신호 생성부를 포함하는 영상 출력 장치.The method of claim 3,
The sync signal generator,
A first sync signal generator configured to generate horizontal and vertical sync signals of an interlace method and provide the horizontal sync signals to the memory control signal generator; And
And a second sync signal generator configured to generate progressive horizontal and vertical sync signals to the memory control signal generator. 제5항에 있어서,
상기 메모리 제어신호 생성부는,
상기 제1 싱크신호 생성부에서 제공되는 인터레이스 방식의 수평 및 수직 싱크신호를 이용하여 인터레이스 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호 및 메모리 어드레스 신호를 생성하여 메모리 제어부로 제공하는 제1 메모리 제어신호 생성부; 및
상기 제2 싱크신호 생성부에서 제공되는 프로그레시브 방식의 수평 및 수직 싱크신호를 이용하여 프로그레시브 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호 및 메모리 어드레스 신호를 생성하여 메모리 제어부로 제공하는 제2 메모리 제어신호 생성부를 포함하는 영상 출력 장치.The method of claim 5,
The memory control signal generator,
A first memory for generating a control signal and a memory address signal for reading image data stored in the memory in an interlaced manner and providing the memory control signal to the memory controller by using the interlaced horizontal and vertical sync signals provided by the first sync signal generator; A control signal generator; And
A second memory configured to generate a control signal and a memory address signal for reading image data stored in the memory in a progressive manner using the progressive horizontal and vertical sync signals provided by the second sync signal generator and to provide the memory controller to a memory controller; An image output apparatus including a control signal generator. 제6항에 있어서,
상기 제1 메모리 제어신호 생성부는,
상기 제1 싱크신호 생성부에서 제공되는 인터레이스 방식의 수평 및 수직 싱크신호를 이용하여 인터레이스 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호를 생성하는 제어신호 생성부; 및
상기 제1 싱크신호 생성부에서 제공되는 인터레이스 방식의 수평 및 수직 싱크신호를 이용하여 인터레이스 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호 메모리 어드레스 신호를 생성하는 어드레스 신호 생성부를 포함하는 영상 출력 장치.The method according to claim 6,
The first memory control signal generator,
A control signal generator configured to generate a control signal for reading image data stored in a memory in an interlaced manner by using the interlaced horizontal and vertical sync signals provided by the first sync signal generator; And
An image output device including an address signal generator configured to generate a control signal memory address signal for reading image data stored in the memory in an interlaced manner by using the interlaced horizontal and vertical sync signals provided by the first sync signal generator; . 제6항에 있어서,
상기 제2 메모리 제어신호 생성부는,
상기 제2 싱크신호 생성부에서 제공되는 프로그레시브 방식의 수평 및 수직 싱크신호를 이용하여 프로그레시브 방식으로 모리에 저장된 영상 데이터를 리드하기 위한 제어신호를 생성하는 제어신호 생성부; 및
상기 제2 싱크신호 생성부에서 제공되는 프로그레시브 방식의 수평 및 수직 싱크신호를 이용하여 프로그레시브 방식으로 메모리에 저장된 영상 데이터를 리드하기 위한 제어신호 메모리 어드레스 신호를 생성하는 어드레스 신호 생성부를 포함하는 영상 출력 장치.The method according to claim 6,
The second memory control signal generator,
A control signal generator configured to generate a control signal for reading image data stored in the memory in a progressive manner using progressive horizontal and vertical sync signals provided by the second sync signal generator; And
An image output device including an address signal generator configured to generate a control signal memory address signal for reading image data stored in the memory in a progressive manner using progressive horizontal and vertical sync signals provided by the second sync signal generator; . 제3항에 있어서,
상기 영상 출력부에서 인터레이스 및 프로그레시브 방식의 영상 데이터를 각각 분리하여 출력하기 위해 구동클럭을 발생하여 제공하는 클럭 발생부를 더 포함하는 영상 출력 장치.The method of claim 3,
And a clock generator configured to generate and provide a driving clock to separately output interlace and progressive image data from the image output unit. 영상 출력 장치에 있어서,
영상 데이터가 저장된 싱글 포트 메모리;
인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 싱크신호 생성부;
상기 싱크신호 생성부에서 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 인터레이스 방식 및 프로그레시브 방식으로 상기 싱글 포트 메모리에 저장된 영상 데이터를 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 메모리 제어신호 생성부;
상기 메모리 제어신호 생성부에서 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 싱글 포트 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 메모리 제어부; 및
상기 메모리 제어부에 의해 리딩된 인터레이스 및 프로그레시브 방식의 영상 데이터를 제공되는 싱크 신호에 따라 각각 출력하는 영상 출력부를 포함하는 영상 출력 장치.A video output apparatus comprising:
A single port memory storing image data;
A sync signal generator configured to generate horizontal and vertical sync signals of an interlace method and a progressive method, respectively;
The interlace and progressive control signals and address signals for reading the image data stored in the single port memory according to the interlaced and progressive sync and horizontal sync signals generated by the sync signal generator are interlaced and progressive. A memory control signal generator for generating each;
A memory controller configured to read image data stored in the single port memory in an interlaced and progressive manner according to the interlaced and progressive control signals and address signals generated by the memory control signal generator; And
And an image output unit configured to output the interlaced and progressive image data read by the memory controller in accordance with a sync signal. 제10항에 있어서,
상기 영상 출력부에서의 싱크신호는 메모리로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크신호인 영상 출력장치.The method of claim 10,
And the sync signal at the video output unit is a sync signal delayed by a time for reading video data from a memory in an interlaced and progressive manner. 메모리에 저장된 영상 데이터를 출력하는 방법에 있어서,
상기 메모리에 저장된 영상 데이터를 인터레이스 방식과 프로그레시브 방식으로 하나의 포트를 이용하여 동시에 리딩하는 단계;
상기 리딩된 인터레이스 방식과 프로그레시브 방식의 영상 데이터를 제공되는 싱크신호에 따라 각각 분리 출력하는 단계를 포함하는 영상 출력 방법.In the method for outputting the image data stored in the memory,
Simultaneously reading image data stored in the memory using one port in an interlaced and progressive manner;
And separately outputting the read interlaced and progressive video data according to the provided sync signal. 제12항에 있어서,
상기 메모리는 싱글 포트를 가지는 메모리인 영상 출력 방법.The method of claim 12,
And the memory is a memory having a single port. 제12항에 있어서,
상기 리딩하는 단계는,
상기 인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 단계;
상기 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 상기 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 단계;
상기 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 단계를 포함하는 영상 출력 방법.The method of claim 12,
The reading step,
Generating horizontal and vertical sync signals of the interlaced and progressive methods, respectively;
Generating an interlaced and progressive control signal and an address signal for reading image data stored in the memory in an interlaced and progressive manner, respectively, according to the generated interlaced and progressive horizontal and vertical sync signals;
And reading the image data stored in the memory in an interlaced and progressive manner according to the generated interlaced and progressive control signals and address signals. 제12항에 있어서,
상기 싱크신호는 인터레이스 및 프로그레시브 방식으로 영상 데이터를 메모리로부터 리드하는 시간 동안 만큼 지연된 싱크신호인 영상 출력 방법.The method of claim 12,
And the sync signal is a sync signal delayed by a time for reading image data from a memory in an interlace and progressive manner. 제12항에 있어서,
상기 출력하는 단계에서 인터레이스 및 프로그레시브 방식의 영상 데이터를 각각 분리하여 출력하기 위해 구동클럭을 발생하는 단계를 더 포함하는 영상 출력 방법.The method of claim 12,
And generating a driving clock to separately output the interlaced and progressive video data in the outputting step. 싱글 포트 메모리에 저장된 영상을 출력하는 방법에 있어서,
인터레이스 방식과 프로그레시브 방식의 수평 및 수직 싱크 신호를 각각 생성하는 단계;
상기 생성된 인터레이스 방식 및 프로그레시브 방식의 수평 및 수직 싱크 신호에 따라 상기 싱글 포트 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 리딩하기 위한 인터레이스와 프로그레시브 방식의 제어신호 및 어드레스 신호를 각각 생성하는 단계;
상기 생성된 인터레이스 및 프로그레시브 제어신호 및 어드레스 신호에 따라 상기 싱글 포트 메모리에 저장된 영상 데이터를 인터레이스 방식 및 프로그레시브 방식으로 각각 리딩하는 단계; 및
상기 리딩된 인터레이스 및 프로그레시브 방식의 영상 데이터를 제공되는 싱크 신호에 따라 각각 분리 출력하는 단계를 포함하는 영상 출력 방법.In the method for outputting the image stored in the single port memory,
Generating horizontal and vertical sync signals in an interlaced and progressive manner, respectively;
Generating interlace and progressive control signals and address signals for reading image data stored in the single port memory in an interlaced and progressive manner according to the generated interlaced and progressive sync signals;
Reading image data stored in the single port memory in an interlaced and progressive manner according to the generated interlaced and progressive control signals and address signals; And
And separately outputting the read interlaced and progressive image data according to the provided sync signal. 제17항에 있어서,
상기 출력하는 단계에서의 싱크신호는 싱글 포트 메모리로부터 인터레이스 및 프로그레시브 방식으로 영상 데이터를 리드하는 시간 동안 만큼 지연된 싱크신호인 영상 출력 방법.


18. The method of claim 17,
And the sync signal in the outputting step is a sync signal delayed by a time for reading video data from a single port memory in an interlaced and progressive manner.


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