KR101321942B1 - Time interleaved pre-amplifing part and folding-interpolation alalog to digital converter using it - Google Patents

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KR101321942B1
KR101321942B1 KR1020120039957A KR20120039957A KR101321942B1 KR 101321942 B1 KR101321942 B1 KR 101321942B1 KR 1020120039957 A KR1020120039957 A KR 1020120039957A KR 20120039957 A KR20120039957 A KR 20120039957A KR 101321942 B1 KR101321942 B1 KR 101321942B1
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sampling
amplifier
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analog
folding
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송민규
김영훈
김대윤
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동국대학교 산학협력단
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Abstract

PURPOSE: A time interleaved preprocessing amplifying device and a folding-interpolation analog-digital converting device using the same are provided to effectively resolve the problem of speed limit generated by multiple parallel preprocessing amplifying devices. CONSTITUTION: A time interleaved preprocessing amplifying device (210) comprises a sampling amplifying part, a preprocessing amplifying device, and a multiplexer (216). The sampling amplifying part comprises a first sampling amplifying device (211) and a second sampling amplifying device (212) and performs a sample and hold operation with a sampling frequency which is half of the sampling frequency of an analog-digital converting device. The first and second sampling amplifying devices perform a sample and hold operation having the 90 degree of a phase difference. The preprocessing amplifying part performs preprocessing amplification for a signal outputted from the sampling amplifying part. The multiplexer selects a resulting signal outputted from the preprocessing amplifying part. [Reference numerals] (212) Sampling (sample & hold) amplifying device; (214) Preprocessing amplifying device; (216) Multiplexer; (220) Folding amplifying device; (230) Interpolation; (240) Comparing device; (250) Encoder; (AA) Analogue input; (BB) Upper analogue output; (CC,DD) 1/2 sampling frequency; (EE) Lower analogue output; (FF) Sampling frequency; (GG) Digital output

Description

타임 인터리브드 전처리 증폭 장치 및 이를 이용한 폴딩-인터폴레이션 아날로그-디지털 변환기{TIME INTERLEAVED PRE-AMPLIFING PART AND FOLDING-INTERPOLATION ALALOG TO DIGITAL CONVERTER USING IT}TIME INTERLEAVED PRE-AMPLIFING PART AND FOLDING-INTERPOLATION ALALOG TO DIGITAL CONVERTER USING IT}

본 발명은 아날로그 신호의 효율적인 표본화 기술에 관한 것으로서, 보다 구체적으로는 폴딩-인터폴레이션 아날로그-디지털 변환기에 관한 것이다.
The present invention relates to an efficient sampling technique of analog signals, and more particularly to a folding-interpolation analog-to-digital converter.

최근 디지털 방송시장의 성장과 HDTV 및 디지털 셋톱 박스(D-STB), 블루레이 플레이어(Blu-ray player) 등의 고성능 멀티미디어 기기가 증가함에 따라 수백 MHz ~ 수 GHz의 높은 변환속도를 갖는 중간 해상도(7~10b) 아날로그-디지털 변환기의 수요가 증대되고 있다.With the recent growth of the digital broadcasting market and the increase in the number of high-performance multimedia devices such as HDTVs, digital set-top boxes (D-STBs) and Blu-ray players, intermediate resolutions with high conversion rates of hundreds of MHz to several GHz ( 7 ~ 10b) The demand for analog-to-digital converters is increasing.

기존에는 이와 같은 고속의 아날로그-디지털 변환기는 대부분 플래쉬 구조를 사용하여 구현하였으나 해상도에 2n의 비율로 증가하여 전력소모 및 면적의 증가로 인해 SoC(System on a Chip)로 구현하는데 큰 제한사항이 되고 있다. In the past, such high-speed analog-to-digital converters were mostly implemented using a flash structure, but increased by a ratio of 2n to resolution, which is a big limitation in implementing on a chip (SoC) due to the increase in power consumption and area. have.

이에 따라 플래쉬 구조의 아날로그-디지털 변환기의 빠른 변화속도를 만족하면서도 전력소모 및 면적을 감소시킬 수 있는 폴딩-인터폴레이션 구조에 대한 관심이 커지고 있다. 아날로그 신호를 표본화 하여 처리하는 아날로그-디지털 변환기의 특성상 표본화 기술에 따라 아날로그-디지털 변환기의 성능이 크게 좌우되며, 다양한 표본화 기술이 연구되고 있다.Accordingly, there is a growing interest in a folding-interpolation structure that can reduce power consumption and area while satisfying a fast change rate of an analog-to-digital converter of a flash structure. Due to the characteristics of the analog-to-digital converter that samples and processes the analog signal, the performance of the analog-to-digital converter greatly depends on the sampling technique, and various sampling techniques have been studied.

이러한 폴딩-인터폴레이션 아날로그-디지털 변환기와 관련된 선행특허문헌으로는, 한국공개특허공보 10-2009-0116942호이 있다.
As a prior patent document related to such a folding-interpolation analog-to-digital converter, there is Korea Patent Publication No. 10-2009-0116942.

한국공개특허공보 10-2009-0116942호Korean Patent Publication No. 10-2009-0116942

본 발명은 폴딩-인터폴레이션 아날로그-디지털 변환기에서 다수의 병렬 전처리 증폭기에 의해 발생하는 속도 제한 문제점을 해결하기 위해 타임 인터리브드(Time-interleaved) 기법을 이용한 아날로그 표본화 신호 선택 기술을 이용하여 효율적으로 속도 제한을 해결하는데 그 목적을 두고 있다.
In order to solve the speed limitation problem caused by the multiple parallel pre-amplifiers in the folding-interpolation analog-to-digital converter, the present invention efficiently speed-limits the analog sampling signal selection technique using a time-interleaved technique. The aim is to solve this problem.

본 발명의 일 측면에 따르면, 폴딩-인터폴레이션 아날로그-디지털 변환기에서, 입력된 아날로그 신호에 대한 전처리를 수행하는 전처리 증폭 장치로서,According to an aspect of the present invention, in the folding-interpolation analog-to-digital converter, a pre-processing amplification device for performing a pre-processing for the input analog signal,

제1 표본화 증폭기 및 제2 표본화 증폭기를 포함하는 표본화 증폭부;A sampling amplifier including a first sampling amplifier and a second sampling amplifier;

상기 표본화 증폭부로부터 출력된 신호에 관한 전처리 증폭을 수행하는 전처리 증폭부; 및A preprocessing amplifier for performing preprocessing amplification on the signal output from the sampling amplifier; And

상기 전처리 증폭부로부터 출력된 결과 신호을 선택하기 위한 멀티 플렉서를 포함하고,A multiplexer for selecting a result signal output from the preprocessing amplifier unit,

상기 표본화 증폭부는 상기 아날로그-디지털 변환기의 샘플링 주파수의 1/2인 샘플링 주파수로 샘플 앤 홀드(Sample & Hold) 동작을 수행하며, 상기 제1 표본화 증폭기와 상기 제2 표본화 증폭기는 서로 90도 위상 차이를 두고 샘플 앤 홀드 동작을 수행하는 것을 특징으로 하는 전처리 증폭 장치가 제공된다.
The sampling amplifier performs a sample & hold operation at a sampling frequency that is 1/2 of the sampling frequency of the analog-to-digital converter, and the first sampling amplifier and the second sampling amplifier are 90 degrees out of phase with each other. Provided is a pre-processing amplification apparatus characterized by performing a sample and hold operation.

여기서, 상기 전처리 증폭부는,Here, the preprocessing amplifier,

상기 제1 표본화 증폭기의 후단에 연결되는 제1 전처리 증폭기 및 상기 제2 표본화 증폭기의 후단에 연결되는 제2 전처리 증폭기를 포함하여, 전처리 신호 증폭 동작을 수행할 수 있다.
A preprocessing signal amplification operation may be performed by including a first preprocessing amplifier connected to a rear end of the first sampling amplifier and a second preprocessing amplifier connected to a rear end of the second sampling amplifier.

여기서, 상기 멀티 플렉서는 상기 1/2 샘플링 주파수와 동일 주파수로 동작하여, 상기 제1 전처리 증폭기 및 상기 제2 전처리 증폭기로부터 출력된 결과 신호에서 홀드(Hold) 동작인 결과 신호만을 선택하여 출력할 수 있다.
Here, the multiplexer operates at the same frequency as the 1/2 sampling frequency to select and output only a result signal of a hold operation from the result signals output from the first preprocessing amplifier and the second preprocessing amplifier. Can be.

여기서, 상기 표본화 증폭부는 분산 샘플 앤 홀드(distributed Sample & Hold) 회로 구조로 구현될 수 있다.
The sampling amplifier may be implemented in a distributed sample & hold circuit structure.

본 발명의 다른 측면에 따르면, 상술한 특징들을 갖는 전처리 증폭 장치, 폴딩 증폭기, 인터폴레이션부, 비교기 및 인코더를 포함하는 폴딩-인터폴레이션 아날로그-디지털 변환기가 제공될 수 있다.
According to another aspect of the present invention, there may be provided a folding-interpolation analog-to-digital converter comprising a preprocessing amplification device, a folding amplifier, an interpolation unit, a comparator and an encoder having the above-described features.

본 발명의 실시예에 의하면, 타임 인터리브드(Time-interleaved) 기법을 이용한 아날로그 표본화 신호 선택 기술을 이용한 폴딩-인터폴레이션 아날로그-디지털 변환기를 통해서, 종래에 다수의 병렬 전처리 증폭기에 의해 발생하는 속도 제한의 문제점을 효율적으로 해결할 수 있는 효과가 있다.
According to an embodiment of the present invention, through a folding-interpolated analog-to-digital converter using an analog sampling signal selection technique using a time-interleaved technique, it is possible to reduce the speed limit generated by a plurality of parallel preprocessing amplifiers. There is an effect that can solve the problem efficiently.

도 1은 전형적인 2단 분할 폴딩-인터폴레이션 아날로그-디지털 변환기의 구성을 개략적으로 나타낸 도면.
도 2는 본 발명의 실시예에 따른 타임 인터리브드 전처리 증폭 기법을 이용한 폴딩-인터폴레이션 아날로그-디지털 변환기의 구성을 도시한 도면.
도 3은 샘플링 주파수가 1GHz, 입력 주파수 500MHz에서 기존 구조의 비교기 입력을 모의 실험한 결과를 나타낸 도면.
도 4는 샘플링 주파수가 1GHz, 입력 주파수 500MHz에서 제안 구조의 비교기 입력을 모의 실험한 결과를 나타낸 도면.
도 5는 샘플링 주파수가 2GHz, 입력 주파수 20MHz에 해당하는 출력을 아날로그-디지털 변환기로 재구성한 모의 실험 결과를 나타낸 도면.1 is a schematic representation of the configuration of a typical two stage split folding-interpolation analog-to-digital converter.
2 is a diagram illustrating a configuration of a folding-interpolation analog-to-digital converter using a time interleaved preprocessing amplification technique according to an embodiment of the present invention.
3 is a diagram showing the results of a simulation of a comparator input of a conventional structure at a sampling frequency of 1 GHz and an input frequency of 500 MHz.
4 is a diagram showing the results of a simulation of the comparator input of the proposed structure at a sampling frequency of 1 GHz and an input frequency of 500 MHz.
5 is a diagram showing simulation results of reconstructing an output corresponding to a sampling frequency of 2 GHz and an input frequency of 20 MHz with an analog-to-digital converter.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.While the present invention has been described in connection with certain exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and similarities. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In addition, numerals (e.g., first, second, etc.) used in the description of the present invention are merely an identifier for distinguishing one component from another.

또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.Also, in this specification, when an element is referred to as being "connected" or "connected" with another element, the element may be directly connected or directly connected to the other element, It should be understood that, unless an opposite description is present, it may be connected or connected via another element in the middle.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

[도 1 및 도 2의 설명][Description of FIGS. 1 and 2]

도 1은 전형적인 2단(상위/하위) 분할 폴딩-인터폴레이션 아날로그-디지털 변환기의 구성을 개략적으로 나타낸 도면이다.FIG. 1 is a diagram schematically illustrating a configuration of a typical two-stage (upper / lower) split folding-interpolation analog-to-digital converter.

도 1을 참조할 때, 폴딩-인터폴레이션 아날로그-디지털 변환기는, 전처리 증폭부(110), 폴딩 증폭기(120), 인터폴레이션부(130), 비교기(140), 인코더(150)를 포함하여 구성될 수 있다. 그리고 이때, 전처리 증폭부(110)는 입력된 아날로그 신호에 관한 전처리를 수행하기 위한 것으로서, 표본화 증폭기(112, Sample & Hold 증폭기)와 전처리 증폭기(114)로 구성될 수 있다.Referring to FIG. 1, the folding-interpolation analog-to-digital converter may include a preprocessing amplifier 110, a folding amplifier 120, an interpolation unit 130, a comparator 140, and an encoder 150. have. In this case, the preprocessing amplifier 110 may be configured to perform preprocessing on the input analog signal, and may include a sampling amplifier 112 and a preprocessing amplifier 114.

그러나 도 1에서 표현된 바와 같은 전형적인 폴딩-인터폴레이션 아날로그-디지털 변환기의 경우에는, Sample 동작 동안 폴딩 증폭기에서 주파수 증가로 인하여 실질적인 부하 로드는 Hold 동작에서 이루어지며, 폴딩 증폭기 이후의 Sample 동작은 의미를 가지지 못하고 낭비된다. 또한 전체 주기에서 1/2주기에 해당하는 Hold 동작에서 부하를 로드 하게 됨에 따라 충분한 부하 로드 시간을 만족하기 위해선 샘플링 주파수가 제한된다.However, in the case of the typical folding-interpolation analog-to-digital converter as shown in FIG. 1, the actual load load is made in the Hold operation due to the frequency increase in the folding amplifier during the Sample operation, and the Sample operation after the folding amplifier has no meaning. Not wasted. In addition, as the load is loaded in the hold operation corresponding to 1/2 cycle of the entire cycle, the sampling frequency is limited to satisfy sufficient load load time.

이에 반해 도2의 제안된 구조의 폴딩-인터폴레이션 아날로그-디지털 변환기는 샘플링 주파수의 절반 속도에 해당하는 1/2 샘플링 주파수로 표본화(Sample & Hold) 동작을 가져가며, 도 1과 같은 기존 구조에 비해 두배의 표본화 증폭기(도 2의 도면부호 211, 212 참조)와 두 배의 전처리 증폭기(도 2의 도면부호 213, 214 참조)를 90도 위상차를 두고 표본화(Sample & Hold) 동작을 가져간 뒤 멀티플렉서(216)를 이용해 Hold 동작만을 번갈아 선택함으로써 동작상의 낭비가 없으며, 두배의 부하 로드 주기를 가져가게 되어 대략 두 배의 속도 향상을 기대할 수 있다. 이에 관하여 도면을 참조하여 설명하면 아래와 같다.In contrast, the folding-interpolated analog-to-digital converter of the proposed structure of FIG. 2 has a sample & hold operation at a half sampling frequency corresponding to half the sampling frequency, and is twice as large as that of the conventional structure shown in FIG. The sampling amplifier (see 211 and 212 of FIG. 2) and the double pre-processing amplifier (see 213 and 214 of FIG. 2) are sampled (Sample & Hold) with a 90 degree phase difference and then multiplexer 216 By selecting only the Hold operation alternately, there is no waste of operation, and the load load cycle is doubled, and the speed is approximately doubled. This will be described below with reference to the drawings.

도 2는 본 발명의 실시예에 따른 타임 인터리브드 전처리 증폭 기법을 이용한 폴딩-인터폴레이션 아날로그-디지털 변환기의 구성을 도시한 도면이다. 2 is a diagram illustrating a configuration of a folding-interpolation analog-to-digital converter using a time interleaved preprocessing amplification technique according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 폴딩-인터폴레이션 아날로그-디지털 변환기는, 입력된 아날로그 신호에 대한 전처리를 수행하는 전처리 증폭 장치(210), 폴딩 증폭기(220), 인터폴레이션부(230), 비교기(240) 및 인코더(250)를 포함한다. 도 1의 종전 구조와 비교할 때, 타임 인터리브드 전처리 증폭 기법을 사용하여 아날로그 신호 처리 부분(도 2의 전처리 증폭 장치(210) 부분 참조)이 변경된 것을 확인할 수 있다.Referring to FIG. 2, the folding-interpolation analog-digital converter according to an embodiment of the present invention includes a preprocessing amplifier 210, a folding amplifier 220, and an interpolation unit 230 that perform preprocessing on an input analog signal. , A comparator 240 and an encoder 250. Compared with the conventional structure of FIG. 1, it can be seen that the analog signal processing portion (see the preprocessing amplifier 210 of FIG. 2) has been changed using the time interleaved preprocessing amplification technique.

즉, 제안 구조의 경우, 폴딩-인터폴레이션 아날로그-디지털 변환기에서, 입력된 아날로그 신호에 대한 전처리를 수행하는 전처리 증폭 장치(210)는, 제1 표본화 증폭기(211) 및 제2 표본화 증폭기(212)를 포함하는 표본화 증폭부와, 제1 표본화 증폭기(211)의 후단에 연결되는 제1 전처리 증폭기(213) 및 제2 표본화 증폭기(212)의 후단에 연결되는 제2 전처리 증폭기(214)를 포함하여 상기 표본화 증폭부로부터 출력된 신호에 관한 전처리 신호 증폭 동작을 수행하는 전처리 증폭부와, 상기 전처리 증폭부로부터 출력된 결과 신호을 선택하기 위한 멀티 플렉서(216)를 포함하여 구성될 수 있다.That is, in the case of the proposed structure, in the folding-interpolation analog-to-digital converter, the preprocessing amplification apparatus 210 that performs preprocessing on the input analog signal may include the first sampling amplifier 211 and the second sampling amplifier 212. And including a sampling amplifier including a first preprocessing amplifier 213 connected to a rear end of the first sampling amplifier 211 and a second preprocessing amplifier 214 connected to a rear end of the second sampling amplifier 212. A preprocessing amplifier for performing a preprocessing signal amplification operation on the signal output from the sampling amplifier, and a multiplexer 216 for selecting a result signal output from the preprocessing amplifier.

여기서, 상기 표본화 증폭부는 상기 아날로그-디지털 변환기의 샘플링 주파수의 1/2인 샘플링 주파수로 샘플 앤 홀드(Sample & Hold) 동작을 수행하며, 상기 제1 표본화 증폭기와 상기 제2 표본화 증폭기는 서로 90도 위상 차이를 두고 샘플 앤 홀드 동작을 수행하게 된다. 이러한 표본화 증폭부는 분산 샘플 앤 홀드(distributed Sample & Hold) 회로 구조로 구현될 수 있다.Here, the sampling amplifier performs a sample & hold operation at a sampling frequency that is 1/2 of the sampling frequency of the analog-to-digital converter, and the first sampling amplifier and the second sampling amplifier are 90 degrees to each other. We will perform the sample and hold operation with the phase difference. The sampling amplifier may be implemented with a distributed sample and hold circuit structure.

또한 여기서, 멀티 플렉서(216)는 상기 1/2 샘플링 주파수와 동일 주파수로 동작하여, 상기 제1 전처리 증폭기(213) 및 상기 제2 전처리 증폭기(214)로부터 출력된 결과 신호에서 홀드(Hold) 동작인 결과 신호만을 선택하여 출력할 수 있다.
In addition, the multiplexer 216 operates at the same frequency as the 1/2 sampling frequency to hold the resultant signal output from the first preprocessing amplifier 213 and the second preprocessing amplifier 214. Only the result signal, which is an operation, can be selected and output.

[도 3, 도 4, 도 5의 설명][Description of Figs. 3, 4 and 5]

도 3은 샘플링 주파수가 1GHz, 입력 주파수 500MHz에서 기존 구조의 비교기 입력을 모의 실험한 결과를 나타낸 도면이고, 도 4는 샘플링 주파수가 1GHz, 입력 주파수 500MHz에서 제안 구조의 비교기 입력을 모의 실험한 결과를 나타낸 도면이다.3 is a diagram illustrating a simulation result of a conventional comparator input at a sampling frequency of 1 GHz and an input frequency of 500 MHz, and FIG. 4 is a simulation result of a comparator input of a proposed structure at a sampling frequency of 1 GHz and an input frequency of 500 MHz. The figure shown.

도 1에서와 같은 기존 구조의 비교기 입력 신호는, 도 3에 도시된 바와 같이, 샘플링 주파수의 반주기에 해당하는 Sample 동작이 낭비되고 있음을 보여주며, 로드 최소시간이 부하로드 동작 주기와 같아 더 이상 샘플링 주파수를 빠르게 할 수 없음을 나타내고 있다.The comparator input signal of the conventional structure as shown in FIG. 1 shows that the sample operation corresponding to the half cycle of the sampling frequency is wasted as shown in FIG. 3, and the load minimum time is no longer equal to the load load operation cycle. This indicates that the sampling frequency cannot be increased.

이에 반해, 도 2에서와 같은 제안된 구조의 경우, 도 4에 도시된 바와 같이, 같은 샘플링 속도에서 낭비되는 구간 없이 동작하는 결과를 보여주며, 로드 최소시간에 비해 부하로드 동작 주기가 길어 샘플링 속도를 더 빠르게 가져갈 수 있음을 보여주고 있다.
On the contrary, in the case of the proposed structure as shown in FIG. 2, as shown in FIG. 4, it shows a result of operating without wasting at the same sampling rate, and has a long load load operation period compared to the minimum load time. It shows that you can take it faster.

또한, 도 5는 샘플링 주파수가 2GHz, 입력 주파수 20MHz에 해당하는 출력을 아날로그-디지털 변환기로 재구성한 모의 실험 결과를 나타낸 도면이다.5 is a diagram showing a simulation result of reconstructing an output corresponding to a sampling frequency of 2 GHz and an input frequency of 20 MHz with an analog-to-digital converter.

즉, 도 5는 샘플링 주파수를 두배(2Ghz)로 상승시키고, 입력주파수가 20Mhz에 해당하는 아날로그-디지털 변환기의 최종출력을 디지털-아날로그 변환기로 재구성한 모의실험 결과를 나타내었다. 도 5의 상단의 그래프가 기존의 구조로 샘플링 속도를 만족하지 못해 아날로그-디지털 변환이 이루어 지지 못함을 보여주며, 제안하는 구조에서는 도 5의 하단의 그래프와 같이 성공적인 아날로그-디지털 변환이 이루어 지고 있음을 확인할 수 있다.
That is, FIG. 5 shows a simulation result in which the sampling frequency is doubled (2Ghz), and the final output of the analog-to-digital converter having an input frequency of 20Mhz is reconfigured to a digital-analog converter. 5 shows that the existing structure does not satisfy the sampling rate and thus the analog-to-digital conversion is not possible. In the proposed structure, the successful analog-to-digital conversion is performed as shown in the graph of the bottom of FIG. can confirm.

이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the following claims And changes may be made without departing from the spirit and scope of the invention.

Claims (8)

폴딩-인터폴레이션 아날로그-디지털 변환기에서, 입력된 아날로그 신호에 대한 전처리를 수행하는 전처리 증폭 장치로서,
제1 표본화 증폭기 및 제2 표본화 증폭기를 포함하는 표본화 증폭부;
상기 표본화 증폭부로부터 출력된 신호에 관한 전처리 증폭을 수행하는 전처리 증폭부; 및
상기 전처리 증폭부로부터 출력된 결과 신호을 선택하기 위한 멀티 플렉서를 포함하고,
상기 표본화 증폭부는 상기 아날로그-디지털 변환기의 샘플링 주파수의 1/2인 샘플링 주파수로 샘플 앤 홀드(Sample & Hold) 동작을 수행하며, 상기 제1 표본화 증폭기와 상기 제2 표본화 증폭기는 서로 90도 위상 차이를 두고 샘플 앤 홀드 동작을 수행하고,
상기 전처리 증폭부는,
상기 제1 표본화 증폭기의 후단에 연결되는 제1 전처리 증폭기 및 상기 제2 표본화 증폭기의 후단에 연결되는 제2 전처리 증폭기를 포함하여, 전처리 신호 증폭 동작을 수행하고,
상기 멀티 플렉서는 상기 1/2 샘플링 주파수와 동일 주파수로 동작하여, 상기 제1 전처리 증폭기 및 상기 제2 전처리 증폭기로부터 출력된 결과 신호에서 홀드(Hold) 동작인 결과 신호만을 선택하여 출력하는 것을 특징으로 하는 전처리 증폭 장치.
A pre-processing amplification device for performing pre-processing on an input analog signal in a folding-interpolation analog-to-digital converter,
A sampling amplifier including a first sampling amplifier and a second sampling amplifier;
A preprocessing amplifier for performing preprocessing amplification on the signal output from the sampling amplifier; And
A multiplexer for selecting a result signal output from the preprocessing amplifier unit,
The sampling amplifier performs a sample & hold operation at a sampling frequency that is 1/2 of the sampling frequency of the analog-to-digital converter, and the first sampling amplifier and the second sampling amplifier are 90 degrees out of phase with each other. To perform a sample and hold operation,
The preprocessing amplification unit,
A first preprocessing amplifier connected to a rear end of the first sampling amplifier and a second preprocessing amplifier connected to a rear end of the second sampling amplifier to perform a preprocessing signal amplification operation,
The multiplexer operates at the same frequency as the 1/2 sampling frequency, and selects and outputs only a result signal of a hold operation from a result signal output from the first preprocessing amplifier and the second preprocessing amplifier. Pre-processing amplification apparatus.
삭제delete 삭제delete 제1항에 있어서,
상기 표본화 증폭부는 분산 샘플 앤 홀드(distributed Sample & Hold) 회로 구조로 구현되는 것을 특징으로 하는 전처리 증폭 장치.
The method of claim 1,
And the sampling amplifier is implemented in a distributed sample & hold circuit structure.
입력된 아날로그 신호에 대한 전처리를 수행하는 전처리 증폭 장치, 폴딩 증폭기, 인터폴레이션부, 비교기 및 인코더를 포함하는, 폴딩-인터폴레이션 아날로그-디지털 변환기에 있어서,
상기 전처리 증폭 장치는,
제1 표본화 증폭기 및 제2 표본화 증폭기를 포함하는 표본화 증폭부;
상기 표본화 증폭부로부터 출력된 신호에 관한 전처리 증폭을 수행하는 전처리 증폭부; 및
상기 전처리 증폭부로부터 출력된 결과 신호을 선택하기 위한 멀티 플렉서를 포함하고,
상기 표본화 증폭부는 상기 아날로그-디지털 변환기의 샘플링 주파수의 1/2인 샘플링 주파수로 샘플 앤 홀드(Sample & Hold) 동작을 수행하며, 상기 제1 표본화 증폭기와 상기 제2 표본화 증폭기는 서로 90도 위상 차이를 두고 샘플 앤 홀드 동작을 수행하고,
상기 전처리 증폭부는,
상기 제1 표본화 증폭기의 후단에 연결되는 제1 전처리 증폭기 및 상기 제2 표본화 증폭기의 후단에 연결되는 제2 전처리 증폭기를 포함하여, 전처리 신호 증폭 동작을 수행하고,
상기 멀티 플렉서는 상기 1/2 샘플링 주파수와 동일 주파수로 동작하여, 상기 제1 전처리 증폭기 및 상기 제2 전처리 증폭기로부터 출력된 결과 신호에서 홀드(Hold) 동작인 결과 신호만을 선택하여 출력하는 것을 특징으로 하는 폴딩-인터폴레이션 아날로그-디지털 변환기.
In the folding-interpolation analog-to-digital converter, comprising a pre-processing amplification device, a folding amplifier, an interpolation unit, a comparator and an encoder for pre-processing the input analog signal,
The preprocessing amplification device,
A sampling amplifier including a first sampling amplifier and a second sampling amplifier;
A preprocessing amplifier for performing preprocessing amplification on the signal output from the sampling amplifier; And
A multiplexer for selecting a result signal output from the preprocessing amplifier unit,
The sampling amplifier performs a sample & hold operation at a sampling frequency that is 1/2 of the sampling frequency of the analog-to-digital converter, and the first sampling amplifier and the second sampling amplifier are 90 degrees out of phase with each other. To perform a sample and hold operation,
The preprocessing amplification unit,
A first preprocessing amplifier connected to a rear end of the first sampling amplifier and a second preprocessing amplifier connected to a rear end of the second sampling amplifier to perform a preprocessing signal amplification operation,
The multiplexer operates at the same frequency as the 1/2 sampling frequency, and selects and outputs only a result signal of a hold operation from a result signal output from the first preprocessing amplifier and the second preprocessing amplifier. Folding-interpolation analog-to-digital converter.
삭제delete 삭제delete 제5항에 있어서,
상기 표본화 증폭부는 분산 샘플 앤 홀드(distributed Sample & Hold) 회로 구조로 구현되는 것을 특징으로 하는 폴딩-인터폴레이션 아날로그-디지털 변환기.
The method of claim 5,
And the sampling amplifier is implemented in a distributed sample & hold circuit structure.
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* Cited by examiner, † Cited by third party
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KR20070060286A (en) * 2005-12-08 2007-06-13 한국전자통신연구원 Multiplying track-and-hold amplifier
US20100164763A1 (en) 2008-12-29 2010-07-01 Kidambi Sunder S Error estimation and correction in a two-channel time-interleaved analog-to-digital converter

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