KR101313461B1 - 전력 소모가 감소된 통신 회로 및 방법 - Google Patents

전력 소모가 감소된 통신 회로 및 방법 Download PDF

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Abstract

적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널을 구비한 통신 회로를 운용하는 방법은 적어도 하나의 제어 채널을 모니터하는 단계, 데이터가 수신될 것임을 적어도 하나의 제어 채널이 나타낼 때 회로의 수신기부에 전력을 공급하는 단계, 그리고 데이터가 수신되지 아니할 것임을 적어도 하나의 제어 채널이 나타낼 때 수신기부에 전력을 공급하지 아니하도록 하는 단계를 포함한다. 회로는 예컨대 3GPP HSDPA 표준 하에서 운용될 수 있다. 원하는 경우, 수신기부과 비트 레이트 프로세싱부로의 클록 및 전력 공급은 독립적으로 게이트될 수 있다.

Description

전력 소모가 감소된 통신 회로 및 방법{COMMUNICATIONS CIRCUIT AND METHOD WITH REDUCED POWER CONSUMPTION}
본 발명은 일반적으로 통신 회로에 관한 것으로서, 특히 그러한 회로에서 전력 소모를 감소시키는 기술에 관한 것이다.
무선 장비에서 전력 소모(power consumption)를 감소시키는 것은 대단히 중요하다. 이는 고속 데이터 채널(high data rate channel), 예컨대 3GPP(third generation partnership project) HSDPA(high speed downlink packet access) 채널을 수신할 필요가 있는 복잡한 장비의 경우에 특히 더 그러하다. 집적 회로(integrated circuit)에서 전력 소모를 줄이는 기술은 여러 개가 알려져 있다. 여기에는 클록 게이팅(clock gating) 및 전원 차단(power supply disconnection)이 포함된다.
클록 게이팅에 관하여 잘 알려진 기술은, 예컨대 “Activity-Driven Clock Design for Low Power Circuits”라는 표제로 ICCAD-95 Digest of Technical Papers의 62-65페이지에서 발표된 Tellez 외 의 논문에서 상술되고 있다. 활동-기 반 클록 트리(activity-driven clock tree)는 동기식 디지털 CMOS(complementary metal oxide semiconductor) 회로의 동적(dynamic) 전력 소모를 감소시킨다. 활동-기반 클록 트리의 섹션(section)은 클록 구성요소(element)의 활성(active)/유휴(idle) 시간 동안 클록 신호(clock signal)를 게이트(gate)함으로써 온(on)/오프(off)로 바뀔 수 있다. 목표는 시스템의 동적 전력 소모를 최소화하는 것이다.
전원 차단에 관하여 잘 알려진 기술은, 예컨대 “1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS”라는 표제로 1995년 8월 IEEE Journal of Solid-State Circuits, volume 30의 847-854페이지에 소개된 Mutoh 외 의 논문에 기술되어 있다. 1볼트(volt) 공급 전압, 고속, 저전력, 고밀도 집적(LSI, large scale integration) 작업을 나타내는 다중문턱전압(multithreshold-voltage) CMOS 회로 기술이 위 논문에 기술되어 있다. 두 가지 다른 문턱전압(threshold voltage)을 갖는 MOSFET(metal oxide semiconductor field effect transistor)이 단일한 칩(chip) 상에 사용되고, 효율적인 전력 관리를 위해 슬립 제어 방식(sleep control scheme)이 이용된다.
클록 게이팅 및 전원 차단(전원 게이팅, power supply gating)이라는 일반적인 전력 감소 기술이 효과가 있기는 하나, 선행 기술은 그러한 게이팅이 언제 일어나야 하는가에 관한 문제를 충분히 다루지 아니한다.
따라서, 선행 기술과 관련된 약점을 극복함이 바람직할 것이다.
본 발명의 일 특징에 의하면, 적어도 하나의 제어 채널(control channel) 및 적어도 하나의 데이터 채널(data channel)을 구비한 통신 회로를 운용하는 예시적인 방법은, 적어도 하나의 제어 채널을 모니터(monitor)하는 단계, 데이터가 수신될 것임을 적어도 하나의 제어 채널이 나타낼 때 회로의 수신기(receiver)부에 전력을 공급하는 단계, 그리고 데이터가 수신되지 아니할 것임을 적어도 하나의 제어 채널이 나타낼 때 수신기부에 전력을 공급하지 아니하도록 하는 단계를 포함한다. 회로는, 예컨대 3GPP HSDPA 표준 하에서 운용될 수 있다. 적어도 하나의 제어 채널은 가령 HS-SCCH(high speed shared control channel)일 수 있고, 데이터 채널 (내지 채널들)은 가령 하나 또는 그 이상의 HS-PDSCH(high speed physical downlink shared channel)일 수 있다.
다른 특징에서, 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널로 운용되기 위한 통신 회로의 예시적인 실시예는, 적어도 하나의 제어 채널을 모니터하도록 구성된 제어 채널 수신기 모듈(control channel receiver module), 그리고 제어 채널 수신기 모듈과 결부되며(coupled) 데이터가 수신될 것임을 적어도 하나의 제어 채널이 나타낼 때에는 전력 공급이 온되도록(powered-on) 구성되고 나아가 데이터가 수신되지 아니할 것임을 적어도 하나의 제어 채널이 나타낼 때에는 전력 공급이 다운되도록(powered-down) 구성된 데이터 채널 수신기 모듈(data channel receiver module)을 포함한다.
원한다면, 예시적인 회로는 집적 회로(integrated circuit)로서 구현될 수 있다. 나아가 또 다른 특징에서, 이 회로는 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널을 반송(搬送)(carry)하는 신호를 수신하도록 구성되고 동위상(in-phase) 및 직교위상(quadrature) (IQ) 샘플을 출력(output)하도록 구성된 무선 주파수 프론트 엔드(radio frequency front end)와 결부됨으로써, 통신 장치의 형태로 고도의 어셈블리(assembly)의 일부분을 형성할 수 있다. 그리고 나서 샘플은 제어 채널 수신기 모듈 및 데이터 채널 수신기 모듈에 공급될 수 있다.
이하의 상세한 설명 및 도면을 참조함으로써, 본 발명의 다른 특징과 장점뿐만 아니라 본 발명에 관한 더욱 완전한 이해도 얻을 것이다.
도 1은 본 발명의 일 특징에 따른 통신 회로의 예시적인 실시예를 도시하는 블록 다이어그램(block diagram)이다.
도 2는 본 발명의 다른 특징에 따라 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널로써 통신 회로를 운용하는 예시적인 방법의 단계들을 도시하는 플로우챠트(flowchart)이다.
도 3은 본 발명의 다른 특징에 따라 버퍼(buffer)가 이네이블(enable)되어 있는 동안 로직 전원(logic power supply)을 차단(disconnect)하기 위한 유용한 기술의 블록 다이어그램을 도시한다.
도 4는 본 발명의 또 다른 특징에 따른 시스템의 운용에 관한 예시적인 시스템 타이밍 다이어그램(timing diagram)이다.
도 1은 본 발명의 특징에 따라 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널로 운용되기 위한 통신 회로의 예시적인 실시예에 관한 블록 다이어그램(100)을 도시한다. 회로(100)는 제어 채널 수신기 모듈, 예컨대 HS-SCCH 수신기 및 디코더(decoder)(102)를 포함한다. 블록(102)은 적어도 하나의 제어 채널을 모니터하도록 구성된다. 또한 회로(100)는, 제어 채널 수신기 모듈(102)과 결부되며, 데이터가 수신될 것임을 적어도 하나의 제어 채널이 나타낼 때에는 전력 공급이 온되고 데이터가 수신되지 아니할 것임을 적어도 하나의 제어 채널이 나타낼 때에는 전력 공급이 다운되도록 구성된 HS-PDSCH 수신기(104)와 같은 데이터 채널 수신기 모듈을 포함한다. 회로(100)는 예컨대 3GPP HSDPA 표준 하에서 운용되도록 구성될 수 있다. 적어도 하나의 제어 채널은 HS-SCCH 제어 채널일 수 있고, 적어도 하나의 데이터 채널은 HS-PDSCH 채널일 수 있다. 다중 제어 채널과 다중 데이터 채널이 채택될 수 있는데, 한정(limitation)이 아니라 일례로서, HSDPA에서 HS-SCCH 제어 채널은 4개까지 그리고 HS-PDSCH 데이터 채널은 15개까지 있을 수 있다.
또한 회로(100)는, 어떠한 비트 레이트 프로세싱(bit rate processing)도 요청되지 아니하고 어떠한 재전송(retransmission)도 계류 중(pending)이지 아니함을 적어도 하나의 제어 채널이 나타낼 때(다중 제어 채널의 경우, 그러한 채널 전부가 어떠한 데이터도 예상되지 아니함을 나타내야 할 것이다) 전력 공급이 다운되도록 구성된 비트 레이트 프로세싱 블록(106)을 포함할 수 있다. 비트 레이트 프로세싱 블록은 수신된 HS-PDSCH 채널 상에서 물리적 채널(Physical Channel) 및 트랜스포 트 채널(Transport Channel) 프로세싱 기능을 수행한다. 나아가, 회로(100)는 비트 레이트 프로세싱(BRP) 블록(106)과 결부되는 트랙킹(tracking)부, 예컨대 트랙(Track) NACK 블록(108)을 포함할 수 있다. 블록(108)은 어떠한 재전송도 계류 중이지 아니함을 판정하도록 구성될 수 있다. 예시적인 실시예에서, 트랙 NACK 블록은 제어 채널로부터 도움을 받지 아니하고 비트 레이트 프로세싱 블록으로부터 받은 ACK/NACK 정보에 기반하여 재전송이 계류 중임을 판정할 수 있다. 트랙 NACK은 HARQ 버퍼의 내용(content)이 보존되어야 할 때에만 (따라서 BRP로의 전력이 요청될 때에만) 언제 BRP가 필요한지를 판정할 필요가 없다. 또한 비트 레이트 프로세싱 블록(106)은, 어떠한 비트 레이트 프로세싱도 요청되지 아니하고 재전송이 계류 중임을 적어도 하나의 제어 채널이 나타낼 때 전력을 공급받고 클록 게이팅 되도록(clock-gated) 구성될 수 있다.
도 1에서 도시된 예시적인 실시예에서, 트랙 NACK 블록(108)은 커다란 데이터 채널 클록 및 공급 제어(clock and supply control) 모듈, 예컨대 도시된 HS-PDSCH 클록 및 공급 제어 모듈(110)의 일부이다.
또한 회로(100)는 데이터 채널 수신기 모듈(104)과 비트 레이트 프로세싱 블록(106) 사이에 위치한 버퍼(112)를 포함할 수 있다. 하나 또는 그 이상의 실시예에서, 버퍼(112)로의 전력은 회로의 운용 중에 실질적으로 계속해서 유지될 수 있다. 하나 또는 그 이상의 다른 실시예에서, 수신기부(104) 및/또는 비트 레이트 프로세싱 블록(106)이 전력 공급을 받을 때 버퍼(112)로의 전력은 유지될 수 있고, 수신기 모듈(104)도 비트 레이트 프로세싱 블록(106)도 전력 공급을 받지 아니할 때 버퍼(112)로의 전력은 차단될 수 있다.
전술한 데이터 채널 클록 및 공급 제어 모듈(110)은 제어 채널 수신기 모듈(102), 데이터 채널 수신기 모듈(104), 비트 레이트 프로세싱 블록(106), 그리고 버퍼(112)와 결부될 수 있다. 데이터 채널 수신기 모듈(104)은 데이터 수신기 클록 REC_CLK을 포함할 수 있다. 모듈(110)은, 제어 채널 수신기 모듈(102)로부터 알맞은 제어 신호를 수신하도록, 그리고 하나 또는 그 이상의 데이터 채널 수신기 모듈(104)로의 전력, 비트 레이트 프로세싱 블록(106)으로의 전력, 버퍼(112)로의 전력, 비트 레이트 프로세싱 블록(106)의 클록 게이팅 및 데이터 수신기 블록(104)의 클록 게이팅을 제어하도록 구성될 수 있다.
원한다면, 회로(100)는 집적 회로(114)로서 형성될 수 있다. 회로(114)는, 안테나 (내지 안테나들)(118)을 통해 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널을 반송하는 신호를 수신하도록 구성된 무선 주파수(RF) 프론트 엔드(116)와 결부될 수 있다. 프론트 엔드(116)는 알맞은 동위상 및 직교위상 (IQ) 샘플을 제어 채널 수신기 모듈(102)과 데이터 채널 수신기 모듈(104)로 출력할 수 있다. 소망하는 집적화(integration) 수준이 어떠하든 채택될 수 있지만, 하나 또는 그 이상의 실시예에서, RF 프론트 엔드(116)와 안테나(118)는 집적 회로(114)와는 별개로 구현될 수 있다. RF 프론트 엔드(116)와 회로(114)는 함께 통신 장치를 형성하며, 본질적으로 이는 회로(114)에 대해 차위(次位)로 높은 정도의 어셈블리이다.
회로(100)에 관한 설명적이고 예시적인 상세한 설명을 추가로 상술하겠다. 비트 레이트 프로세싱 모듈(106)은 하이브리드 자동 재송 요구(hybrid automatic repeat request, HARQ) 버퍼(120)를 포함할 수 있다. HARQ 버퍼는 통신 분야의 당업자에게 잘 알려져 있다. 나아가, 회로(100)는 비트 레이트 프로세싱 모듈(106)과 결부된 출력(output) 버퍼(122)를 포함할 수 있다. 당업자라면 청구항을 포함한 명세서에서 언급된 버퍼, 예컨대 버퍼(112, 120, 122)가 전형적으로 램(random access memory, RAM)과 같은 전자 메모리임을 인지할 것이다.
도 1에서 도시된 대로, 언제 데이터 채널 수신기 모듈(104) 및 비트 레이트 프로세싱 모듈(106)에 독립적으로 클록 및 전력 공급을 게이트(gate)할 것인지를 판정하기 위하여, 도 1에서 도시된 본 발명의 예시적인 실시예에 관한 하나 또는 그 이상의 기술은 HS-SCCH 제어 채널로부터 정보를 사용할 수 있다. 블록(104, 106)은 대개 서로 다른 시점에 운용될 필요가 있으므로, 별개의 제어는 잠재적으로 실질적인 전력 절감을 가져올 수 있다. 앞서 시사된 바와 같이, HSDPA 전송과 같은 무선 전송의 일정한 유형은, 장래의 데이터 전송(data transmission)에 관한 정보를 반송하는 전술한 HS-SCCH와 같은 제어 채널, 그리고 사용자 데이터를 반송하는 전술한 HS-PDSCH와 같은 데이터 채널을 사용한다. 제어 채널은, 후속 HS-PDSCH 전송 시간 간격(transmission time interval, TTI)에서 또는 다른 전송 표준이 채택된다면 그 밖의 유사한 시간 간격에서 언제 데이터 전송이 수신될 필요가 있는지를 나타내기 때문에, 대개 항상 모니터되어야 한다. HS-PDSCH 또는 그 밖의 데이터 채널을 수신하고 디코드하는 회로는, 데이터가 수신되고 있지 아니할 때에 상대적으로 긴 시간 동안 유리하게 비-활성화될 수 있는데, 이는 잠재적으로 커다란 전력 절감을 가져올 수 있다. HS-PDSCH 또는 유사한 채널 상에서 반송된 패킷 데이터는 실상 버스트(burst)일 수 있는데, 데이터 수신(data reception) 기간은 유휴(idleness) 기간 사이에 산재하여 있다. 예컨대 HS-PDSCH 레이어 1(layer one) 회로와 같은 데이터 회로는, 그러한 유휴(idleness) 기간 동안 디세이블되어(disabled) 유리하게 전력을 감소시킬 수 있다.
언급된 바와 같이, 클록 게이팅 및 전원 차단 내지 게이팅 메커니즘(mechanism)을 통해 전력을 감소시키기 위한 기술이 알려져 있다. 클록 게이팅은 동적 전력 손실(dynamic power dissipation)을 제거하나, 누설 전력(leakage power)은 여전히 소모된다. 전원 차단 내지 게이팅은 모두 동적 전력 손실을 제거하고 누설 전력 손실을 감소시킨다. 그러나, 전원은 로직 회로(logic circuit)가 동작할 필요가 있을 때 또는 RAM과 같은 버퍼가 내용을 유지시켜야 할 때 대개 차단될 수 없다.
무선 수신기의 레이어 1 회로는 두 개의 블록, 곧 수신기 블록(104) 및 비트 레이트 프로세싱 블록(106)으로 나뉠 수 있다. 블록(104, 106)이 대개 서로 다른 시점에 운용될 필요가 있을 수 있으므로, 본 발명의 기술을 사용하여 블록(104, 106)으로의 클록 및 전원을 독립적으로 제어함으로써, 전력 손실은 유리하게 감소될 수 (이상적으로는 최적화될 수) 있다.
이제 도 1의 예시적인 실시예 중에서 여러 가지 신호를 상술하겠다. 블록(102)은 대개 RF 프론트 엔드(116)로부터 제어 채널 IQ 샘플을 수신하고 WAKE UP, SLEEP, CRC_PASS 및 CRC_FAIL 신호를 생성하며, 이는 블록(110)으로 송신(send)된다. 이 신호는 각각 WAKE UP 또는 SLEEP이 개시될 것인지, 그리고 순환 잉여 검사(cyclic redundancy check, CRC)를 통과하였는지(pass) 혹은 장애가 생겼는지(fail)를 판정한다. 블록(110)은 알맞은 수신기 리셋(reset), 수신기 클록 및 수신기 전력 신호인 REC_RST, REC_CLK 및 REC_PWR를 각각 발생시킬 수 있다. 비트 레이트 프로세싱 모듈(106)의 경우, 유사한 리셋, 클록 및 전력 신호, 즉 BR_RST, BR_CLK 및 BR_PWR가 발생될 수 있다. 전송 시간 간격을 위한 준비(ready) 및 완료(done) 신호가 블록(112, 106)에 의해 각각 블록(110)으로 공급될 수 있고, TTI_READY 및 TTI_DONE으로 각각 표시된다. 응답(acknowledgement), 또는 응답이 없음을 나타내는 신호가 블록(106)으로부터 트랙 NACK 블록(108)으로 공급될 수 있고, ACK/NACK 신호로 표시된다. 도시된 바와 같이 블록(106)은 중앙 처리 장치 인터페이스(Central Processing Unit Interface, CPU IF) 신호를 차례로 출력하는 출력 버퍼(122)에 데이터를 공급한다.
도 1을 계속 참조하면, 블록(104)으로의 전원은 전력 소모를 감소시키기 위해 REC_PWR 신호를 사용하여 디세이블될 수 있다. 이 신호는 Vdd전원과 블록(104) 사이의 스위치(124)를 제어하기 위해 사용될 수 있다. 블록(104)으로의 전원은, 데이터가 후속 TTI에서 수신될 필요가 있을 것임을 블록(102)이 검출한 때 이네이블될 수 있다(그러한 경우 블록(102)은 WAKE UP 신호를 송신(send)할 것이다). 블록(104)에서 수신기 회로의 전력을 일으키는(power-up) 초기화는 HS-PDSCH 데이터 바로 앞의 슬롯(slot) 중에 생길 수 있다(도 4와 관련하여 더 상세한 설명이 이하에서 주어질 것이다. 특히 도 4에서 도시된 “수신기 초기화(Initialize Receiver)”의 행 참조). 블록(104)은, 제어 채널이 더 이상의 데이터가 도착하지 아니할 것임을 나타낼 때까지 여전히 전력을 공급받고 활성 상태일 수 있다. 이는 예컨대 HS-SCCH 파트 2(part two) CRC 장애(failure)에 의해 또는 HS-SCCH 파트 1(part one)을 통해 나타날 것이고, 결국 블록(102)으로부터 SLEEP 신호가 생길 것이다.
비트 레이트 프로세싱 블록(106)으로의 전원은, 어떠한 비트 레이트 프로세싱도 요청되지 아니할 때 그리고 어떠한 전송도 계류 중이지 아니할 때 (HARQ 버퍼가 비어 있음(empty)) 디세이블될 수 있다. 만약 어떠한 비트 레이트 프로세싱도 요구되지 아니하나 재전송이 계류 중인 경우에는, 비트 레이트 전원은 대개 유지되어야 하나 비트 레이트 클록은 억제될(게이트될) 수 있다. 어떠한 비트 레이트 프로세싱도 요청되지 아니하나 재전송이 계류 중인 때라는 상태는 비응답 NACK이 HARQ 프로세스(process)로 보내어지는 상태에 상응하며, 이는 HARQ 버퍼에 유효한(valid) 데이터가 현존함을 나타낸다. (어떠한 재전송도 계류 중이지 아니함을 트랙 NACK 블록이 나타낸다면) HS-SCCH CRC에 장애가 생기고 기존의 비트 레이트 프로세싱이 마쳐진 후에 비트 레이트 프로세싱 블록(106)으로의 전원은 제거될 수 있으며, 이는 도 1의 TTI_DONE 신호에 상응한다.
블록(104)과 블록(106) 사이의 버퍼(112)는, 어느 블록도 전력을 공급받지 아니할 때 대개 내용을 유지시킬 필요가 없다. 그러므로, 버퍼(112)에 대하여 전력을 이네이블하는 신호는 OR 게이트(126)을 사용하여 REC_PWR와 BR_PWR를 논리연산으로 합(OR)함으로써 생성될 수 있다. 도 1에 도시된 구성 및 로직(logic)은 예시 적이고, 그 밖의 접근법도 가능하다. 예를 들어, 몇몇 실시예에서 버퍼(112)는 언제나 전력을 공급받을 수 있다. 이하 도 3과 관련하여 예시적인 상세한 설명이 제공될 것이다. OR 게이트(126)의 출력은 버퍼(112)로의 전원을 위한 스위치(128)를 제어하기 위해 사용될 수 있다. BW_PWR 신호는 블록(106)으로의 전원을 위한 스위치(130)를 제어하기 위해 사용될 수 있다. 각각의 경우, 알맞은 전원 레벨 Vdd가 존재한다.
블록(110)은, 트랙 NACK 블록(108)을 통해 활성 HARQ 프로세스(active HARQ process) 각각의 ACK/NACK 상태를 추적할 수 있다. 이 정보는 WAKE UP, SLEEP, CRC_PASS, CRC_FAIL, TTI_RREADY 및 TTI_DONE 신호와 함께, 블록(110)이 수신기 클록, 리셋 및 전력 신호인 REC_CLK, REC_RST 및 REC_PWR, 그리고 비트 레이트 클록, 리셋 및 전력 신호인 BR_CLK, BR_RST 및 BR_PWR을 발생시킬 수 있게 한다. 각각의 리셋 신호는, 알려진 상태에서 로직이 웨이크업(wake up)하도록, 상응하는 공급 전력이 이네이블된 후에 펄스(pulse)될 수 있다. 전력 사용과 리셋 펄스 사이의 지연(delay)은 대개 될 수 있는 대로 작아야 하되, 로직 회로로의 전원이 안정적임을 보장할 만큼 충분히 커야 한다.
HS-PDSCH 수신기 전력 공급 및 클록 제어 로직은 다음과 같다.
WAKEUP = 1일 때 REC_PWR 및 REC_CLK = ON.
SLEEP = 1 또는 CRC_FAIL = 1일 때 REC_PWR 및 REC_CLK = OFF.
REC_RST은 REC_PWR의 각 상승 에지(rising edge) 이후에 펄스로 된다.
BR 전력 공급 및 클록 제어 로직은 다음과 같다.
TTI_READY = 1일 때 BR_PWR 및 BR_CLK = ON.
TTI_DONE = 1이고 CRC_FAIL = 1이며 미결(outstanding) NACK이 전혀 없을 때 BR_PWR = OFF.
TTI_DONE = 1이고 CRC_FAIL = 1일 때 BR_CLK = OFF.
BR_RST은 BR_PWR의 각 상승 에지 이후에 펄스로 된다.
HS-SCCH 파트 1 표시자(indicator)는 대개 파트 2 CRC보다 신뢰성이 적을 수 있다. 그러므로, 소정의 경우에 파트 1은 후속 HS-PDSCH TTI에서 데이터가 도달한다고 잘못 나타낼 수 있다. 결과적으로 수신기는 불용 정보(不用情報, garbage)를 수신하기 시작할 것이다. 결국 이 경우는 대개 HS-SCCH 파트 2 CRC 장애(failure)가 생길 것이고, 비트 레이트 블록은 이 상황에 응답하여 활성화될 필요가 전혀 없다. 더욱 상세한 설명이 이하에서 도 4의 TTI 5 (false WAKE UP)와 관련하여 도시되어 있다.
도 2는, 본 발명의 특징에 따라 통신 회로를 운용하는 방법에서 예시적인 단계의 플로우챠트(200)를 도시한다. 도 1 및 도 3에 관하여 상술한 회로가 이 단계를 수행하도록 채택될 수 있다는 뜻에서, 이 방법은 컴퓨터로 구현될 수 있다. 회로는 본 명세서에서 기술된 종류가 될 수 있고, 앞서 상술한 대로 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널을 가질 수 있다. 블록(202)에서 시작한 후에 이 방법은 블록(204)에서와 같이 적어도 하나의 제어 채널을 모니터하는 단계를 포함할 수 있다. 나아가 이 방법은, 블록(208)에서, 데이터가 수신될 것임을 적어도 하나의 제어 채널이 나타낼 때 (이는 판정(decision) 블록(206)에서 판정될 수 있다), 회로의 수신기부, 예컨대 앞서 상술한 데이터 채널 수신기 모듈에 전력을 공급하는 단계를 포함할 수 있다. 나아가 이 방법은, 블록(210)에 도시된 바와 같이, 데이터가 수신되지 아니할 것임을 적어도 하나의 제어 채널이 나타날 때 수신기부에 전력을 공급하지 아니하도록 하는 단계를 포함할 수 있는데, 이는 판정 블록(206)의 “아니오" 분기(branch)에 상응한다.
선택적으로, 예컨대 판정 블록(212)에서 판정되는 것처럼 어떠한 비트 레이트 프로세싱도 요청되지 아니하고 어떠한 재전송도 계류 중이지 아니함을 적어도 하나의 제어 채널이 나타낼 때, 블록(214)에서 도시된 바와 같이, 회로의 비트 레이트 프로세싱 블록에 전력을 공급하지 아니하도록 할 수 있다. 블록(212)의 “아니오” 분기가 지시되면, 블록(216)에서와 같이 전력은 비트 레이트 프로세싱 블록에 이르도록 유지될 것이다. 더욱이, 판정 블록(218)에서 판정되는 것처럼 어떠한 비트 레이트 프로세싱도 요구되지 아니하고 재전송이 계류 중이라면, 블록(220)에서 도시된 바와 같이, 비트 레이트 프로세싱 블록은 클록 게이팅될 수 있다. 예컨대 제어 채널 내지 채널들 상의 정보와 트랙 NACK 블록으로부터의 정보 등을 판정 블록이 이용할 수 있음이 인식될 것이다.
더 나아가, 본 발명의 몇몇 실시예에서, 버퍼(112)와 같은 버퍼는 회로가 운용될 때마다 실질적으로 계속해서 전력을 공급받을 수도 있다. 이와 달리, 블록(222-226)에 도시된 로직을 따를 수도 있다. 그러한 경우, 블록(224)에 도시된 대로, 판정 블록(222)에서 판정된 바와 같이 데이터 수신기 또는 비트 레이트 프로세싱 블록 중 어느 한쪽이 전력을 공급받게 될 때 전력은 버퍼에 이르도록 유지될 수 있다. 반대로, 블록(222)의 “아니오” 분기에서와 같이 어느 쪽도 전력을 공급받지 아니할 때, 버퍼는 블록(226)에서와 같이 전력을 공급받지 아니할 수 있다. 프로세스는 블록(228)에서 계속된다.
버퍼가 이네이블 상태로 있는 동안 로직 전원이 차단될 수 있는 방법을 전반적으로 도시하는 도 3에 유의하여야 한다. 도 3은, 각각 302 및 304로 번호를 매긴 고전압 및 저전압 전원 레일(rail) Vdd와 Vss가 있는 회로(300)를 도시한다. 버퍼(306 및 308)는 도 3에 도시된 것과 같이 실질적으로 계속해서 전력을 공급받을 수 있다. 도 3이 반드시 도 1의 어느 특정 부분을 표현하지는 아니하나, 예컨대 버퍼(308)는 모듈(106) 내의 HARQ 버퍼 또는 출력 버퍼(122)에 상응할 수 있다. 로직 블록(310)은 예컨대 도 1의 비트 레이트 프로세싱 블록(106)에 상응할 수 있다. LOGIC_PWR 신호가 제공될 수 있다. 그러한 신호는 예컨대 도 1의 BR_PWR 신호에 상응할 수 있다. 신호는 n형 FET(NFET)(312)의 게이트(gate)에 직접적으로 적용될 수도 있고, 인버터(inverter)(314)에서 인버트(invert)되어 p형 FET(PFET)(316)의 게이트에 적용될 수도 있다. 따라서, 신호가 하이(high)일 때 FET(312, 316)은 켜질 것이고, 블록(310)이 두 전원(302, 304) 사이에 접속되도록 할 것이다. LOGIC_PWR 신호가 로우(low)일 때 이러한 FET(312, 316)은 비전도(nonconducting)가 될 것이고 로직 블록(310)에는 어떠한 전력도 공급되지 아니할 것이다. 도 3에서 그리고 본 명세서에서 기술된 도면 중 다른 경우, 동등한 결과를 얻기 위해 또 다른 극성 및 다른 로직 방식이 사용될 수 있음이 인식될 것이다. Vthigh및 Vtlow는 두 개의 다른 문턱 전압으로서 대개 CMOS 집적 회로 내 트랜지스터에서 이용 가능(available)하다. 낮은 문턱의(low threshold) 트랜지스터는 빠르되 누설(leakage)이 많지만, 높은 문턱의(high threshold) 트랜지스터는 느리고 누설이 적다.
도 4는 회로(100)의 동작에 관한 예시적인 타이밍 다이어그램을 도시한다. 각각 3개의 슬롯이 있는 9개의 TTI가 도시되었다. 각 TTI의 총 지속기간(total duration)은 2ms이다. 1번째 행은 제어 채널의 수신을 도시한다. 2번째 및 3번째 행은 각각 제어 채널의 파트 1 및 파트 2의 처리를 도시한다. 4번째 행은 수신기 모듈(104)를 위한 REC_CLK 클록 신호의 상태를 도시하는데, 5번째 행은 수신기부(104)를 위한 REC_PWR 전력 신호의 상태를 도시한다. 수신기부(104)의 초기화가 6번째 행에 도시되어 있는데, 데이터 채널의 수신은 7번째 행에 도시되어 있다. 8번째 및 9번째 행은 비트 레이트 프로세싱 블록(106)을 위한 클록 및 전력 신호를 도시한다. 10번째 행은 HARQ와 터보 디코드(Turbo decode)를 포함하여 비트 레이트 프로세싱을 도시한다. 터보 코딩은 3GPP에 의해 지정된 채널 코딩(channel coding)이다. (Third Generation Partnership Project (3GPP) Technical Specification TS25.212 V5.10.0 참조) 끝으로, 마지막 행은 출력 버퍼(122)로부터의 CPU 읽기(Read)를 도시한다.
소정의 통신 시스템은 동일한 물리적 채널에서 제어 및 데이터 채널을 반송할 수 있음이 인식될 것인데, 그 중 어느 경우든지 기술된 소정의 전력 절감을 실현함이 역시 가능할 것이다. 예를 들어, 제어 채널은 여러 데이터 채널 중 하나에 포함될 수 있으므로, 이러한 실례에서 특정 물리적 채널(제어 채널)은 언제나 수신되어야 하나, 그 밖의 데이터 채널은 본 명세서에서 기술된 바와 같이 제어되는 별개의 수신기에 의해 수신될 수 있다. 청구항을 포함한 본 명세서에서 사용되고 문맥상 지시하는 바, “제어 채널”은 이 단락에서 기술된 구성을 포함하는 것으로 해석된다.
예
여기서는 순전히 예시적인 목적으로, 하나 또는 그 이상의 발명의 기술을 당업자가 용이하게 적용하도록 하기 위하여, 대량의 웹 브라우징(web browsing) 시나리오에서 본 발명으로 절감된 전력의 추정치가 계산된다. 이 계산은 한정(limiting)으로 간주될 것이 아니고, 정해진 환경과 용도에 따라 다소간의 전력 절감이 달성될 수 있으며, 나아가 다른 스케일의 테크놀로지(technology)가 채택될 수 있다.
가정:
분당 평균 데이터 다운로드는 500kbyte이고,
1Mbps의 스루풋 버스트(throughput burst),
3개의 백투백(back-to-back) TTI,
10%의 블록 에러 레이트(block error rate, BLER),
한 시점에 데이터를 요구하는 10명의 사용자,
3nA의 Vtlow(low threshold voltage) 트랜지스터 누설, 0.1nA의 Vthigh(high threshold voltage) 트랜지스터 누설인 때의 130nm 프로세스,
35%의 전력 손실은 누설 전력(leakage power) 때문이고, 65%는 동적 전력(dynamic power) 때문이다.
Figure 112009005749705-pct00001
슬롯이 트레이닝 시간을 위해 요청되고 이 예에서는 버스트 끝에서 불필요한 슬롯에 대해 항상 활성일 것이므로, 이 예에서 HS-PDSCH 수신기는 패킷 수신의 매 버스트마다 여분의 두 슬롯을 위해 전력을 공급받는다. 각각의 버스트가 3 TTI (9개의 슬롯)이라는 가정을 사용하면, HS-PDSCH 수신기는 매 60초마다 11/9 x 4.5 초 = 5.5 초 동안 활성이다. 그러므로, 그 시간의 81% 동안 수신기는 어떠한 동적 전력도 없고 누설 전력은 30이라는 인자에 의해 감소된다.
Figure 112009005749705-pct00002
설명에 도움이 되려는 취지로 소개된 위 특정 경우에 있어서, HS-PDSCH 수신기에서 예시적인 전력 절감은 1-(0.09+0+(0.81x0.35/30))=90%이다.
비트 레이트 프로세싱 클록은 전형적으로 데이터가 수신되고 있는 동안 (이 예에서는 매 60초마다 4.5초) 활성일 뿐이나, HARQ 재전송이 계류 중인 동안 전원이 유지되어야 한다. HARQ RAM에 단지 전력을 공급하기 위하여 전력이 요청되는 추가 시간은 다음과 같이 추정될 수 있다.
Figure 112009005749705-pct00003
그러므로, BRP는 매 60초마다 4.5초 동안 (7.5%) 전력을 공급받고 활성이며, 클록은 매 60초마다 약 4.5초 동안 (7.5%) 게이트되며, 전력은 나머지 85%의 시간 동안 차단된다. 이와 같이 특정한 예시적인 경우, BRP에서의 예시적인 전력 절감은 1-(0.075=(0.075x0.35)+(0.85x0.35/30)=89%이다.
적어도 본 명세서에서 기술된 본 발명의 기술의 일부분은 집적회로에서 구현될 수 있다. 집적회로를 만들 때, 복수의 동일한 다이(die)는 대개 반도체 웨이퍼 표면 상에 반복되는 패턴으로 제작(fabricate)된다. 각각의 다이는 본 명세서에서 기술된 회로 또는 구성요소(element) 전부를 포함할 수 있고, 그 밖의 구성 또는 회로를 포함할 수 있다. 개개의 다이는 웨이퍼로부터 절단(cut)되거나 다이스(dice)되고 나서 집적회로로 패키지(package)된다. 당업자라면 어떻게 웨이퍼를 다이스하고 다이를 패키지하여 집적회로를 생산하는지 알 것이다. 그와 같이 제조된 집적 회로는 본 발명의 일부로 본다. 나아가, 본 명세서에서 제공된 회로에 대한 상세한 설명으로부터, 당업자라면 본 발명의 하나 또는 그 이상의 실시예에 따라 집적 회로를 제작하기 위하여 알맞은 마스크(mask) 세트를 개발할 수 있을 것이다.
본 발명의 설명에 도움이 되는 실시예가 본 명세서에서 기술되었지만, 본 발명은 실시예에 한정되는 것이 아니고, 첨부된 특허청구범위에 기술된 본 발명의 범주를 벗어나지 아니하면서 그 밖의 다양한 변경 및 변형이 당업자에 의하여 이루어질 수 있다고 이해되어야 한다.

Claims (20)

  1. 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널로 통신 회로(communications circuit)를 운용하는 방법에 있어서,
    상기 적어도 하나의 제어 채널을 모니터하는 단계와,
    데이터가 수신될 것임을 상기 적어도 하나의 제어 채널이 나타낼 때 상기 통신 회로의 수신기부(a receiver portion)에 전력을 공급하는 단계와,
    데이터가 수신되지 아니할 것임을 상기 적어도 하나의 제어 채널이 나타낼 때 상기 수신기부에 전력을 공급하지 않는 단계와,
    상기 수신기부에 전력을 공급하는 것과 공급하지 않는 것과는 무관하게, 어떠한 비트 레이트 프로세싱(bit rate processing)도 요청되지 아니하고 어떠한 재전송(retransmission)도 계류 중(pending)이지 아니할 때 상기 통신 회로의 비트 레이트 프로세싱 블록에 전력을 공급하지 않는 단계와,
    상기 수신기부에 전력을 공급하는 것과 공급하지 않는 것과는 무관하게, 어떠한 비트 레이트 프로세싱도 요청되지 아니하되 재전송이 계류 중인 경우 상기 통신 회로의 상기 비트 레이트 프로세싱 블록에 전력을 공급하고 상기 통신 회로의 상기 비트 레이트 프로세싱 블록을 클록 게이팅(clock-gating)하는 단계
    를 포함하되,
    적어도 소정의 상황에서, 상기 비트 레이트 프로세싱 블록에 전력이 공급되지 않을 때 상기 수신기부는 전력을 공급받고,
    적어도 소정의 다른 상황에서, 상기 비트 레이트 프로세싱 블록에 전력이 공급될 때 상기 수신기부는 전력을 공급받지 않는
    통신 회로 운용 방법.
  2. 제 1 항에 있어서,
    상기 통신 회로는 3GPP HSDPA 표준 하에서 운용되도록 구성되고, 상기 적어도 하나의 제어 채널은 HS-SCCH 제어 채널을 포함하고, 상기 적어도 하나의 데이터 채널은 HS-PDSCH 채널을 포함하는
    통신 회로 운용 방법.
  3. 적어도 하나의 제어 채널과 적어도 하나의 데이터 채널로 운용하기 위한 통신 회로에 있어서,
    상기 적어도 하나의 제어 채널을 모니터하도록 구성되는 제어 채널 수신기 모듈과,
    상기 제어 채널 수신기 모듈과 결합되는 데이터 채널 수신기 모듈- 상기 데이터 채널 수신기 모듈은 데이터가 수신될 것임을 상기 적어도 하나의 제어 채널이 나타낼 때 전력 공급이 온되도록(powered-on) 구성되고 데이터가 수신되지 아니할 것임을 상기 적어도 하나의 제어 채널이 나타낼 때 전력 공급이 다운되도록(powered-down) 구성됨 -과,
    상기 데이터 채널 수신기 모듈에 결합되는 비트 레이트 프로세싱 블록- 상기 비트 레이트 프로세싱 블록은 상기 데이터 채널 수신기 모듈의 상기 전력 공급 온 및 상기 전력 공급 다운과는 무관하게, 어떠한 비트 레이트 프로세싱도 요청되지 아니하고 어떠한 재전송도 계류 중이지 아니할 때 전력 공급이 다운되도록 구성되고,
    상기 비트 레이트 프로세싱 블록은 상기 데이터 채널 수신기 모듈의 상기 전력 공급 온 및 상기 전력 공급 다운과는 무관하게, 어떠한 비트 레이트 프로세싱도 요청되지 아니하되 재전송이 계류 중인 경우 전력을 공급받고 클록 게이팅됨 -과,
    트랙킹부(tracking portion)를 포함하되,
    상기 트랙킹부는 상기 비트 레이트 프로세싱 블록에 결합되고 상기 재전송이 계류중인지 여부를 판정하도록 구성되며,
    적어도 소정의 상황에서, 상기 비트 레이트 프로세싱 블록에 전력이 공급되지 않을 때 상기 데이터 채널 수신기 모듈은 전력을 공급받고,
    적어도 소정의 다른 상황에서, 상기 비트 레이트 프로세싱 블록에 전력이 공급될 때 상기 데이터 채널 수신기 모듈은 전력을 공급받지 않는
    통신 회로.
  4. 제 3 항에 있어서,
    상기 통신 회로는 3GPP HSDPA 표준 하에서 운용되도록 구성되고, 상기 적어도 하나의 제어 채널은 HS-SCCH 제어 채널을 포함하고, 상기 적어도 하나의 데이터 채널은 HS-PDSCH 채널을 포함하는
    통신 회로.
  5. 제 3 항에 있어서,
    상기 데이터 채널 수신기 모듈과 상기 비트 레이트 프로세싱 블록 사이에 위치한 버퍼를 더 포함하되,
    상기 버퍼로의 전력은 상기 회로의 운용 중에 실질적으로 계속해서 유지되는
    통신 회로.
  6. 제 3 항에 있어서,
    상기 데이터 채널 수신기 모듈과 상기 비트 레이트 프로세싱 블록 사이에 위치한 버퍼를 더 포함하되,
    상기 데이터 채널 수신기 모듈과 상기 비트 레이트 프로세싱 블록 중 적어도 하나가 전력을 공급받을 때 상기 버퍼로의 전력 공급은 유지되고, 상기 데이터 채널 수신기 모듈도 전력을 공급받지 아니하고 상기 비트 레이트 프로세싱 블록도 전력을 공급받지 아니할 때 상기 버퍼로의 전력 공급은 차단되는
    통신 회로.
  7. 제 6 항에 있어서,
    상기 제어 채널 수신기 모듈, 상기 데이터 채널 수신기 모듈, 상기 비트 레이트 프로세싱 블록 및 상기 버퍼와 결합되는 데이터 채널 클록 및 공급 제어 모듈을 더 포함하되,
    상기 트랙킹부는 상기 데이터 채널 클록 및 공급 제어 모듈 내에 포함되고, 상기 데이터 채널 클록 및 공급 제어 모듈은 상기 제어 채널 수신기 모듈로부터 제어 신호를 수신하도록 구성되고, 상기 데이터 채널 수신기 모듈로의 전력 공급, 상기 비트 레이트 프로세싱 블록으로의 전력 공급, 상기 버퍼로의 전력 공급 및 상기 비트 레이트 프로세싱 블록의 클록 게이팅을 제어하도록 구성되는
    통신 회로.
  8. 제 3 항에 있어서,
    상기 통신 회로는 집적 회로로서 형성되는
    통신 회로.
  9. 적어도 하나의 제어 채널 및 적어도 하나의 데이터 채널로 운용하기 위한 통신 장치에 있어서,
    상기 적어도 하나의 제어 채널 및 상기 적어도 하나의 데이터 채널을 전송하는 신호를 수신하고 동위상(in-phase) 및 직교위상(quadrature) (IQ) 샘플을 출력하도록 구성된 무선 주파수 (RF) 프론트 엔드와,
    상기 RF 프론트 엔드에 결합되고 상기 적어도 하나의 제어 채널을 모니터하기 위하여 상기 IQ 샘플을 수신하도록 구성된 제어 채널 수신기 모듈과,
    상기 제어 채널 수신기 모듈에 결합되며 상기 IQ 샘플을 수신하도록 상기 RF 프론트 엔드에 결합되는 데이터 채널 수신기 모듈- 상기 데이터 채널 수신기 모듈은 상기 적어도 하나의 제어 채널이 데이터가 수신될 것임을 나타낼 때 전력 공급이 온되도록 구성되고, 상기 적어도 하나의 제어 채널이 데이터가 수신되지 아니할 것임을 나타낼 때 전력 공급이 다운되도록 구성됨 -과,
    상기 데이터 채널 수신기 모듈에 결합되는 비트 레이트 프로세싱 블록- 상기 비트 레이트 프로세싱 블록은 상기 데이터 채널 수신기 모듈의 상기 전력 공급 온 및 상기 전력 공급 다운과는 무관하게, 어떠한 비트 레이트 프로세싱도 요청되지 아니하고 어떠한 재전송도 계류 중이지 아니할 때 전력 공급이 다운되도록 구성되고,
    상기 비트 레이트 프로세싱 블록은 상기 데이터 채널 수신기 모듈의 상기 전력 공급 온 및 상기 전력 공급 다운과는 무관하게, 어떠한 비트 레이트 프로세싱도 요청되지 아니하되 재전송이 계류 중인 경우 전력을 공급받고 클록 게이팅됨 -과,
    트랙킹부를 포함하되,
    상기 트랙킹부는 상기 비트 레이트 프로세싱 블록에 결합되고 상기 재전송이 게류중인지 여부를 판정하도록 구성되며,
    적어도 소정의 상황에서, 상기 비트 레이트 프로세싱 블록에 전력이 공급되지 않을 때 상기 데이터 채널 수신기 모듈은 전력을 공급받고,
    적어도 소정의 다른 상황에서, 상기 비트 레이트 프로세싱 블록에 전력이 공급될 때 상기 데이터 채널 수신기 모듈은 전력을 공급받지 않는
    통신 장치.
  10. 제 9 항에 있어서,
    상기 통신 장치는 3GPP HSDPA 표준 하에서 운용되도록 구성되고, 상기 적어도 하나의 제어 채널은 HS-SCCH 제어 채널을 포함하고, 상기 적어도 하나의 데이터 채널은 HS-PDSCH 채널을 포함하는 통신 장치.
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