KR101301795B1 - Semiconductor package - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 해결하고자 하는 기술적 과제는 기판의 도전 패턴에 별도의 솔더층을 형성하지 않고, 무전해 도금을 통해 도금층을 형성하고, 이를 통해 기판이 반도체다이 또는 외부 소자와 전기적으로 연결될 수 있으므로, 전해 도금을 위한 버스를 제거할 수 있고, 도금층을 통해 파인 피치 구현이 가능하여 소형화함과 동시에 집적도를 높이는데 있다. The present invention relates to a semiconductor package, and the technical problem to be solved is to form a plating layer through electroless plating, without forming a separate solder layer on the conductive pattern of the substrate, through which the substrate is electrically connected with the semiconductor die or an external device. Since it can be connected to, it is possible to remove the bus for the electroplating, fine pitch can be implemented through the plating layer is to miniaturize and increase the integration.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}[0001] SEMICONDUCTOR PACKAGE [0002]

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.

반도체 패키지가 고집적화 됨에 따라 패키지 타입이 일반 딥(DIP) 타입에서 리드 밀도가 높은 QFP(Quad Flat Package), BGA(Ball Grid Array), CSP(Chip Scale Package), 립-칩(Flip-Chip) 타입으로 발전되고 있다. 이러한 패키지의 변화 추세는 기판 어셈블리 제품의 소형화, 경량화에 대한 요구를 만족시키기 위한 최선의 방안으로 인식되어 더욱 가속화되고 있다.As semiconductor packages are highly integrated, the package type has a high density of leads from general dip (DIP) type to quad flat package (QFP), ball grid array (BGA), chip scale package (CSP), and lip-chip (CIP) type. Is being developed. The trend of this package change is accelerating as it is recognized as the best way to meet the demand for miniaturization and weight reduction of substrate assembly products.

이러한 기판은 반도체 패키지 내/외부의 반도체 소자와 전기적으로 연결되기 위한 도전성 패턴을 포함하고, 상기 도전성 패턴에는 전해 도금을 통해 솔더층이 형성된다. 최근에 반도체 패키지의 집적도가 높아지며 기판의 도전성 패턴수가 증가하게 되고 그 크기는 소형화됨에 따라 파인 피치(fine pitch)를 위한 미세한 도전 패턴이 요구된다. 그러나 기판의 도전성 패턴에 솔더층을 전해 도금을 통해 형성하기 위해서는 기판에 전기 소통을 위한 버스가 구비되어야 하여 소형화에 제한이 따르며, 전해 도금을 통해 형성된 솔더층은 그 두께가 일정 두께 이상이 되어 고집적에는 한계가 있다. The substrate includes a conductive pattern for electrically connecting with a semiconductor device inside and outside the semiconductor package, and a solder layer is formed on the conductive pattern through electrolytic plating. Recently, as the degree of integration of semiconductor packages increases, the number of conductive patterns on a substrate increases, and the size thereof decreases, a fine conductive pattern for fine pitch is required. However, in order to form a solder layer on the conductive pattern of the substrate through electroplating, a bus for electrical communication must be provided on the substrate, thereby minimizing the miniaturization. There is a limit.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 무전해 도금을 통해 형성된 도금층을 통해 기판이 외부 소자 및 반도체 다이와 전기적으로 연결될 수 있으므로, 전해 도금을 위한 버스를 제거할 수 있고, 도금층을 통해 파인 피치 구현이 가능하여 소형화함과 동시에 집적도를 높일 수 있는 반도체 패키지를 제공하는데 있다.The present invention is to overcome the above-mentioned conventional problems, an object of the present invention is that the substrate can be electrically connected to the external device and the semiconductor die through a plating layer formed through electroless plating, it is possible to eliminate the bus for electrolytic plating In addition, the present invention provides a semiconductor package capable of realizing a fine pitch through a plating layer, thereby miniaturizing and increasing the degree of integration.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 반도체다이 및 상기 반도체다이와 전기적으로 연결된 기판을 포함하며, 상기 기판은 절연층에 형성된 적어도 하나의 제1도전패턴 및 상기 제1도전패턴에 형성된 니켈층과 금층으로 이루어진 도금층을 포함할 수 있다. In order to achieve the above object, a semiconductor package according to the present invention includes a semiconductor die and a substrate electrically connected to the semiconductor die, wherein the substrate is formed on at least one first conductive pattern and the first conductive pattern formed on an insulating layer. It may include a plating layer consisting of a nickel layer and a gold layer.

상기 반도체다이는 제1면에 형성된 적어도 하나의 도전성 필러 및, 상기 도전성 필러에 형성된 솔더캡을 포함할 수 있다. The semiconductor die may include at least one conductive filler formed on the first surface and a solder cap formed on the conductive filler.

상기 도금층의 니켈층과 금층 사이에 팔라듐층이 더 개재될 수 있다.A palladium layer may be further interposed between the nickel layer and the gold layer of the plating layer.

상기 솔더캡이 상기 제1도전 패턴에 용착되어 상기 기판과 상기 반도체다이가 전기적으로 연결되고, 상기 솔더캡과 상기 제1도전 패턴 사이에는 금속간 화합물층인 (Cu, Ni)6Sn5층과 (Cu, Ni)3Sn층이 개재될 수 있다.The solder cap is deposited on the first conductive pattern to electrically connect the substrate and the semiconductor die, and an intermetallic compound layer (Cu, Ni) 6 Sn 5 layer and (Cu, Ni) 3 Sn layer may be interposed.

상기 반도체다이에 형성된 도전성 필러는 상기 솔더캡 및 상기 금속간 화합물층을 통해 상기 기판에 형성된 제1도전 패턴과 전기적으로 연결될 수 있다.The conductive filler formed on the semiconductor die may be electrically connected to the first conductive pattern formed on the substrate through the solder cap and the intermetallic compound layer.

상기 금속간 화합물층은 1 내지 2um의 두께로 형성될 수 있다.The intermetallic compound layer may be formed to a thickness of 1 to 2um.

상기 도금층은 상기 제1도전 패턴의 측면에 형성될 수 있다.The plating layer may be formed on side surfaces of the first conductive pattern.

상기 도금층은 무전해 도금을 통해 0.02 내지 0.3um의 두께로 형성될 수 있다.The plating layer may be formed to a thickness of 0.02 to 0.3um through the electroless plating.

상기 도금층의 금층과 팔라듐층은 무전해 도금을 통해 각각 0.01 내지 0.1um의 두께로 형성될 수 있다.The gold layer and the palladium layer of the plating layer may be formed with a thickness of 0.01 to 0.1um through electroless plating, respectively.

상기 도금층의 니켈층은 무전해 도금을 통해 각각 0.01 내지 0.1um의 두께로 형성될 수 있다.The nickel layer of the plating layer may be formed to a thickness of 0.01 to 0.1um through electroless plating, respectively.

상기 기판의 절연층은 평평한 제1면과 상기 제1면의 반대 면으로서 평평한 제2면으로 이루어지며, 상기 제1면에 상기 제1도전 패턴이 형성될 수 있다.The insulating layer of the substrate may be formed of a first flat surface and a second flat surface as an opposite surface of the first surface, and the first conductive pattern may be formed on the first surface.

상기 기판은 상기 절연층의 제2면에 형성된 적어도 하나의 제2도전 패턴과, 상기 절연층의 제1면과 제2면 사이를 관통하여 상기 제1도전 패턴과 상기 제2도전패턴 사이를 전기적으로 연결하는 도전성 비아를 더 포함할 수 있다. The substrate may be electrically connected between the first conductive pattern and the second conductive pattern by passing through at least one second conductive pattern formed on the second surface of the insulating layer and between the first and second surfaces of the insulating layer. The conductive via may further include a connection.

또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 반도체다이와, 상기 반도체다이의 제1면에 형성되며, 상기 반도체다이와 전기적으로 연결된 적어도 하나의 도전성 필러와, 상기 도전성 필러에 형성된 솔더캡과, 적어도 하나의 제1도전 패턴이 형성된 절연층을 포함하는 기판 및 상기 기판의 제1도전 패턴과 상기 솔더캡 사이에 개재된 (Cu, Ni)6Sn5층과 (Cu, Ni)3Sn층으로 이루어진 금속간 화합물층을 포함할 수 있다. In addition, in order to achieve the above object, the semiconductor package according to the present invention includes a semiconductor die, at least one conductive filler formed on the first surface of the semiconductor die and electrically connected to the semiconductor die, and a solder cap formed on the conductive filler. And a (Cu, Ni) 6 Sn 5 layer and a (Cu, Ni) 3 Sn layer interposed between the substrate including an insulating layer having at least one first conductive pattern formed thereon, and the first conductive pattern of the substrate and the solder cap. It may include an intermetallic compound layer.

상기 기판은 상기 제1도전패턴의 측부에 형성된 니켈층과 금층으로 이루어진 도금층을 더 포함할 수 있다. The substrate may further include a plating layer formed of a nickel layer and a gold layer formed on the side of the first conductive pattern.

상기 기판의 도금층은 니켈층과 금층 사이에 팔라듐층이 더 개재될 수 있다.The plated layer of the substrate may further include a palladium layer between the nickel layer and the gold layer.

본 발명에 의한 반도체 패키지는 무전해 도금을 통해 형성된 도금층을 통해 기판이 외부 소자 및 반도체다이와 전기적으로 연결될 수 있으므로, 전해 도금을 위한 버스를 제거할 수 있고, 도금층을 통해 파인 피치 구현이 가능하여 소형화함과 동시에 집적도를 높일 수 있게 된다.In the semiconductor package according to the present invention, since the substrate may be electrically connected to the external device and the semiconductor die through the plating layer formed through the electroless plating, the bus for the electrolytic plating may be removed, and the fine pitch may be realized through the plating layer. At the same time, it is possible to increase the degree of integration.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 2를 확대 도시한 확대도이다.
도 3은 도 1의 반도체 패키지의 기판과 반도체다이가 용착되기 이전의 단면도이다.
도 4는 도 3의 4를 확대 도시한 확대도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 도 5의 6을 확대 도시한 확대도이다.
도 7은 도 5의 반도체 패키지의 기판과 반도체다이가 용착되기 이전의 단면도이다.
도 8은 도 7의 8을 확대 도시한 확대도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
FIG. 2 is an enlarged view illustrating 2 of FIG. 1.
3 is a cross-sectional view of the semiconductor package of FIG. 1 before the substrate and the semiconductor die are deposited.
FIG. 4 is an enlarged view illustrating 4 of FIG. 3.
5 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
FIG. 6 is an enlarged view illustrating 6 of FIG. 5.
FIG. 7 is a cross-sectional view of the semiconductor package of FIG. 5 before the substrate and the semiconductor die are welded.
FIG. 8 is an enlarged view illustrating 8 of FIG. 7.

본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결(electrically coupled)되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 도전성 물질을 사이에 두고 연결되어 있는 경우도 포함한다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention. In addition, when a part is electrically coupled to another part, this includes not only a case in which it is directly connected but also a case in which another conductive material is interposed therebetween. Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.

도 1을 참조하면 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있고 도 2를 참조하면 도 1의 2에 대한 확대도가 도시되어 있다. 그리고 도 3을 참조하면 도 1의 반도체 패키지의 기판과 반도체다이가 용착되기 이전의 단면도가 도시되어있고, 도 4를 참조하면 도 3의 4에 대한 확대도가 도시되어 있다. 이하에서는 반도체 패키지(100)의 기판(110)과 반도체다이(120)가 용착되기 이전의 도 3과, 용착된 이후의 도 1의 반도체 패키지(100)에 대해 함께 설명하고자 한다. Referring to FIG. 1, a cross-sectional view of a semiconductor package according to an embodiment of the present invention is illustrated, and referring to FIG. 2, an enlarged view of FIG. 1 is illustrated. 3 is a cross-sectional view of the semiconductor package of FIG. 1 before the substrate and the semiconductor die are welded, and FIG. 4 is an enlarged view of FIG. 3. Hereinafter, FIG. 3 before the substrate 110 and the semiconductor die 120 of the semiconductor package 100 are welded and the semiconductor package 100 of FIG. 1 after the welding will be described together.

상기 반도체 패키지(100)는 제1도전 패턴(112)을 포함하는 기판(110)과, 기판(110)의 제1도전 패턴(112)과 전기적으로 연결된 도전성 필러(121)를 포함하는 반도체다이(120)로 이루어진다. The semiconductor package 100 includes a substrate 110 including a first conductive pattern 112 and a semiconductor die including a conductive filler 121 electrically connected to the first conductive pattern 112 of the substrate 110. 120).

우선, 기판(110)은 절연층(111)과, 절연층(111)에 형성된 적어도 하나의 제1도전 패턴(112)과, 절연층(111)에서 제1도전 패턴(112)이 형성된 면의 반대 면에 형성된 적어도 하나의 제2도전 패턴(113)과, 제1도전 패턴(112)과 상기 제2도전 패턴(113)을 전기적으로 연결하는 적어도 하나의 도전성 비아(114) 및, 제1도전 패턴(112)에 형성된 니켈(Ni)층(115a)과 금(Au)층(115b)으로 이루어진 도금층(115)을 포함한다. First, the substrate 110 may include an insulating layer 111, at least one first conductive pattern 112 formed on the insulating layer 111, and a surface on which the first conductive pattern 112 is formed on the insulating layer 111. At least one second conductive pattern 113 formed on an opposite surface, at least one conductive via 114 electrically connecting the first conductive pattern 112 to the second conductive pattern 113, and a first conductive pattern The plating layer 115 may include a nickel (Ni) layer 115a and a gold (Au) layer 115b formed on the pattern 112.

그리고 절연층(111)은 평평한 제1면(111a)과 상기 제1면(111a)의 반대 면으로서 평평한 제2면(111b)으로 이루어진다.The insulating layer 111 includes a flat first surface 111a and a flat second surface 111b as an opposite surface of the first surface 111a.

그리고 제1도전 패턴(112)은 절연층(111)의 제1면(111a)에 형성되며, 반도체다이(120)의 도전성 필러(121)와 전기적으로 연결된다. 이러한 제1도전 패턴(112)은 구리(Cu)로 이루어질 수 있다. 그리고 상기 절연층(111)의 제1면(111a)에는 상기 제1도전 패턴(112)의 외주 연에 일정두께로 형성되어, 제1도전 패턴(112)을 외부환경으로부터 보호하기 위한 솔더 마스크(미도시)가 더 형성될 수 있다. The first conductive pattern 112 is formed on the first surface 111a of the insulating layer 111, and is electrically connected to the conductive filler 121 of the semiconductor die 120. The first conductive pattern 112 may be made of copper (Cu). A solder mask for protecting the first conductive pattern 112 from the external environment is formed on the first surface 111a of the insulating layer 111 at a predetermined thickness on the outer circumferential edge of the first conductive pattern 112. Not shown) may be further formed.

그리고 제2도전 패턴(113)은 절연층(111)의 제2면(111b)에 형성된다. 이러한 제2도전 패턴(113)은 반도체 패키지(100)의 외부 실장을 위해, 외부 소자 및 기판과 전기적으로 연결될 수 있다. The second conductive pattern 113 is formed on the second surface 111b of the insulating layer 111. The second conductive pattern 113 may be electrically connected to an external device and a substrate for external mounting of the semiconductor package 100.

그리고 도전성 비아(114)는 절연층(111)의 제1면(111a)과 제2면(111b) 사이를 관통하여, 절연층(111)의 제1면(111a)에 형성된 제1도전 패턴(112)과 절연층(111)의 제2면(111b)에 형성된 제2도전 패턴(113)을 전기적으로 연결한다. The conductive via 114 penetrates between the first surface 111a and the second surface 111b of the insulating layer 111 to form a first conductive pattern formed on the first surface 111a of the insulating layer 111. 112 and the second conductive pattern 113 formed on the second surface 111b of the insulating layer 111 are electrically connected to each other.

그리고 도금층(115)은 제1도전 패턴(112)에 순차적으로 형성된 니켈층(115a)과 금층(115b)을 포함한다. 즉, 도금층(115)은 제1도전 패턴(112)을 모두 덮도록 형성된 니켈층(115a)과, 상기 니켈층(115a)을 모두 덮도록 형성된 금층(115b)으로 이루어진다. 이러한 도금층(115)은 무전해 니켈/치환 금도금(ENIG; Electroless Nickel Immersion Gold)방법에 의해 형성될 수 있다. 이와 같이 도금층(115)은 무전해 도금을 통해 형성하므로, 전해 도금을 위한 버스를 제거할 수 있으므로 반도체 패키지(100)의 소형화에 유리하다. In addition, the plating layer 115 includes a nickel layer 115a and a gold layer 115b sequentially formed on the first conductive pattern 112. That is, the plating layer 115 includes a nickel layer 115a formed to cover all of the first conductive patterns 112 and a gold layer 115b formed to cover all of the nickel layers 115a. The plating layer 115 may be formed by an electroless nickel immersion gold (ENIG) method. Since the plating layer 115 is formed through electroless plating as described above, the bus for electrolytic plating can be removed, which is advantageous in miniaturization of the semiconductor package 100.

그리고 니켈층(115a)은 제1도전 패턴(112)을 모두 덮도록 0.01 내지 0.1um의 두께로 형성한다. 이와 같이 니켈층(115a)을 얇게 형성하여, 반도체 패키지(100)의 소형화 및 집적도를 높일 수 있는 파인 피치(fine pitch)구현이 가능하다. 그리고 금층(115b)은 니켈층(115a)이 형성된 기판(110)을 금이온이 있는 솔루션에 담그게 되면, 니켈층(115a)으로부터 전자를 받아 환원된 금이 니켈층(115a)을 모두 덮도록 전착되면서 형성된다. 이러한 금층(115b)은 0.01 내지 0.1um의 두께로 형성된다. 이러한 도금층(115)은 제2도전 패턴(113)에도 형성될 수 있다. 그리고 이와 같이 니켈층(115a)과 금층(115b)으로 이루어진 도금층(115)은 무전해 도금을 통해 0.02 내지 0.2um의 두께로 형성된다. The nickel layer 115a is formed to a thickness of 0.01 to 0.1 um so as to cover all of the first conductive patterns 112. As such, the nickel layer 115a is thinly formed, thereby enabling fine pitch implementation to reduce the size and integration of the semiconductor package 100. In addition, when the gold layer 115b immerses the substrate 110 on which the nickel layer 115a is formed in a solution having gold ions, the gold received from the nickel layer 115a and the reduced gold cover all of the nickel layer 115a. It is formed by electrodeposition. The gold layer 115b is formed to a thickness of 0.01 to 0.1um. The plating layer 115 may also be formed on the second conductive pattern 113. In this way, the plating layer 115 including the nickel layer 115a and the gold layer 115b is formed to have a thickness of 0.02 to 0.2 um through electroless plating.

그리고 반도체다이(120)는 평평한 제1면(120a)과, 제1면(120a)의 반대 면인 제2면(120b)을 갖고, 제1면(120a)에 형성된 적어도 하나의 도전성 필러(121)를 포함한다. 이러한 도전성 필러(121)는 구리로 이루어질 수 있다. 그리고 반도체다이(120)의 도전성 필러(121)에는 솔더 캡(122)이 형성된다. 이때 도전성 필러(121)의 제1면(121a)은 반도체다이(120)와 접촉되어 전기적으로 연결되며, 제1면(121a)의 반대 면인 제2면(121b)은 솔더 캡(122)과 접속되어, 전기적으로 연결된다. 즉 도전성 필러(121)는 반도체다이(120)와 솔더 캡(122) 사이에 개재된다. 그리고 상기 솔더 캡(122)은 SnAg계 솔더일 수 있다. The semiconductor die 120 has a flat first surface 120a and a second surface 120b opposite to the first surface 120a, and at least one conductive filler 121 formed on the first surface 120a. It includes. The conductive filler 121 may be made of copper. The solder cap 122 is formed on the conductive filler 121 of the semiconductor die 120. In this case, the first surface 121a of the conductive filler 121 is in contact with the semiconductor die 120 to be electrically connected, and the second surface 121b, which is the opposite surface of the first surface 121a, is connected to the solder cap 122. To be electrically connected. That is, the conductive filler 121 is interposed between the semiconductor die 120 and the solder cap 122. The solder cap 122 may be a SnAg-based solder.

이와 같은 기판(110)의 제1도전 패턴(112)에 형성된 도금층(115)과 반도체다이(120)의 솔더 캡(122)이 접촉되도록, 기판(110)에 반도체다이(120)를 실장한 후에 열처리를 통해 솔더 캡(122)과 도금층(115)이 융착되면 기판(110)과 반도체다이(120)가 전기적으로 연결된다. After mounting the semiconductor die 120 on the substrate 110 such that the plating layer 115 formed on the first conductive pattern 112 of the substrate 110 and the solder cap 122 of the semiconductor die 120 are in contact with each other. When the solder cap 122 and the plating layer 115 are fused through heat treatment, the substrate 110 and the semiconductor die 120 are electrically connected to each other.

이와 같은 기판(110)과 반도체다이(120)는 열처리로 인해 도금층(115)의 금층(115b)이 솔더캡(122)내로 확산되고, 도금층(115)의 니켈층(115a)과 솔더캡(122)이 결합되어 전기적으로 연결된다. 이때 솔더캡(122)과 제1도전 패턴(112) 사이에 개재된 니켈층(115a)은 솔더캡(122)의 주석(Sn)성분과, 제1도전 패턴(112)의 구리(Cu) 성분과 결합되어, 금속간 화합물층(116)인 (Cu, Ni)6Sn5층(116a)과 (Cu, Ni)3Sn층(116b)이 된다. 이와 같이 형성된 금속간 화합물층(116)은 1 내지 2um의 두께로 형성된다. 그러므로 기판(110)과 반도체다이(120)를 융착하여 전기적으로 연결한 반도체 패키지(100)는 제1도전 패턴(112)의 측면에만 도금층(115)이 남아 있게 된다. 이와 같이 기판(110)은 제1도전 패턴(112)과, 솔더캡(122) 및 도전성 필러(121)를 통해 반도체다이(120)와 전기적으로 연결된다. In the substrate 110 and the semiconductor die 120, the gold layer 115b of the plating layer 115 is diffused into the solder cap 122 by the heat treatment, and the nickel layer 115a and the solder cap 122 of the plating layer 115 are diffused. ) Are coupled and electrically connected. At this time, the nickel layer 115a interposed between the solder cap 122 and the first conductive pattern 112 has a tin (Sn) component of the solder cap 122 and a copper (Cu) component of the first conductive pattern 112. And (Cu, Ni) 6Sn5 layer 116a and (Cu, Ni) 3Sn layer 116b as intermetallic compound layers 116. The intermetallic compound layer 116 thus formed is formed to a thickness of 1 to 2um. Therefore, in the semiconductor package 100 in which the substrate 110 and the semiconductor die 120 are fused and electrically connected, the plating layer 115 remains only on the side surface of the first conductive pattern 112. As such, the substrate 110 is electrically connected to the semiconductor die 120 through the first conductive pattern 112, the solder cap 122, and the conductive filler 121.

이러한 반도체 패키지(100)는 기판(110)에 형성된 제1도전 패턴(112)에 별도의 솔더층을 형성하지 않고, 무전해 도금을 통해 형성된 도금층(115)을 이용하여 반도체다이(120)와 기판(110)을 전기적으로 연결할 수 있으므로, 파인 피치 구현이 가능하여, 소형화 및 집적도를 높일 수 있다.
The semiconductor package 100 does not form a separate solder layer on the first conductive pattern 112 formed on the substrate 110, but uses the plating layer 115 formed through electroless plating to form the semiconductor die 120 and the substrate. Since the 110 may be electrically connected to each other, a fine pitch may be implemented, thereby miniaturizing and increasing the degree of integration.

도 5를 참조하면 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있고 도 6을 참조하면 도 5의 6에 대한 확대도가 도시되어 있다. 그리고 도 7을 참조하면 도 5의 반도체 패키지의 기판과 반도체다이가 용착되기 이전의 단면도가 도시되어있고, 도 8을 참조하면 도 7의 8에 대한 확대도가 도시되어 있다. 이하에서는 반도체 패키지(200)의 기판(210)과 반도체다이(120)가 용착되기 이전의 도 7과, 용착된 이후의 도 5의 반도체 패키지(100)에 대해 함께 설명하고자 한다. Referring to FIG. 5, a cross-sectional view of a semiconductor package according to another exemplary embodiment of the inventive concept is shown. Referring to FIG. 6, an enlarged view of FIG. 5 is illustrated. 7 is a cross-sectional view of the semiconductor package of FIG. 5 before the substrate and the semiconductor die are welded, and FIG. 8 is an enlarged view of FIG. 7. Hereinafter, FIG. 7 before the substrate 210 and the semiconductor die 120 of the semiconductor package 200 are welded and the semiconductor package 100 of FIG. 5 after the welding will be described together.

상기 반도체 패키지(200)의 반도체다이(120)와, 기판(210)의 절연층(111), 제1도전 패턴(112), 제2도전 패턴(113) 및 도전성 비아(114)는 도 1에 도시된 반도체 패키지(100)와 동일하다. 그러므로 반도체 패키지(200)에서 반도체 패키지(100)와 상이한 기판(210)의 도금층(215)을 위주로 설명하고자 한다. The semiconductor die 120 of the semiconductor package 200, the insulating layer 111 of the substrate 210, the first conductive pattern 112, the second conductive pattern 113, and the conductive via 114 are illustrated in FIG. 1. Same as the semiconductor package 100 shown. Therefore, the description will be given based on the plating layer 215 of the substrate 210 different from the semiconductor package 100 in the semiconductor package 200.

그리고 도금층(215)은 제1도전 패턴(112)에 순차적으로 형성된 니켈층(215a), 팔라듐층(215c)과 금층(215b)을 포함한다. 즉, 도금층(215)은 제1도전 패턴(112)을 모두 덮도록 형성된 니켈층(215a)과, 상기 니켈층(215a)을 모두 덮도록 형성된 팔라듐층(215c) 및 상기 팔라듐층(215c)을 모두 덮도록 형성된 금층(215b)으로 이루어진다. 이러한 도금층(215)은 무전해 니켈/무전해 팔라듐/치환 금도금(ENEPIG; Electroless Nickel Electroless Palladium Immersion Gold)방법에 의해 형성될 수 있다. 이와 같이 도금층(215)은 무전해 도금을 통해 형성하므로, 전해 도금을 위한 버스를 제거할 수 있으므로 반도체 패키지(100)의 소형화에 유리하다. In addition, the plating layer 215 may include a nickel layer 215a, a palladium layer 215c, and a gold layer 215b sequentially formed on the first conductive pattern 112. That is, the plating layer 215 may include a nickel layer 215a formed to cover all of the first conductive patterns 112, and a palladium layer 215c and a palladium layer 215c formed to cover all of the nickel layers 215a. It consists of the gold layer 215b formed so that it may cover all. The plating layer 215 may be formed by an electroless nickel / electroless palladium / substituted gold plating (ENEPIG) method. Since the plating layer 215 is formed through electroless plating as described above, the bus for electrolytic plating can be removed, which is advantageous in miniaturization of the semiconductor package 100.

그리고 니켈층(215a)은 제1도전 패턴(112)을 모두 덮도록 0.01 내지 0.1um의 두께로 형성한다. 이와 같이 니켈층(215a)을 얇게 형성하여, 반도체 패키지(100)의 소형화 및 집적도를 높일 수 있는 파인 피치(fine pitch)구현이 가능하다. The nickel layer 215a is formed to a thickness of 0.01 to 0.1 um so as to cover all of the first conductive patterns 112. As such, the nickel layer 215a is thinly formed, thereby enabling fine pitch implementation to increase the size and integration of the semiconductor package 100.

그리고 팔라듐층(215c)은 니켈층(215a)을 모두 덮도록 0.01 내지 0.1um의 두께로 형성한다. 이러한 팔라듐층(215c)은 니켈층(215a)과 금층(215b) 사이에 개재되어, 니켈층(215a)의 니켈(Ni) 열확산을 억제 시켜서, 니켈층(215a) 및 제1도전 패턴(112)의 부식을 방지하고 접촉 강도를 증가시킬 수 있다. The palladium layer 215c is formed to a thickness of 0.01 to 0.1um to cover all of the nickel layer 215a. The palladium layer 215c is interposed between the nickel layer 215a and the gold layer 215b to suppress nickel (Ni) thermal diffusion of the nickel layer 215a, so that the nickel layer 215a and the first conductive pattern 112 are formed. Can prevent corrosion and increase the contact strength.

그리고 금층(215b)은 니켈층(215a)과 팔라듐층(215c)이 형성된 기판(210)을 금이온이 있는 솔루션에 담그게 되면, 팔라듐층(215c)으로부터 전자를 받아 환원된 금이 팔라듐층(215c)을 모두 덮도록 전착되면서 형성된다. 이러한 금층(215b)은 0.01 내지 0.1um의 두께로 형성된다. 이러한 도금층(215)은 제2도전 패턴(113)에도 형성될 수 있다. 그리고 이와 같이 니켈층(215a), 팔라듐층(215c) 및 금층(215b)으로 이루어진 도금층(215)은 무전해 도금을 통해 0.03 내지 0.3um의 두께로 형성된다. In addition, when the gold layer 215b immerses the substrate 210 having the nickel layer 215a and the palladium layer 215c in a solution containing gold ions, the gold is reduced by receiving electrons from the palladium layer 215c. 215c) is formed while covering all of. The gold layer 215b is formed to a thickness of 0.01 to 0.1um. The plating layer 215 may also be formed on the second conductive pattern 113. As described above, the plating layer 215 including the nickel layer 215a, the palladium layer 215c, and the gold layer 215b is formed to have a thickness of 0.03 to 0.3 um through electroless plating.

이와 같은 기판(210)의 제1도전 패턴(112)에 형성된 도금층(215)과 반도체다이(120)의 솔더캡(122)이 접촉되도록, 기판(210)에 반도체다이(120)를 실장한 후에 열처리를 통해 솔더캡(122)과 도금층(215)이 융착되면 기판(210)과 반도체다이(120)가 전기적으로 연결된다. After mounting the semiconductor die 120 on the substrate 210 such that the plating layer 215 formed on the first conductive pattern 112 of the substrate 210 and the solder cap 122 of the semiconductor die 120 come into contact with each other. When the solder cap 122 and the plating layer 215 are fused through heat treatment, the substrate 210 and the semiconductor die 120 are electrically connected to each other.

이와 같은 기판(210)과 반도체다이(120)는 열처리로 인해 도금층(215)의 금층(215b)이 솔더캡(122)내로 확산되고, 도금층(215)의 팔라듐층(215c)과 니켈층(215a)이 솔더캡(122)과 결합되어 전기적으로 연결된다. 이때 솔더캡(122)과 제1도전 패턴(112) 사이에 개재된 니켈층(215a)은 솔더캡(122)의 주석(Sn)성분과, 제1도전 패턴(112)의 구리(Cu) 성분과 결합되어, 금속간 화합물층(116)인 (Cu, Ni)6Sn5층(116a)과 (Cu, Ni)3Sn층(116b)이 된다. 이러한 금속간 화합물층(116)인 (Cu, Ni)6Sn5층(116a)과 (Cu, Ni)3Sn층(116b)은 팔라듐 성분을 더 포함할 수 있다. In the substrate 210 and the semiconductor die 120, the gold layer 215b of the plating layer 215 is diffused into the solder cap 122 by the heat treatment, and the palladium layer 215c and the nickel layer 215a of the plating layer 215 are formed. ) Is coupled to the solder cap 122 and electrically connected thereto. At this time, the nickel layer 215a interposed between the solder cap 122 and the first conductive pattern 112 has a tin (Sn) component of the solder cap 122 and a copper (Cu) component of the first conductive pattern 112. And (Cu, Ni) 6Sn5 layer 116a and (Cu, Ni) 3Sn layer 116b as intermetallic compound layers 116. The intermetallic compound layer 116 (Cu, Ni) 6 Sn 5 layer 116a and the (Cu, Ni) 3 Sn layer 116b may further include a palladium component.

그러므로 기판(210)과 반도체다이(120)를 융착하여 전기적으로 연결한 반도체 패키지(100)는 제1도전 패턴(112)의 측면에만 도금층(215)이 남아 있게 된다. 그리고 기판(210)은 제1도전 패턴(112)과, 솔더캡(122) 및 도전성 필러(121)를 통해 반도체다이(120)와 전기적으로 연결된다. Therefore, in the semiconductor package 100 in which the substrate 210 and the semiconductor die 120 are fused and electrically connected, the plating layer 215 remains on only the side surface of the first conductive pattern 112. The substrate 210 is electrically connected to the semiconductor die 120 through the first conductive pattern 112, the solder cap 122, and the conductive filler 121.

이러한 반도체 패키지(200)는 기판(210)에 형성된 제1도전 패턴(112)에 별도의 솔더층을 형성하지 않고, 무전해 도금을 통해 형성된 도금층(215)을 이용하여 반도체다이(120)와 기판(210)을 전기적으로 연결할 수 있으므로, 파인 피치 구현이 가능하여, 소형화 및 집적도를 높일 수 있다. The semiconductor package 200 does not form a separate solder layer on the first conductive pattern 112 formed on the substrate 210, but uses the plating layer 215 formed through electroless plating to form the semiconductor die 120 and the substrate. Since the 210 may be electrically connected to each other, a fine pitch may be implemented, thereby miniaturizing and increasing the degree of integration.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package according to the present invention, and the present invention is not limited to the above-described embodiment, and the present invention deviates from the gist of the present invention as claimed in the following claims. Without this, anyone skilled in the art to which the present invention pertains will have the technical spirit of the present invention to the extent that various modifications can be made.

100, 200; 반도체 패키지
110, 210; 기판 120; 반도체다이
111; 절연층 112; 제1도전 패턴
113; 제2도전 패턴 114; 도전성 비아
115, 215; 도금층 116; 금속간 화합물
121; 도전성 필러 122; 솔더캡100, 200; Semiconductor package
110, 210; Substrate 120; Semiconductor die
111; Insulating layer 112; First Challenge Pattern
113; Second conductive pattern 114; Conductive via
115, 215; Plating layer 116; Intermetallic compounds
121; Conductive filler 122; Solder cap

Claims (15)

반도체다이 및 상기 반도체다이와 전기적으로 연결된 기판을 포함하는 반도체 패키지에 있어서,
상기 기판은 절연층에 형성된 적어도 하나의 제1도전패턴; 및
상기 제1도전패턴의 측면에 형성된 니켈층과 금층으로 이루어진 도금층을 포함하고,
상기 반도체다이는 제1면에 형성된 적어도 하나의 도전성 필러; 및
상기 도전성 필러에 형성된 솔더캡을 포함하며,
상기 솔더캡이 상기 제1도전 패턴에 용착되어 상기 기판과 상기 반도체다이가 전기적으로 연결되고, 상기 솔더캡과 상기 제1도전 패턴 사이에는 금속간 화합물층인 (Cu, Ni)6Sn5층과 (Cu, Ni)3Sn층이 개재되어 있는 것을 특징으로 하는 반도체 패키지.A semiconductor package comprising a semiconductor die and a substrate electrically connected to the semiconductor die,
The substrate may include at least one first conductive pattern formed on an insulating layer; And
It includes a plating layer consisting of a nickel layer and a gold layer formed on the side of the first conductive pattern,
The semiconductor die includes at least one conductive filler formed on the first surface; And
It includes a solder cap formed on the conductive filler,
The solder cap is deposited on the first conductive pattern to electrically connect the substrate and the semiconductor die, and between the solder cap and the first conductive pattern, an intermetallic compound layer (Cu, Ni) 6 Sn 5 layer and (Cu, Ni) A 3Sn layer is interposed. The semiconductor package characterized by the above-mentioned. 삭제delete 청구항 1에 있어서,
상기 도금층의 니켈층과 금층 사이에 팔라듐층이 더 개재된 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
And a palladium layer is interposed between the nickel layer and the gold layer of the plating layer. 삭제delete 청구항 1에 있어서,
상기 반도체다이에 형성된 도전성 필러는 상기 솔더캡 및 상기 금속간 화합물층을 통해 상기 기판에 형성된 제1도전 패턴과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
The conductive filler formed on the semiconductor die is electrically connected to the first conductive pattern formed on the substrate through the solder cap and the intermetallic compound layer. 청구항 1에 있어서,
상기 금속간 화합물층은 1 내지 2um의 두께로 형성된 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
The intermetallic compound layer is a semiconductor package, characterized in that formed in a thickness of 1 to 2um. 삭제delete 청구항 1항 및 청구항 3항 중 어느 하나의 항에 있어서,
상기 도금층은 무전해 도금을 통해 0.02 내지 0.3um의 두께로 형성된 것을 특징으로 하는 반도체 패키지.The method according to any one of claims 1 to 3,
The plating layer is a semiconductor package, characterized in that formed in a thickness of 0.02 to 0.3um through electroless plating. 청구항 3에 있어서,
상기 도금층의 금층과 팔라듐층은 무전해 도금을 통해 각각 0.01 내지 0.1um의 두께로 형성된 것을 특징으로 하는 반도체 패키지.The method according to claim 3,
The gold layer and the palladium layer of the plating layer is a semiconductor package, characterized in that formed by a thickness of 0.01 to 0.1um each through electroless plating. 청구항 1에 있어서,
상기 도금층의 니켈층은 무전해 도금을 통해 각각 0.01 내지 0.1um의 두께로 형성된 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
The nickel layer of the plating layer is a semiconductor package, characterized in that formed by a thickness of 0.01 to 0.1um each through electroless plating. 청구항 1에 있어서,
상기 기판의 절연층은 평평한 제1면과 상기 제1면의 반대 면으로서 평평한 제2면으로 이루어지며, 상기 제1면에 상기 제1도전 패턴이 형성된 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
And the insulating layer of the substrate is formed of a first flat surface and a second flat surface opposite to the first surface, wherein the first conductive pattern is formed on the first surface. 청구항 11에 있어서,
상기 기판은
상기 절연층의 제2면에 형성된 적어도 하나의 제2도전 패턴;
상기 절연층의 제1면과 제2면 사이를 관통하여 상기 제1도전 패턴과 상기 제2도전패턴 사이를 전기적으로 연결하는 도전성 비아를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지.The method of claim 11,
The substrate
At least one second conductive pattern formed on the second surface of the insulating layer;
And a conductive via penetrating between the first and second surfaces of the insulating layer to electrically connect the first conductive pattern and the second conductive pattern. 삭제delete 삭제delete 삭제delete
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