KR101301784B1 - 데이터 세그먼트를 프로세스하는 방법 및 장치 - Google Patents

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Abstract

물리층 디바이스와 링크층 디바이스 사이에서 인터페이스와 통신하여 사용하기 위한 선점 기법이 개시된다. 패킷, 셀 또는 다른 프로토콜 데이터 유닛(protocol data units : PDU)와 연관되거나 또는 이를 포함하는 세그먼트는 인터페이스 버스를 통해 물리층 디바이스 및 링크층 디바이스 사이에서 통신된다. 연관된 제 1 및 제 2 데이터 세그먼트를 각기 갖는 적어도 제 1 및 제 2의 연속적인 시작 표시자는 디바이스 중 하나에 의해 다른 디바이스로부터 수신되고, 선점이 적합하다는 후속의 승인에 따라, 상기 제 2 데이터 세그먼트는 인터페이스 프로토콜 위반을 시그널링하지 않고 상기 제 1 데이터 세그먼트를 선점하도록 허용된다. 상기 적어도 제 1 및 제 2의 연속적인 시작 표시자를 밸런싱하는 복수 개의 연속적인 종료 표시자가 후속적으로 수신되는 경우에는, 상기 선점이 적합한 것으로 승인하고, 그렇지 않은 경우에는, 인터페이스 프로토콜 위반이 시그널링된다.

Description

데이터 세그먼트를 프로세스하는 방법 및 장치{INTERFACE WITH MULTILEVEL PACKET PREEMPTION BASED ON BALANCING OF START AND END INDICATORS}
본 발명은 전반적으로 네트워크 기반형 통신 네트워크에서 사용하기 위한 통신 디바이스에 관한 것으로서, 보다 구체적으로, 물리층 디바이스 및 링크층 디바이스 사이의 인터페이스에 관한 것이다.
네트워크 프로세서는 본 명세서에서 링크층 디바이스로서 보다 일반적으로 지칭되며, 여기서 "링크층"이란 용어는 일반적으로 잘 알려진 OSI(Open System Interconnection) 모델에서 데이터 링크층으로서 또한 지칭되는 스위칭 기능층을 나타낸다. 네트워크 프로세서 및 다른 링크층 디바이스는 통상적으로 인터넷 프로토콜(IP) 및 비동기 전송 모드(ATM)와 같은 각종 패킷 기반형 및 셀 기반형 프로토콜과 연관된 프로세싱을 구현하도록 사용된다.
물리층 디바이스 및 네트워크 프로세서 또는 다른 유형의 링크층 디바이스 사이의 통신은 본 명세서에서 참조로서 인용되는 "POS-PHY Saturn Compatible Packet Over SONET Interface Specification for Physical Layer Devices," Level 2, PMC-Sierra, Inc, 1998에 기술된 POS-2 표준과 같은 인터페이스 표준에 따라 구현될 수 있다. 알려진 인터페이스 표준의 다른 예는 본 명세서에서 참조로서 또한 인용되는 Implementation Agreement OIP-SPI3-01.0, "System Packet Interface Level 3(SPI-3) OC-48 System Interface for Physical and Link Layer Devices," Optical Internetworking Forum, 2001에 기술된 SPI-3 표준과 같은 인터페이스 표준에 따라 구현될 수 있다.
주어진 물리층 디바이스는 링크층 디바이스와 다중 채널을 통해 통신하는 다중 포트 디바이스를 포함할 수 있다. 통상적으로 MPHY로서 또한 알려진 이러한 토신 채널은 본 명세서에서 물리층 디바이스 포트로서 보다 일반적으로 지칭되는 예로서 보여질 수 있다. 링크층 디바이스와 결합되는 주어진 MPHY 세트는 단일의 물리층 디바이스와 연관된 다중 포트, 다수의 상이한 물리층 디바이스 중 하나와 각각 연관된 다중 포트, 또는 이러한 구성의 결합을 포함할 수 있다. 잘 알려져 있는 바와 같이, 링크층 디바이스는 유용하게 그 연관된 물리층 디바이스 상에 대응하는 MPHY 어드레스를 폴링하는 것을 통해 특정의 MPHY에 대한 역압력을 검출하도록 구성될 수 있다. 검출된 역압력은 흐름 제어 및 다른 트래픽 관리 기능을 제공하도록 링크층 디바이스에 의해 사용되어, 링크 이용을 향상시킨다.
상술한 인터페이스 표준은 일반적으로 MPHY를 어드레싱하고 인터페이스를 통해 페이로드 데이터를 이동하는 기법을 특정한다. 어드레싱은 동일하거나 또는 페이로드로부터 분리되는 핀을 사용할 수 있다. POS-2 표준에 대해, MPHY 어드레스는 페이로드로부터 분리되는 핀을 사용하고 동작될 수 있는 최대 수의 MPHY는 31이 다. 추가적인 핀을 사용함으로써 최대 수의 MPHY를 31의 증분으로 증가시키는 POS-2 표준에 대해 잘 알려진 확장인 존재한다. SPI-3 표준의 8 비트 모드에 대해, MPHY 어드레스는 8개의 페이로드 핀을 사용하므로 특정될 수 있는 최대 수의 MPHY는 28 = 256이다.
본 명세서에서 참조로서 인용되는 발명자 A.P.Henry 등의 이름으로 "Port Addressing Method and Apparatus for Link Layer Interface"란 명칭의 2006년 8월 24일에 출원된 미국 특허 출원 제 11/466,858 호는 멀티서비스 환경에서 훨씬 다수의 MPHY를 지원하는 효율적인 기법을 개시한다. 이들 기법은 추가적인 어드레스 핀에 대한 필요성을 방지하고 또한 과도한 메모리 요건 및 대역폭 감소와 같은 통상적인 실시의 다른 MPHY 어드레싱 문제점을 극복한다.
POS-2 및 SPI-3과 같은 표준 인터페이스를 이용하는데 있어 발생할 수 있는 다른 문제는 패킷 선점에 관한 것이다. 이러한 패킷 선점은, 예를 들어, 물리층 디바이스가 DSL(digital subscriber line) 트랜시버를 포함하는 특정의 애플리케이션에서 허용된다. 보다 특정한 예로서, 본 명세서에서 참조로서 인용되는 ITU-T Recommendation G.993.2, "Very High Speed Digital Subscriber Line 2", February 2006은 VDSL-2로서 지칭된 유형의 DSL에 대해 표준 요건을 기술한다. VDSL-2 표준은 단일의 베어러 채널을 통해 높은 우선 순위 및 낮은 우선 순위의 트랜스포트에 대해 허용하는 것으로서 패킷 선점을 정의한다. 전형적으로, 낮은 우선 순위 패킷의 전송이 정지되고, 높은 우선 순위 패킷이 전송되고 나서, 낮은 우선 순위 패킷 의 전송이 재개된다. VDSL-2 표준은 선점이 낮은 우선 순위 패킷에 대한 보다 높은 지연을 희생하여 높은 우선 순위 패킷에 대한 패킷 상입 지연을 최소화한다. 이러한 선점은 음성 및 비디오 패킷과 같은 지연 임계 트래픽이 웹 페잊, 이메일 등과 같은 다른 데이터 패킷에 비해 우선 순위를 갖도록 허용한다.
VDSL-2 패킷 선점은 패킷 전송 모드에서 사용되며, 여기서 패킷은 네트워크 프로세서와 같은 링크층 디바이스로부터 VDSL-2 트랜시버로 전송된다. 상술한 POS-2 또는 SPI-3 인터페이스는 VDSL-2 송신기 및 링크층 디바이스 사이에 인터페이스를 제공하도록 사용될 수 있다. 불리하게도, POS-2 또는 SPI-3 인터페이스는 패킷 선점에 대해 충분한 지원을 제공하지 않는다. 따라서, 소정의 구현과 연괸된 비용을 부당하게 증가시킬 수 있는 보다 복잡한 시그널링 접근법인 요구된다.
따라서, DSL 및 다른 애플리케이션에 대한 멀티레벨 패킷 선점에 대한 제공을 촉진하도록 POS-2 또는 SPI-3과 같은 다른 표준 인터페이스를 구성하는 기법에 대한 필요성이 존재한다.
발명의 개요
본 발명은 특히 효율적인 방식으로 멀티레벨 패킷 선점을 지원하는 수정된 표준 인터페이스를 예시적인 실시예에 제공함으로써 상술한 필요성에 충족한다.
본 발명의 일 측면에서, 패킷, 셀 또는 다른 프로토콜 데이터 유닛(protocol data units : PDU)와 연관되거나 또는 이를 포함하는 데이터 세그먼트는 인터페이스 버스를 통해 물리층 디바이스 및 링크층 디바이스 사이에서 통신된다. 인터페이스는 POS-2 또는 SPI-3 인터페이스와 같은 다른 통상적인 표준 인터페이스의 일부분일 수 있다. 연관된 각각의 제 1 및 제 2 데이터 세그먼트를 갖는 적어도 제 1 및 제 2 연속적인 시작 표시자는 디바이스 중 하나에 의해 다른 디바이스로부터 수신되고, 선점이 적합하다는 후속의 승인에 따라, 상기 제 2 데이터 세그먼트는 인터페이스 프로토콜 위반에 시그널링하지 않고 상기 제 1 데이터 세그먼트를 선점하도록 허용된다. 상기 적어도 제 1 및 제 2 연속적인 시작 표시자를 밸런싱하는 복수 개의 연속적인 종료 표시자가 후속적으로 수신되는 경우에는, 상기 선점이 적합한 것으로 승인하고, 그렇지 않은 경우에는, 인터페이스 프로토콜 위반이 시그널링된다.
선점 기법은 임의의 원하는 수의 선점 레벨을 제공하도록 단순한 방식으로 채택될 수 있다. 예를 들어, 임의의 수 n의 선점 레벨이 제공될 수 있으며, 여기서 n개의 연속적인 시작 표시자는 n개의 각각의 패킷에 대해 수신되고, n번째 패킷에 의한 n-1 패킷의 각각의 선점이 n개의 연속적인 종료 표시자의 후속적인 수신에 의해 승인된다.
본 발명의 예시적인 실시예에서, 데이터 세그먼트는 공통 MPHY 어드레스에 관한 것이고, 연속적인 시작 표시자는 xEOP 신호의 개입 어서션(assertion)을 갖지않는 동일한 MPHY에 대해 xSOP 신호의 다수의 연속적인 어서션을 포함한다. xSOP 신호의 개입 어서션을 갖지 않는 동일한 MPHY에 대해 xEOP 신호의 다수의 연속적인 어서션은 동등한 수의 xEOP 신호의 연속적인 어서션이 뒤따르는 경우에만 적합한 선점을 나타내는 것으로서 인식된다.
유용하게는, 예시적인 실시예에서의 본 발명은 다른 통상적인 POS-2 또는 SPI-3 인터페이스를 이용하여 멀티레벨 패킷 선점에 대한 효율적인 지원을 제공한다. 이것은 VDSL-2 또는 다른 DSL 애플리케이션과 같은 다양한 애플리케이션에서 패킷 선점의 사용을 상당히 촉진시킨다.
도면의 간단한 설명
도 1은 본 발명의 예시적인 실시예에 따른 네트워크 기반형 통신 시스템의 간략화된 블록도이고,
도 2는 도 1의 시스템에서 물리층 디바이스 및 링크층 디바이스 사이에서 인터페이스의 일부분의 보다 상세한 도면이며,
도 3은 POS-2 또는 SPI-3 인터페이스 상에서 패킷 전송과 연관된 통상적인 시그널링을 도시하고,
도 4는 본 발명의 예시적인 실시예에서 다른 통상적인 POS-2 또는 SPI-3 인터페이스에서의 멀티레빌 패킷 선점의 구현과 연관된 수정된 시그널링을 도시하며,
도 5는 본 발명의 예시적인 실시예에서 수정된 패킷 선점 프로세스의 흐름도이다.
본 명세서에서 본 발명은 링크층 디바이스, 물리층 디바이스 및 특정의 방식으로 구성된 다른 요소를 포함하는 예시적인 네트워크 기반형 통신 시스템과 연관 하여 기술될 것이다. 그러나, 본 발명은 본 명세서에서 기술된 바와 같이 향상된 선점을 제공하는데 바람직한 임의의 시스템에 보다 일반적으로 적용 가능하다는 것을 이해해야 한다. 또한, 예시적인 실시예는 패킷 선점을 수반하는 것으로서 기술될 것이나, 개시된 기법은 셀 또는 다른 유형의 PDU에 적용 가능할 수 있다. 본 명세서에서 "데이터 세그먼트"란 일반적인 용어는 패킷, 셀 또는 다른 PDU, 혹은 이러한 데이터 그루핑의 일부분을 나타내는데 사용될 것이다.
본 명세서에서 "링크층 디바이스(link layer device)" 또는 LLD란 용어는 네트워크 기반형 시스템의 링크 레벨과 연관된 프로세싱 동작을 수행하는 네트워크 프로세서 또는 다른 유형의 프로세서를 일반적으로 지칭한다. 이러한 디바이스는 마이크로프로세서, CPU(central processing unit), DSP(digital signal processor), ASIC(application-specific integrated circuit), 또는 다른 유형의 데이터 프로세싱 디바이스 분만 아니라, 이들 및 다른 디바이스의 일부분이나 그 결합을 이용하여 구현될 수 있으며, 단지 예시적인 것으로서 제한적인 것은 아니다.
본 명세서에서 "물리층 디바이스(physical layer device)" 또는 PLD란 용어는 네트워크 기반형 시스템의 링크층 디바이스와 물리적 전송 매체 사이에서 인터페이스를 제공하는 디바이스를 일반적으로 지칭한다.
도 1은 본 발명의 예시적인 실시예에서 네트워크 기반형 통신 시스템(100)을 도시한다. 시스템(100)은 인터페이스(105)를 통해 물리층 디바이스(PLD)(104)에 결합된 링크층 디바이스(LLD)(102)를 포함한다. 다수의 신호 버스를 갖는 인터페 이스 버스를 포함하는 인터페이스(105)는 다른 통상적인 POS-2 또는 SPI-3, 또는 이하 기술될 방식으로 변경된 다른 유사한 인터페이스로서 구성될 수 있다. PLD(104)는 네트워크(108)에 결합된다. LLD(102)는 스위치 페브릭(110)에 결합된다. LLD(102)는 네트워크(108) 및 스위치 페브릭(110) 사이에서 패킷, 셀 또는 다른 PDU에 통신하도록 구성된다. 주어진 LLD는, 예를 들어, 상이한 스케줄링 알고리즘을 이용하는 상이한 서비스에 대한 트래픽을 이동하도록 통상적인 성능을 포함할 수 있다.
PLD(104)는 LLD를 네트워크(108)의 물리적 전송 매체에 인터페이스하도록 기능한다. 예를 들어, PLD(104)는 LLD를 각각이 DSL 또는 광학적 전송 매체에 인터페이스하도록 구성된 DSL 트랜시버 또는 광학적 트랜시버를 포함할 수 있다. 본 발명을 구현하는데 다양한 다른 유형의 전송 매체가 사용될 수 있고, 이러한 다른 매체를 수용하도록 단순한 방식으로 PLD가 구성될 수 있다. 다른 실시예에서, PLD는 네트워크(108)와 인터페이스하기 위한 트랜시버를 포함할 필요는 없고, 이러한 네트워크 트랜시버는 PLD 및 네트워크 사이에 배치되는 개별적인 디바이스로 구현될 수 있으며, 단지 예시적인 것으로서 제한적인 것은 아니다.
앞서 기술한 바와 같이, 패킷, 셀 또는 다른 PDU는 본 명세서에서 e이터 세그먼트로서 지칭될 수 있다. 주어진 패킷, 셀 또는 다른 PDU는 다수의 데이터 세그먼트로 또한 구성될 수 있다. 따라서 본 명세서에서 사용된 바와 같은 "데이터 세그먼트"란 용어는 폭넓게 포함되는 것으로 의도된다.
LLD(102)는, 예를 들어, Agere Systems Inc. of Allentown, Pennsylvenia, U.S.A.로부터 상업적으로 입수 가능한 APP300, APP500 또는 APP700 제품 패밀리에서의 PayloadPlus7 네트워크 프로세서와 같은 네트워크 프로세서를 포함할 수 있다.
PLD(104)는 다중 서비스에 대한 액세스 종료 및 집합을 제공하는데 적합한 하나 이상의 디바이스 또는 당 분야에서 통상의 지식을 가진 자에게 알려진 유형의 임의의 다른 물리층 디바이스를 포함할 수 있다.
본 발명은 임의의 특정의 유형의 LLD 또는 PLD와 사용하기 위해 제한되지 않는다는 것을 이해해야 한다. 본 발명과 함께 사용하는데 적합한 각종 이러한 디바이스는 당 분야에서 통상의 지식을 가진 자에게 잘 알려져 있다. 따라서 이들 디바이스의 통상적인 측면은 본 명세서에서 상세하게 기술되지는 않을 것이다.
LLD 및 PLD는 또한 ASIC과 같은 단일의 디바이스로 함께 일체화될 수 있다. 따라서 본 명세서에서 사용된 바와 같이 LLD 및 PLD란 용어는 단일의 디바이스로 LLD 및 PLD 동작을 수행하는 임의의 하나 이상의 기능적 구성요소 세트를 포함하도록 이해되어야 한다.
도 1에 도시된 시스템 요소의 특정한 구성은 단지 예시적인 것으로서 제한적인 것은 아니라는 것에 또한 주목해야 한다. 보다 구체적으로, 본 발명은 적어도 하나의 LLD 및 적어도 하나의 PLD를 갖는 임의의 유형의 시스템으로 구현될 수 있으며, 본 명세서에서 기술된 특정의 프로세싱 애플리케이션으로 제한되지 않는다. 시스템(100)은 이러한 시스템의 통상적인 구현에서 통상적으로 발견된 유형의 하나 이상의 요소를 포함하여, 이들 구체적으로 도시된 것에 대신하여 또는 이에 추가하 여 다른 요소를 포함할 수 있다.
도 2는 도 1의 시스템(100)에서 LLD(102) 및 PLD(104) 사이의 인터페이스의 일부분의 보다 상세하게 도시하는 도면이다. 이러한 특정의 실시예에 도시된 회로는 PLD로부터 LLD로의 방향으로 데이터 전달을 지원하기 위해 PLD(104) 내의 송신 회로(200T) 및 LLD(102) 내의 수신 회로(200R)를 포함한다. 회로는 LLD로부터 PLD로의 방향으로 데이터 전달을 지원하기 위해 PLD 내의 송신 회로(202T) 및 LLD 내의 수신 회로(202R)를 더 포함한다. 회로(200, 202)는, 예를 들어, POS-2 또는 SPI-3 인터페이스를 구현하도록 통상적으로 사용된 알려진 구성을 이용하여, 통상적인 방식으로 구성될 수 있다. 잘 알려진 바와 같이, 이러한 인터페이스는 LLD 및 PLD가 통신하는 인터페이스 버스를 이용하여 구현된다.
이제 도 3을 참조하면, POS-2 또는 SPI-3 인터페이스가 도시되는 패킷 전송과 연관된 통상적인 시그널링이 도시되어 있다. 본 발명의 예시적인 실시예에 따른 이러한 인터페이스에 대한 수정은 이후 도 4의 신호도 및 도 5의 흐름도를 참조하여 기술될 것이다. 또한, 후술하는 설명은 패킷 및 POS-2 또는 SPI-3 인터페이스를 지칭할 것이나, 기술된 기법은 셀 또는 다른 PDU, 또는 보다 일반적으로 데이터 세그먼트, 및 다른 유형의 인터페이스에 적용될 수 있음을 이해해야 한다.
본 명세서에서 앞서 기술된 바와 같이, 통상적인 POS-2 또는 SPI-3 인터페이스는 패킷이 MPHY라 불리우는 논리적 포트 세트로 전송되도록 허용한다. 패킷은 가변 길이로 이루어질 수 있고 다중 세그먼트로 전송될 수 있다. 전형적으로 이러한 구성의 모든 세그먼트는 패킷의 가변 길이 속성이 주어지면, 1 내지 사전 결정 된 길이 L의 임의의 길이일 수 있는 패킷의 최종 세그먼트를 제외하고, 사전 결정된 길이 L로 설정된다. 이러한 구성의 주어진 세그먼트는 다중 세그먼트 패킷 전송의 제 1 세그먼트, 다중 세그먼트 패킷 전송의 최종 세그먼트 및 다중 세그먼트 패킷 전송의 중간 세그먼트일 수 있다. 도 3 및 도 4의 신호도는 다중 세그먼트 패킷 전송을 가정한다 하더라도, 주어진 패킷은 단일의 세그먼트만을 포함할 수 있으며, 여기서 단일의 세그먼트는 패킷 전송의 제 1 및 최종 세그먼트이다.
인터페이스의 일부분을 송신하고 수신하기 위한 통상적인 POS-2 또는 SPI-3 패킷 전송은 다른 신호 중에서, 표시된 인에이블 신호 xENB, 표시된 패킷 시작(start of packet : SOP) 신호 xSOP 및 표시된 패킷 종료(end of packet : EOP) 신호 xEOP를 이용하며, 여기서 인터페이스의 각각의 송신 또는 수신 부분에 대해 x = T 또는 R이다. 도 3에 도시된 시그널링은 인터페이스의 송신 부분에 대한 것이며, 따라서 이들 3개의 신호는 보다 구체적으로 TENB, TSOP 및 TEOP으로 표시된다. 이 실시예에서의 TSOP 및 TEOP 신호의 어서션(assertion)은 보다 일반적으로 본 명세서에서 시작 표시자 및 종료 표시자로서 각각 지칭되는 것의 예로서 보여질 수 있다. 도면은 클록 신호 TCLK, 데이터 신호 TDAT 및 어드레스 신호 TADR를 또한 도시하며, 모두 인터페이스의 송신 부분과 연관된다. 이들 신호는 예시적인 실시예에서 인터페이스(105)의 인터페이스 버스에 의해 전달된다.
인에이블 신호 TENB는 패킷 전송이 지향되는 특정의 MPHY를 식별하도록 사용된다. 이러한 MPHY는 도면에서 어드레스 k로 표시된 인에이블 신호 TENB의 하강 에지에서 TADR에 의해 전달된 어드레스에 의해 식별된다. TSOP는 TENB의 어서션에 후속하는 클록 사이클 동안 활성으로 진행하여 패킷의 제 1 세그먼트의 송신 개시를 선택된 MPHY으로 시그널링한다. TEOP는 패킷 전송의 최종 클록 사이클 동안 활성으로 진행하여 패킷의 최종 세그먼트의 송신을 선택된 MPHY으로 시그널링한다. 도면에 도시된 바와 같이, 송신된 세그먼트는 TDAT 신호에 의해 전달된다.
따라서, 인터페이스(105)의 송신 또는 수신 부분 상에서 MPHY에 대한 각각의 패킷 전송은 하나 이상의 세그먼트를 포함하며, 시작 및 종료 세그먼트는 특정의 MPHY에 대한 해당 패킷의 제 1 및 최종 세그먼트(들) 각각의 전송 동안 각각의 xSOP 및 xEOP 신호의 어서션을 통해 표시된다. 도시된 바와 같이, 상이한 MPHY에 대한 패킷 전송은 상술한 바와 같이 xENB 신호를 이용하여 상이한 MPHY를 선택함으로써 인터리브될 수 있다.
POS-2 또는 SPI-3 인터페이스를 통해 통상적인 패킷 전송에서 발생하는 문제점은 이 표준이 특정의 MPHY으로의 패킷 전송을 위한 xSOP의 각각의 어서션에 대해 xEOP의 단지 하나의 대응하는 어서션이 존재할 것을 필요로 한다는 점이다. 따라서, xEOP의 개입 어서션을 갖지 않는 주어진 MPHY에 대해 xSOP의 2개의 어서션이 존재하는 경우, 이것은 프로토콜 위반으로서 간주된다. 앞서 표시되어 있는 바와 같이, 이러한 조건은 통상적인 POS-2 또는 SPI-3 인터페이스를 이용하여 패킷 선점을 구현하는 것을 어렵게 만든다.
예시적인 실시예는 xEOP의 개입 어서션을 갖지 않고 xSOP의 다수의 어서션을 허용함으로써 이러한 문제점을 극복한다. 이들 실시예에서, xEOP의 개입 어서션을 갖지 않는 동일한 MPHY에 대해 다수의 xSOP의 연속적인 어서션은, xEOP의 동등한 수의 연속적인 어서션이 후속하는 한, 유효 선점 전송을 나타내는 것으로서 인식된다. 즉, xEOP 어서션은 주어진 MPHY에 대한 xSOP 어서션을 밸런싱해야 하거나, 또는 그렇지 않는 경우에는 프로토콜 위반이 표시될 것이다.
도 4는 전술한 기법을 구현하기 위한 수정된 인터페이스 시그널링의 예를 도시한다. 이러한 예에서, 인에이블 신호 TENB는 어드레스 k를 갖는 MPHY에 대한 패킷 전송을 초기화한다. 이것은 통상적인 POS-2 또는 SPI-3 인터페이스 표준에 따라, TSOP의 어서션에 의해 다음의 클록 사이클 상에서 후속된다. 그러나, TEOP의 어서션에 의해 표시된 바와 같이 패킷의 최종 부분이 송신되기 이전에, 인에이블 신호 TENB는 동일한 MPHY, 즉, 어드레스 k에 의해 식별된 MPHY에 대한 다른 패킷 전송을 초기화한다. 참조 번호(400)에 의해 표시된 바와 같이, 이것은 TSOP의 다른 어서션에 의해 다음의 클록 사이클 상에서 후속된다. 이러한 예에 대해, 제 1 패킷이 낮은 우선 순위 패킷이고, 높은 우선 순위인 제 2 패킷에 의해 선점되는 것으로 간주된다. TEOP의 간섭 어서션 이전에 TENB 및 TSOP의 제 2 어서션이 프로토콜 위반으로 간주되고 이와 같이 시그널링됨에 따라 통상적인 POS-2 또는 SPI-3 인터페이스를 이용하는 이러한 선점은 가증하지 않을 것이다.
예시적인 실시예는 이러한 조건을 프로토콜 위반으로서 시그널링하지 않으나, 그 대신에 도면에 도시된 바와 같이 높은 우선 순위 패킷이 낮은 우선 순위 패킷을 선점하도록 허용한다. 따라서, 낮은 우선 순위 패킷의 세그먼트의 송신은 인터럽트되고, 높은 우선 순위 패킷의 세그먼트의 송신은 계속된다. 높은 우선 순위 패킷의 제 1 세그먼트의 송신은 참조 번호(410)에 의해 표시된 바와 같이 TEOP의 어서션에 의해 표시된다. 낮은 우선 순위 패킷의 세그먼트의 송신은 그 다음에 이들이 인터럽트되는 지점으로부터 선택되고, 나머지 세그먼트가 전송된 이후에는 TEOP의 다른 어서션이 존재한다.
이러한 예에서 TEOP의 개입 어서션을 갖지 않는 주어진 MPHY에 대해 TSOP의 연속적인 어서션의 수는 2임을 알 수 있다. 이들 2개의 어서션은 결과적으로 TEOP의 2개의 연속적인 어서션에 의해 밸런싱된다. 예시적인 실시예는 TSOP 및 TEOP의 어서션 사이의 이러한 후속적인 밸런스를 검출하고 적합한 패킷 선점의 구성으로서 이를 이용 이용한다.
이제 도 5의 흐름도를 참조하면, 패킷 선점 프로세스와 연관된 예시적인 동작이 도시되어 있다. 이러한 프로세스는 인터페이스(105)의 송신 부분 또는 인터페이스(105)의 수신 부분에 관련될 수 있으며, 도 2에 도시된 회로(200, 202)의 일부분을 이용하여 구현될 수 있다.
단계(500)에서, 각각의 제 1 및 제 2 패킷과 연관된 제 1 및 제 2 연속적인 시각 표시자가 수신된다. 시작 표시자는 앞서 표시된 바와 같이, 통상적인 POS-2 또는 SPI-3 인터페이스의 xSOP 신호의 어서션을 포함할 수 있다. 제 1 및 제 2 패킷은 표시된 바와 같이 동일한 MPHY 어드레스로 지향된다. 이러한 문맥에서, "연속적인"이란 용어는 종료 표시자를 간섭하지 않고 발생하는 시각 표시자를 지칭한다. 종료 표시자는, 예를 들어, 다른 통상적인 POS-2 또는 SPI-3 인터페이스의 xEOP 신호의 어서션일 수 있다.
단계(502)에서, 제 1 패킷보다 높은 우선 순위 패킷으로 간주되는 제 2 패킷은 인터페이스 프로토콜 위반에 시그널링하지 않고, 제 1 패킷을 선점하도록 허용된다. 이러한 허용은 동등한 수의 연속적인 종료 표시자에 의해 표시된 연속적인 시작의 밸런싱에 근거하여, 선점이 적합하다는 후속의 승인에 따른다. 이러한 경우, 2 레벨 패킷 선점의 유형에 대해, 연속적인 시작 표시자의 수가 2이므로, 승인은 2개의 연속적인 종료 표시자의 후속의 수신에 근거하여 이루어진다.
단계(504)에서, 2개의 연속적인 종료 표시자가 2개의 연속적인 시작 표시자를 밸런싱하도록 수신되었는지 여부에 대한 판정이 행해진다. 2개의 연속적인 종료 표시자가 수신된 경우에, 제 2 패킷에 의한 제 1 패킷의 선점은 단계(506)에서 표시된 바와 같이 적합한 것으로 승인된다. 그렇지 않은 경우에는, 통상적인 POS-2 또는 SPI-3 인터페이스, 또는 유사한 알려진 인터페이스에서 이러한 위반을 시그널링하는데 사용된 임의의 유형의 기법을 이용하여, 단계(508)에서 프로토콜 위반이 시그널링된다. 예를 들어, 프로토콜 위반은 수신 디바이스의 내부 상태 레지스터 또는 다른 메모리 위치 내에 위반을 표시하는 정보를 저장함으로써 시그널링될 수 있다. 프로토콜 위반은 또한 또는 이와 달리 보다 높은 층 프로토콜, 또는 다른 시스템 디바이스에 대한 위반을 표시하는 정보를 통신함으로써 시그널링될 수 있다.
단계(506 또는 508) 이후에, 프로세스는 표시된 바와 같이, 추가적인 패킷을 프로세스하는 단계(500)로 복귀한다.
상술한 유형의 인터페이스와 시스템의 설계 시에, 설계자는 해당 시스템이 시그널링된 프로토콜 위반에 어떻게 반응해야 할지를 결정할 수 있다. 일례로서, 다음과 같은 하나 이상의 구성 가능한 옵션이 제공될 수 있다. 즉,
1. 위반만을 카운트한다. 이러한 접근법에서, 상위층 프로토콜은 위반을 검출하여 반응한다. 위반 카운트와 연관된 임계값이 존재할 수 있으며, 심각한 문제점이 검출될 수 있도록, 인터페이스를 리세트하는 것과 같은 적합한 시스템 레벨 액션이 취해질 수 있다.
2. 위반 및 드롭 커런트(drop-current) 세그먼트를 카운트한다.
3. 합법적인 EOP가 발견될 때까지 위반 및 드롭 커런트 세그먼트가 임의의 후속 세그먼트를 카운트한다.
당 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 시그널링된 프로토콜 위반을 처리하도록 다양한 다른 기법이 사용될 수 있다.
도 4 및 도 5의 예는 제 2 높은 우선 순위 패킷이 제 1 낮은 우선 순위 패킷을 선점한다는 점에서, 2 레벨 패킷 선점의 유형을 도시한다. 다른 실시예는 임의의 원하는 수 n의 패킷 선점 레벨을 사용할 수 있다. 예를 들어, 이러한 실시예에서, n개의 연속적인 SOP 어서션 또는 다른 시작 표시자는 n개의 각각의 패킷에 대해 수신될 수 있으며, 최종 패킷 n에 의한 n-1개의 이전 패킷 각각의 선점은 n개의 연속적인 EOP 어서션 또는 다른 시작 표시자의 후속 수신에 의해 승인될 수 있다. 다양한 대안적인 선점 구성은 개시된 기법을 이용하여 가능하다.
유리하게는, 예시적인 실시예는 패킷 선점이 POS-2 또는 SPI-3와 같은 다른 통상적인 인터페이스 표준을 이용하여 효율적인 방식으로 구현되도록 허용한다. 이것은 전술한 VDSL-2 뿐만 아니라 폭넓은 다른 통신 시스템 애플리케이션과 같은 DSL 애플리케이션에서 패킷 선점의 제공과 연관된 비용 및 복잡성을 현저하게 감소시킨다.
예시적인 실시예의 패킷 선점 기법은 소프트웨어 프로그램 코드의 형태로 적어도 부분적으로 구현될 수 있다. 예를 들어, 이들 기법은 인스트럭션 또는 다른 소프트웨어를 통해 프로그램 가능한 LLD 또는 PLD 요소를 적어도 부분적으로 이용하여 구현될 수 있다.
본 발명에 따른 LLD 또는 PLD는, 예를 들어, 라우터 또는 스위치의 라인 카드 또는 포트 카드 상에서의 인스톨에 적합한 집적 회로 디바이스로서 구현될 수 있다.
주어진 집적 회로 구현에서, 전형적으로 반도체 웨이퍼의 표면 상에서 반복된 패턴으로 동일한 다이가 형성된다. 각각의 다이는 본 명세서에서 기술된 바와 같이 적어도 하나의 디바이스의 적어도 일부분을 포함하고, 다른 구조 또는 회로를 포함할 수 있다. 웨이퍼로부터 개별적인 다이가 절삭되거나 다이싱되고 나서, 집적 회로로서 패키징된다. 당 분야에서 통상의 지식을 가진 자라면 웨이퍼 및 패키지 다이를 어떻게 다이싱하여 집적 회로를 생성할 지에 대해 알 것이다. 이와 같이 제조된 집적 회로는 본 발명의 일부로서 간주된다.
또한, 본 발명의 상술한 실시예는 예시적인 것으로서 간주된다. 예를 들어, POS-2 또는 SPI-3 인터페이스를 이용하여 도시되었으나, 본 발명은 다른 유형의 표준 또는 비표준 인터페이스와 함께 사용하기 위해 단순화된 방식으로 적응될 수 있다. 또한, 예시적인 실시예에서 특정한 구성의 LLD PLD, 인터페이스 버스, 스위 치 페브릭 및 도 1에 도시된 바와 같은 다른 요소가 가변될 수 있다. 다양한 다른 애플리케이션의 필요성에 적합하도록 예시적인 실시예에서 사용된 다른 유형의 인터페이스, 신호 및 다른 특징이 변경될 수 있다. 이들 및 다양한 다른 예시적인 실시예는 후술하는 특허 청구 범위의 범위 내에서 당업자에게 용이하게 명백해질 것이다.

Claims (20)

  1. 인터페이스 버스를 통해 제 1 디바이스와 제 2 디바이스 사이에서 통신되는 데이터 세그먼트를 프로세스하는 방법으로서,
    서로 연관된 제 1 데이터 세그먼트 및 제 2 데이터 세그먼트를 각기 갖는, 적어도 제 1 및 제 2의 연속적인 시작 표시자를 상기 제 2 디바이스로부터 상기 제 1 디바이스에 수신하는 단계와,
    선점(preemption)이 적합하다는 후속의 승인에 따라, 상기 제 2 데이터 세그먼트가 인터페이스 프로토콜 위반(interface protocol violation)을 시그널링하지 않고 상기 제 1 데이터 세그먼트를 선점하도록 하는 단계와,
    상기 적어도 제 1 및 제 2의 연속적인 시작 표시자를 밸런싱하는 복수 개의 연속적인 종료 표시자가 후속적으로 수신된 경우, 상기 선점이 적합한 것으로 승인하고, 그렇지 않은 경우에는, 인터페이스 프로토콜 위반을 시그널링하는 단계를 포함하는
    데이터 세그먼트 프로세스 방법.
  2. 제 1 항에 있어서,
    상기 제 1 데이터 세그먼트 및 상기 제 2 데이터 세그먼트는 각각 제 1 패킷 및 제 2 패킷을 포함하는
    데이터 세그먼트 프로세스 방법.
  3. 제 2 항에 있어서,
    상기 적어도 제 1 및 제 2의 연속적인 시작 표시자는 패킷 표시자들의 시작을 포함하고, 상기 복수 개의 연속적인 종료 표시자는 패킷 표시자들의 종료를 포함하는
    데이터 세그먼트 프로세스 방법.
  4. 제 2 항에 있어서,
    n개의 연속적인 시작 표시자는 n개의 각각의 패킷에 대해 수신되고, n번째 패킷에 의한 n-1개 패킷의 각각의 선점은 n개의 연속적인 종료 표시자의 후속적인 수신에 의해 승인되는
    데이터 세그먼트 프로세스 방법.
  5. 제 1 항에 있어서,
    상기 제 1 데이터 세그먼트 및 상기 제 2 데이터 세그먼트는 공통 MPHY 어드레스로 전달되는
    데이터 세그먼트 프로세스 방법.
  6. 제 1 항에 있어서,
    상기 적어도 제 1 및 제 2의 연속적인 시작 표시자는, xEOP 신호의 개입 어서션(assertion)을 갖지 않는 동일한 MPHY에 대해 xSOP 신호의 다수의 연속적인 어서션을 포함하는
    데이터 세그먼트 프로세스 방법.
  7. 제 6 항에 있어서,
    상기 xEOP 신호의 개입 어서션을 갖지 않는 상기 동일한 MPHY에 대한 상기 xSOP 신호의 복수의 연속적인 어서션은, 상기 xEOP 신호의 동등한 수의 연속적인 어서션이 뒤따르는 경우에만, 적합한 선점을 나타내는 것으로서 인식되는
    데이터 세그먼트 프로세스 방법.
  8. 인터페이스 버스를 통해 제 2 디바이스와 통신하도록 구성된 제 1 디바이스를 포함하되,
    상기 제 1 디바이스는, 서로 연관된 제 1 데이터 세그먼트 및 제 2 데이터 세그먼트를 각기 갖는 적어도 제 1 및 제 2의 연속적인 시작 표시자를 상기 제 2 디바이스로부터 수신하고, 선점이 적합하다는 후속의 승인에 따라, 상기 제 2 데이터 세그먼트가 인터페이스 프로토콜 위반을 시그널링하지 않고 상기 제 1 데이터 세그먼트를 선점하도록 구성된 인터페이스 회로를 포함하고,
    상기 적어도 제 1 및 제 2의 연속적인 시작 표시자를 밸런싱하는 복수 개의 연속적인 종료 표시자가 후속적으로 수신된 경우, 상기 선점이 적합한 것으로 승인하고, 그렇지 않은 경우에는, 인터페이스 프로토콜 위반이 시그널링되는
    장치.
  9. 제 8 항에 있어서,
    상기 제 1 디바이스는 물리층 디바이스를 포함하고, 상기 제 2 디바이스는 링크층 디바이스를 포함하는
    장치.
  10. 링크층 디바이스와,
    물리층 디바이스를 포함하되,
    상기 링크층 디바이스 및 상기 물리층 디바이스는 인터페이스 버스를 통해 함께 결합되고,
    상기 링크층 디바이스와 상기 물리층 디바이스 중 적어도 하나는, 서로 연관된 제 1 데이터 세그먼트 및 제 2 데이터 세그먼트를 각기 갖는 적어도 제 1 및 제 2의 연속적인 시작 표시자를 상기 링크층 디바이스와 상기 물리층 디바이스 중의 다른 하나로부터 수신하고, 선점이 적합하다는 후속의 승인에 따라, 상기 제 2 데이터 세그먼트가 인터페이스 프로토콜 위반을 시그널링하지 않고 상기 제 1 데이터 세그먼트를 선점하도록 구성되고, 상기 적어도 제 1 및 제 2의 연속적인 시작 표시자를 밸런싱하는 복수 개의 연속적인 종료 표시자가 후속적으로 수신된 경우, 상기 선점이 적합한 것으로 승인하고, 그렇지 않은 경우에는, 인터페이스 프로토콜 위반이 시그널링되는
    통신 시스템.
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