KR101295061B1 - Ｆｍｃｗ 레이더 신호처리모듈 및 그의 메모리 관리 방법 - Google Patents

Ｆｍｃｗ 레이더 신호처리모듈 및 그의 메모리 관리 방법 Download PDF

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Abstract

본 명세서는, 첩(chirp) 주기가 짧은 연속된 신호를 이용하여 표적의 거리 및 속도를 동시에 추출하는 방법을 효과적으로 지원하기 위한 FMCW(Frequency Modulated Continuous Wave) 레이더 신호 처리 모듈 및 그의 메모리 관리 방법에 관한 것으로서, 본 명세서에 개시된 일 실시예에 따른 신호 처리 모듈은, 무선 주파수 신호를 디지털 데이터로 변환하고, 상기 디지털 데이터에 포함된 한 개의 전송 주기에 대응하는 데이터를 상기 제1 포트를 통해 상기 이중-포트-메모리에 저장하는 ADC와; 상기 제2 포트를 통해 상기 이중-포트-메모리에 저장된 데이터를 FFT 처리한 후 상기 FFT 처리된 제1 데이터를 상기 이중-포트-메모리에 저장하는 제1 FFT 프로세서와; 상기 FFT 처리된 제1 데이터를 상기 제1 포트를 통해 읽고, 상기 읽은 제1 데이터를 FFT 처리한 후 상기 FFT 처리된 제2 데이터를 상기 이중-포트-메모리에 저장하는 제2 FFT 프로세서와; 상기 이중-포트-메모리에 저장된 제2 데이터를 CFAR 연산함으로써 표적을 탐지하는 CFAR 검파기를 포함할 수 있다.

Description

ＦＭＣＷ 레이더 신호처리모듈 및 그의 메모리 관리 방법{SIGNAL PROCESSING MODULE OF FMCW RADAR AND MEMORY MANAGING METHOD THEREOF}
본 명세서는 FMCW 레이더 신호처리모듈 및 그의 메모리 관리 방법에 관한 것이다.
주파수 변조 연속파(Frequency Modulated Continuous Wave: FMCW) 레이더는 현재 운전자 안전 시스템 분야에 널리 사용되어지고 있다. FMCW 레이더의 기본 원리는 선형적으로 주파수가 변조된 신호를 송신하는 것으로, 수신된 신호와 송신된 신호의 주파수 차이를 통해 거리 및 속도 정보를 추출하는 방법이다. 이때 송신 파형과 수신 알고리즘은 크게 2가지 방법으로 나누어진다.
그중 첫 번째 방법은 기울기가 다른 삼각파 변조 형태의 신호를 전송하는 방법이다. 이 방법에서는 고스트 표적을 제거하기 위해 4개의 비트 주파수 조합을 이용하기 때문에 정확한 거리 및 속도를 검출하기 위해서 복잡한 페어링 알고리즘이 요구된다.
두 번째 방법은 첩(chirp) 주기가 짧은 연속된 신호를 이용하여 표적의 거리 및 속도를 동시에 추출하는 방법이다. 이 방법에서 사용되는 신호처리 알고리즘은 2단계 고속퓨리에변환(Fast Fourier Transform: FFT)로 첫 번째 FFT를 통해 거리-비트 주파수를 검출하고, 두 번째 FFT를 이용하여 도플러 주파수(Doppler Frequency)를 구하는 방법이다. 이 방법에서는 정지 표적 성분들이 제로 도플러로 탐지되기 때문에 클러터(clutter) 제거도 보다 용이하다. 다만 많은 개수의 첩 신호를 전송해야 하므로 신호처리의 계산량이 많아 질 수 있고, 하드웨어 리소스가 많이 소모될 수 있다.
따라서, 본 명세서는, 첩(chirp) 주기가 짧은 연속된 신호를 이용하여 표적의 거리 및 속도를 동시에 추출하는 방법을 효과적으로 지원하기 위한 FMCW 레이더 신호처리모듈 및 그의 메모리 관리 방법을 제공함에 그 목적이 있다.
본 명세서에 개시된 일 실시예에 따른 FMCW(Frequency Modulated Continuous Wave) 레이더 신호처리모듈은, 이중-포트-메모리의 제1 포트에 연결되고, 무선 주파수 신호를 디지털 데이터로 변환하고, 상기 디지털 데이터에 포함된 한 개의 전송 주기에 대응하는 데이터를 상기 제1 포트를 통해 상기 이중-포트-메모리에 저장하는 ADC(Analog Digital Converter)와; 상기 이중-포트-메모리의 제2 포트에 연결되고, 상기 제2 포트를 통해 상기 이중-포트-메모리에 저장된 데이터를 FFT(Fast Fourier Transform) 처리한 후 상기 FFT 처리된 제1 데이터를 상기 이중-포트-메모리에 저장하는 제1 FFT(Fast Fourier Transform) 프로세서와; 상기 제1 포트에 연결되고, 상기 FFT 처리된 제1 데이터를 상기 제1 포트를 통해 읽고, 상기 읽은 제1 데이터를 FFT 처리한 후 상기 FFT 처리된 제2 데이터를 상기 이중-포트-메모리에 저장하는 제2 FFT 프로세서와; 상기 제2 포트에 연결되고, 상기 이중-포트-메모리에 저장된 제2 데이터를 연산함으로써 표적을 탐지하는 CFAR 검파기를 포함할 수 있다.
본 명세서에 개시된 일 실시예에 따른 FMCW(Frequency Modulated Continuous Wave) 레이더 신호처리모듈의 메모리 관리 방법은, 이중-포트-메모리의 제1 포트에 연결되는ADC(Analog Digital Converter)와, 상기 이중-포트-메모리의 제2 포트에 연결되는 제1 FFT(Fast Fourier Transform) 프로세서와, 상기 제1 포트에 연결되는 제2 FFT 프로세서와, 상기 제2 포트에 연결된 CFAR(Constant False Alarm Rate) CFAR 검파기를 포함하는 FMCW(Frequency Modulated Continuous Wave) 레이더 신호 처리 모듈의 메모리 관리 방법에 있어서, 상기 ADC를 통해, 무선 주파수 신호를 디지털 데이터로 변환하고, 상기 디지털 데이터에 포함된 한 개의 전송 주기에 대응하는 데이터를 상기 제1 포트를 통해 상기 이중-포트-메모리에 저장하는 단계와; 상기 제1 FFT 프로세서를 통해, 상기 이중-포트-메모리에 저장된 데이터를 FFT(Fast Fourier Transform) 처리한 후 상기 FFT 처리된 제1 데이터를 상기 이중-포트-메모리에 저장하는 단계와; 상기 제2 FFT 프로세서를 통해, 상기 FFT 처리된 제1 데이터를 읽고, 상기 읽은 제1 데이터를 FFT 처리한 후 상기 FFT 처리된 제2 데이터를 상기 이중-포트-메모리에 저장하는 단계와; 상기 CFAR 검파기를 통해, 상기 이중-포트-메모리에 저장된 제2 데이터를 CFAR(Constant False Alarm Rate) 연산함으로써 표적을 탐지하는 단계를 포함할 수 있다.
본 명세서에 개시된 일 실시예에 따른 FMCW 레이더 신호처리모듈 및 그의 메모리 관리 방법은, FMCW 레이더의 신호 처리를 구현함에 있어서 효율적인 메모리(이중-포트-메모리) 활용을 통해 사용되는 메모리 리소스를 절약할 수 있고, 파이프라인 동작을 통해 신호처리시간을 단축할 수 있는 효과가 있다.
도 1은 본 발명을 설명하기 위한 송신 파형의 모양을 나타낸 도이다.
도 2는 본 발명을 설명하기 위한 메모리 구조를 나타낸 도이다.
도 3은 본 발명의 실시예에 따른 FFT 처리를 위한 메모리 블록 및 FMCW 레이더 신호 처리 모듈을 나타낸 도이다.
도 4는 ADC를 통해 수신된 데이터를 메모리에 저장하는 과정과 1st FFT를 처리하는 파이프라인(pipeline) 과정을 나타낸 도이다.
도 5는 2nd FFT를 처리하는 과정과 CFAR 검파를 수행하는 파이프라인(pipeline) 과정을 나타낸 도이다.
이하에서는, FMCW 레이더의 신호처리모듈을 구현함에 있어서 효율적인 메모리(이중-포트-메모리) 활용을 통해 사용되는 메모리 리소스를 절약할 수 있고, 파이프라인 동작을 통해 신호처리시간을 단축할 수 있는 FMCW 레이더 신호처리모듈 및 그의 메모리 관리 방법을 도 1 내지 도 5를 참조하여 설명한다.
도 1은 본 발명을 설명하기 위한 송신 파형의 모양을 나타낸 도이다.
도 1에 도시한 바와 같이, 가로축은 시간을 나타내며, 세로축은 주파수를 나타낸다. 톱니파 형태로 변조된 램프(ramp)가 모두 N(자연수)개 전송된다. 따라서 전체 전송시간은 PRI(Pulse Repetition Interval)N 이다. 이때 PRI는 전송 주기를 나타내며, 따라서 하나의 PRI(전송 주기) 당 샘플링되는 데이터의 개수 M은 PRIfs이다. 이때 fs는 ADC(Analog Digital Converter) 샘플링 주파수를 나타낸다.
주파수 변조 연속파(Frequency Modulated Continuous Wave: FMCW) 레이더의 신호처리 모듈의 수신단에서는 ADC를 통해 수신된 비트신호를 1st FFT(Fast Fourier Transform), 2nd FFT, CFAR(Constant False Alarm Rate) 검파를 통해 표적의 거리 및 속도를 추출한다. 이때, ADC로부터 데이터를 수신하고, FFT, CFAR를 처리하기 위해서는 이중-포트-메모리(Dual Port Memory)를 이용한 신호처리모듈 구조를 제안한다.
1st FFT는 제로 패딩(zero-padding)을 고려하지 않는다면 M(=PRIfs) 포인트(point)로 처리될 것이고, 2nd FFT 역시 제로 패딩(zero-padding)을 고려하지 않는다면 N(PRI 개수) 포인트(point)로 처리될 것이다. 따라서, 도 2와 같이 ADC 수신 데이터를 저장하기 위해서는 MN 크기의 메모리 1개가 필요하며, 1st FFT의 실수(Real) 및 허수(Image) 데이터를 저장하기 위해서는 MN 크기의 메모리 2개가 필요하다. 2nd FFT의 경우도 1st FFT와 마찬가지이다. 결국 총 MN 크기의 메모리가 5개가 필요하게 된다. 이에 대한 동작과정을 살펴보면 다음과 같다.
먼저, ADC로부터 입력되는 각 PRI의 M개 비트-신호 샘플들은, 메모리의 가로 방향으로 저장된다. 따라서 N개 PRI 단위 데이터는 세로 방향으로 저장된다. 이렇게 메모리에 저장된 데이터는 1st FFT 블록에서 한 개의 PRI 세트 단위, 즉 M개의 샘플 단위로 FFT 처리를 한 후, 다시 PRI 단위로 메모리에 저장한다. 이때 FFT의 결과는 실수(real) 및 허수(image)가 존재하므로, 이를 각각 따로 나누어 저장한다. 결국 메모리에 저장된 M개 데이터의 가로 방향은 거리 정보를 나타내는 거리-주파수에 해당한다.
2nd FFT 블록에서는 전체 N개의 PRI에 걸친 동일한 거리-주파수 정보들을 이용한다. 따라서, 메모리의 세로 행의 데이터들을 읽어 FFT 연산 후 다시 동일한 메모리 공간에 저장을 한다. 따라서 최종적으로 메모리의 가로축은 거리 정보를 나타내고 세로축은 속도 정보를 나타낸다. CFAR 검파기는 상기 메모리에 저장된 거리 및 속도 정보를 추출한다.
앞서 설명하였듯이, 상기 거리 및 속도 정보를 동시에 추출하는 방법은 많은 메모리 리소스가 필요하며 계산량이 많다.
따라서, 본 발명에서는 공유 메모리(Shared Memory) 블록(Block)을 이용하여 메모리 리소스를 줄이고, 파이프라인(Pipeline) 연산기법을 이용하여 연산 시간을 줄이는 방법을 설명한다.
도 3은 본 발명의 실시예에 따른 FFT 처리를 위한 메모리 블록 및 FMCW 레이더 신호처리모듈을 나타낸 도이다. 본 발명의 실시예에 따른 FFT 처리를 위해 소모되는 메모리의 크기를 MN 2개를 예로 들어 설명한다.
도 3에 도시된 바와 같이, FMCW 레이더 신호처리모듈은, 이중-포트-메모리(100)의 제1 포트(Port A)에 연결되고, 무선 주파수 신호를 디지털 데이터로 변환하고, 상기 디지털 데이터에 포함된 하나의 전송 주기에 대응하는 데이터를 상기 제1 포트를 통해 상기 이중-포트-메모리에 저장하는 ADC(Analog Digital Converter)(10)와; 상기 이중-포트-메모리의 제2 포트(Port B)에 연결되고, 상기 제2 포트(Port B)를 통해 상기 이중-포트-메모리에 저장된 데이터를 FFT(Fast Fourier Transform)(1st FFT) 처리한 후 상기 FFT 처리된 제1 데이터를 상기 제2 포트(Port B)를 통해 상기 이중-포트-메모리에 저장하는 제1 FFT(Fast Fourier Transform) 프로세서(1st FFT 프로세서)(11)와; 상기 제1 포트(Port A)에 연결되고, 상기 FFT 처리된 제1 데이터를 상기 제1 포트를 통해 읽고, 상기 읽은 제1 데이터를 FFT(2nd FFT) 처리한 후 상기 FFT 처리된 제2 데이터를 상기 제1 포트(Port A)를 통해 상기 이중-포트-메모리에 저장하는 제2 FFT 프로세서(2nd FFT 프로세서)(12)와; 상기 제2 포트(Port B)에 연결되고, 상기 제2 포트(Port B)를 통해 상기 이중-포트-메모리에 저장된 제2 데이터를 읽고, 그 읽은 제2 데이터를 근거로 표적을 탐지하는 CFAR(Constant False Alarm Rate) 연산을 수행하는 CFAR 검파기(13)를 포함한다.
상기 ADC(10)와 2nd FFT 프로세서(제2 FFT 프로세서)(12)는 이중-포트-메모리(100)의 제1 포트 A(Port A)와 연결되고, 1st FFT 프로세서(제1 FFT 프로세서)(11)와 CFAR 검파기(13)는 이중-포트-메모리의 제2 포트 B(Port B)에 연결된다. 이는 파이프라인(Pipeline)으로 알고리즘을 처리하기 위해서이다. 그리고 'Port A I/F'와 Port B I/F'는 실수 데이터(Real data)와 허수 데이터(Image data)를 저장하기 위한 이중-포트-메모리를 제어하는 블록으로서, 메모리 읽기/쓰기(Read/Write) 제어, 읽기 인에이블(Read enable) 및 쓰기 인에이블(Write enable) 제어, 메모리 주소(Address) 제어하는 역할을 담당한다.
도 4는 ADC를 통해 수신된 데이터를 메모리에 저장하는 과정과 1st FFT를 처리하는 파이프라인(pipeline) 과정을 나타낸 도이다.
도 4에 도시한 바와 같이, ADC(10)로부터 수신된 데이터는 이중-포트-메모리의의 포트 A(Port A)를 거침으로써 실수 데이터(Real Data)만 메모리에 저장을 한다. 따라서 이때 버스 A(Bus A)에는 ADC(10)가 연결된다. ADC(10)가 한 개의 PRI(전송 주기) 데이터를 저장하고 나면, 포트 B(Port B)를 통해 1st FFT 프로세서(11)가 FFT를 처리한 후 다시 메모리에 저장 한다. 따라서, 버스 B(Bus B)는 1st FFT 프로세서(11)와 연결된다. 결국 ADC(10)를 통해 데이터가 저장되는 과정과 FFT가 처리되는 과정이 동시에 일어나게 된다.
도 5는 2nd FFT를 처리하는 과정과 CFAR 검파를 수행하는 파이프라인(pipeline) 과정을 나타낸 도이다. 앞서 1st FFT 처리가 모두 끝나고 나면, 2nd FFT는 포트 A(Port A)를 통해 메모리로부터 데이터를 읽은 후 FFT를 처리하고 다시 메모리에 저장한다. 따라서, 버스 A(Bus A)는 2nd FFT 프로세서(12)와 연결된다. 또한 CFAR 검파기(13)는 포트 B(Port B)를 통해 메모리로부터 데이터를 읽은 후, 그 읽은 데이터를 연산하여 표적을 탐지하게 된다. 따라서 버스 B(Bus B)는 CFAR 검파기(13)에 연결된다. 역시 FFT를 처리되는 과정과 CFAR를 처리하는 과정이 동시에 일어나게 된다. 상기 표적을 탐지하는 방법 자체는 이미 공지된 기술이므로, 이에 대한 상세한 설명은 생략한다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따른 FMCW 레이더 신호처리모듈 및 그의 메모리 관리 방법은, FMCW 레이더의 신호처리모듈을 구현함에 있어서 효율적인 메모리(이중-포트-메모리) 활용을 통해 사용되는 메모리 리소스를 절약할 수 있고, 파이프라인 동작을 통해 신호처리시간을 단축할 수 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: ADC 11: 제1 FFT 프로세서
12: 제2 FFT 프로세서 13: CFAR 검파기
100: 이중-포트 메모리

Claims (2)

  1. FMCW(Frequency Modulated Continuous Wave) 레이더에 있어서,
    이중-포트-메모리의 제1 포트에 연결되고, 무선 주파수 신호를 디지털 데이터로 변환하고, 상기 디지털 데이터에 포함된 한 개의 전송 주기에 대응하는 데이터를 상기 제1 포트를 통해 상기 이중-포트-메모리에 저장하는 ADC(Analog Digital Converter)와;
    상기 이중-포트-메모리의 제2 포트에 연결되고, 상기 제2 포트를 통해 상기 이중-포트-메모리에 저장된 데이터를 FFT(Fast Fourier Transform) 처리한 후 상기 FFT 처리된 제1 데이터를 상기 이중-포트-메모리에 저장하는 제1 FFT(Fast Fourier Transform) 프로세서와;
    상기 제1 포트에 연결되고, 상기 FFT 처리된 제1 데이터를 상기 제1 포트를 통해 읽고, 상기 읽은 제1 데이터를 FFT 처리한 후 상기 FFT 처리된 제2 데이터를 상기 이중-포트-메모리에 저장하는 제2 FFT 프로세서와;
    상기 제2 포트에 연결되고, 상기 이중-포트-메모리에 저장된 제2 데이터를 CFAR(Constant False Alarm Rate) 연산함으로써 표적을 탐지하는 CFAR 검파기를 포함하는 신호 처리 모듈.
  2. 이중-포트-메모리의 제1 포트에 연결되는ADC(Analog Digital Converter)와, 상기 이중-포트-메모리의 제2 포트에 연결되는 제1 FFT(Fast Fourier Transform) 프로세서와, 상기 제1 포트에 연결되는 제2 FFT 프로세서와, 상기 제2 포트에 연결된 CFAR(Constant False Alarm Rate) CFAR 검파기를 포함하는 FMCW(Frequency Modulated Continuous Wave) 레이더 신호 처리 모듈의 메모리 관리 방법에 있어서,
    상기 ADC를 통해, 무선 주파수 신호를 디지털 데이터로 변환하고, 상기 디지털 데이터에 포함된 한 개의 전송 주기에 대응하는 데이터를 상기 제1 포트를 통해 상기 이중-포트-메모리에 저장하는 단계와;
    상기 제1 FFT 프로세서를 통해, 상기 이중-포트-메모리에 저장된 데이터를 FFT(Fast Fourier Transform) 처리한 후 상기 FFT 처리된 제1 데이터를 상기 이중-포트-메모리에 저장하는 단계와;
    상기 제2 FFT 프로세서를 통해, 상기 FFT 처리된 제1 데이터를 읽고, 상기 읽은 제1 데이터를 FFT 처리한 후 상기 FFT 처리된 제2 데이터를 상기 이중-포트-메모리에 저장하는 단계와;
    상기 CFAR 검파기를 통해, 상기 이중-포트-메모리에 저장된 제2 데이터를 CFAR(Constant False Alarm Rate) 연산함으로써 표적을 탐지하는 단계를 포함하는 메모리 관리 방법.
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