KR101271798B1 - Wafer bonding method, and electronic device manufactured by the same - Google Patents

Wafer bonding method, and electronic device manufactured by the same Download PDF

Info

Publication number
KR101271798B1
KR101271798B1 KR1020110118773A KR20110118773A KR101271798B1 KR 101271798 B1 KR101271798 B1 KR 101271798B1 KR 1020110118773 A KR1020110118773 A KR 1020110118773A KR 20110118773 A KR20110118773 A KR 20110118773A KR 101271798 B1 KR101271798 B1 KR 101271798B1
Authority
KR
South Korea
Prior art keywords
substrate
layer
planarization
alloy
bonding
Prior art date
Application number
KR1020110118773A
Other languages
Korean (ko)
Other versions
KR20130053167A (en
Inventor
이종람
송양희
Original Assignee
포항공과대학교 산학협력단
주식회사 포스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포항공과대학교 산학협력단, 주식회사 포스코 filed Critical 포항공과대학교 산학협력단
Priority to KR1020110118773A priority Critical patent/KR101271798B1/en
Publication of KR20130053167A publication Critical patent/KR20130053167A/en
Application granted granted Critical
Publication of KR101271798B1 publication Critical patent/KR101271798B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation

Abstract

모기판 위에 평탄화 기판을 형성하는 단계, 상기 모기판으로부터 상기 평탄화 기판을 분리하는 단계, 반도체 기판 및 상기 분리된 평탄화 기판 상에 금속접합층을 각각 형성하는 단계, 및 상기 두 금속접합층을 마주 보도록 배치한 후 상기 반도체 기판과 상기 평탄화 기판을 접합하는 단계를 포함하는 웨이퍼의 본딩 방법이 제공된다.
본 발명에 따르면, 쉽게 반도체 기판과 평탄화 기판(강철 등)을 합착할 수 있을 뿐만 아니라 쉽게 질화갈륨계 반도체 전자소자를 제작할 수 있다.Forming a planarization substrate on the mother substrate, separating the planarization substrate from the mother substrate, respectively forming a metal bonding layer on the semiconductor substrate and the separated planarization substrate, and facing the two metal bonding layers. A bonding method of a wafer is provided that includes bonding the semiconductor substrate and the planarization substrate after placement.
According to the present invention, not only the semiconductor substrate and the flattening substrate (steel or the like) can be bonded together, but also the gallium nitride-based semiconductor electronic device can be easily manufactured.

Description

웨이퍼의 본딩 방법 및 그 방법에 의해 제조된 전자소자{WAFER BONDING METHOD, AND ELECTRONIC DEVICE MANUFACTURED BY THE SAME}A wafer bonding method and an electronic device manufactured by the method {WAFER BONDING METHOD, AND ELECTRONIC DEVICE MANUFACTURED BY THE SAME}

본 발명은 웨이퍼의 본딩 방법 및 그 방법에 의해 제조된 전자소자에 관한 것이다.The present invention relates to a wafer bonding method and an electronic device manufactured by the method.

질화갈륨계 반도체는 넓은 영역의 밴드갭을 갖는 반도체이기 때문에 고출력, 고주기 소자로서 많이 사용되고 있다. 이처럼 고출력, 고주기 소자로서 많이 사용하기 때문에 소자 자체에서 발생하게 되는 열을 외부로 제거해 주어 소자의 수명을 연장시켜야 하며, 낮은 소비전력으로 소자를 구동시켜야 한다. 그러므로, 열 전도도와 전기 전도도가 높은 강철기판을 사용할 필요성이 있다. 일반적으로 강철기판은 금속을 기반으로 하기 때문에 열전도도와 전기전도도가 크고, 대량생산으로 제공되기 때문에 단가가 낮은 장점을 가지고 있다. 하지만 압연공정을 통해 생산되는 1mm 이하의 두께를 갖는 강철기판은 평균 300nm의 표면거칠기(단차의 편차)를 가지고 있으며 최저 지점과 최고 지점의 단차가 약 3.41㎛의 표면 거칠기를 가지고 있다. 이러한 강철기판을 이용하여 웨이퍼 본딩을 진행하게 될 경우에는 질화갈륨계 반도체와 마주치는 면의 넓이가 줄어들게 되고, 결국 두 기판이 붙지 않게 되는 문제점이 있다. Since gallium nitride-based semiconductors are semiconductors having a wide band gap, they are widely used as high output and high cycle devices. Since it is widely used as a high output and high cycle device, it is necessary to extend the life of the device by removing heat generated from the device itself and to drive the device with low power consumption. Therefore, there is a need to use a steel substrate having high thermal conductivity and electrical conductivity. In general, steel substrates have a high thermal and electrical conductivity because they are based on metal, and have a low cost because they are provided in mass production. However, steel substrates produced by the rolling process with a thickness of less than 1mm have an average surface roughness of 300 nm (deviation of steps), and the steps between the lowest and highest points have a surface roughness of about 3.41㎛. When the wafer bonding is performed using the steel substrate, the area of the surface facing the gallium nitride-based semiconductor is reduced, and thus there is a problem that the two substrates do not stick together.

본 발명의 일 측면은 쉽게 웨이퍼 본딩을 성공적으로 수행할 수 있는 방법을 제시하고자 한다.One aspect of the present invention is to propose a method that can easily perform wafer bonding successfully.

본 발명의 다른 측면에 따르면, 신규한 웨이퍼의 본딩 방법에 의하여 제조되는 전자소자를 제공하고자 한다.
According to another aspect of the present invention, to provide an electronic device manufactured by a novel wafer bonding method.

그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 측면은, 모기판 위에 평탄화 기판을 형성하는 단계, 상기 모기판으로부터 상기 평탄화 기판을 분리하는 단계, 반도체 기판 및 상기 분리된 평탄화 기판 상에 금속접합층을 각각 형성하는 단계, 및 상기 두 금속접합층을 마주 보도록 배치한 후 상기 반도체 기판과 상기 평탄화 기판을 접합하는 단계를 포함하는 웨이퍼의 본딩 방법을 제공한다.In order to achieve the above object, an aspect of the present invention, forming a planarization substrate on a mother substrate, separating the planarization substrate from the mother substrate, a semiconductor substrate and a metal bonding on the separated planarization substrate Forming a layer, and bonding the semiconductor substrate and the planarization substrate after arranging the two metal bonding layers to face each other.

본 발명의 다른 측면은, 상기 방법에 의하여 제조된 전자소자를 제공한다.Another aspect of the present invention provides an electronic device manufactured by the above method.

본 발명의 일 측면에 따르면, 쉽게 반도체 기판과 평탄화 기판(강철 등)을 합착할 수 있을 뿐만 아니라 쉽게 질화갈륨계 반도체 전자소자를 제작할 수 있다.According to an aspect of the present invention, the semiconductor substrate and the planarization substrate (steel, etc.) can be easily bonded together, and the gallium nitride-based semiconductor electronic device can be easily manufactured.

도 1은 본 발명의 일 실시예에 따른 웨이퍼의 본딩 방법의 순서를 나타낸 그림이다.
도 2는 본 발명의 일 실시예에 따른 질화갈륨계 반도체와 웨이퍼의 본딩 구조도이다.
도 3은 종래의 예에 따른 평탄화 기판을 사용하지 않은 경우의 질화갈륨계 반도체와 웨이퍼의 본딩 구조도이다.
도 4는 종래의 예에 따른 평탄화 기판을 사용하지 않은 경우의 질화갈륨계 반도체 기판과 강철기판의 표면을 광학현미경으로 관찰한 사진이다.
도 5는 종래의 예에 따른 강철기판, 표면 재압연 강철기판, 및 Ti 기판의 표면거칠기를 스캔한 사진이다.
도 6은 종래의 예에 따른 물리적인 방법(폴리싱)을 가한 시간에 따른 강철기판의 표면거칠기를 스캔한 사진이다.
도 7은 본 발명의 일 실시예에 따른 모기판(유리)과 평탄화 기판(Invar)을 분리한 후 10㎛×10㎛의 스캔 범위로 표면거칠기를 관찰한 결과를 나타낸 그림이다.1 is a view showing a sequence of a wafer bonding method according to an embodiment of the present invention.
2 is a bonding structure diagram of a gallium nitride based semiconductor and a wafer according to an embodiment of the present invention.
3 is a bonding structure diagram of a gallium nitride based semiconductor and a wafer when a planarization substrate according to a conventional example is not used.
4 is a photograph of the surface of a gallium nitride-based semiconductor substrate and a steel substrate when the planarization substrate is not used according to a conventional example with an optical microscope.
5 is a photograph of surface roughness of a steel substrate, a surface re-rolled steel substrate, and a Ti substrate according to a conventional example.
Figure 6 is a photograph of the surface roughness of the steel substrate over time to apply a physical method (polishing) according to the conventional example.
FIG. 7 is a diagram illustrating a result of observing surface roughness with a scan range of 10 μm × 10 μm after separating a mother substrate (glass) and a planarization substrate (Invar) according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 구현예 및 실시예를 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments and embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다.
The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments and examples described herein.

이하, 도 1 내지 도 7을 참조하여, 본 발명의 웨이퍼의 본딩 방법 및 그 방법에 의해 제조된 전자소자에 대하여 구체적으로 설명하도록 한다.
Hereinafter, a method of bonding a wafer and an electronic device manufactured by the method of the present invention will be described in detail with reference to FIGS. 1 to 7.

일반적으로 표면의 거칠기가 큰 강철기판을 이용하여 웨이퍼 본딩을 진행하기 위해서는 금속접합층을 강철기판의 최고 단차 높이 이상의 두께로 증착을 하거나, 강철기판의 표면 거칠기를 강제적으로 낮춰줘야 한다. 하지만 강철기판의 최고 단차 높이 이상의 두께로 금속접합층을 증착하게 될 경우에는 필요로 하는 재료의 양이 많아질 뿐만 아니라 많은 시간을 필요로 한다. 또한 강철기판의 표면 거칠기를 낮춰주기 위하여 물리적인 방법(폴리싱)을 이용하게 될 경우에는 이 역시 많은 시간을 필요로 하기 때문에 산업체에서 사용하기에 부적합하다. In general, in order to proceed with wafer bonding using a steel substrate having a large surface roughness, a metal bonding layer must be deposited to a thickness greater than or equal to the highest step height of the steel substrate, or the surface roughness of the steel substrate must be forcibly reduced. However, when the metal bonding layer is deposited to a thickness higher than the highest step height of the steel substrate, the amount of material required is not only increased but also requires a lot of time. In addition, when a physical method (polishing) is used to lower the surface roughness of the steel substrate, this also requires a lot of time, which is not suitable for industrial use.

상기와 같은 문제점을 해결하기 위하여 본 발명의 일 측면은, 모기판 위에 평탄화 기판을 형성하는 단계, 상기 모기판으로부터 상기 평탄화 기판을 분리하는 단계, 반도체 기판 및 상기 분리된 평탄화 기판 상에 금속접합층을 각각 형성하는 단계, 및 상기 두 금속접합층을 마주 보도록 배치한 후 상기 반도체 기판과 상기 평탄화 기판을 접합하는 단계를 포함하는 웨이퍼의 본딩 방법을 제공한다.In order to solve the above problems, an aspect of the present invention, forming a planarization substrate on a mother substrate, separating the planarization substrate from the mother substrate, a semiconductor substrate and a metal bonding layer on the separated planarization substrate And forming the two metal bonding layers so as to face each other, and then bonding the semiconductor substrate and the planarization substrate to each other.

도 1에서는 본 발명의 웨이퍼의 본딩 방법의 순서를 나타낸다. 1 shows the procedure of the bonding method of the wafer of the present invention.

본 발명은 평탄화 기판(11)을 사용하는데, 이와 같은 방법에 의하면 기판의 평탄도가 높아져서 반도체 기판의 접합력이 좋아진다.In the present invention, the planarization substrate 11 is used. According to this method, the flatness of the substrate is increased and the bonding force of the semiconductor substrate is improved.

모기판(12)의 위에 상기 모기판의 거칠기를 따라 평탄화 기판(11)을 형성하는데, 상기 평탄화 기판은 모기판을 본뜬 형태로 되어 모기판의 표면거칠기를 거의 그대로 전사한 형태가 된다. 따라서, 질화갈륨계 반도체의 지지기판으로 사용하게 되는 강철기판으로서 평탄화 기판의 표면거칠기를 낮게 유지하기 위해 모기판은 표면거칠기가 낮은 유리기판 또는 Si 기판 등을 활용할 수 있다. The planarization substrate 11 is formed on the mother substrate 12 along the roughness of the mother substrate. The planarization substrate is shaped like the mother substrate and transfers roughly the surface roughness of the mother substrate. Therefore, in order to maintain a low surface roughness of the planarization substrate as a steel substrate used as a supporting substrate of a gallium nitride-based semiconductor, the mother substrate may use a glass substrate or a Si substrate having a low surface roughness.

본 발명의 일 실시예에서는, 유리기판 및 Si 기판과 같이 표면 거칠기가 낮은 기판을 모기판(12)으로 사용한 후, 평탄화 기판(11)을 형성하기 위한 하지층으로 50nm 두께의 Ti층과 시드층인 100nm 두께의 인바(Invar)층을 각각 형성한 후, 전해질 도금 방법을 이용하여 약 50㎛ 두께의 인바층으로 이루어진 평탄화 기판을 형성한다.(도1(a)) 그 후, 평탄화 기판(11)을 모기판(12)으로부터 물리적으로 떼어낸다.(도1(b)) 이렇게 형성된 평탄화 기판(11)을 아세톤, 이소프로판알코올(IPA; Iso-propane alcohol) 그리고 탈이온수를 이용하여 세척 후 질소로 건조하는 과정을 실시한다. 그리고 나서, 전도성 확산방지층을 증착하기 위해 전자선 증착장비를 삽입하여 500~1000 Å 두께로 증착하고, 금속접합층(13)을 열증착장비를 이용하여 1.2㎛ 증착한다.In an embodiment of the present invention, a substrate having a low surface roughness such as a glass substrate and a Si substrate is used as the mother substrate 12, and then a 50 nm thick Ti layer and a seed layer are used as a base layer for forming the planarization substrate 11. After forming Invar layers each having a thickness of 100 nm, a planarized substrate made of an Invar layer having a thickness of about 50 µm was formed by using an electrolytic plating method (Fig. 1 (a)). ) Is physically separated from the mother substrate 12 (FIG. 1 (b)). The flattening substrate 11 thus formed is washed with acetone, isopropane alcohol (IPA) and deionized water, followed by nitrogen. The drying process is carried out. Then, in order to deposit the conductive diffusion barrier layer by inserting an electron beam deposition equipment to deposit a thickness of 500 ~ 1000 ,, the metal bonding layer 13 is deposited by 1.2㎛ using a thermal deposition equipment.

한편, 질화갈륨계 반도체 기판을 제작하기 위해서는 MOCVD(metalorganic chemical vapor deposition)를 이용하여 사파이어 위에 증착된 질화갈륨 반도체를 염산 수용액(염산 : 탈이온수 = 1 : 1)에 10 분 동안 담근 후 탈이온수로 세척하고, 질소로 건조하는 표면처리 과정을 거친다. 그 후 전도성 확산방지층을 증착하기 위해 전자선 증착장비(e-beam evaporator)를 삽입하여 500~1000 Å 두께로 증착하고 금속접합층(14)을 열증착 장비를 이용하여 1.2㎛ 증착한다. Meanwhile, in order to fabricate a gallium nitride-based semiconductor substrate, gallium nitride semiconductor deposited on sapphire using MOCVD (metalorganic chemical vapor deposition) is immersed in an aqueous hydrochloric acid solution (hydrochloric acid: deionized water = 1: 1) for 10 minutes and then deionized with water. It is washed and dried by nitrogen. Thereafter, an electron beam evaporator (e-beam evaporator) is inserted to deposit a conductive diffusion barrier layer, and a thickness of 500 to 1000 Å is deposited, and the metal bonding layer 14 is deposited to 1.2 μm using a thermal evaporation apparatus.

그 후 준비된 두 기판에서 금속접합층(13, 14)이 마주보게 위치한 후 금속접합층의 녹는 온도 이상의 열과 압력을 가해서 본딩시킨다.(도1(d)) 이때 두 기판의 크기 및 모양이 같지 않더라도 금속접합층이 접촉하는 부분에서는 본딩이 이루어진다.After that, the metal bonding layers 13 and 14 are positioned facing each other on the prepared substrates and then bonded by applying heat and pressure above the melting temperature of the metal bonding layers (Fig. 1 (d)), even though the sizes and shapes of the two substrates are not the same. Bonding takes place at the part where the metal bonding layer contacts.

도 2는 상기의 본딩 방법을 통해 이루어진 질화갈륨계 반도체와 웨이퍼의 본딩 구조도이다. 질화갈륨계 반도체는 아래로부터 P 전극(21), p-GaN(22), MQW(23), n-GaN(24), Al2O3(25)의 순서로 적층구조를 이루며, 평탄화 기판과 상기 질화갈륨계 반도체는 접합층(13, 14)을 사이에 두고 본딩되는 구조이다.2 is a bonding structure diagram of a gallium nitride-based semiconductor and a wafer made through the above bonding method. The gallium nitride semiconductor has a lamination structure in the order of the P electrode 21, the p-GaN (22), the MQW (23), the n-GaN (24), and the Al 2 O 3 (25) from below. The gallium nitride semiconductor is bonded to each other with the bonding layers 13 and 14 interposed therebetween.

상기 금속접합층 물질로서, Ag-In 합금, Ag-Sn 합금, Ag-Ti 합금, Al-Sn 합금, As-Ti 합금, Au-Bi 합금, Au-Li 합금, Au-Pb 합금, Au-Ti 합금, Bi-Sn 합금, Ag/In 각층, Ag/Sn 각층, Ag/Ti 각층, Al/Sn 각층, As/Ti 각층, Au/Bi 각층, Au/Li 각층, Au/Pb 각층, Au/Ti 각층, Bi/Sn 각층 등을 사용할 수 있다.
As the metal bonding layer material, Ag-In alloy, Ag-Sn alloy, Ag-Ti alloy, Al-Sn alloy, As-Ti alloy, Au-Bi alloy, Au-Li alloy, Au-Pb alloy, Au-Ti Alloy, Bi-Sn alloy, Ag / In layer, Ag / Sn layer, Ag / Ti layer, Al / Sn layer, As / Ti layer, Au / Bi layer, Au / Li layer, Au / Pb layer, Au / Ti layer Each layer, Bi / Sn each layer, etc. can be used.

예시적 구현예에 있어서, 상기 모기판의 표면 거칠기와 상기 분리된 평탄화 기판의 표면 거칠기는 원자간력현미경(AFM; Atomic Force Microscope)을 이용하여 10㎛ × 10㎛의 스캔 범위로 관측할 때, 0<표면거칠기(Ra)<50nm, 0<최고단차(Rt)<1000nm인 것일 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, the surface roughness of the mother substrate and the surface roughness of the separated planarized substrate are observed in a scan range of 10 μm × 10 μm using an Atomic Force Microscope (AFM). 0 <surface roughness (R a ) <50nm, 0 <highest step (R t ) <1000nm, but is not limited thereto.

본 발명은 질화갈륨계 반도체와 강철 기판을 접합하는 방법으로서, 태생적으로 존재하고 있는 강철 기판의 거칠기로 인하여 웨이퍼 본딩이 솟아오른 지점에서만 이루어지는 문제점을 해결하기 위한 방법인데, 상기의 표면거칠기와 최고단차의 범위에서 웨이퍼의 본딩이 양호하게 이루어질 수 있으나, 평탄화 기판을 사용하지 않은 경우의 표면거칠기는 상기의 범위에서 많이 벗어나는 것을 아래에서 알 수 있다.
The present invention is a method for bonding a gallium nitride-based semiconductor and a steel substrate, a method for solving the problem that occurs only at the point where the wafer bonding rises due to the roughness of the steel substrate inherent, the surface roughness and the best Although bonding of the wafer can be made satisfactorily in the range of the step, it can be seen below that the surface roughness when the flattening substrate is not used deviates much from the above range.

도 3은 평탄화 기판을 사용하지 않고 표면거칠기가 큰 강철기판(16)을 이용하였을 경우의 질화갈륨계 반도체(20)와 웨이퍼의 본딩 구조를 나타낸다. 강철기판의 표면거칠기가 그 위에 증착된 접합층(15)에도 전사되어 결국 질화갈륨계 반도체 기판과 접촉하는 면의 면적이 줄어드는 모습을 보여주고 있다. 이러한 기판을 이용하여 웨이퍼 본딩을 진행하면 두 기판이 붙지 않고 분리 되는 것을 도 4를 통해 살펴 볼 수 있다. 각각 분리된 면의 금속접합층을 광학현미경을 통해 살펴보게 되면, 태생적으로 생성되어 있는 강철기판의 표면 거칠기가 질화갈륨계 반도체 기판에 전사된 것을 볼 수 있다. 이를 통해 두 웨이퍼를 접촉하였을 때, 표면 거칠기에 의해 일부분만이 맞붙여져서 두 기판이 완전히 붙지 않는 이유를 알 수 있다.
3 shows a bonding structure of a gallium nitride based semiconductor 20 and a wafer when a steel substrate 16 having a large surface roughness is used without using a planarization substrate. The surface roughness of the steel substrate is also transferred to the bonding layer 15 deposited thereon, thereby reducing the area of the surface contacting the gallium nitride semiconductor substrate. When wafer bonding is performed using such a substrate, it can be seen through FIG. 4 that the two substrates are separated without being attached. Looking at the metal bonding layers of the separated surfaces through optical microscopy, it can be seen that the surface roughness of the naturally produced steel substrate is transferred to the gallium nitride-based semiconductor substrate. Through this, it can be seen that when the two wafers are contacted, only a portion of the two substrates are stuck together due to the surface roughness, so that the two substrates do not adhere completely.

도 5는 태생적으로 존재하는 강철기판의 표면거칠기를 3 차원 프로파일러를 이용하여 측정한 결과 값이다. 약 250 × 200 ㎛2 의 면적으로 스캔하였을 때, 스테인리스 강철 기판은 약 267.17nm의 표면 거칠기를 가지며 최고 단차는 약 3.41㎛를 갖게 된다.(도5(a)) 이러한 스테인레스 강철 기판을 다시 재압연 과정을 거치게 되면 평균 150nm의 표면 거칠기를 가지며 최고 단차는 약 2.32㎛로 줄어들게 된다.(도5(b)) 하지만 이러한 기판을 웨이퍼 본딩에 사용하기 위해서는 여전히 2.32㎛ 이상의 두께만큼 금속접합층을 증착해야 하는 문제점을 가지고 있다. Ti 판재의 경우에도 약 206.88nm의 평균 표면거칠기를 가지며 2.14㎛의 최고 단차를 가지게 된다.(도5(c)) 이는 강철기판의 평균 거칠기는 압연롤러의 거칠기를 따라 가지는 것으로, 일반적인 강철기판은 즉시 웨이퍼 본딩의 지지기판으로 사용하기 힘든 표면 거칠기를 갖고 있음을 보여 준다.5 is a result of measuring the surface roughness of the naturally existing steel substrate using a three-dimensional profiler. When scanned in an area of about 250 × 200 μm 2 , the stainless steel substrate had a surface roughness of about 267.17 nm and the highest step was about 3.41 μm (FIG. 5 (a)). Through this process, the average surface roughness is 150 nm and the maximum step is reduced to about 2.32 μm (Fig. 5 (b)). However, in order to use such a substrate for wafer bonding, the metal bonding layer still needs to be deposited to a thickness of 2.32 μm or more. I have a problem. Even in the case of Ti plate, it has an average surface roughness of about 206.88 nm and a highest step of 2.14 μm (Fig. 5 (c)). The average roughness of the steel substrate has a roughness of the rolling roller. It shows that it has a surface roughness which is difficult to use as a support substrate for wafer bonding immediately.

이를 간단히 표 1에 나타내었다.This is briefly shown in Table 1.

기판Board 표면거칠기(Surface Roughness RR aa )) 최고 단차(Highest step RR tt )) 강철기판Steel substrate 267.17nm267.17 nm 3.41㎛3.41 μm 표면 재압연 강철기판Surface re-rolled steel substrate 149.04㎛149.04㎛ 2.32㎛2.32 μm Ti 기판Ti substrate 206.88nm206.88 nm 2.14㎛2.14㎛

도 6은 물리적인 방법(폴리싱)을 이용하여 강철기판의 표면거칠기를 조절하였을 때 그 값을 나타내고 있으며, 그때 웨이퍼 본딩 성공여부를 나타내고 있다. 폴리싱을 진행하기 않은 경우(도6(a))에는 평균 267.17nm의 표면거칠기와 3.41㎛의 최고 단차를 보인 반면, 직경 1㎛의 다이아몬드 입자를 이용하여 1시간 기계적 폴리싱을 진행할 경우(도6(b)), 8.66nm의 평균 표면 거칠기와 45.20nm의 최고 단차를 갖게 된다. 폴리싱 시간을 2시간으로 증가시킬 경우(도6(c)), 평균 표면 거칠기와 최고 단차는 더 낮아지게 되지만 여전히 웨이퍼 본딩을 진행하였을 경우, 일부분에서만 접촉되어 두 기판이 합착되지 않는 것을 살펴 볼 수 있다. 폴리싱 시간을 4시간으로 증가시킬 경우(도6(d)), 평균 표면 거칠기와 최고 단차는 각각 2.57nm와 17.37nm로 낮아지게 되며 이와 같은 조건에서 웨이퍼 본딩이 성공하는 것을 살펴 볼 수 있다. 이와 같은 표면 거칠기를 만들어 주기 위해서는 강철기판을 약 4시간 정도 폴리싱을 해줘야 하는 문제점을 가지고 있기 때문에 대량으로 생산하기에 부적합한 방법임을 알 수 있다.FIG. 6 shows the value when the surface roughness of the steel substrate is adjusted by using a physical method (polishing), and indicates whether wafer bonding was successful at that time. When the polishing was not performed (Fig. 6 (a)), the surface roughness of 267.17 nm and the highest step of 3.41 µm were shown, whereas mechanical polishing was performed for 1 hour using diamond particles having a diameter of 1 µm (Fig. 6 (a)). b)), having an average surface roughness of 8.66 nm and a highest step of 45.20 nm. If the polishing time is increased to 2 hours (Fig. 6 (c)), the average surface roughness and the highest step will be lower, but if wafer bonding is still performed, it can be seen that only two parts contact each other so that the two substrates do not bond. have. When the polishing time is increased to 4 hours (Fig. 6 (d)), the average surface roughness and the highest step are lowered to 2.57 nm and 17.37 nm, respectively, and it can be seen that wafer bonding succeeds under such conditions. In order to create such a surface roughness, the steel substrate needs to be polished for about 4 hours, so it can be seen that this method is not suitable for mass production.

상기 내용을 간단히 표 2에 나타내었다.The above is briefly shown in Table 2.

폴리싱polishing 시간 time RR aa RR tt 웨이퍼 wafer 본딩Bonding 여부 Whether 0 시간0 hours 267.17nm267.17 nm 3.41㎛3.41 μm 실패failure 1 시간1 hours 8.66nm8.66 nm 45.20nm45.20 nm 실패failure 2 시간2 hours 4.81nm4.81nm 37.31nm37.31 nm 실패failure 4 시간4 hours 2.57nm2.57nm 17.37nm17.37 nm 성공success

일반적으로 압연공정을 통해 생성되는 1mm 이하의 두께를 갖는 강철기판은 평균 300nm의 표면거칠기를 가지고 있으며 최저 지점과 높고 지점의 단차는 약 3.41㎛의 거칠기를 가지고 있다. 이러한 기판을 이용하여 일반적인 웨이퍼 본딩 방법인 낮은 유텍틱 녹는점을 갖는 물질을 열증착 방법을 이용하여 증착하고 열과 압력을 가하게 되면 질화갈륨계 반도체 기판과 마주치는 지점의 넓이가 줄어들게 되고, 결국 두 기판이 붙지 않게 된다. 표면이 거친 강철기판을 이용한 웨이퍼 본딩을 진행하기 위해서는 금속접합층을 강철기판의 최고 단차 높이 이상의 두께로 증착을 하거나, 강철기판의 표면 거칠기를 낮춰줘야 한다. 하지만 강철기판의 최고 단차 이상의 두께로 금속접합층을 증착하게 될 경우에는 필요로 하는 재료의 양이 많아질 뿐만 아니라 많은 시간을 필요로 한다. 또한 강철기판의 표면 거칠기를 낮춰주기 위하여 물리적인 방법(폴리싱)을 이용하게 될 경우에는 이 역시 많은 시간을 필요로 하기 때문에 산업체에서 사용하기에 부적합하다.In general, steel substrates having a thickness of 1 mm or less produced by the rolling process have a surface roughness of 300 nm on average, and have a roughness of about 3.41 μm at the lowest and highest points. Using such a substrate, a material having a low eutectic melting point, which is a general wafer bonding method, is deposited using a thermal evaporation method and subjected to heat and pressure, thereby reducing the area of contact with the gallium nitride semiconductor substrate. Will not stick. In order to proceed with wafer bonding using a rough surface steel substrate, the metal bonding layer must be deposited to a thickness higher than the maximum step height of the steel substrate, or the surface roughness of the steel substrate must be lowered. However, when the metal bonding layer is deposited to a thickness higher than the highest step of the steel substrate, the amount of material required is not only increased but also requires a lot of time. In addition, when a physical method (polishing) is used to lower the surface roughness of the steel substrate, this also requires a lot of time, which is not suitable for industrial use.

이에 본 발명에서는 질화갈륨계 반도체의 지지기판으로 사용하게 되는 강철 기판으로서 평탄화 기판을 이용하여 웨이퍼 본딩 방법을 진행하였다.Accordingly, in the present invention, a wafer bonding method is performed using a planarization substrate as a steel substrate to be used as a support substrate for gallium nitride-based semiconductors.

도 7는 유리기판(32)을 모기판으로 사용하여 인바 평탄화 기판(31)을 제작한 후, 물리적으로 떼어낸 면을 AFM (Atomic Force Microscope)을 이용하여 10㎛ × 10㎛의 스캔 범위로 표면 거칠기를 관측한 결과이다. 분리된 모기판인 유리기판 면의 표면 거칠기는 0.96nm 였다.(도 7(a)) 또한 유리기판상과 분리된 평탄화 기판의 분리면의 표면거칠기는 1.13nm이며(도 7(b)), 모기판인 유리기판과 매우 유사한 극히 낮은 표면 거칠기를 갖고 있음을 알 수 있다. 이를 통해, 본 발명에서 제작한 극평탄화 강철기판을 웨이퍼 본딩의 지지기판으로 즉시 사용이 가능하다는 것을 알 수 있다.FIG. 7 illustrates that the Inba planarization substrate 31 is fabricated using the glass substrate 32 as a mother substrate, and then the physically separated surface is surfaced with a scanning range of 10 μm × 10 μm using AFM (Atomic Force Microscope). This is the result of observing roughness. The surface roughness of the surface of the glass substrate, which is the separated mother substrate, was 0.96 nm (Fig. 7 (a)). The surface roughness of the separation surface of the planarized substrate separated from the glass substrate was 1.13 nm (Fig. 7 (b)). It can be seen that it has an extremely low surface roughness very similar to that of a glass substrate. Through this, it can be seen that the ultra-flattened steel substrate produced in the present invention can be immediately used as a support substrate for wafer bonding.

예시적 구현예에 있어서, 상기 평탄화 기판은 인바(Invar) 합금 또는 스테인리스 강일 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, the planarization substrate may be, but is not limited to, an Invar alloy or stainless steel.

본 발명은 열전도도와 전기전도도가 큰 값을 가지는 금속으로서 태생적으로 표면거칠기가 큰 금속을 반도체의 지지기판으로 사용할 경우에 유효하게 적용할 수 있는 기술이다. 따라서, 인바 합금 또는 스테인리스 강을 예로서 들 수 있는데, 위에 언급하지 않는 금속이라도 상기의 조건에 해당하는 금속이라면 적용 가능성이 있다.The present invention is a technology that can be effectively applied when a metal having a large surface roughness as a support substrate of a semiconductor as a metal having a large value of thermal conductivity and electrical conductivity. Therefore, although an invar alloy or stainless steel is mentioned as an example, even if it is a metal which is not mentioned above, if it is a metal which meets the conditions mentioned above, there exists applicability.

또한, 상기 평탄화 기판은 1㎛ 내지 500㎛의 두께로 형성된 것일 수 있으나 이에 제한되는 것은 아니다. 평탄화 기판이 너무 얇으면 평탄화 LED층이 지지되지 못할 수 있고, 평탄화 기판이 너무 두꺼우면 LED를 만들기 위해 소자를 각각 잘라줘야 하는 문제가 발생할 수 있기 때문이다.In addition, the planarization substrate may be formed with a thickness of 1 μm to 500 μm, but is not limited thereto. If the planarization substrate is too thin, the planarization LED layer may not be supported, and if the planarization substrate is too thick, problems may arise in that each device needs to be cut out to make the LED.

예시적 구현예에 있어서, 상기 모기판과 상기 평탄화 기판 사이에 박리층을 추가로 형성할 수 있으나, 이에 제한되는 것은 아니다.In an exemplary embodiment, a release layer may be further formed between the mother substrate and the planarization substrate, but is not limited thereto.

상기 모기판(12)과 상기 평탄화 기판(11)은 물리적으로 분리 가능하나 더욱 쉽게 분리할 수 있도록 하기 위하여 인듐 주석 산화물(ITO), MgO와 같은 산화물층을 박리층으로서 추가로 형성시킬 수 있다.The mother substrate 12 and the planarization substrate 11 may be physically separable, but an oxide layer such as indium tin oxide (ITO) or MgO may be further formed as a peeling layer in order to facilitate separation.

본원의 다른 측면은 상기의 방법에 의해 제조된 전자소자를 제공한다.Another aspect of the present application provides an electronic device manufactured by the above method.

상기 전자소자는 발광다이오드 등을 들 수 있다.The electronic device may be a light emitting diode or the like.

11: 평탄화 기판 12: 모기판 13: 금속접합층
14: 금속접합층 15: 금속접합층 16: 강철기판
20: 질화물계 반도체 기판 21: P 전극 22: p-GaN
23: MQW 24: n-GaN 25: Al2O3
31: 인바 기판 32: 유리기판11: planarization substrate 12: mother substrate 13: metal bonding layer
14: metal bonding layer 15: metal bonding layer 16: steel substrate
20: nitride-based semiconductor substrate 21: P electrode 22: p-GaN
23: MQW 24: n-GaN 25: Al 2 O 3
31: Inba substrate 32: glass substrate

Claims (9)

모기판 위에 평탄화 기판을 형성하는 단계;
상기 모기판으로부터 상기 평탄화 기판을 분리하는 단계;
반도체 기판 및 상기 분리된 평탄화 기판 상에 금속접합층을 각각 형성하는 단계; 및
상기 반도체 기판에 형성된 금속접합층 및 상기 분리된 평탄화 기판 상에 형성된 금속접합층을 마주 보도록 배치한 후 상기 반도체 기판과 상기 평탄화 기판을 접합하는 단계를 포함하며,
상기 반도체 기판과 상기 반도체 기판 상에 형성된 금속접합층 사이, 또는 상기 분리된 평탄화 기판과 상기 분리된 평탄화 기판 상에 형성된 금속접합층 사이에 각각 전도성 확산방지층을 더 포함하는 웨이퍼의 본딩 방법. Forming a planarization substrate on the mother substrate;
Separating the planarization substrate from the mother substrate;
Forming a metal bonding layer on the semiconductor substrate and the separated planarization substrate, respectively; And
Bonding the semiconductor substrate and the planarization substrate after disposing the metal bonding layer formed on the semiconductor substrate and the metal bonding layer formed on the separated planarization substrate to face each other;
And a conductive diffusion barrier layer between the semiconductor substrate and the metal bonding layer formed on the semiconductor substrate or between the separated planarization substrate and the metal bonding layer formed on the separated planarization substrate. 제 1항에 있어서,
상기 모기판의 표면 거칠기와 상기 분리된 평탄화 기판의 표면 거칠기는 AFM (Atomic Force Microscope)을 이용하여 10㎛ × 10㎛의 스캔 범위로 관측할 때, 0<표면거칠기(Ra)<50nm, 0<최고단차(Rt)<1000nm인 것인, 웨이퍼의 본딩 방법.The method of claim 1,
The surface roughness of the mother substrate and the surface roughness of the separated planarized substrate are 0 <surface roughness (R a ) <50nm, 0 when observed in a scan range of 10 μm × 10 μm using AFM (Atomic Force Microscope). A bonding method of a wafer, wherein the highest step R t is 1000 nm. 제 1항에 있어서,
상기 평탄화 기판은 인바(Invar) 합금 또는 스테인리스 강인 것인, 웨이퍼의 본딩 방법.The method of claim 1,
And the planarization substrate is an Invar alloy or stainless steel. 제 1항에 있어서,
상기 모기판과 상기 평탄화 기판 사이에 박리층을 추가로 형성하는 것을 특징으로 하는, 웨이퍼의 본딩 방법.The method of claim 1,
A bonding layer is further formed between the mother substrate and the planarization substrate. 제 1항에 있어서,
상기 반도체 기판은 질화갈륨계 반도체 기판인 것인, 웨이퍼의 본딩 방법.The method of claim 1,
And the semiconductor substrate is a gallium nitride based semiconductor substrate. 제 1항에 있어서,
상기 금속접합층의 물질은 Ag-In 합금, Ag-Sn 합금, Ag-Ti 합금, Al-Sn 합금, As-Ti 합금, Au-Bi 합금, Au-Li 합금, Au-Pb 합금, Au-Ti 합금, Bi-Sn 합금, Ag/In 각층, Ag/Sn 각층, Ag/Ti 각층, Al/Sn 각층, As/Ti 각층, Au/Bi 각층, Au/Li 각층, Au/Pb 각층, Au/Ti 각층, 또는 Bi/Sn 각층인 것인, 웨이퍼의 본딩 방법.The method of claim 1,
The material of the metal bonding layer is Ag-In alloy, Ag-Sn alloy, Ag-Ti alloy, Al-Sn alloy, As-Ti alloy, Au-Bi alloy, Au-Li alloy, Au-Pb alloy, Au-Ti Alloy, Bi-Sn alloy, Ag / In layer, Ag / Sn layer, Ag / Ti layer, Al / Sn layer, As / Ti layer, Au / Bi layer, Au / Li layer, Au / Pb layer, Au / Ti layer It is each layer or Bi / Sn each layer, The bonding method of the wafer. 삭제delete 제 1항에 있어서,
상기 반도체 기판과 상기 평탄화 기판을 접합하는 단계에서 열과 압력을 가하는 것을 특징으로 하는, 웨이퍼의 본딩 방법.The method of claim 1,
And applying heat and pressure in bonding the semiconductor substrate and the planarization substrate. 제 1항 내지 제 6항, 및 제 8항 중 어느 한 항의 방법에 의하여 제조된 전자소자.An electronic device manufactured by the method of any one of claims 1 to 6.
KR1020110118773A 2011-11-15 2011-11-15 Wafer bonding method, and electronic device manufactured by the same KR101271798B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110118773A KR101271798B1 (en) 2011-11-15 2011-11-15 Wafer bonding method, and electronic device manufactured by the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110118773A KR101271798B1 (en) 2011-11-15 2011-11-15 Wafer bonding method, and electronic device manufactured by the same

Publications (2)

Publication Number Publication Date
KR20130053167A KR20130053167A (en) 2013-05-23
KR101271798B1 true KR101271798B1 (en) 2013-06-07

Family

ID=48662470

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110118773A KR101271798B1 (en) 2011-11-15 2011-11-15 Wafer bonding method, and electronic device manufactured by the same

Country Status (1)

Country Link
KR (1) KR101271798B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180086013A (en) 2017-01-20 2018-07-30 한양대학교 산학협력단 Wafer bonding method, and three-dimensional semiconductor device manufactured by the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060001015A (en) * 2004-06-30 2006-01-06 서울옵토디바이스주식회사 Growth method of easy remove sudstate
KR101063361B1 (en) * 2010-05-06 2011-09-07 포항공과대학교 산학협력단 Method of manufacturing flexible electronic device, flexible electronic device and flexible substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060001015A (en) * 2004-06-30 2006-01-06 서울옵토디바이스주식회사 Growth method of easy remove sudstate
KR101063361B1 (en) * 2010-05-06 2011-09-07 포항공과대학교 산학협력단 Method of manufacturing flexible electronic device, flexible electronic device and flexible substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180086013A (en) 2017-01-20 2018-07-30 한양대학교 산학협력단 Wafer bonding method, and three-dimensional semiconductor device manufactured by the same

Also Published As

Publication number Publication date
KR20130053167A (en) 2013-05-23

Similar Documents

Publication Publication Date Title
TWI795293B (en) Engineered substrate structure
US8829554B2 (en) Light emitting element and a production method therefor
KR102087754B1 (en) Method of manufacturing structures of leds or solar cells
KR20150003359A (en) MANUFACTURING METHOD FOR GaN SEMICONDUCTOR DEVICE
EP2600389B1 (en) Method for bonding semiconductor substrates
US7834369B2 (en) Light-emitting device having a roughened surface with different topographies
KR101543328B1 (en) Light emitting device and method of fabricating light emitting device
US8381964B2 (en) Tin-silver bonding and method thereof
US20060226434A1 (en) Nitride-based semiconductor light emitting device and manufacturing method thereof
US8916402B2 (en) Semiconductor light emitting device including substrate having protection layers providing protection against chemicals and method for manufacturing the same
KR20110006652A (en) Semiconductor light-emitting device with double-sided passivation
JP5879964B2 (en) Composite substrate manufacturing method and semiconductor device manufacturing method
KR101271798B1 (en) Wafer bonding method, and electronic device manufactured by the same
KR20090105462A (en) Vertical structured group 3 nitride-based light emitting diode and its fabrication methods
JP4016701B2 (en) Manufacturing method of bonded substrate
KR101004858B1 (en) Compound semiconductor light emitting device and method for manufacturing the same
KR20110082863A (en) Supporting wafer for semiconductor light emitting device, method for mafacturing the same and vertical structured semiconductor light emitting device using the same
KR101353837B1 (en) Bonding method between metal substrate and semiconductor substrate and semiconductor device manufactured by the method
US9048090B2 (en) Semiconductor element and method of manufacturing same
KR101262608B1 (en) Wafer bonding method, and electronic device manufactured by the same
KR101439750B1 (en) Substrate for light emitting diode device having good anti-corrosion property, manufacturing method thereof and manufacturing method of light emitting diode
KR101615341B1 (en) Compound semiconductor device, and wafer bonding method for manufacturing the same
KR101439749B1 (en) Light emitting diode device having good anti-corrosion property and manufacturing method thereof
JP2007173482A (en) Semiconductor light-emitting device and its manufacturing method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180530

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190529

Year of fee payment: 7