KR101270754B1 - Clock generator - Google Patents

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Abstract

본 발명은 클럭 발생기에서 입력 전원의 변동에 관계없이 항상 목표로 하는 주파수의 클럭을 발생할 수 있도록 한 기술에 관한 것이다.
본 발명에 따른 클럭발생기는 다단으로 접속된 지연셀들을 구비한 상기 지연셀부; 상기 지연셀부에 바이어스전압을 공급하는 레플리카 바이어스부;를 포함하는 클럭 발생기를 구비하되, 상기 지연셀은 전원전압의 변동에 따라 커런트 소스 또는 커런트 로드의 개방되는 채널수를 제어하여 전원전압의 변동에 관계없이 목표로 하는 주파수의 클럭을 발생한다.The present invention relates to a technique for allowing a clock generator to generate a clock of a desired frequency at all times regardless of variations in input power.
The clock generator according to the present invention comprises: a delay cell unit having delay cells connected in multiple stages; And a replica generator for supplying a bias voltage to the delay cell unit, wherein the delay cell controls the number of channels of a current source or a current load according to a change in the power supply voltage to control the change in the power supply voltage. Regardless of the target frequency, the clock is generated.

Description

클럭 발생기{CLOCK GENERATOR}Clock Generator {CLOCK GENERATOR}

본 발명은 클럭 발생기에 관한 것으로, 특히 입력 전원의 변동에 관계없이 항상 목표로 하는 주파수의 클럭을 발생할 수 있도록 한 클럭 발생기에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generator, and more particularly, to a clock generator capable of generating a clock of a desired frequency regardless of fluctuations in input power.

도 1은 종래기술에 의한 인버터 타입의 클럭 발생기의 회로도로서 이에 도시한 바와 같이, 직렬접속된 다수의 인버터(I1-I5)를 포함하는 인버터 지연셀부(11), 저항(R) 및 커패시터(C)를 포함한다. 1 is a circuit diagram of a clock generator of the inverter type according to the prior art, as shown therein, an inverter delay cell section 11, a resistor R and a capacitor C including a plurality of inverters I1-I5 connected in series. ).

인버터 지연셀부(11)는 직렬접속된 다수의 인버터 예를 들어, 5단의 인버터(I1-I5)를 이용하여 목표로 하는 주파수의 클럭을 발생한다. The inverter delay cell unit 11 generates a clock of a target frequency using a plurality of inverters connected in series, for example, five stages of inverters I1-I5.

이때, 저항(R) 및 커패시터(C)의 값을 조절하여 상기 인버터 지연셀부(11)에서의 공진 포인트(Q-Point) 및 출력 주파수를 조절할 수 있다. In this case, the resonance point Q-point and the output frequency of the inverter delay cell unit 11 may be adjusted by adjusting the values of the resistor R and the capacitor C. FIG.

종래 기술에 의한 또 다른 클럭 발생기로서 인턱터와 커패시터를 사용한 인덕터-커패시터 타입의 클럭 발생기가 있다.Another clock generator according to the related art is an inductor-capacitor type clock generator using an inductor and a capacitor.

그러나, 종래의 인버터 타입의 클럭 발생기에 있어서는 전원 전압이 변동되는 경우 각 인버터 단을 통하는 전류와 각 인버터 단의 지연시간이 쉽게 변화되어 출력 주파수의 오차를 유발하게 되고, 이렇게 발생되는 오차를 보상하는데 어려움이 있다. 또한, 클럭 발생기를 집적화 하는 경우, 커패시터가 넓은 면적을 차지하고, 생산비용이 높은 문제점이 있다. 또한, 잡음 특성이 나쁜 큰 크기의 저항을 사용하므로 출력신호에 높은 잡음이 포함될 수 있는 문제점이 있다. However, in the conventional inverter type clock generator, when the power supply voltage fluctuates, the current through each inverter stage and the delay time of each inverter stage are easily changed, causing an error in the output frequency. There is difficulty. In addition, when integrating a clock generator, a capacitor occupies a large area and there is a problem in that the production cost is high. In addition, there is a problem that a high noise may be included in the output signal because a large size resistor having a bad noise characteristic is used.

그리고, 종래 기술에 의한 인덕터-커패시터 타입의 클럭 발생기에 있어서는 집적화 하는 경우, 인덕터가 무척 넓은 면적을 차지하는 문제점이 있고, 나쁜 잡음 특성으로 인하여 출력 잡음이 많이 발생되는 문제점이 있다. In the integrator-capacitor type clock generator according to the related art, when integrating, the inductor occupies a very large area, and there is a problem in that a lot of output noise is generated due to bad noise characteristics.

따라서, 본 발명의 목적은 입력 전원의 변동에 따라 지연 셀 내의 커런트 소스나 커런트 로드를 조절하여 입력 전원의 변동에 관계없이 항상 목표로 하는 주파수의 클럭을 발생할 수 있도록 하는데 있다. Accordingly, an object of the present invention is to adjust a current source or current load in a delay cell according to a change in input power so that a clock of a target frequency can be generated at all times regardless of the change in input power.

본 발명의 목적들은 앞에서 언급한 목적으로 제한되지 않는다. 본 발명의 다른 목적 및 장점들은 아래 설명에 의해 더욱 분명하게 이해될 것이다.
The objects of the present invention are not limited to the above-mentioned objects. Other objects and advantages of the invention will be more clearly understood by the following description.

상기와 같은 목적을 달성하기 위한 본 발명은, 다단으로 접속된 지연셀들을 구비한 지연셀부; 상기 지연셀부에 바이어스전압을 공급하는 레플리카 바이어스부;를 포함하되, 상기 지연셀은 전원전압의 변동에 따라 커런트 소스 또는 커런트 로드의 개방되는 채널수를 제어하여 전원전압의 변동에 관계없이 목표로 하는 주파수의 클럭을 발생한다.The present invention for achieving the above object, the delay cell unit having delay cells connected in multiple stages; And a replica bias unit configured to supply a bias voltage to the delay cell unit, wherein the delay cell controls the number of channels of the current source or the current load to be opened according to a change in the power supply voltage, thereby controlling the target voltage regardless of the change in the power supply voltage. Generate a clock of frequency.

상기 지연셀은, 전류미러부를 통해 구동전류를 공급받고, 입력단자 및 반전입력단자에 공급되는 입력전압을 차동증폭하여 그에 따른 주파수의 클럭신호를 발생하는 차동증폭부; 전원전압의 레벨이 변동되는 것을 감지하여 그에 따른 커런트소스제어신호를 출력하는 커런트소스 제어부 및, 상기 커런트소스제어신호에 따라 개방되는 커런트소스의 채널수가 제어되어 상기 차동증폭부(412)로 하여금 전원전압의 변동에 관계없이 목표로 하는 주파수의 클럭을 발생하도록 하는 커런트 소스를 포함한다.The delay cell may include: a differential amplifier configured to receive a driving current through a current mirror unit, differentially amplify an input voltage supplied to an input terminal and an inverting input terminal, and generate a clock signal having a frequency corresponding thereto; A current source control unit which detects a change in the level of the power supply voltage and outputs a current source control signal according thereto, and the number of channels of the current source opened according to the current source control signal is controlled to cause the differential amplifier 412 to supply power. It includes a current source that generates a clock of a target frequency regardless of a change in voltage.

상기 지연셀은, 전원전압의 레벨이 변동되는 것을 감지하여 그에 따른 커런트로드제어신호를 출력하는 커런트소스 제어부 및, 상기 커런트로드제어신호에 따라 개방되는 커런트로드의 채널수가 제어되어 차동증폭부로 하여금 전원전압의 변동에 관계없이 목표로 하는 주파수의 클럭을 발생하도록 하는 커런트 로드를 포함한다.
The delay cell may include: a current source controller for detecting a change in the level of the power supply voltage and outputting a current load control signal according to the present invention; and controlling the number of channels of the current load opened according to the current load control signal to control the power supply. It includes a current load that generates a clock at a target frequency regardless of voltage variations.

본 발명은 입력 전원의 변동에 따라 지연 셀 내의 커런트 소스나 커런트 로드를 조절하여 입력 전원의 변동에 관계없이 항상 목표로 하는 주파수의 클럭을 발생할 수 있도록 함으로써, 제품의 신뢰성을 보장할 수 있고 집적화 면적을 축소할 수 있는 효과가 있다. 또한, 발진기의 출력잡음을 저감할 수 있을 뿐만 아니라 공정오차에 의한 출력 오차가 개선할 수 있는 효과가 있다.
The present invention adjusts the current source or current load in the delay cell according to the variation of the input power so that the clock of the target frequency can be generated at all times regardless of the variation of the input power, thereby ensuring the reliability of the product and the integration area. There is an effect that can be reduced. In addition, the output noise of the oscillator can be reduced as well as the output error due to the process error can be improved.

도 1은 종래기술에 의한 인버터 타입의 클럭 발생기의 회로도이다.
도 2는 본 발명의 일실시예에 의한 클럭 발생기의 블록도이다.
도 3은 도 2에서 레플리카 바이어스부에 대한 상세 회로도이다.
도 4는 도 2에서 지연셀부의 지연셀에 대한 제1실시예의 회로도이다.
도 5는 도 2에서 지연셀부의 지연셀에 대한 제2실시예의 회로도이다.
도 6은 도 4에서 커런트 소스의 구현예를 나타낸 회로도이다.
도 7은 도 5에서 커런트 로드의 구현예를 나타낸 회로도이다.1 is a circuit diagram of a clock generator of the inverter type according to the prior art.
2 is a block diagram of a clock generator according to an embodiment of the present invention.
3 is a detailed circuit diagram illustrating a replica bias unit in FIG. 2.
FIG. 4 is a circuit diagram of a first embodiment of a delay cell of the delay cell unit in FIG. 2.
FIG. 5 is a circuit diagram of a second embodiment of a delay cell of the delay cell unit in FIG. 2.
FIG. 6 is a circuit diagram illustrating an implementation of the current source in FIG. 4.
FIG. 7 is a circuit diagram illustrating an implementation of the current load in FIG. 5.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 의한 클럭 발생기의 블록도로서 이에 도시한 바와 같이, 레플리카(REPLICA) 바이어스부(210) 및 지연셀부(220)를 포함한다.FIG. 2 is a block diagram of a clock generator according to an exemplary embodiment of the present invention, which includes a replica (REPLICA) bias unit 210 and a delay cell unit 220.

도 2를 참조하면, 레플리카 바이어스부(210)는 지연셀부(220)의 각각의 지연셀(DL1-DL5)에 바이어스전압을 공급한다. Referring to FIG. 2, the replica bias unit 210 supplies a bias voltage to each of the delay cells DL1 -DL5 of the delay cell unit 220.

도 3은 상기 레플리카 바이어스부(210)의 상세 회로도로서 이에 도시한 바와 같이, 전류미러부(311), 차동증폭부(312), 인에이블부(313) 및 연산증폭기(OP)를 포함한다.FIG. 3 is a detailed circuit diagram of the replica bias unit 210 and includes a current mirror 311, a differential amplifier 312, an enable unit 313, and an operational amplifier OP.

상기 전류미러부(311)는 소스가 전원전압(VDD)의 단자에 공통으로 접속되고, 게이트가 공통으로 후술할 연산증폭기(OP)의 출력단자에 접속된 모스트랜지스터(PM311),(PM312)를 포함한다. 차동증폭부(312)는 드레인이 상기 모스트랜지스터(PM311)의 드레인에 접속되고, 게이트가 피바이어스전압(PBIAS)의 단자에 접속된 모스트랜지스터(NM311) 및, 드레인이 상기 모스트랜지스터(PM312)의 드레인에 접속되고, 게이트가 전원전압(VDD)의 단자에 접속되며, 소스가 상기 모스트랜지스터(NM311)의 소스와 공통 접속된 모스트랜지스터(NM312)를 포함한다. 인에이블부(313)는 드레인이 상기 모스트랜지스터(NM311),(NM312)의 소스 공통접속점에 접속되고 게이트가 제어전압(FCONT)의 단자에 접속된 모스트랜지스터(NM313) 및, 드레인이 상기 모스트랜지스터(NM313)의 소스에 접속되고, 게이트가 엔바이어스전압(NBIAS)의 단자에 접속되며, 소스가 접지단자에 접속된 모스트랜지스터(NM314)를 포함한다. 상기 연산증폭기(OP)의 반전입력단자는 상기 피바이어스전압(PBIAS)의 단자에 접속되고, 반전입력단자는 상기 모스트랜지스터(PM312),(NM312)의 드레인 공통접속노드인 노드(N1)에 접속되며, 출력단자는 상기 모스트랜지스터(PM311),(PM312)의 게이트에 공통접속된다. The current mirror unit 311 may include the MOS transistors PM311 and PM312 having a source commonly connected to a terminal of a power supply voltage VDD and a gate commonly connected to an output terminal of an operational amplifier OP, which will be described later. Include. The differential amplifier 312 has a drain connected to the drain of the MOS transistor PM311, a gate connected to a terminal of the PBIAS voltage, and a drain of the MOS transistor PM312. It is connected to the drain, the gate is connected to the terminal of the power supply voltage (VDD), the source includes a morph transistor (NM312) connected in common with the source of the MOS transistor (NM311). The enable unit 313 includes a MOS transistor NM313 having a drain connected to a source common connection point of the MOS transistors NM311 and NM312 and a gate connected to a terminal of a control voltage FCONT, and a drain of the MOS transistor. A MOS transistor NM314 connected to the source of NM313, a gate connected to the terminal of the bias voltage NBAAS, and a source connected to the ground terminal is included. The inverting input terminal of the operational amplifier OP is connected to the terminal of the PBIAS voltage, and the inverting input terminal is connected to the node N1 which is a drain common connection node of the MOS transistors PM312 and NM312. The output terminal is commonly connected to the gates of the MOS transistors PM311 and PM312.

도 3을 참조하면, 엔바이어스전압(NBIAS)이'하이'로 공급되어 인에이블부(313)의 모스트랜지스터(NM314)가 턴온되고, 제어전압(FCONT)이 소정의 레벨로 공급되면 이에 의해 모스트랜지스터(NM313)가 구동된다. 이에 따라, 차동증폭부(312)의 모스트랜지스터(NM311),(NM312)가 동작하게 되므로, 상기 차동증폭부(312)가 활성화 모드로 전환된다.Referring to FIG. 3, when the bias voltage NBIAS is supplied 'high', the MOS transistor NM314 of the enable unit 313 is turned on, and when the control voltage FCONT is supplied at a predetermined level, the MOS voltage is applied thereto. The transistor NM313 is driven. Accordingly, since the MOS transistors NM311 and NM312 of the differential amplifier 312 are operated, the differential amplifier 312 is switched to the activation mode.

이때, 연산증폭기(OP)는 모스트랜지스터(PM312),(NM312)의 드레인 공통접속노드인 노드(N1)의 전압과 피바이어스전압(PBIAS)을 비교하여 그에 따른 출력전압을 발생한다. In this case, the operational amplifier OP compares the voltage of the node N1, which is the drain common connection node of the MOS transistors PM312 and NM312, with the Pbias voltage, and generates an output voltage accordingly.

전류미러부(311)의 모스트랜지스터(PM311),(PM312)는 상기 연산증폭기(OP)의 출력전압에 의해 구동되고, 이렇게 구동되는 상기 모스트랜지스터(PM311),(PM312)를 통해 상기 차동증폭부(312)의 모스트랜지스터(NM311),(NM312)에 구동전류가 공급된다. The MOS transistors PM311 and PM312 of the current mirror 311 are driven by the output voltage of the operational amplifier OP, and the differential amplifiers are driven through the MOS transistors PM311 and PM312 driven in this way. The driving current is supplied to the MOS transistors NM311 and NM312 of 312.

이에 따라, 레플리카 바이어스부(210)로부터 지연셀부(220)의 각각의 지연셀(DL1-DL5)에 바이어스전압이 공급된다. Accordingly, the bias voltage is supplied from the replica bias unit 210 to each of the delay cells DL1 -DL5 of the delay cell unit 220.

여기서, 상기 피바이어스전압(PBIAS)은 P 채널의 모스트랜지스터(NM311)의 바이어스전압을 의미하는 것이고, 엔바이어스전압(NBIAS)은 N채널의 모스트랜지스터(NM314)의 바이어스전압을 의미한다.Here, the P-bias voltage PBIAS refers to a bias voltage of the MOS transistor NM311 of the P channel, and the n-bias voltage NBAIAS refers to a bias voltage of the MOS transistor NM314 of the N channel.

지연셀부(220)에서 각각의 지연셀(DL1-DL5)은 전원전압의 변동에 따라 커런트 소스(Current Source) 또는 커런트 로드(Current Load) 또는 커런트 소스 및 커런트 로드를 제어한다. 따라서, 상기 지연셀부(220)에서 각각의 지연셀(DL1-DL5)은 전원전압의 변동에 관계없이 출력단자(OUT),(OUTB)를 통해 목표로하는 주파수의 클럭을 발생할 수 있게 된다.
In the delay cell unit 220, each of the delay cells DL1 to DL5 controls a current source, a current load, or a current source and a current load according to a change in the power supply voltage. Accordingly, each of the delay cells DL1 to DL5 in the delay cell unit 220 may generate a clock of a target frequency through the output terminals OUT and OUTB regardless of a change in the power supply voltage.

도 4는 상기 지연셀부(220)의 지연셀(DL1-DL5)에 대한 제1실시예를 나타낸 회로도로서 이에 도시한 바와 같이, 전류미러부(411), 차동증폭부(412), 커런트소스 제어부(413) 및 커런트소스(414)를 구비한다.FIG. 4 is a circuit diagram showing a first embodiment of the delay cells DL1 to DL5 of the delay cell unit 220. As shown therein, the current mirror unit 411, the differential amplifier unit 412, and the current source control unit are shown in FIG. 413 and current source 414.

상기 전류미러부(411)는 소스가 전원전압(VDD)의 단자에 공통으로 접속되고, 게이트가 공통으로 피바이어스전압(PBIAS)의 단자에 접속된 모스트랜지스터(PM411),(PM412)를 구비한다. 차동증폭부(412)는 드레인이 상기 모스트랜지스터(PM411)의 드레인 및 반전출력단자(OUTB)에 공통접속되고, 게이트가 입력단자(IN)에 접속된 모스트랜지스터(NM411) 및, 드레인이 상기 모스트랜지스터(PM412)의 드레인 및 출력단자(OUT)에 공통접속되고, 게이트가 반전입력단자(INB)에 접속되며, 소스가 상기 모스트랜지스터(NM411)의 소스와 공통 접속된 모스트랜지스터(NM412)를 구비한다. 상기 커런트소스 제어부(413)의 입력단자는 전원전압(VDD)의 단자에 접속되고, 출력단자는 커런트소스(414)의 타측단자에 접속된다. 상기 커런트소스(414)의 일측단자는 상기 모스트랜지스터(NM411),(NM412)의 소스에 공통접속된다. The current mirror unit 411 includes MOS transistors PM411 and PM412 having a source commonly connected to a terminal of a power supply voltage VDD and a gate of which is commonly connected to a terminal of a PBIAS voltage. . The differential amplifier 412 has a drain connected to the drain and the inverted output terminal OUTB of the MOS transistor PM411 in common, a MOS transistor NM411 having a gate connected to the input terminal IN, and a drain of the MOS transistor. A MOS transistor NM412 is commonly connected to the drain and output terminal OUT of the transistor PM412, a gate is connected to the inverting input terminal INB, and a source is commonly connected to the source of the MOS transistor NM411. do. The input terminal of the current source controller 413 is connected to the terminal of the power supply voltage VDD, and the output terminal is connected to the other terminal of the current source 414. One terminal of the current source 414 is commonly connected to the sources of the MOS transistors NM411 and NM412.

도 4를 참조하면, 커런트 소스(414)가 구동되는 상태에서 피바이어스전압(PBIAS)이 공급되면, 이에 의해 전류미러부(411)의 모스트랜지스터(PM411), (PM412)가 구동된다. 이에 따라, 상기 모스트랜지스터(PM411),(PM412)를 통해 차동증폭부(412)에 구동전류가 공급된다.Referring to FIG. 4, when the PBIAS voltage is supplied while the current source 414 is driven, the MOS transistors PM411 and PM412 of the current mirror 411 are driven by this. Accordingly, a driving current is supplied to the differential amplifier 412 through the MOS transistors PM411 and PM412.

이와 같은 상태에서, 상기 차동증폭부(412)의 입력단자(IN) 및 반전입력단자(INB)에 입력전압이 공급되면 이에 의해 상기 차동증폭부(412)의 모스트랜지스터(NM411),(NM412)가 구동되어 출력단자(OUT) 및 반전출력단자(OUTB)에 해당 주파수의 클럭신호가 출력된다. In this state, when an input voltage is supplied to the input terminal IN and the inverting input terminal INB of the differential amplifier 412, the MOS transistors NM411 and NM412 of the differential amplifier 412 are thereby supplied. Is driven to output the clock signal of the corresponding frequency to the output terminal OUT and the inverted output terminal OUTB.

이때, 커런트소스 제어부(413)는 전원전압(VDD)의 레벨이 변동되는 것을 감지하여 그에 따른 커런트소스제어신호(CS)를 상기 커런트 소스(414)에 출력한다. At this time, the current source controller 413 detects that the level of the power supply voltage VDD is changed and outputs the current source control signal CS accordingly to the current source 414.

상기 커런트소스 제어부(413)로부터 공급되는 커런트소스제어신호(CS)에 따라 상기 커런트 소스(414)에서 개방되는 커런트소스의 채널수가 변화되고, 이에 의해 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 출력되는 클럭신호의 주파수가 변화된다. 예를 들어, 상기 커런트소스제어신호(CS)에 의해 상기 개방되는 커런트소스의 채널수가 증가되면, 지연 소자로 사용되는 상기 차동증폭부(412)에 흐르는 전류량 및 상호컨덕턴스(Gm)가 증가되고, 이에 의해 그 차동증폭부(412)의 지연시간이 줄어들게 된다. 이에 따라, 상기 차동증폭부(412)의 천이(transition) 시간이 변화(감소)되어 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 출력되는 클럭신호의 주파수가 상승된다.According to the current source control signal CS supplied from the current source control unit 413, the number of channels of the current source opened in the current source 414 is changed, whereby the output terminal OUT and the inverted output terminal OUTB are changed. ), The frequency of the clock signal output to is changed. For example, when the number of channels of the open current source is increased by the current source control signal CS, the amount of current flowing through the differential amplifier 412 used as the delay element and the mutual conductance Gm are increased. As a result, the delay time of the differential amplifier 412 is reduced. Accordingly, the transition time of the differential amplifier 412 is changed (decreased) to increase the frequency of the clock signal output to the output terminal OUT and the inverted output terminal OUTB.

따라서, 상기 차동증폭부(412)는 상기 전원전압(VDD)의 레벨이 변동되는 것에 관계없이 항상 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 있게 된다.
Accordingly, the differential amplifier 412 may always output a clock signal having a target frequency to the output terminal OUT and the inverted output terminal OUTB regardless of whether the level of the power supply voltage VDD is changed. do.

도 5는 상기 지연셀부(220)의 지연셀(DL1-DL5)에 대한 제2실시예를 나타낸 회로도로서 이에 도시한 바와 같이, 커런트로드 제어부(511), 커런트로드(512), 차동증폭부(513), 인에이블부(514)를 구비한다.FIG. 5 is a circuit diagram illustrating a second embodiment of the delay cells DL1 to DL5 of the delay cell unit 220. As shown therein, the current load control unit 511, the current load 512, and the differential amplifier unit 513, and an enable unit 514.

상기 커런트로드 제어부(511)의 입력단자는 전원전압(VDD)의 단자에 접속되고, 출력단자는 커런트로드(512)의 타측단자에 접속된다. 상기 커런트로드(512)의 제1측은 전원전압(VDD)의 단자에 접속되고, 제2측은 커런트로드(512)의 타측단자에 접속된다. 차동증폭부(513)는 드레인이 상기 커런트 로드(512)의 제3측의 제1,2단자에 접속된 출력단자(OUT), 반전출력단자(OUTB)에 각기 접속되고, 게이트는 입력단자(IN),반전입력단자(INB)에 각기 접속된 모스트랜지스터(NM511),(NM512)를 구비한다. 인에이블부(514)는 드레인이 상기 모스트랜지스터(NM511),(NM512)의 소스에 공통접속되고, 게이트는 엔바이어스전압(NBIAS)의 단자에 접속되며, 소스는 접지단자에 접속된 모스트랜지스터(NM513)를 구비한다. The input terminal of the current load control unit 511 is connected to the terminal of the power supply voltage VDD, and the output terminal is connected to the other terminal of the current load 512. The first side of the current rod 512 is connected to the terminal of the power supply voltage VDD, and the second side is connected to the other terminal of the current rod 512. The differential amplifier 513 has a drain connected to the output terminal OUT and the inverted output terminal OUTB connected to the first and second terminals on the third side of the current rod 512, respectively, and the gate is connected to the input terminal ( IN and MOS transistors NM511 and NM512 connected to the inverting input terminal INB, respectively. The enable unit 514 has a drain connected to a source of the MOS transistors NM511 and NM512 in common, a gate connected to a terminal of the bias voltage NBIAS, and a source connected to a ground terminal. NM513).

도 5를 참조하면, 커런트로드(512) 및 인에이블부(514)가 구동되는 상태에서, 상기 차동증폭부(513)의 입력단자(IN) 및 반전입력단자(INB)에 입력전압이 공급되면 이에 의해 상기 차동증폭부(513)의 모스트랜지스터(NM511),(NM512)가 구동되어 출력단자(OUT) 및 반전출력단자(OUTB)에 해당 주파수의 클럭신호가 출력된다. Referring to FIG. 5, when an input voltage is supplied to an input terminal IN and an inverting input terminal INB of the differential amplifier 513 while the current rod 512 and the enable unit 514 are driven. As a result, the MOS transistors NM511 and NM512 of the differential amplifier 513 are driven to output clock signals of the corresponding frequencies to the output terminal OUT and the inverted output terminal OUTB.

이때, 커런트로드 제어부(511)는 전원전압(VDD)의 레벨이 변동되는 것을 감지하여 그에 따른 커런트로드제어신호(CL)를 상기 커런트 로드(512)에 출력한다. At this time, the current load controller 511 detects that the level of the power supply voltage VDD is changed and outputs the current load control signal CL according to the current load 512.

상기 커런트로드 제어부(511)로부터 공급되는 커런트로드제어신호(CL)에 따라 상기 커런트 로드(512)에서 개방되는 커런트 로드의 채널수가 변화되고, 이에 의해 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 출력되는 클럭신호의 주파수가 변화된다. 예를 들어, 상기 커런트로드제어신호(CL)에 의해 개방되는 커런트 로드의 채널수가 증가되면, 지연 소자로 사용되는 상기 차동증폭부(513)에 흐르는 전류량 및 상호컨덕턴스(Gm)가 증가되고, 이에 의해 그 차동증폭부(513)의 지연시간이 줄어들게 된다. 이에 따라, 상기 차동증폭부(513)의 천이(transition) 시간이 변화(감소)되어 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 출력되는 클럭신호의 주파수가 상승된다.According to the current load control signal CL supplied from the current load control unit 511, the number of channels of the current load opened by the current load 512 is changed, whereby the output terminal OUT and the inverted output terminal OUTB are changed. ), The frequency of the clock signal output to is changed. For example, when the number of channels of the current load opened by the current load control signal CL is increased, the amount of current flowing through the differential amplifier 513 used as the delay element and the mutual conductance Gm are increased. As a result, the delay time of the differential amplifier 513 is reduced. Accordingly, the transition time of the differential amplifier 513 is changed (decreased) to increase the frequency of the clock signal output to the output terminal OUT and the inverted output terminal OUTB.

따라서, 상기 차동증폭부(513)는 상기 전원전압(VDD)의 레벨이 변동되는 것에 관계없이 항상 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 있게 된다.
Therefore, the differential amplifier 513 can always output the clock signal of the target frequency to the output terminal OUT and the inverted output terminal OUTB regardless of whether the level of the power supply voltage VDD varies. do.

한편, 도 6은 상기 도 4에서 커런트 소스(414)의 구현예를 나타낸 회로도로서 이에 도시한 바와 같이, 고정구동부(414_1)와 보상구동부(414_2)를 구비한다. FIG. 6 is a circuit diagram illustrating an implementation of the current source 414 in FIG. 4, and includes a fixed driver 414_1 and a compensation driver 414_2.

상기 고정구동부(414_1)는 상기 차동증폭부(412)의 모스트랜지스터(NM411), (NM412)의 소스 공통접속점과 접지단자의 사이에 직렬접속되어 서로 병렬접속된 모스트랜지스터(NM611,NM621),(NM612,NM622),(NM613,NM623),(NM614,NM624)를 구비한다. 상기 보상구동부(414_2)는 상기 차동증폭부(412)의 모스트랜지스터(NM411), (NM412)의 소스 공통접속점과 접지단자의 사이에 직렬접속되어 서로 병렬접속된 모스트랜지스터(NM615,NM625),(NM616, NM626),(NM617,NM627),(NM618,NM628)를 구비한다.The fixed driving unit 414_1 is connected in parallel between the source common connection point of the MOS transistors NM411 and NM412 of the differential amplifier 412 and the ground terminal, and the MOS transistors NM611 and NM621 connected in parallel to each other. NM612, NM622), (NM613, NM623), and (NM614, NM624). The compensation driving unit 414_2 is connected between the source common connection point of the MOS transistors NM411 and NM412 of the differential amplifier 412 and the ground terminal in series, and connected to each other in parallel to each other (NM615 and NM625). NM616, NM626), (NM617, NM627), and (NM618, NM628).

도 6을 참조하면, 상기 모스트랜지스터(NM611-NM614)의 게이트에는 상기 커런트소스 제어부(412)로부터 커런트소스 제어신호(CS_FC1-CS_FC4)가 상시 '하이'로 공급되고, 상기 모스트랜지스터(NM621-NM624)의 게이트에도 엔바이어스전압(NBIAS)이 상시 '하이'로 공급된다. Referring to FIG. 6, a current source control signal CS_FC1-CS_FC4 is always supplied to the gates of the MOS transistors NM611-NM614 from the current source controller 412 to the high transistors, and the MOS transistors NM621-NM624 ), The bias voltage NBAAS is always supplied 'high'.

따라서, 전원전압(VDD)의 레벨 변동에 관계없이 상기 고정구동부(414_1)의 모스트랜지스터(NM611,NM621),(NM612,NM622),(NM613,NM623),(NM614,NM624)가 상시 구동된다. 이에 따라, 상기 차동증폭부(412)의 모스트랜지스터(NM411),(NM412)가 구동되어 출력단자(OUT) 및 반전출력단자(OUTB)에 소정 주파수의 클럭신호가 출력된다. Therefore, the MOS transistors NM611, NM621, NM612, NM622, NM613, NM623, and NM614, NM624 of the fixed drive unit 414_1 are always driven regardless of the level variation of the power supply voltage VDD. Accordingly, the MOS transistors NM411 and NM412 of the differential amplifier 412 are driven to output a clock signal having a predetermined frequency to the output terminal OUT and the inverted output terminal OUTB.

상기 전원전압(VDD)의 레벨이 하강되지 않고 정상적으로 공급되는 경우, 상기 모스트랜지스터(NM611,NM621),(NM612,NM622),(NM613,NM623),(NM614,NM624)가 구동되는 것에 의해 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호가 출력된다. When the level of the power supply voltage VDD is supplied normally without being lowered, the output is driven by driving the MOS transistors NM611, NM621, NM612, NM622, NM613, NM623, and NM614, NM624. The clock signal of the target frequency is output to the terminal OUT and the inverting output terminal OUTB.

그런데, 상기 전원전압(VDD)의 레벨이 하강되는 경우, 상기와 같이 고정구동부(414_1)의 모스트랜지스터(NM611,NM621),(NM612,NM622),(NM613,NM623),(NM614, NM624)만 구동시키면 해당 지연셀에 공급되는 구동전류량이 부족하게 되어 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 없게 된다. However, when the level of the power supply voltage VDD falls, only the MOS transistors NM611, NM621, NM612, NM622, NM613, NM623, NM614, NM624 of the fixed drive unit 414_1 as described above. When driven, the amount of driving current supplied to the corresponding delay cell is insufficient, so that a clock signal having a target frequency cannot be output to the output terminal OUT and the inverting output terminal OUTB.

하지만, 이때 상기 커런트소스 제어부(413)의 제어에 의해 상기 보상구동부(414_2)의 모스트랜지스터(NM615-NM618)가 아래의 설명에서와 같이 선택적으로 구동되어 부족되는 만큼의 구동전류가 보상되므로, 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 있게 된다. However, at this time, since the MOS transistors NM615-NM618 of the compensation driving unit 414_2 are selectively driven by the control of the current source controller 413 to compensate for the insufficient driving current, the above-mentioned. A clock signal of a target frequency can be output to the output terminal OUT and the inverted output terminal OUTB.

상기 보상구동부(414_2)의 모스트랜지스터(NM625-NM628)의 게이트에는 상기 엔바이어스전압(NBIAS)이 '하이'로 공급되어 그 모스트랜지스터(NM625-NM628)가 구동 가능상태로 있게 된다. 이와 같은 상태에서, 상기 커런트소스 제어부(413)는 전원전압(VDD)의 레벨변동을 검출하여 하강 정도에 상응하는 커런트소스 제어신호(CS_LV1-CS_LV4)를 출력한다. The bias voltage NBIAS is supplied to the gate of the MOS transistors NM625-NM628 of the compensation driver 414_2 so that the MOS transistors NM625-NM628 can be driven. In this state, the current source controller 413 detects a level change in the power supply voltage VDD and outputs a current source control signal CS_LV1-CS_LV4 corresponding to the degree of falling.

예를 들어, 전원전압(VDD)의 하강범위를 제1-4레벨이라 할때 제일 낮은 제1레벨 만큼 하강된 경우 상기 커런트소스 제어부(413)는 상기 커런트소스 제어신호(CS_LV1)를 '하이'로 출력한다. 이에 따라, 상기 모스트랜지스터(NM615-NM618) 중에서 모스트랜지스터(NM615)가 추가로 구동된다. 이로 인하여, 상기 모스트랜지스터(NM615,NM625)를 통해 추가로 전류가 흐르게 되므로 그만큼 해당 지연셀에 공급되는 구동전류가 보상된다. 따라서, 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 있게 된다. For example, when the falling range of the power supply voltage VDD is lowered by the lowest first level when the falling range is 1-4 levels, the current source controller 413 sets the current source control signal CS_LV1 to 'high'. Will output Accordingly, the MOS transistor NM615 is additionally driven among the MOS transistors NM615 -NM618. As a result, additional current flows through the MOS transistors NM615 and NM625, thereby compensating the driving current supplied to the corresponding delay cell. Therefore, a clock signal of a target frequency can be output to the output terminal OUT and the inverted output terminal OUTB.

본 발명이 상기 도 6의 실시예로 한정되는 것이 아니라, 동일한 원리를 적용하여 다양하게 커런트소스의 전류를 보상할 수 있다. 예를 들어, 상기 고정구동부(414_1) 및 보상구동부(414_2)의 모스트랜지스터들을 상기와 같이 분리하여 제어하지 않고 통합적으로 관리하여 해당 트랜지스터들을 온오프시킬 수 있다. 그리고, 상기 도 6에서는 전원전압(VDD)이 하강되는 경우에 대한 커런트소스의 전류 보상을 예로 하여 설명하였으나, 동일한 원리를 적용하여 상승되는 경우에도 보상할 수 있는 것은 자명한 것이다.
The present invention is not limited to the embodiment of FIG. 6, but the same principle may be applied to compensate current of the current source in various ways. For example, the transistors of the fixed driver 414_1 and the compensation driver 414_2 may be integrated and managed without being separated and controlled as described above. In FIG. 6, the current compensation of the current source for the case where the power supply voltage VDD falls is described as an example. However, it is obvious that the compensation can be performed even when the power source voltage VDD is increased.

한편, 도 7은 상기 도 5에서 커런트 로드(512)의 구현예를 나타낸 회로도로서 이에 도시한 바와 같이, 상시구동부(512_1)와 간헐구동부(512_2)를 구비한다. FIG. 7 is a circuit diagram illustrating an embodiment of the current rod 512 in FIG. 5 and includes a constant driving part 512_1 and an intermittent driving part 512_2.

상기 상시구동부(512_1)는 상기 차동증폭부(513)의 모스트랜지스터(NM511)의 드레인과 전원전압(VDD)의 단자의 사이에 직렬접속되어 서로 병렬접속된 모스트랜지스터(PM711,PM731),(PM712,PM732)와, 상기 차동증폭부(513)의 모스트랜지스터(NM512)의 드레인과 전원전압(VDD)의 단자의 사이에 직렬접속되어 서로 병렬접속된 모스트랜지스터(PM721,PM741),(PM722,PM742)를 구비한다. 상기 간헐구동부(512_2)는 상기 모스트랜지스터(PM711,PM731),(PM712,PM732)에 동일 구조로 추가로 병렬접속되는 모스트랜지스터(PM713,PM733),(PM714,PM734)와, 상기 모스트랜지스터(PM721,PM741),(PM722,PM742)에 동일 구조로 추가로 병렬접속되는 모스트랜지스터(PM723,PM743),(PM724,PM744)를 구비한다. The constant driving units 512_1 are connected in series between the drain of the MOS transistor NM511 of the differential amplifier 513 and the terminal of the power supply voltage VDD, and are connected in parallel to each other (PM711, PM731), (PM712). (PM732) and the MOS transistors (PM721, PM741) connected in series and connected in parallel between the drain of the MOS transistor (NM512) of the differential amplifier (513) and the terminal of the power supply voltage (VDD), (PM722, PM742). ). The intermittent drive unit 512_2 is connected to the MOS transistors PM711 and PM731 and PM712 and PM732 in the same structure, and is connected to the MOS transistors PM713 and PM733 and PM714 and PM734, and the morph transistor PM721. (PM741) and (PM722, PM742) are further provided in the same structure in parallel with the shunt transistors (PM723, PM743), (PM724, PM744).

도 7을 참조하면, 상기 모스트랜지스터(PM711,PM712),(PM721,PM722)의 게이트에는 상기 커런트로드 제어부(511)로부터 커런트로드 제어신호(CS_FC11, CS_FC12),(CS_FC21, CS_FC2)가 상시 '로우'로 공급되고, 상기 모스트랜지스터(PM731,PM732),(PM741,PM742)의 게이트에는 피바이어스전압(PBIAS)이 상시 '로우'로 공급된다. Referring to FIG. 7, current load control signals CS_FC11, CS_FC12, and CS_FC21 and CS_FC2 are always 'low' from the current load controller 511 at the gates of the MOS transistors PM711, PM712, and PM721 and PM722. PBIAS is always supplied to the gates of the MOS transistors PM731, PM732, and PM741, PM742.

따라서, 전원전압(VDD)의 레벨 변동에 관계없이 상기 상시구동부(512_1)의 모스트랜지스터(PM711,PM731),(PM712,PM732),(PM721,PM741),(PM722,PM742)가 상시 구동된다. 이에 따라, 상기 차동증폭부(513)의 모스트랜지스터(PM511),(PM512)가 구동되어 출력단자(OUT) 및 반전출력단자(OUTB)에 소정 주파수의 클럭신호가 출력된다. Therefore, the MOS transistors PM711, PM731, PM712, PM732, PM721, PM741, and PM722, PM742 of the driving unit 512_1 are always driven regardless of the level variation of the power supply voltage VDD. Accordingly, the MOS transistors PM511 and PM512 of the differential amplifier 513 are driven to output clock signals having a predetermined frequency to the output terminal OUT and the inverted output terminal OUTB.

상기 전원전압(VDD)의 레벨이 하강되지 않고 정상적으로 공급되는 경우, 상기 모스트랜지스터(PM711,PM731),(PM712,PM732),(PM721,PM741),(PM722,PM742)가 구동되는 것에 의해 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호가 출력된다. When the level of the power supply voltage VDD is supplied normally without being lowered, the output is driven by driving the MOS transistors PM711, PM731, PM712, PM732, PM721, PM741, and PM722, PM742. The clock signal of the target frequency is output to the terminal OUT and the inverting output terminal OUTB.

그런데, 상기 전원전압(VDD)의 레벨이 하강되는 경우, 상기와 같이 상시구동부(512_1)의 모스트랜지스터(PM711,PM731),(PM712,PM732),(PM721,PM741),(PM722, PM742)만 구동시키면 해당 지연셀에 공급되는 전류량이 부족하게 되어 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 없게 된다. However, when the level of the power supply voltage VDD is lowered, only the MOS transistors PM711, PM731, PM712, PM732, PM721, PM741, and PM722 and PM742 of the normally driving unit 512_1 as described above. When driven, the amount of current supplied to the corresponding delay cell is insufficient, so that a clock signal having a target frequency cannot be output to the output terminal OUT and the inverted output terminal OUTB.

하지만, 이때 상기 커런트로드 제어부(511)의 제어에 의해 상기 간헐구동부(512_2)의 모스트랜지스터(PM713,PM733),(PM714,PM734),(PM723,PM743),(PM724, PM744)가 아래의 설명에서와 같이 선택적으로 구동되어 부족되는 만큼의 공급전류가 보상되므로, 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 있게 된다. However, at this time, the MOS transistors PM713, PM733, PM714, PM734, PM723, PM743, and PM724 and PM744 of the intermittent drive unit 512_2 are controlled below by the current load controller 511. As described above, since the supply current is compensated by being insufficiently driven and insufficient, it is possible to output a clock signal having a target frequency to the output terminal OUT and the inverted output terminal OUTB.

상기 간헐구동부(512_2)의 모스트랜지스터(PM733),(PM734),(PM743),(PM744)의 게이트에는 상기 피바이어스전압(PBIAS)이'로우'로 공급되어 그 모스트랜지스터(PM733), (PM734),(PM743),(PM744)는 구동 가능상태로 있게 된다. 이와 같은 상태에서, 상기 커런트로드 제어부(511)는 전원전압(VDD)의 레벨변동을 검출하여 하강 정도에 상응하는 커런트로드 제어신호(CL_LV11,CL_LV12),(CL_LV21,CL_LV22)를 '로우'로 출력한다. The PBIAS voltage is supplied to the gates of the MOS transistors PM733, PM734, PM743, and PM744 of the intermittent driver 512_2 to low, and the MOS transistors PM733 and PM734. ), PM743, and PM744 are in a driveable state. In this state, the current load control unit 511 detects the level change of the power supply voltage VDD and outputs the current load control signals CL_LV11 and CL_LV12 and CL_LV21 and CL_LV22 corresponding to the degree of falling to 'low'. do.

예를 들어, 전원전압(VDD)의 하강범위를 제1-4레벨이라 할때 제일 낮은 제1레벨 만큼 하강된 경우 상기 커런트노드 제어부(511)는 상기 커런트노드 제어신호(CL_LV11),(CL_LV21)를 '로우'로 출력한다. 이에 따라, 상기 모스트랜지스터(PM713),(PM714),(PM723),(PM724)중에서 모스트랜지스터(PM713),(PM723)가 추가로 구동된다. 이로 인하여, 상기 모스트랜지스터(PM713,PM733),(PM723,PM743)를 통해 추가로 전류가 흐르게 되므로 그만큼 해당 지연셀에 공급되는 구동전류가 보상된다. 따라서, 상기 출력단자(OUT) 및 반전출력단자(OUTB)에 목표로 하는 주파수의 클럭신호를 출력할 수 있게 된다. For example, when the falling range of the power supply voltage VDD is lowered by the lowest first level when the falling range is the first to fourth levels, the current node control unit 511 may include the current node control signals CL_LV11 and CL_LV21. Outputs as 'low'. Accordingly, among the MOS transistors PM713, PM714, PM723, and PM724, the MOS transistors PM713 and PM723 are additionally driven. As a result, an additional current flows through the MOS transistors PM713, PM733, and PM723 and PM743, thereby compensating the driving current supplied to the corresponding delay cell. Therefore, a clock signal of a target frequency can be output to the output terminal OUT and the inverted output terminal OUTB.

본 발명이 상기 도 7의 실시예로 한정되는 것이 아니라, 동일한 원리를 적용하여 다양하게 커런트로드의 전류를 보상할 수 있다. 예를 들어, 상기 상시구동부(512_1) 및 간헐구동부(512_2)의 모스트랜지스터들을 상기와 같이 분리하여 제어하지 않고 통합적으로 관리하여 해당 트랜지스터들을 온오프시킬 수 있다. 그리고, 상기 도 7에서는 전원전압(VDD)이 하강되는 경우에 대한 커런트소스의 전류 보상을 예로 하여 설명하였으나, 동일한 원리를 적용하여 상승되는 경우에도 보상할 수 있는 것은 자명한 것이다. The present invention is not limited to the embodiment of FIG. 7, but the same principle may be applied to compensate current of the current load in various ways. For example, the transistors of the normally driving part 512_1 and the intermittent driving part 512_2 may be integrated and managed without being separated and controlled as described above. In FIG. 7, the current compensation of the current source for the case where the power supply voltage VDD falls is described as an example. However, it is obvious that the compensation can be performed even when the power source voltage VDD is increased.

상기 설명에서 트랜지스터의 인용부호가 'NM'으로 표기된 것은 N채널 모스트랜지스터를 의미하고, 'PM'으로 표기된 것은 P채널 모스트랜지스터를 의미한다.In the above description, the reference numeral 'NM' of the transistor denotes an N-channel morph transistor, and the reference “PM” denotes a P-channel morph transistor.

상기의 설명에서는 차동증폭부를 기준으로 하단에 위치한 커런트 소스의 구동을 제어하여 전원전압의 변화에 따른 주파수 오차를 보상하거나, 상단에 위치한 커런트 로드의 구동을 제어하여 전원전압이 변화에 따른 주파수 오차를 보상하는 것을 예로 하였으나, 본 발명이 이에 한정되는 것이 아니다. 예를 들어, 차동증폭부를 기준으로 상단에 위치한 커런트 로드와 하단에 위치한 커런트 소스를 모두 제어하여 전원전압의 변화에 따른 주파수 오차를 보상할 수 있다.
In the above description, the frequency error according to the change of the power supply voltage is compensated by controlling the driving of the current source located at the bottom based on the differential amplifier, or the frequency error according to the change of the power supply voltage is controlled by controlling the driving of the current load located at the top. Compensation is taken as an example, but the present invention is not limited thereto. For example, the current load located at the top and the current source located at the bottom of the differential amplifier are controlled to compensate for the frequency error caused by the change in the supply voltage.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiment of the present invention has been described in detail above, the scope of the present invention is not limited thereto, and may be implemented in various embodiments based on the basic concept of the present invention defined in the following claims. Such embodiments are also within the scope of the present invention.

210 : 레플리카 바이어스부 220 :지연셀부
311,411 : 전류미러부 312,412,513 : 차동증폭부
313,514 : 인에이블부 413 : 커런트소스 제어부
414 : 커런트소스 511 : 커런트로드 제어부
512 : 커런트로드 210: replica bias portion 220: delay cell portion
311,411: current mirror 312,412,513: differential amplifier
313,514: enable unit 413: current source control unit
414 current source 511 current load control unit
512: current load

Claims (15)

다단으로 접속된 지연셀들을 구비한 지연셀부;
상기 지연셀부에 바이어스전압을 공급하는 레플리카 바이어스부;를 포함하는 클럭 발생기에 있어서,
상기 지연셀은 전원전압의 변동에 따라 커런트 소스 또는 커런트 로드의 개방되는 채널수를 제어하여 전원전압의 변동에 관계없이 목표로 하는 주파수의 클럭을 발생하는 것을 특징으로 하는 클럭 발생기. A delay cell unit having delay cells connected in multiple stages;
In the clock generator comprising a; replica bias unit for supplying a bias voltage to the delay cell unit,
And the delay cell controls the number of open channels of the current source or the current load according to a change in the power supply voltage to generate a clock having a target frequency regardless of the change in the power supply voltage. 제1항에 있어서, 상기 지연셀은
전류미러부를 통해 구동전류를 공급받고, 비반전입력력단자 및 반전입력단자에 공급되는 입력전압을 차동증폭하여 그에 따른 주파수의 클럭신호를 발생하는 차동증폭부;
전원전압의 레벨이 변동되는 것을 감지하여 그에 따른 커런트소스제어신호를 출력하는 커런트소스 제어부; 및,
상기 커런트소스제어신호에 따라 개방되는 커런트소스의 채널수가 제어되어 상기 차동증폭부로 하여금 전원전압의 변동에 관계없이 목표로 하는 주파수의 클럭을 발생하도록 하는 커런트 소스;를 포함하는 것을 특징으로 하는 클럭 발생기.
The method of claim 1, wherein the delay cell
A differential amplifier for receiving a driving current through the current mirror unit, differentially amplifying an input voltage supplied to the non-inverting input force terminal and the inverting input terminal, and generating a clock signal having a frequency corresponding thereto;
A current source controller configured to detect a change in the level of the power supply voltage and output a current source control signal according to the change; And
And a current source for controlling the number of channels of the current source opened according to the current source control signal to cause the differential amplifier to generate a clock having a target frequency irrespective of fluctuations in the power supply voltage. .
제2항에 있어서, 상기 커런트 소스는
상기 차동증폭부의 두 개의 모스트랜지스터의 소스 공통접속점과 접지단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터를 구비하는 고정구동부; 및,
상기 차동증폭부의 두 개의 모스트랜지스터의 소스 공통접속점과 접지단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터를 구비하는 보상구동부를 포함하는 것을 특징으로 하는 클럭 발생기.
The method of claim 2, wherein the current source is
A fixed driving unit having a plurality of MOS transistors connected in parallel between the source common connection point of the two MOS transistors of the differential amplifier and the ground terminal in parallel; And
And a compensation driver including a plurality of MOS transistors connected in parallel between the source common connection point and the ground terminal of the two MOS transistors of the differential amplifier and connected in parallel with each other.
제3항에 있어서, 상기 고정 구동부의 복수의 모스트랜지스터는, 상기 차동증폭부의 두 개의 모스트랜지스터의 소스 공통접속점과 접지단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터(NM611,NM621),(NM612,NM622),(NM613, NM623),(NM614,NM624)를 포함하는 것을 특징으로 하는 클럭 발생기.
The plurality of MOS transistors of claim 3, wherein the plurality of MOS transistors NM611 and NM621 are connected in parallel between the source common connection point of the two MOS transistors of the differential amplifier and the ground terminal. , (NM612, NM622), (NM613, NM623), (NM614, NM624).
제4항에 있어서, 상기 복수의 모스트랜지스터(NM611,NM621),(NM612,NM622), (NM613, NM623),(NM614,NM624)는 전원전압의 레벨 변동에 관계없이 상시 구동되는 것을 특징으로 하는 클럭 발생기.
The method of claim 4, wherein the plurality of MOS transistors (NM611, NM621), (NM612, NM622), (NM613, NM623), (NM614, NM624) is always driven regardless of the level fluctuation of the power supply voltage. Clock generator.
제3항에 있어서, 상기 보상 구동부의 복수의 모스트랜지스터는, 상기 차동증폭부의 두 개의 모스트랜지스터의 소스 공통접속점과 접지단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터(NM615,NM625),(NM616,NM626),(NM617, NM627),(NM618,NM628)를 포함하는 것을 특징으로 하는 클럭 발생기.
4. The plurality of MOS transistors of claim 3, wherein the plurality of MOS transistors of the compensation driving unit are connected in parallel between the source common connection point of the two MOS transistors of the differential amplifier and the ground terminal of the plurality of MOS transistors NM615 and NM625. And (NM616, NM626), (NM617, NM627), and (NM618, NM628).
제6항에 있어서, 상기 모스트랜지스터(NM625),(NM626),(NM627),(NM628)의 게이트에 엔바이어스전압(NBIAS)이 공급되는 것을 특징으로 하는 클럭 발생기.
The clock generator of claim 6, wherein an anti-bias voltage NBAIAS is supplied to the gates of the MOS transistors NM625, NM626, NM627, and NM628.
제6항에 있어서, 상기 모스트랜지스터(NM615),(NM616),(NM617),(NM618)는 상기 커런트소스제어신호에 의해 선택적으로 온되는 것을 특징으로 하는 클럭 발생기.
7. The clock generator of claim 6, wherein the MOS transistors (NM615), (NM616), (NM617), and (NM618) are selectively turned on by the current source control signal.
제1항에 있어서, 상기 지연셀은
전원전압의 레벨이 변동되는 것을 감지하여 그에 따른 커런트로드제어신호를 출력하는 커런트로드 제어부;
드레인이 상기 커런트 로드의 제3측의 제1,2단자에 접속된 출력단자, 반전출력단자에 각기 접속되고, 게이트는 입력단자, 반전입력단자에 각기 접속된 두 개의 모스 트랜지스터를 구비한 차동증폭부; 및,
상기 커런트로드제어신호에 따라 개방되는 커런트로드의 채널수가 제어되어 상기 차동증폭부로 하여금 전원전압의 변동에 관계없이 목표로 하는 주파수의 클럭을 발생하도록 하는 커런트 로드를 포함하는 것을 특징으로 하는 클럭 발생기.
The method of claim 1, wherein the delay cell
A current load controller configured to detect a change in the level of the power supply voltage and output a current load control signal according thereto;
A differential amplifier having two MOS transistors each having a drain connected to an output terminal and an inverting output terminal connected to the first and second terminals on the third side of the current rod, and a gate connected to an input terminal and an inverting input terminal, respectively. part; And
And a current load for controlling the number of channels of the current load opened according to the current load control signal to cause the differential amplifier to generate a clock having a target frequency regardless of a change in power supply voltage.
제9항에 있어서, 상기 커런트 로드는
상기 차동증폭부의 일측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터 및 상기 차동증폭부의 타측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터를 구비하는 상시구동부; 및,
상기 차동증폭부의 일측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터 및 상기 차동증폭부의 타측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터를 구비하는 간헐구동부를 포함하는 것을 특징으로 하는 클럭 발생기.
The method of claim 9, wherein the current rod is
A plurality of MOS transistors connected in series between the drain of the MOS transistor on one side of the differential amplifier and the terminal of the power supply voltage, and connected in series between the drain of the MOS transistor on the other side of the differential amplifier and the terminal of the power voltage A constant driving unit having a plurality of MOS transistors connected in parallel with each other; And
A plurality of MOS transistors connected in series between the drain of the MOS transistor on one side of the differential amplifier and the terminal of the power supply voltage, and connected in series between the drain of the MOS transistor on the other side of the differential amplifier and the terminal of the power voltage And an intermittent driver including a plurality of morph transistors connected in parallel to each other.
제10항에 있어서, 상기 상시구동부는 상기 차동증폭부의 일측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터(PM711,PM731),(PM712,PM732); 및,
상기 차동증폭부의 타측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터(PM721,PM741),(PM722, PM742)를 포함하는 것을 특징으로 하는 클럭 발생기.
The plurality of MOS transistors (PM711, PM731), (PM712, PM732) of claim 10, wherein the constant driving part is connected in series between the drain of the MOS transistor on one side of the differential amplifier and the terminal of the power supply voltage. ; And
And a plurality of MOS transistors (PM721, PM741) and (PM722, PM742) connected in parallel between the drain of the MOS transistor on the other side of the differential amplifier and the terminal of the power supply voltage.
제11항에 있어서, 상기 모스트랜지스터(PM711,PM731),(PM712,PM732),(PM721, PM741),(PM722,PM742)는 전원전압의 레벨 변동에 관계없이 상시 구동되는 것을 특징으로 하는 클럭 발생기.
12. The clock generator of claim 11, wherein the MOS transistors PM711, PM731, PM712, PM732, PM721, PM741, and PM722, PM742 are driven at all times regardless of power level variations. .
제10항에 있어서, 상기 간헐구동부는 상기 차동증폭부의 일측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터(PM713,PM733), (PM714,PM734); 및,
상기 차동증폭부의 타측의 모스트랜지스터의 드레인과 전원전압의 단자의 사이에 직렬접속되어 서로 병렬접속된 복수의 모스트랜지스터(PM723,PM743), (PM724,PM744)를 포함하는 것을 특징으로 하는 클럭 발생기.
The plurality of MOS transistors (PM713, PM733) and (PM714, PM734) according to claim 10, wherein the intermittent driver is connected in series between the drain of the MOS transistor on one side of the differential amplifier and the terminal of the power supply voltage. ; And
And a plurality of MOS transistors (PM723, PM743) and (PM724, PM744) connected in series between the drain of the MOS transistor on the other side of the differential amplifier and the terminal of the power supply voltage.
제13항에 있어서, 상기 모스트랜지스터(PM733),(PM734),(PM743),(PM744)의 게이트에 피바이어스전압이 공급되는 것을 특징으로 하는 클럭 발생기.
The clock generator of claim 13, wherein a feed-bias voltage is supplied to the gates of the MOS transistors (PM733), (PM734), (PM743), and (PM744).
제13항에 있어서, 상기 모스트랜지스터(PM713),(PM714),(PM723),(PM724)는 상기 커런트로드제어신호에 의해 선택적으로 온되는 것을 특징으로 하는 클럭 발생기. The clock generator of claim 13, wherein the MOS transistors (PM713), (PM714), (PM723), and (PM724) are selectively turned on by the current load control signal.
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* Cited by examiner, † Cited by third party
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KR20100121096A (en) * 2009-05-08 2010-11-17 주식회사 하이닉스반도체 Delay apparatus in semiconductor integrated circuit and method of controlling the same

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