KR101270098B1 - Dual band phase locked loop circuit for reducing layout area - Google Patents

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Abstract

레이아웃 면적을 저감하는 듀얼 밴드 위상 고정 루프 회로가 게시된다. 본 발명의 듀얼 밴드 위상 고정 루프 회로는 기준클락신호와 피드백 신호의 위상 및 주파수를 비교하며, 비교된 결과에 따른 전압레벨을 가지는 제어전압을 발생하는 제어전압 발생블락; 상기 제어전압의 전압에 의해 결정되는 제1 주파수 및 제2 주파수를 가지는 제1 위상 동기신호 및 제2 위상 동기신호를 발생하는 듀얼밴드 전압제어 발진기로서, 상기 제2 주파수는 상기 제1 주파수보다 큰 상기 듀얼밴드 전압제어 발진기; 주파수 선택신호에 따라, 상기 제1 위상 동기신호 및 제2 위상 동기신호 중의 선택되는 어느하나를 출력클락신호로 제공하는 스위칭 블락; 및 상기 주파수 선택신호에 관계없이, 상기 제1 위상 동기신호에 따른 신호를 분주하여 상기 피드백 신호를 발생하는 주파수 분주기를 구비한다. 본 발명의 듀얼 밴드 위상 고정 루프 회로에서는, 하나의 듀얼 밴드 전압 제어 발진기가 사용되며, 제공되는 출력클락신호의 주파수가 기준클락신호와 동일하거나, 2배로 조절될 수 있다. 또한, 본 발명의 듀얼 밴드 위상 고정 루프 회로에는, 아날로그 디바이더가 요구되지 않으므로, 레이아웃 면적 및 소모전력이 현저히 감소된다.A dual band phase locked loop circuit is disclosed that reduces the layout area. The dual band phase locked loop circuit of the present invention includes a control voltage generation block for comparing a phase and a frequency of a reference clock signal and a feedback signal and generating a control voltage having a voltage level according to the result of the comparison; A dual band voltage controlled oscillator for generating a first phase synchronization signal and a second phase synchronization signal having a first frequency and a second frequency determined by a voltage of the control voltage, wherein the second frequency is greater than the first frequency. The dual band voltage controlled oscillator; A switching block providing one of the first phase synchronization signal and the second phase synchronization signal as an output clock signal according to the frequency selection signal; And a frequency divider for dividing a signal according to the first phase synchronization signal to generate the feedback signal irrespective of the frequency selection signal. In the dual band phase locked loop circuit of the present invention, one dual band voltage controlled oscillator is used, and the frequency of the provided output clock signal can be adjusted to be equal to or double the reference clock signal. In addition, since the analog divider is not required for the dual band phase locked loop circuit of the present invention, layout area and power consumption are significantly reduced.

Description

레이아웃 면적을 저감하는 듀얼 밴드 위상 고정 루프 회로{DUAL BAND PHASE LOCKED LOOP CIRCUIT FOR REDUCING LAYOUT AREA}Dual band phase locked loop circuit to reduce layout area {DUAL BAND PHASE LOCKED LOOP CIRCUIT FOR REDUCING LAYOUT AREA}

본 발명은 위상 고정 루프(PLL: Phase Locked Loop) 회로에 관한 것으로서, 특히 레이아웃 면적을 저감하는 듀얼 밴드 위상 고정 루프 회로에 관한 것이다.
The present invention relates to a phase locked loop (PLL) circuit, and more particularly to a dual band phase locked loop circuit for reducing layout area.

RF(Radio Frequency) 주파수 합성기는 수신되는 신호에 따른 일정한 주파수의 신호를 생성하는 장치로서, 무선통신 송수신기에서 필수적인 장치이다. 이러한 주파수 합성기에서는, 생성되는 출력신호를 목표로 하는 주파수로의 고정을 위해 위상고정루프(phase locked loop, PLL) 회로가 주로 이용된다.RF (Radio Frequency) frequency synthesizer is a device for generating a signal of a constant frequency according to the received signal, an essential device in a wireless communication transceiver. In such a frequency synthesizer, a phase locked loop (PLL) circuit is mainly used for fixing the generated output signal to a target frequency.

한편, 최근의 무선통신 송수신기는 더욱 소형화되고 있으며, 이에 따라, 서로 대역이 상이한 2개 이상의 주파수들을 제공할 수 있는 듀얼 밴드 위상 고정 루프 회로를 채용하는 추세이다.On the other hand, recent wireless communication transceivers are becoming more compact, and accordingly, there is a trend to adopt a dual band phase locked loop circuit capable of providing two or more frequencies having different bands from each other.

도 1은 기존의 듀얼 밴드 위상 고정 루프 회로를 나타내는 도면이다. 도 1의 듀얼 밴드 위상 고정 루프 회로는 위상주파수검출기(Phase Frequency Detector: PFD, 10), 전하펌프(Charge Pump: CP, 20), 저대역필터(Low Pass Filter: LPF, 30), 제1 및 제2 전압제어발진기(Voltage Control Oscillator: VCO, 41, 43), 제1 및 제 2 발진기 버퍼(51, 53), 아날로그 디바이더(60), 스위치부(70) 그리고, 주파수 분주기(80)를 포함한다.1 is a diagram illustrating a conventional dual band phase locked loop circuit. The dual band phase locked loop circuit of FIG. 1 includes a phase frequency detector (PFD, 10), a charge pump (CP, 20), a low pass filter (LPF, 30), first and Voltage control oscillator (VCO, 41, 43), first and second oscillator buffers (51, 53), analog divider (60), switch unit (70) and frequency divider (80) Include.

이때, 위상주파수검출기(10)는 수신되는 기준클락신호(XIN)와 피드백 신호(XFB)의 위상 및 주파수를 비교하여 업다운 신호(XUD)를 발생한다. 전하펌프(20)는 상기 업다운 신호(XUD)에 따라, 상기 저대역필터(30)의 충전 또는 방전을 제어한다. 상기 저대역 필터(30)는 상기 전하펌프(20)의 출력신호의 저대역 성분을 필터링하여 제어전압(VFT)를 발생한다. 제1 및 제2 전압제어발진기(41, 43)는 주파수 선택신호(XSW)에 따라 선택적으로 구동되며, 각각 상기 제어전압(VFT)의 전압에 따른 제1 및 제2 주파수(f0, 2f0)를 가지는 제1 및 제2 위상 동기 신호(XCL1, XCL2)를 발생한다. At this time, the phase frequency detector 10 compares the phase and frequency of the received reference clock signal XIN with the feedback signal XFB to generate the up-down signal XUD. The charge pump 20 controls the charging or discharging of the low band filter 30 according to the up-down signal XUD. The low band filter 30 filters the low band component of the output signal of the charge pump 20 to generate a control voltage VFT. The first and second voltage controlled oscillators 41 and 43 are selectively driven in accordance with the frequency selection signal XSW, respectively, and the first and second frequencies f0 and 2f0 according to the voltage of the control voltage VFT are respectively driven. The branches generate first and second phase locked signals XCL1 and XCL2.

상기 제1 및 제2 발진기 버퍼(51, 53)는 상기 주파수 선택신호(XSW)에 따라 선택적으로 구동되며, 각각 상기 제1 및 제2 위상 동기 신호(XCL1, XCL2)를 버퍼링하여 출력단(NOUT)를 통하여 출력클락신호(XOUT)를 제공한다.The first and second oscillator buffers 51 and 53 are selectively driven according to the frequency selection signal XSW, and buffer the first and second phase synchronization signals XCL1 and XCL2, respectively, to output the output terminal NOUT. Provides output clock signal (XOUT) through.

그리고, 아날로그 디바이더(60)는 상기 출력클락신호(XOUT)의 주파수를 1/2로 변형하여 출력한다. 이는 상기 출력클락신호(XOUT)의 주파수가 2f0일 때, 주파수를 1/2로 감소시킴으로써, 이후, 주파수 분주기(80)가 원할히 분주할 수 있도록 하기 위함이다.The analog divider 60 transforms the frequency of the output clock signal XOUT into 1/2 and outputs the modified frequency. This is to reduce the frequency to 1/2 when the frequency of the output clock signal XOUT is 2f0, thereby allowing the frequency divider 80 to divide smoothly.

상기 스위칭부(70)는 상기 주파수 선택신호(XSW)에 응답하여, 상기 아날로그 디바이더(60)의 출력 신호 및 상기 동기 출력 신호(XOUT) 중에서 선택되는 어느하나의 신호를 상기 주파수 분주기(80)에 제공한다.In response to the frequency selection signal XSW, the switching unit 70 receives any one signal selected from the output signal of the analog divider 60 and the synchronous output signal XOUT. To provide.

그리고, 상기 주파수 분주기(80)는 상기 스위칭부(70)에 제공되는 신호를 분주하여, 상기 피드백 신호(XFB)로 발생한다.The frequency divider 80 divides a signal provided to the switching unit 70 and generates the feedback signal XFB.

그런데, 도 1의 위상 고정 루프 회로에서는, 별도로 구성되는 2개의 전압제어발진기(41, 43) 및 아날로그 디바이더(60)가 요구되며, 이러한 전압제어발진기(41, 43) 및 아날로그 디바이더(60)는 매우 많은 레이아웃 면적이 요구된다.However, in the phase locked loop circuit of FIG. 1, two voltage controlled oscillators 41 and 43 and an analog divider 60 that are separately configured are required, and the voltage controlled oscillators 41 and 43 and the analog divider 60 are required. Very much layout area is required.

그러므로, 도 1의 위상 고정 루프 회로에서는, 전체적으로 큰 레이아웃 면적이 요구되는 문제점이 발생된다.
Therefore, in the phase locked loop circuit of FIG. 1, a problem arises in which a large layout area is required as a whole.

본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 레이아웃 면적을 최소화하는 듀얼 밴드 위상 고정 루프 회로를 제공하는 데 있다.An object of the present invention is to solve the problems of the prior art, to provide a dual band phase locked loop circuit that minimizes the layout area.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 기준클락신호에 동기되는 출력클락신호를 발생하는 듀얼 밴드 위상 고정 루프 회로에 관한 것이다. 본 발명의 듀얼 밴드 위상 고정 루프 회로는 상기 기준클락신호와 피드백 신호의 위상 및 주파수를 비교하며, 비교된 결과에 따른 전압레벨을 가지는 제어전압을 발생하는 제어전압 발생블락; 상기 제어전압의 전압에 의해 결정되는 제1 주파수 및 제2 주파수를 가지는 제1 위상 동기신호 및 제2 위상 동기신호를 발생하는 듀얼밴드 전압제어 발진기로서, 상기 제2 주파수는 상기 제1 주파수보다 큰 상기 듀얼밴드 전압제어 발진기; 주파수 선택신호에 따라, 상기 제1 위상 동기신호 및 제2 위상 동기신호 중의 선택되는 어느하나를 상기 출력클락신호로 제공하는 스위칭 블락; 및 상기 주파수 선택신호에 관계없이, 상기 제1 위상 동기신호에 따른 신호를 분주하여 상기 피드백 신호를 발생하는 주파수 분주기를 구비한다. 이때, 상기 듀얼밴드 전압 제어 발진기는 제1 발진 출력단; 제1 상보 발진 출력단; 제2 발진 출력단; 제2 상보 발진 출력단; 제1 캐패시터, 제2 캐패시터 및 인덕터를 포함하는 LC 탱크부로서, 상기 제1 캐패시터는 상기 제1 발진 출력단과 상기 제어전압을 발생하는 단자 사이에 형성되며, 상기 제2 캐패시터는 상기 제1 상보 발진 출력단과 상기 제어전압을 발생하는 단자 사이에 형성되며, 상기 인덕터는 상기 제1 발진 출력단과 상기 제1 상보 발진 출력단 사이에 형성되는 상기 LC 탱크부; 전원전압이 인가되는 단자와 상기 제2 발진 출력단 사이에 형성되는 풀업 트랜지스터를 포함하는 풀업 소스부; 제1 및 제2 피모스 트랜지스터를 포함하는 풀업 크로스부로서, 상기 제1 및 제2 피모스 트랜지스터는 소스가 상기 제2 발진 출력단에 연결되고, 각각의 드레인은 상기 제1 발진 출력단 및 상기 제1 상보 발진 출력단에 연결되며, 각각의 게이트가 다른 하나의 드레인에 연결되는 상기 풀업 크로스부; 접지전압이 인가되는 단자와 상기 제2 상보 발진 출력단 사이에 형성되는 풀다운 트랜지스터를 포함하는 풀다운 소스부; 및 제1 및 제2 앤모스 트랜지스터를 포함하는 풀다운 크로스부로서, 상기 제1 및 제2 앤모스 트랜지스터는 소스가 상기 제2 상보 발진 출력단에 연결되고, 각각의 드레인은 상기 제1 발진 출력단 및 상기 제1 상보 발진 출력단에 연결되며, 각각의 게이트가 다른 하나의 드레인에 연결되는 상기 풀다운 크로스부를 구비한다. 그리고, 상기 제1 위상 동기신호는 상기 제1 발진 출력단 및 상기 제1 상보 발진 출력단 중의 선택되는 적어도 어느하나를 통하여 제공되며, 상기 제2 위상 동기신호는 상기 제2 발진 출력단 및 상기 제2 상보 발진 출력단 중의 선택되는 적어도 어느하나를 통하여 제공된다.
One aspect of the present invention for achieving the above technical problem relates to a dual band phase locked loop circuit for generating an output clock signal synchronized with the reference clock signal. The dual band phase locked loop circuit of the present invention includes a control voltage generation block for comparing a phase and a frequency of the reference clock signal and a feedback signal, and generating a control voltage having a voltage level according to the compared result; A dual band voltage controlled oscillator for generating a first phase synchronization signal and a second phase synchronization signal having a first frequency and a second frequency determined by a voltage of the control voltage, wherein the second frequency is greater than the first frequency. The dual band voltage controlled oscillator; A switching block for providing any one selected from the first phase synchronizing signal and the second phase synchronizing signal to the output clock signal according to a frequency selection signal; And a frequency divider for dividing a signal according to the first phase synchronization signal to generate the feedback signal irrespective of the frequency selection signal. The dual band voltage controlled oscillator may include a first oscillation output terminal; A first complementary oscillation output stage; A second oscillation output stage; A second complementary oscillation output stage; An LC tank unit including a first capacitor, a second capacitor, and an inductor, wherein the first capacitor is formed between the first oscillation output terminal and the terminal for generating the control voltage, and the second capacitor is the first complementary oscillation. An LC tank unit formed between an output terminal and a terminal for generating the control voltage, wherein the inductor is formed between the first oscillating output terminal and the first complementary oscillating output terminal; A pull-up source unit including a pull-up transistor formed between a terminal to which a power voltage is applied and the second oscillation output terminal; A pull-up cross section including first and second PMOS transistors, wherein the first and second PMOS transistors have a source connected to the second oscillation output terminal, and each drain thereof is connected to the first oscillation output terminal and the first oscillation output terminal. A pull-up cross section connected to a complementary oscillation output terminal, each gate of which is connected to the other drain; A pull-down source unit including a pull-down transistor formed between a terminal to which a ground voltage is applied and the second complementary oscillation output terminal; And first and second NMOS transistors, wherein the first and second NMOS transistors have a source connected to the second complementary oscillation output stage, and each drain thereof is connected to the first oscillation output stage and the And a pull-down cross section connected to a first complementary oscillation output stage, each gate connected to the other drain. The first phase synchronization signal may be provided through at least one selected from the first oscillation output terminal and the first complementary oscillation output terminal, and the second phase synchronization signal may be provided from the second oscillation output terminal and the second complementary oscillation signal. It is provided through at least one selected from among the output stages.

본 발명의 듀얼 밴드 위상 고정 루프 회로에서는, 하나의 듀얼 밴드 전압 제어 발진기가 사용되며, 제공되는 출력클락신호의 주파수가 기준클락신호와 동일하거나, 2배로 조절될 수 있다. 또한, 본 발명의 듀얼 밴드 위상 고정 루프 회로에는, 아날로그 디바이더가 요구되지 않으므로, 레이아웃 면적이 현저히 감소된다.
In the dual band phase locked loop circuit of the present invention, one dual band voltage controlled oscillator is used, and the frequency of the provided output clock signal can be adjusted to be equal to or double the reference clock signal. In addition, since the analog divider is not required for the dual band phase locked loop circuit of the present invention, the layout area is significantly reduced.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 기존의 듀얼 밴드 위상 고정 루프 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 듀얼 밴드 위상 고정 루프 회로를 나타내는 도면이다.
도 3은 도 2의 듀얼밴드 전압제어 발진기를 자세히 나타내는 도면이다.
도 4는 도 3의 제1 위상 동기신호와 제2 위상 동기신호의 주파수를 비교하여 나타내는 도면이다,
A brief description of each drawing used in the present invention is provided.
1 is a diagram illustrating a conventional dual band phase locked loop circuit.
2 illustrates a dual band phase locked loop circuit according to an embodiment of the present invention.
FIG. 3 is a detailed diagram illustrating the dual band voltage controlled oscillator of FIG. 2.
4 is a diagram comparing and comparing frequencies of a first phase synchronization signal and a second phase synchronization signal of FIG. 3.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. In understanding each of the figures, it should be noted that like parts are denoted by the same reference numerals whenever possible. Further, detailed descriptions of known functions and configurations that may be unnecessarily obscured by the gist of the present invention are omitted.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 듀얼 밴드 위상 고정 루프 회로를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 듀얼 밴드 위상 고정 루프 회로는 수신되는 기준클락신호(XIN)에 동기되는 출력클락신호(XOUT)를 발생하며, 제어전압 발생블락(110), 듀얼밴드 전압제어 발진기(120), 스위칭 블락(130) 및 주파수 분주기(140)를 구비한다.2 illustrates a dual band phase locked loop circuit according to an embodiment of the present invention. Referring to FIG. 2, the dual band phase locked loop circuit of the present invention generates an output clock signal XOUT synchronized with a received reference clock signal XIN, and includes a control voltage generation block 110 and a dual band voltage controlled oscillator. 120, a switching block 130, and a frequency divider 140.

상기 제어전압 발생블락(110)은 수신되는 상기 기준클락신호(XIN)와 피드백 신호(XFB)의 위상 및 주파수를 비교하며, 비교된 결과에 따른 제어전압(VFT)을 발생한다.The control voltage generation block 110 compares the phase and frequency of the received reference clock signal XIN and the feedback signal XFB and generates a control voltage VFT according to the result of the comparison.

상기 제어전압 발생블락(110)은 위상주파수 검출기(111), 전하펌프(113) 및 저대역필터(115)를 구비한다.The control voltage generation block 110 includes a phase frequency detector 111, a charge pump 113, and a low band filter 115.

상기 위상주파수 검출기(111)는 상기 기준클락신호(XIN)와 상기 피드백 신호(XFB)의 위상 및 주파수를 비교하여, 업다운 신호(XUD)를 발생한다. 이때, 상기 업다운 신호(XUD)는 상기 기준클락신호(XIN)와 상기 피드백 신호(XFB)의 위상 및 주파수의 비교 결과에 따른 제어되는 전압레벨을 가진다.The phase frequency detector 111 compares the phase and the frequency of the reference clock signal XIN and the feedback signal XFB to generate an up-down signal XUD. In this case, the up-down signal XUD has a controlled voltage level according to a result of comparing a phase and a frequency of the reference clock signal XIN and the feedback signal XFB.

상기 전하펌프(113)는 상기 업다운 신호(XUD)의 전압레벨에 따라 펌핑되는 펌핑 전류(IPM)를 발생한다. 그리고, 상기 저대역필터(115)는 상기 전하펌프(113)의 출력신호의 저대역 성분을 필터링하여, 상기 펌핑 전류(IPM)에 따라 전압레벨이 제어되는 상기 제어전압(VFT)를 발생한다.The charge pump 113 generates a pumping current IPM pumped according to the voltage level of the up-down signal XUD. The low band filter 115 filters the low band component of the output signal of the charge pump 113 to generate the control voltage VFT whose voltage level is controlled according to the pumping current IPM.

계속 도 2를 참조하면, 상기 듀얼밴드 전압제어 발진기(120)는 상기 제어전압(VFT)의 전압에 의해 결정되는 제1 주파수(f0) 및 제2 주파수(2f0)를 가지는 제1 위상 동기신호(XCLN1) 및 제2 위상 동기신호(XCLN2)를 발생한다.Referring to FIG. 2, the dual band voltage controlled oscillator 120 may include a first phase synchronization signal having a first frequency f0 and a second frequency 2f0 determined by the voltage of the control voltage VFT. XCLN1 and the second phase synchronization signal XCLN2 are generated.

이때, 상기 제2 주파수(2f0)는 상기 제1 주파수(f0)보다 크다. 바람직하기로는, 상기 제2 주파수(2f0)는 상기 제1 주파수(f0)의 2배이다.In this case, the second frequency 2f0 is greater than the first frequency f0. Preferably, the second frequency 2f0 is twice the first frequency f0.

또한, 바람직하기로는, 상기 듀얼밴드 전압제어 발진기(120)는 모스 트랜지스터와 인덕터 및 캐패시터로 구현되는 MOS 차동 LC형이다.Also, preferably, the dual band voltage controlled oscillator 120 is a MOS differential LC type implemented by a MOS transistor, an inductor, and a capacitor.

도 3은 도 2의 듀얼밴드 전압제어 발진기(120)를 자세히 나타내는 도면이다. 도 3을 참조하면, 상기 듀얼 밴드 전압제어 발진기(120)는 제1 발진 출력단(NCO1), 제1 상보 발진 출력단(NCO1B), 제2 발진 출력단(NCO2), 제2 상보 발진 출력단(NCO2B), LC 탱크부(121), 풀업 소스부(123), 풀업 크로스부(125), 풀다운 소스부(127) 및 풀다운 크로스부(129)를 구비한다.3 is a diagram illustrating in detail the dual band voltage controlled oscillator 120 of FIG. 2. Referring to FIG. 3, the dual band voltage controlled oscillator 120 includes a first oscillation output stage NCO1, a first complementary oscillation output stage NCO1B, a second oscillation output stage NCO2, a second complementary oscillation output stage NCO2B, The LC tank part 121, the pull up source part 123, the pull up cross part 125, the pull down source part 127, and the pull down cross part 129 are provided.

상기 LC 탱크부(121)는 제1 캐패시터(121a), 제2 캐패시터(121b) 및 인덕터(121c)를 포함한다. 이때, 상기 제1 캐패시터(121a)는 상기 제1 발진 출력단(NCO1)과 상기 제어전압(VFT)을 발생하는 단자 사이에 형성되며, 상기 제2 캐패시터(121b)는 상기 제1 상보 발진 출력단(NCO1B)과 상기 제어전압(VFT)을 발생하는 단자 사이에 형성된다. 그리고, 상기 인덕터(121c)는 상기 제1 발진 출력단(NCO1)과 상기 제1 상보 발진 출력단(NCO1B) 사이에 형성된다.The LC tank unit 121 includes a first capacitor 121a, a second capacitor 121b, and an inductor 121c. In this case, the first capacitor 121a is formed between the first oscillation output terminal NCO1 and the terminal generating the control voltage VFT, and the second capacitor 121b is the first complementary oscillation output terminal NCO1B. ) Is formed between the terminal generating the control voltage VFT. The inductor 121c is formed between the first oscillation output terminal NCO1 and the first complementary oscillation output terminal NCO1B.

한편, LC 탱크부(121)에서 생성되는 상기 제1 위상 동기신호(XCLN1)의 발진 주파수는 제1 및 제2 커패시터(121a, 121b)의 일단에 입력되는 상기 제어 전압(VFT)에 의하여 조절된다.On the other hand, the oscillation frequency of the first phase synchronizing signal XCLN1 generated by the LC tank 121 is controlled by the control voltage VFT input to one end of the first and second capacitors 121a and 121b. .

상기 풀업 소스부(123)는 전원전압(VDD)이 인가되는 단자와 상기 제2 발진 출력단(NCO2) 사이에 형성되며, 제1 바이어스 전압(VB1)에 게이팅되는 풀업 트랜지스터(123a)를 포함한다.The pull-up source unit 123 is formed between a terminal to which a power supply voltage VDD is applied and the second oscillation output terminal NCO2, and includes a pull-up transistor 123a gated to the first bias voltage VB1.

이때, 상기 풀업 소스부(123)는 상기 전원전압(VDD)이 인가되는 단자와 상기 제2 발진 출력단(NCO2) 사이의 저항으로 작용한다.In this case, the pull-up source unit 123 serves as a resistance between the terminal to which the power supply voltage VDD is applied and the second oscillation output terminal NCO2.

상기 풀업 크로스부(125)는 제1 및 제2 피모스 트랜지스터(125a, 125b)를 포함한다. 상기 제1 및 제2 피모스 트랜지스터(125a, 125b)는 소스가 상기 제2 발진 출력단(NCO2)에 연결된다. 그리고, 상기 제1 및 제2 피모스 트랜지스터(125a, 125b) 각각의 드레인은 상기 제1 발진 출력단(NCO1) 및 상기 제1 상보 발진 출력단(NCO1B)에 연결되며, 각각의 게이트가 다른 하나의 드레인에 연결된다.The pull-up cross part 125 includes first and second PMOS transistors 125a and 125b. Sources of the first and second PMOS transistors 125a and 125b are connected to the second oscillation output terminal NCO2. The drain of each of the first and second PMOS transistors 125a and 125b is connected to the first oscillation output terminal NCO1 and the first complementary oscillation output terminal NCO1B, and each gate has a different drain. Is connected to.

상기 풀업 크로스부(125)는 상기 제1 발진 출력단(NCO1)과 상기 제1 상보 발진 출력단(NCO1B)의 신호의 풀업을 증폭시키는 역할을 한다.The pull-up cross part 125 serves to amplify a pull-up of a signal of the first oscillation output terminal NCO1 and the first complementary oscillation output terminal NCO1B.

상기 풀다운 소스부(127)는 접지전압(VSS)이 인가되는 단자와 상기 제2 상보 발진 출력단(NCO2B) 사이에 형성되며, 제2 바이어스 전압(VB2)에 게이팅되는 풀다운 트랜지스터(127a)를 포함한다.The pull-down source unit 127 is formed between the terminal to which the ground voltage VSS is applied and the second complementary oscillation output terminal NCO2B, and includes a pull-down transistor 127a gated to the second bias voltage VB2. .

이때, 상기 풀다운 소스부(127)는 상기 접지전압(VSS)이 인가되는 단자와 상기 제2 상보 발진 출력단(NCO2B) 사이의 저항으로 작용한다.In this case, the pull-down source unit 127 serves as a resistance between the terminal to which the ground voltage VSS is applied and the second complementary oscillation output terminal NCO2B.

상기 풀다운 크로스부(129)는 제1 및 제2 앤모스 트랜지스터(129a, 129b)를 포함한다. 상기 제1 및 제2 앤모스 트랜지스터(129a, 129b)는 소스가 상기 제2 상보 발진 출력단(NCO2B)에 연결된다. 그리고, 상기 제1 및 제2 앤모스 트랜지스터(129a, 129b) 각각의 드레인은 상기 제1 발진 출력단(NCO1) 및 상기 제1 상보 발진 출력단(NCO1B)에 연결되며, 각각의 게이트가 다른 하나의 드레인에 연결된다.The pull-down cross part 129 includes first and second NMOS transistors 129a and 129b. Sources of the first and second NMOS transistors 129a and 129b are connected to the second complementary oscillation output terminal NCO2B. In addition, drains of the first and second NMOS transistors 129a and 129b may be connected to the first oscillation output terminal NCO1 and the first complementary oscillation output terminal NCO1B, and each gate may have a different drain. Is connected to.

상기 풀다운 크로스부(129)는 상기 제1 발진 출력단(NCO1)과 상기 제1 상보 발진 출력단(NCO1B)의 신호의 풀다운을 증폭시키는 역할을 한다.The pull-down cross part 129 amplifies the pull-down of the signal of the first oscillation output terminal NCO1 and the first complementary oscillation output terminal NCO1B.

도 3과 같은, 듀얼밴드 전압제어 발진기(120)에서, 상기 제1 발진 출력단(NCO1)과 상기 제1 상보 발진 출력단(NCO1B) 중의 어느하나를 통하여, 상기 제1 위상 동기신호(XCLN1)가 제공된다. 그리고, 상기 제1 위상 동기신호(XCLN1)가 차동 신호인 경우에는, 플러스(+) 성분 및 마이너스 성분(-)의 신호가 각각 상기 제1 발진 출력단(NCO1)과 상기 제1 상보 발진 출력단(NCO1B)을 통하여 제공된다.In the dual band voltage controlled oscillator 120 as shown in FIG. 3, the first phase synchronization signal XCLN1 is provided through one of the first oscillation output terminal NCO1 and the first complementary oscillation output terminal NCO1B. do. When the first phase synchronizing signal XCLN1 is a differential signal, the signals of the positive component and the negative component are the first oscillation output terminal NCO1 and the first complementary oscillation output terminal NCO1B, respectively. Is provided through

그리고, 상기 제2 발진 출력단(NCO2)과 상기 제2 상보 발진 출력단(NCO2B) 중의 어느하나를 통하여, 상기 제2 위상 동기신호(XCLN2)가 제공된다. 그리고, 상기 제2 위상 동기신호(XCLN2)가 차동 신호인 경우에는, 플러스(+) 성분 및 마이너스 성분(-)의 신호가 각각 상기 제2 발진 출력단(NCO2)과 상기 제2 상보 발진 출력단(NCO2B)을 통하여 제공된다.The second phase synchronization signal XCLN2 is provided through one of the second oscillation output terminal NCO2 and the second complementary oscillation output terminal NCO2B. When the second phase synchronizing signal XCLN2 is a differential signal, the signals of the positive component and the negative component are the second oscillation output terminal NCO2 and the second complementary oscillation output terminal NCO2B, respectively. Is provided through

이때, 상기 제1 위상 동기신호(XCLN1)와 상기 제2 위상 동기신호(XCLN2)의 주파수를 비교하면, 도 4에 도시되는 바와 같다.At this time, when the frequency of the first phase synchronization signal XCLN1 and the second phase synchronization signal XCLN2 are compared, as shown in FIG. 4.

즉, 상기 제1 위상 동기신호(XCLN1)는 상기 제어전압(VFT)을 기준으로 플러스(+) 및 마이너스 방향 전체로 발진하는 반면에, 상기 제2 위상 동기신호(XCLN2)는 상기 제어전압(VFT)을 기준으로 플러스(+) 혹은 마이너스 방향으로만 발진하게 된다. That is, the first phase synchronization signal XCLN1 oscillates in the positive (+) and the negative direction as a whole based on the control voltage VFT, while the second phase synchronization signal XCLN2 is the control voltage VFT. Will oscillate only in the positive (+) or negative direction.

그러므로, 상기 제2 위상 동기신호(XCLN2)의 주파수는 상기 제1 위상 동기신호(XCLN1)의 주파수의 2배가 된다.Therefore, the frequency of the second phase synchronization signal XCLN2 is twice the frequency of the first phase synchronization signal XCLN1.

다시 도 2를 참조하면, 상기 스위칭 블락(130)은 모뎀 등에서 제공될 수 있는 주파수 선택신호(XSW)에 응답하여, 상기 제1 위상 동기신호(XCLN1) 및 제2 위상 동기신호(XCLN2) 중의 선택되는 어느하나를 상기 출력클락신호(XOUT)로 제공한다.Referring back to FIG. 2, the switching block 130 selects from the first phase synchronizing signal XCLN1 and the second phase synchronizing signal XCLN2 in response to a frequency selection signal XSW provided by a modem. Which one is provided as the output clock signal XOUT.

상기 스위칭 블락(130)은 구체적으로 제1 버퍼(131), 제2 버퍼(133) 및 스위칭부(135)를 구비한다. 상기 제1 버퍼(131)는 상기 제1 위상 동기신호(XCLN1)를 버퍼링하여 출력하며, 상기 제2 버퍼(133)는 상기 제2 위상 동기신호(XCLN2)를 버퍼링하여 출력한다. 그리고, 상기 스위칭부(135)는 상기 주파수 선택신호(XSW)에 따라, 상기 제1 버퍼(131)의 출력신호 및 상기 제2 버퍼(133)의 출력신호 중의 선택되는 어느하나를 상기 출력클락신호(XOUT)로 제공한다. 여기서, 상기 주파수 선택신호(XSW)가 상기 제1 버퍼(131)의 출력신호 즉, 제1 주파수(f0)를 가지는 제1 위상 동기신호(XCLN1)를 선택하는 동안에는, 상기 제2 버퍼(133)는 상기 주파수 선택신호(XSW)에 응답하여 디스에이블된다. The switching block 130 includes a first buffer 131, a second buffer 133, and a switching unit 135. The first buffer 131 buffers and outputs the first phase synchronization signal XCLN1, and the second buffer 133 buffers and outputs the second phase synchronization signal XCLN2. The switching unit 135 selects one of an output signal of the first buffer 131 and an output signal of the second buffer 133 according to the frequency selection signal XSW. Provided by (XOUT). Here, the second buffer 133 is selected while the frequency selection signal XSW selects the output signal of the first buffer 131, that is, the first phase synchronization signal XCLN1 having the first frequency f0. Is disabled in response to the frequency selection signal XSW.

그리고, 상기 주파수 분주기(140)는 상기 주파수 선택신호(XSW)에 관계없이, 상기 제1 위상 동기신호(XCLN1)에 따른 신호 즉, 상기 제1 버퍼(131)의 출력신호를 분주하여 상기 피드백 신호(XFB)를 발생한다.The frequency divider 140 divides a signal according to the first phase synchronizing signal XCLN1, that is, an output signal of the first buffer 131, regardless of the frequency selection signal XSW, to provide the feedback. Generate signal XFB.

이에 따라, 본 발명의 듀얼 밴드 위상 고정 루프 회로는 상기 기준클락신호(XIN)에 동기되는 상기 출력클락신호(XOUT)를 발생한다.Accordingly, the dual band phase locked loop circuit of the present invention generates the output clock signal XOUT synchronized with the reference clock signal XIN.

한편, 본 발명의 듀얼 밴드 위상 고정 루프 회로에서, 하나의 전압제어 발진기(120)를 통하여, 상기 주파수 선택신호(XSW)에 따라, 상기 기준클락신호(XIN)와 동일하거나, 2배의 주파수를 가지는 상기 출력클락신호(XOUT)를 제공한다.Meanwhile, in the dual band phase locked loop circuit of the present invention, one frequency controlled oscillator 120 generates a frequency equal to or twice the frequency of the reference clock signal XIN according to the frequency selection signal XSW. The branch provides the output clock signal XOUT.

그러므로, 본 발명의 듀얼 밴드 위상 고정 루프 회로는, 2개의 전압제어 발진기(120)가 요구되는, 도 1의 듀얼 밴드 위상 고정 루프 회로에 비하여, 레이아웃 면적 을 현저히 감소한다.Therefore, the dual band phase locked loop circuit of the present invention significantly reduces the layout area compared to the dual band phase locked loop circuit of FIG. 1, in which two voltage controlled oscillators 120 are required.

또한, 본 발명의 듀얼 밴드 위상 고정 루프 회로에서, 상기 주파수 분주기(140)는 상기 출력클락신호(XOUT)의 주파수에 관계없이, 항상 제1 위상 동기신호(XCLN1)를 분주하도록 구성된다. 그러므로, 본 발명의 듀얼 밴드 위상 고정 루프 회로에서는, 주파수 분주기에 제공되는 신호를 1/2로 감소시키기 위하여 아날로그 디바이더를 사용하는 도 1의 도 1의 듀얼 밴드 위상 고정 루프 회로에 비하여, 요구되는 레이아웃 면적 및 소모 전력이 더욱 현저히 감소된다.
In the dual band phase locked loop circuit of the present invention, the frequency divider 140 is configured to always divide the first phase synchronization signal XCLN1 regardless of the frequency of the output clock signal XOUT. Therefore, in the dual band phase locked loop circuit of the present invention, as compared with the dual band phase locked loop circuit of Fig. 1 of Fig. 1 that uses an analog divider to reduce the signal provided to the frequency divider by 1/2, Layout area and power consumption are further reduced.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims (6)

기준클락신호에 동기되는 출력클락신호를 발생하는 듀얼 밴드 위상 고정 루프 회로에 있어서,
상기 기준클락신호와 피드백 신호의 위상 및 주파수를 비교하며, 비교된 결과에 따른 전압레벨을 가지는 제어전압을 발생하는 제어전압 발생블락;
상기 제어전압의 전압에 의해 결정되는 제1 주파수 및 제2 주파수를 가지는 제1 위상 동기신호 및 제2 위상 동기신호를 발생하는 듀얼밴드 전압제어 발진기로서, 상기 제2 주파수는 상기 제1 주파수보다 큰 상기 듀얼밴드 전압제어 발진기;
주파수 선택신호에 따라, 상기 제1 위상 동기신호 및 제2 위상 동기신호 중의 선택되는 어느하나를 상기 출력클락신호로 제공하는 스위칭 블락; 및
상기 주파수 선택신호에 관계없이, 상기 제1 위상 동기신호에 따른 신호를 분주하여 상기 피드백 신호를 발생하는 주파수 분주기를 구비하며,
상기 듀얼밴드 전압 제어 발진기는
제1 발진 출력단;
제1 상보 발진 출력단;
제2 발진 출력단;
제2 상보 발진 출력단;
제1 캐패시터, 제2 캐패시터 및 인덕터를 포함하는 LC 탱크부로서, 상기 제1 캐패시터는 상기 제1 발진 출력단과 상기 제어전압을 발생하는 단자 사이에 형성되며, 상기 제2 캐패시터는 상기 제1 상보 발진 출력단과 상기 제어전압을 발생하는 단자 사이에 형성되며, 상기 인덕터는 상기 제1 발진 출력단과 상기 제1 상보 발진 출력단 사이에 형성되는 상기 LC 탱크부;
전원전압이 인가되는 단자와 상기 제2 발진 출력단 사이에 형성되는 풀업 트랜지스터를 포함하는 풀업 소스부;
제1 및 제2 피모스 트랜지스터를 포함하는 풀업 크로스부로서, 상기 제1 및 제2 피모스 트랜지스터는 소스가 상기 제2 발진 출력단에 연결되고, 각각의 드레인은 상기 제1 발진 출력단 및 상기 제1 상보 발진 출력단에 연결되며, 각각의 게이트가 다른 하나의 드레인에 연결되는 상기 풀업 크로스부;
접지전압이 인가되는 단자와 상기 제2 상보 발진 출력단 사이에 형성되는 풀다운 트랜지스터를 포함하는 풀다운 소스부; 및
제1 및 제2 앤모스 트랜지스터를 포함하는 풀다운 크로스부로서, 상기 제1 및 제2 앤모스 트랜지스터는 소스가 상기 제2 상보 발진 출력단에 연결되고, 각각의 드레인은 상기 제1 발진 출력단 및 상기 제1 상보 발진 출력단에 연결되며, 각각의 게이트가 다른 하나의 드레인에 연결되는 상기 풀다운 크로스부를 구비하며,
상기 제1 위상 동기신호는
상기 제1 발진 출력단 및 상기 제1 상보 발진 출력단 중의 선택되는 적어도 어느하나를 통하여 제공되며,
상기 제2 위상 동기신호는
상기 제2 발진 출력단 및 상기 제2 상보 발진 출력단 중의 선택되는 적어도 어느하나를 통하여 제공되는 것을 특징으로 하는 듀얼 밴드 위상 고정 루프 회로.
In a dual band phase locked loop circuit for generating an output clock signal synchronized with a reference clock signal,
A control voltage generation block for comparing a phase and a frequency of the reference clock signal and a feedback signal and generating a control voltage having a voltage level according to the compared result;
A dual band voltage controlled oscillator for generating a first phase synchronization signal and a second phase synchronization signal having a first frequency and a second frequency determined by a voltage of the control voltage, wherein the second frequency is greater than the first frequency. The dual band voltage controlled oscillator;
A switching block for providing any one selected from the first phase synchronizing signal and the second phase synchronizing signal to the output clock signal according to a frequency selection signal; And
A frequency divider for dividing a signal according to the first phase synchronization signal to generate the feedback signal irrespective of the frequency selection signal,
The dual band voltage controlled oscillator
A first oscillation output stage;
A first complementary oscillation output stage;
A second oscillation output stage;
A second complementary oscillation output stage;
An LC tank unit including a first capacitor, a second capacitor, and an inductor, wherein the first capacitor is formed between the first oscillation output terminal and the terminal for generating the control voltage, and the second capacitor is the first complementary oscillation. An LC tank unit formed between an output terminal and a terminal for generating the control voltage, wherein the inductor is formed between the first oscillating output terminal and the first complementary oscillating output terminal;
A pull-up source unit including a pull-up transistor formed between a terminal to which a power voltage is applied and the second oscillation output terminal;
A pull-up cross section including first and second PMOS transistors, wherein the first and second PMOS transistors have a source connected to the second oscillation output terminal, and each drain thereof is connected to the first oscillation output terminal and the first oscillation output terminal. A pull-up cross section connected to a complementary oscillation output terminal, each gate of which is connected to the other drain;
A pull-down source unit including a pull-down transistor formed between a terminal to which a ground voltage is applied and the second complementary oscillation output terminal; And
A pull-down cross section including first and second NMOS transistors, the first and second NMOS transistors having a source connected to the second complementary oscillating output stage, each drain of the first oscillating output stage and the first A pull-down cross connected to one complementary oscillation output, each gate connected to the other drain;
The first phase synchronization signal is
Is provided through at least one selected from the first oscillation output stage and the first complementary oscillation output stage,
The second phase synchronization signal is
And at least one selected from the second oscillation output stage and the second complementary oscillation output stage.
제1 항에 있어서, 상기 제어전압 발생블락은
상기 기준클락신호와 상기 피드백 신호의 위상 및 주파수를 비교하여, 비교된 결과에 따라 제어되는 전압레벨을 가지는 업다운 신호를 발생하는 위상주파수 검출기;
상기 업다운 신호의 전압레벨에 따라 펌핑되는 펌핑 전류를 발생하는 전하펌프; 및
상기 펌핑 전류에 따라 전압레벨이 제어되는 상기 제어전압을 발생하는 저대역필터를 구비하는 것을 특징으로 하는 듀얼 밴드 위상 고정 루프 회로.
The method of claim 1, wherein the control voltage generation block
A phase frequency detector for comparing a phase and a frequency of the reference clock signal with the feedback signal to generate an up-down signal having a voltage level controlled according to the compared result;
A charge pump generating a pumping current pumped according to the voltage level of the up-down signal; And
And a low band filter for generating the control voltage whose voltage level is controlled in accordance with the pumping current.
삭제delete 삭제delete 제1 항에 있어서, 상기 스위칭 블락은
상기 제1 위상 동기신호를 버퍼링하여 출력하는 제1 버퍼;
상기 제2 위상 동기신호를 버퍼링하여 출력하는 제2 버퍼; 및
상기 주파수 선택신호에 응답하여, 상기 제1 버퍼의 출력신호 및 상기 제2 버퍼의 출력신호 중의 선택되는 어느하나를 상기 출력클락신호로 제공하는 스위칭부를 구비하는 것을 특징으로 하는 듀얼 밴드 위상 고정 루프 회로.
The method of claim 1, wherein the switching block
A first buffer for buffering and outputting the first phase synchronization signal;
A second buffer for buffering and outputting the second phase synchronization signal; And
And a switching unit configured to provide, as the output clock signal, any one selected from an output signal of the first buffer and an output signal of the second buffer in response to the frequency selection signal. .
제1 항에 있어서, 상기 제2 주파수는
상기 제1 주파수의 2배인 것을 특징으로 하는 듀얼 밴드 위상 고정 루프 회로.

The method of claim 1, wherein the second frequency
Dual band phase locked loop circuit, characterized in that twice the first frequency.

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