KR101269099B1

KR101269099B1 - 표시패널

Info

Publication number: KR101269099B1
Application number: KR1020060077252A
Authority: KR
Inventors: 허승현; 홍권삼; 최상건; 이용우; 손현덕
Original assignee: 삼성디스플레이 주식회사
Priority date: 2006-08-16
Filing date: 2006-08-16
Publication date: 2013-05-29
Also published as: US20080042956A1; KR20080015646A

Abstract

표시패널에서, 제2 표시기판에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 화소전극 및 트랩전극이 구비된다. 게이트 라인들은 제1 방향으로 연장되고, 데이터 라인들은 게이트 라인들과 절연되게 교차하도록 제2 방향으로 연장된다. 화소전극들은 데이터 라인들에 대해서 소정의 각도로 기울어져 제2 방향으로 누운 W자 형상으로 이루어진다. 화소전극들 사이에 형성된 BM 영역에는 트랩전극이 구비되고, 트랩전극에는 화소전극들에 인가되는 픽셀전압과 다른 전압(예를 들어 게이트 오프전압)이 인가된다. 따라서, 표시패널 내의 이온 불순물을 BM 영역에 트랩함으로써, 이온 불순물로 인한 잔상을 제거할 수 있다.

Description

표시패널{DISPLAY PANEL}

도 1은 본 발명의 일 실시예에 따른 에스피브이에이 모드 표시패널의 평면도이다.

도 2는 도 1에 도시된 절단선 I-I`에 따라 절단한 단면도이다.

도 3a 내지 도 3c는 도 1에 도시된 제2 표시기판의 제조 과정을 나타낸 평면도들이다.

도 4는 본 발명의 다른 실시예에 따른 피브이에이 모드 표시패널의 평면도이다.

도 5는 도 4에 도시된 절단선 II-II`에 따라 절단한 단면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 -- 제1 표시기판 120 -- 블랙 매트릭스

140 -- 공통전극 200 -- 제2 표시기판

215 -- 트랩전극 250 -- 화소전극

251 -- 메인 화소전극 252 -- 서브 화소전극

300 -- 액정층 400 -- SPVA 모드 표시패널

본 발명은 표시패널에 관한 것으로, 더욱 상세하게는 표시품질을 개선할 수 있는 표시패널에 관한 것이다.

일반적으로, 액정표시장치는 어레이 기판, 어레이 기판과 마주보는 컬러필터기판 및 어레이 기판과 컬러필터기판과의 사이에 개재된 액정층으로 이루어진다.

어레이 기판은 화상을 나타내는 최소 단위인 복수의 화소로 이루어진다. 화소 각각은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소전극을 구비한다. 게이트 라인과 데이터 라인은 게이트 신호와 데이터 신호를 각각 입력받고, 박막 트랜지스터의 게이트 전극과 소오스 전극에 각각 전기적으로 연결된다. 화소전극은 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 액정층을 사이에 두고 컬러필터기판에 형성된 공통전극과 마주한다.

이러한 액정표시장치는 음극선관 표시장치와 비교하였을 때, 박형으로 만들 수 있는 장점을 갖는 반면에 시야각(viewing angle)이 좁은 단점을 갖는다.

액정표시장치의 좁은 시야각를 개선하기 위하여, 최근에는 광시야각 특성을 갖는 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super Patterned Vertical Alignment: SPVA) 모드 액정표시장치가 개발되고 있다.

한편, 액정표시장치를 장기간 구동하면 이온 불순물의 이동 및 축적에 의해서 화면상에 선 또는 면 잔상(image sticking)이 발생한다. 일반적으로, 선 잔상은 서로 다른 그레이로 구동되는 패턴들의 경계면에 액정내의 이온 성분들이 축적됨으 로 인해서 발생되고, 면 잔상은 이온 불순물이나 플리커(Flicker) 현상에 의해서 발생된 잔류 DC 성분이 면 형태로 휘도차를 유발함으로써 발생된다.

따라서, 장기 구동시 액정표시장치의 표시품질을 개선하기 위한 방안이 요구될 뿐만 아니라, 특히 최근에 널리 이용되고 있는 광시야각 모드 액정표시장치에서 이러한 잔상을 제거하는 기술이 필요하다.

따라서, 본 발명의 목적은 이온 불순물로 인한 잔상을 제거하여 표시품질을 개선하기 위한 표시패널을 제공하는 것이다.

본 발명에 따른 표시패널은 제1 베이스 기판 및 상기 제1 베이스 기판 상에 구비되어 공통전압을 입력받는 공통전극을 포함하는 제1 표시기판, 상기 제1 표시기판과 대향하여 결합하는 제2 표시기판 및 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재된 액정층을 포함한다.

상기 제2 표시기판은 상기 제1 베이스 기판과 마주하는 제2 베이스 기판, 다수의 게이트 라인, 다수의 데이터 라인, 다수의 화소전극 및 트랩전극을 포함한다.

상기 다수의 게이트 라인은 상기 제2 베이스 기판 상에 구비되고, 제1 방향으로 연장된다. 상기 다수의 데이터 라인은 상기 게이트 라인들과 절연되게 교차하여 제2 방향으로 연장된다. 상기 다수의 화소전극은 상기 데이터 라인들에 대해서 소정의 각도로 기울어져 상기 제2 방향으로 누운 W자 형상으로 이루어진다. 상기 트랩전극은 상기 화소전극들 사이에 형성된 BM 영역에 구비되고, 상기 화소전극들 에 인가되는 픽셀전압과 다른 전압(예를 들어 게이트 오프전압)이 인가되어 이온 불순물을 트랩한다.

이러한 표시패널에 따르면, 상기 화소전극들 사이에 BM 영역에 트랩전극을 구비하고, 트랩전극에 게이트 오프전압을 인가함으로써, 이온 불순물을 BM 영역에 트랩할 수 있고, 그 결과 이온 불순물로 인한 잔상을 제거할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 에스피브이에이 모드 표시패널의 평면도이고, 도 2는 도 1에 도시된 절단선 I-I`에 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 에스피브이에이(Super Patterned Vertical Alignment: 이하, SPVA) 모드 표시패널(400)은 제1 표시기판(100), 상기 제1 표시기판(100)과 대향하여 결합하는 제2 표시기판(200) 및 상기 제1 표시기판(100)과 상기 제2 표시기판(200)과의 사이에 개재된 액정층(300)으로 이루어진다.

상기 제1 표시기판(100)은 제1 베이스 기판(110), 블랙 매트릭스(120), 컬러필터층(130) 및 공통전극(140)을 포함한다. 상기 제1 베이스 기판(110) 상에는 레드, 그린 및 블루 색화소(R, G, B)로 이루어진 컬러필터층(120)이 구비되고, 상기 레드, 그린 및 블루 색화소(R, G, B) 각각은 화소에 일대일 대응으로 형성된다. 상기 블랙 매트릭스(120)는 상기 레드, 그린 및 블루 색화소(R, G, B)들 사이에 개재되어 화소들 사이에서 빛이 누설되는 것을 차단한다.

상기 공통전극(140)은 상기 블랙 매트릭스(120)와 상기 컬러필터층(130) 상 에 균일한 두께로 적층된다. 본 발명의 일 예로, 상기 공통전극(140)은 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)로 이루어진다. 상기 공통전극(140)에는 상기 컬러필터층(130)을 노출시키는 다수의 제1 개구부(141)가 형성된다.

한편, 상기 제2 표시기판(200)은 상기 제1 베이스 기판(110)과 대향하여 결합하는 제2 베이스 기판(210) 및 상기 제2 베이스 기판(210) 상에 매트릭스 형태로 구비된 다수의 화소를 포함한다. 상기 각 화소는 메인 및 서브 게이트 라인(GL1, GL2), 데이터 라인(DL), 제1 및 제2 박막 트랜지스터(T1, T2), 화소전극(250), 트랩전극(215), 스토리지 라인(SL) 및 스토리지 전극(SE)을 포함한다.

상기 메인 및 서브 게이트 라인(GL1, GL2)은 제1 방향(D1)으로 연장되고, 서로 소정의 간격으로 이격된다. 한 행의 화소가 구동되는 1H 시간 중 초기 H/2 시간동안 상기 메인 게이트 라인(GL1)에는 제1 게이트 신호가 인가되고, 후기 H/2 시간동안 상기 서브 게이트 라인(GL2)에는 제2 게이트 신호가 인가된다. 상기 제1 및 제2 게이트 신호는 상기 초기 H/2 시간 및 상기 후기 H/2 시간동안 각각 게이트 온 전압을 유지하고, 나머지 시간동안에는 게이트 오프 전압을 유지한다.

상기 데이터 라인(DL)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되고, 상기 메인 및 서브 게이트 라인(GL1, GL2)과 서로 다른 층 상에 구비되어 서로 절연되게 교차한다. 상기 초기 H/2 시간동안 상기 데이터 라인(DL)에는 하이 픽셀전압이 인가되고, 상기 후기 H/2 시간동안 상기 데이터 라인(DL)에는 상기 하이 픽셀전압보다 낮은 로우 픽셀전압이 인가된다.

상기 화소전극(250)은 상기 초기 H/2 시간동안 상기 하이 픽셀전압이 인가되는 메인 화소전극(251)과 상기 후기 H/2 시간동안 상기 로우 픽셀전압이 인가되는 서브 화소전극(252)으로 이루어진다.

상기 제1 박막 트랜지스터(T1)는 상기 메인 게이트 라인(GL1)과 상기 데이터 라인(DL)에 전기적으로 연결된다. 구체적으로, 상기 제1 박막 트랜지스터(T1)는 상기 메인 게이트 라인(GL1)에 연결된 제1 게이트 전극, 상기 데이터 라인(DL)에 연결된 제1 소오스 전극 및 상기 메인 화소전극(251)에 연결된 제1 드레인 전극으로 이루어진다. 따라서, 상기 제1 박막 트랜지스터(T1)는 상기 초기 H/2 시간동안 상기 제1 게이트 신호에 응답하여 상기 하이 픽셀전압을 상기 메인 화소전극(251)으로 인가한다.

상기 제2 박막 트랜지스터(T2)는 상기 서브 게이트 라인(GL2)과 상기 데이터 라인(DL)에 전기적으로 연결된다. 구체적으로, 상기 제2 박막 트랜지스터(T2)는 상기 서브 게이트 라인(GL2)에 연결된 제2 게이트 전극, 상기 데이터 라인(DL)에 연결된 제2 소오스 전극 및 상기 서브 화소전극(252)에 연결된 제2 드레인 전극으로 이루어진다. 따라서, 상기 제2 박막 트랜지스터(T2)는 상기 후기 H/2 시간동안 상기 제2 게이트 신호에 응답하여 상기 로우 픽셀전압을 상기 서브 화소전극(252)으로 인가한다.

상기 화소전극(250)은 상기 제2 방향(D2)으로 누운 W자 형상으로 이루어진다. 상기 화소전극(250)이 상기 제2 방향으로 연장되고 W자 형태로 절곡된 상기 화소전극(250)의 장변을 따라서 부분적으로 제거됨으로써, 상기 화소전극(250)에는 제2 개구부(253)가 형성된다. 특히, 상기 제2 개구부(253)는 서로 평행한 두 장변 의 1/2 위치에 형성된다. 도 2에 도시된 바와 같이, 상기 제2 개구부(253)는 상기 공통전극(140)에 형성된 다수의 제1 개구부(141) 사이에 위치한다. 따라서, 한 화소 내에서 상기 화소전극(250)과 상기 공통전극(140)과의 사이에 개재된 액정분자들이 서로 다른 방향으로 배향되는 다수의 도메인이 정의된다.

또한, 상기 제2 개구부(253)는 상기 메인 화소전극(251)과 상기 서브 화소전극(252)을 전기적으로 분리시키는 역할을 수행한다. 상기 메인 화소전극(251)은 상기 제1 방향(D1)과 반대하는 제3 방향(D3)으로 절곡되어 V자 형상으로 이루어진다. 상기 서브 화소전극(252)은 상기 화소전극(250) 중 상기 메인 화소전극(251)을 제외한 나머지 부분으로 정의된다. 상기 서브 화소전극(252)은 상기 제2 개구부(253)에 의해서 상기 메인 화소전극(251)과 전기적으로 분리된다. 본 발명의 일 예로, 상기 메인 화소전극(251)은 상기 서브 화소전극(252)보다 작은 면적을 갖는다.

상기 트랩전극(215)은 상기 메인 및 서브 게이트 라인(GL1, GL2)으로부터 분기되어 행 방향으로 인접하는 화소전극(250) 사이에 구비된다.

도 2에 도시된 바와 같이, 상기 트랩전극(215)은 상기 메인 및 서브 게이트 라인(GL1, GL2)으로부터 분기되어 상기 제2 베이스 기판(210) 상에 구비된다. 상기 트랩전극(215)은 행 방향으로 인접하는 화소전극(250) 사이에 대응하여 구비된다. 구체적으로, 상기 제1 표시기판(100)의 상기 블랙 매트리스(120)는 상기 화소전극(250) 사이의 영역에 대응하여 구비됨으로써 상기 화소전극(250) 사이에서의 빛샘을 방지한다. 본 발명의 일 예로, 상기 트랩전극(215)은 상기 블랙 매트릭 스(120)의 직하부(이하, BM 영역)에 구비된다.

또한, 상기 트랩전극(215)은 상기 메인 및 서브 게이트 라인(GL1, GL2)으로부터 분기되므로, 상기 트랩전극(215)은 한 프레임 중 대부분의 시간동안 게이트 오프전압으로 유지된다. 본 발명의 일 예로, 상기 게이트 오프전압은 -6V이고, 상기 화소전극(250)에 인가되는 픽셀전압은 0V에서 10V 사이의 전압이며, 상기 공통전극(140)에 인가되는 공통전압은 5V이다.

이러한 전압차로 인해서 상기 트랩전극(215)과 상기 화소전극(250) 사이, 상기 트랩전극(215)과 상기 공통전극(140)과의 사이에는 직류 필드가 형성된다. 이와 같은 직류 필드에 의해서 SPVA 모드 표시패널(400) 내에서 발생된 이온 불순물들이 상기 BM 영역내에 트랩됨으로써, 이온 불순물에 의한 잔상을 제거할 수 있고, 그 결과 SPVA 모드 표시패널(400)의 표시품질을 개선할 수 있다.

도 1 및 도 2에 도시된 바와 같이, 상기 데이터 라인(DL)이 형성된 영역과 상기 BM 영역은 일치하지 않는다. 즉, 상기 데이터 라인(DL)은 상기 제2 방향(D2)으로 연장된 스트라이프 형태로 이루어지지만, 상기 화소전극(250)은 상기 제2 방향으로 누운 W자 형상으로 이루어진다.

따라서, 상기 제1 표시기판(100)에 구비되는 상기 블랙 매트릭스(120)는 상기 화소전극(250)의 장변을 따라서 W자 형태로 이루어지고, 그 결과 상기 데이터 라인(DL)은 상기 BM 영역 내에 구비되지 않는다. 이로써, 상기 트랩전극(215)을 상기 BM 영역내에 형성하여, 상기 트랩전극(215)과 상기 화소전극(250) 사이, 상기 트랩전극(215)과 상기 공통전극(140) 사이에 상기 직류 필드를 형성할 수 있다.

상기 스토리지 라인(SL)은 상기 제1 방향(D1)으로 연장되고, 상기 메인 및 서브 게이트 라인(GL1, GL2) 사이에 위치한다. 상기 스토리지 전극(SE)은 상기 스토리지 라인(SL)으로부터 직사각형 형태로 연장된다. 상기 스토리지 라인(SL)은 외부로부터 상기 공통전압을 입력받아서 상기 스토리지 전극(SE)으로 인가한다. 상기 스토리지 전극(SE)은 절연막들(예를 들어, 게이트 절연막(220), 보호막(230) 및 유기 절연막(240))을 사이에 두고 상기 화소전극(250)과 마주한다.

상기 스토리지 전극(SE) 및 상기 스토리지 라인(SL)은 상기 메인 및 서브 게이트 라인(GL1, GL2)과 동일한 층으로부터 형성되지만 서로 다른 신호가 인가되므로, 서로 전기적으로 절연된다. 특히, 상기 메인 및 서브 게이트 라인(GL1, GL2)으로부터 분기된 상기 트랩전극(215)은 상기 스토리지 전극(SE)과 전기적으로 연결되지 않도록 상기 스토리지 전극(SE)과 소정의 간격으로 이격된다.

도 3a를 참조하면, 제2 베이스 기판(210) 상에는 게이트 메탈이 형성되고, 상기 게이트 메탈을 패터닝하여 메인 및 서브 게이트 라인(GL1, GL2), 제1 및 제2 게이트 전극, 스토리지 라인(SL), 스토리지 전극(SE) 및 트랩전극(215)을 형성한다.

상기 메인 및 서브 게이트 라인(GL1, GL2)은 제1 방향(D1)으로 연장되고, 상기 제1 게이트 전극(GE1)은 상기 메인 게이트 라인(GL1)으로부터 분기되며, 상기 제2 게이트 전극(GE2)은 상기 서브 게이트 라인(GL2)으로부터 분기된다. 상기 스토 리지 라인(SL)은 상기 제1 방향(D1)으로 연장되고 상기 메인 및 서브 게이트 라인(GL1, GL2) 사이에 구비된다. 상기 스토리지 전극(SE)은 상기 스토리지 라인(SL)으로부터 연장된다. 상기 트랩전극(215)은 상기 메인 및 서브 게이트 라인(GL1, GL2)으로부터 분기되고, 상기 메인 및 서브 게이트 라인(GL1, GL2)에 대해서 소정의 각도로 기울어진 방향으로 연장된다. 또한, 상기 트랩전극(215)은 상기 스토리지 전극(SE)과 소정의 간격으로 이격되어 서로 전기적으로 절연된다.

도면에 도시하지는 않았지만, 상기 제2 베이스 기판 상에 구비된 상기 메인 및 서브 게이트 라인(GL1, GL2), 스토리지 라인(SL), 스토리지 전극(SE) 및 트랩전극(215)은 게이트 절연막에 의해서 커버된다.

도 3b를 참조하면, 상기 게이트 절연막 상에는 데이터 메탈이 형성되고, 상기 데이터 메탈을 패터닝하여 상기 게이트 절연막 상에 데이터 라인(DL), 제1 및 제2 소오스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2)을 형성한다.

상기 데이터 라인(DL)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 제1 및 제2 소오스 전극(SE1, SE2)은 상기 데이터 라인(DL)으로부터 분기되고, 상기 제1 및 제2 드레인 전극(DE1, DE2)은 상기 제1 및 제2 소오스 전극(SE1, SE2)과 소정의 간격으로 각각 이격된다.

이로써, 상기 제2 베이스 기판(210) 상에는 상기 메인 게이트 라인(GL1)과 상기 데이터 라인(DL)에 전기적으로 연결된 제1 박막 트랜지스터(T1) 및 상기 서브 게이트 라인(GL2)과 상기 데이터 라인(DL)에 전기적으로 연결된 제2 박막 트랜지스터(T2)가 완성된다.

도면에 도시하지는 않았지만, 상기 데이터 라인(DL), 제1 및 제2 소오스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2)은 순차적으로 적층되는 보호막 및 유기 절연막에 의해서 커버된다. 상기 보호막과 상기 유기 절연막에는 상기 제1 및 제2 드레인 전극(DE1, DE2)을 각각 노출시키는 제1 및 제2 콘택홀(C1, C2)이 형성된다.

도 3c를 참조하면, 상기 유기 절연막 상에는 ITO 또는 IZO로 이루어진 투명한 도전막이 형성된다. 이후, 상기 도전막을 화소단위로 패터닝하여 다수의 화소전극(250)을 형성하고, 상기 각 화소전극(250)을 메인 및 서브 화소전극(251, 252)으로 분리시키는 제2 개구부(253)를 형성한다. 도 1에 도시된 바와 같이, 상기 제2 개구부(253)를 상기 공통전극(140)에 형성되는 제1 개구부(141)와 서로 다른 위치에 형성된다.

상기 메인 화소전극(251)은 상기 제1 콘택홀(C1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결되고, 상기 서브 화소전극(252)은 상기 제2 콘택홀(C2)을 통해 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다. 이로써, 상기 트랩전극(215)을 갖는 상기 제2 표시기판(200)이 완성된다.

도 4는 본 발명의 다른 실시예에 따른 피브이에이 모드 표시패널의 평면도이고, 도 5는 도 4에 도시된 절단선 II-II`에 따라 절단한 단면도이다.

도 4 및 도 5를 참조하면, 피브이에이(Patterned Vertical Alignment: PVA) 모드 표시패널(450)은 제1 표시기판(100), 상기 제1 표시기판(105)과 마주하는 제2 표시기판(205) 및 상기 제1 표시기판(105)과 상기 제2 표시기판(205)과의 사이에 개재된 액정층(305)으로 이루어진다.

상기 제1 표시기판(105)은 제1 베이스 기판(110), 블랙 매트릭스(120), 컬러필터층(130) 및 공통전극(150)을 포함한다.

상기 공통전극(150)에는 상기 오버 코팅층(140)을 노출시키는 다수의 제1 개구부(151)가 형성된다. 상기 제1 개구부(151) 각각은 제1 V자형 개구부(151a), 제1 내지 제3 l자형 개구부(151b, 151c, 151d)를 포함한다. 상기 제1 및 제2 l자형 개구부(151b, 151c)는 상기 V자형 개구부(151a)의 양단부로부터 각각 연장되고, 상기 제3 l자형 개구부(151d)는 상기 V자형 개구부(151a)의 절곡 부분으로부터 연장된다.

한편, 상기 제2 표시기판(205)은 제2 베이스 기판(210), 게이트 라인(GL), 데이터 라인(DL), 제3 박막 트랜지스터(T3), 제1 내지 제3 화소전극(261, 262, 263), 트랩전극(217)을 구비한다.

상기 게이트 라인(GL)과 상기 데이터 라인(DL)은 상기 제2 베이스 기판(210) 상에 형성된다. 상기 게이트 라인(GL)과 데이터 라인(DL)은 서로 직교하는 방향으로 연장되어 상기 제2 베이스 기판(210) 상에 매트릭스 형태의 화소영역(PA)을 정의한다. 또한, 상기 게이트 라인(GL)과 데이터 라인(DL)은 게이트 절연막(220)에 의해서 서로 전기적으로 절연된다.

상기 제2 표시기판(205)은 상기 게이트 라인(GL)과 동일한 층에 구비되어 평행하게 연장된 스토리지 라인(SL) 및 스토리지 전극(SE)을 더 포함한다. 본 발명의 일 예로, 상기 스토리지 라인(SL)은 상기 화소영역(PA)의 중앙부에 위치한다. 따라 서, 상기 화소영역(PA)은 상기 스토리지 라인(SL)을 기준으로 제1 서브 화소영역(SPA1) 및 제2 서브 화소영역(SPA2)으로 구분된다. 상기 스토리지 전극(SE)은 상기 스토리지 라인(SL)으로부터 확장되어 직사각형 형상을 갖는다.

상기 제3 박막 트랜지스터(T3)는 상기 제1 서브 화소영역(SPA1)에 구비되고, 상기 게이트 라인(GL)과 상기 데이터 라인(DL)에 전기적으로 연결된다. 구체적으로, 상기 박막 트랜지스터(220)는 상기 게이트 라인(GL)으로부터 분기된 제3 게이트 전극(GE3), 상기 데이터 라인(DL)으로부터 분기된 제3 소오스 전극(SE3) 및 상기 제3 소오스 전극(SE3)과 소정의 간격으로 이격된 제3 드레인 전극(DE3)을 포함한다. 상기 제3 드레인 전극(DE3)은 상기 데이터 라인(DL)과 평행하게 연장되고, 상기 스토리지 전극(SE)이 형성된 영역에서 상기 스토리지 전극(SE)에 대응하는 크기로 확장된다.

도 2에 도시된 바와 같이, 상기 제3 박막 트랜지스터(T3) 및 상기 데이터 라인(DL)은 순차적으로 적층되는 보호막(230) 및 유기 절연막(240)에 의해서 커버된다. 상기 보호막(230)과 상기 유기 절연막(240)에는 상기 제3 드레인 전극(DE3)을 노출시키는 제3 콘택홀(C3)이 형성된다.

상기 제1 내지 제3 화소전극(261, 262, 263)은 상기 유기 절연막(240) 상에 구비된다. 상기 제1 화소전극(261)은 상기 데이터 라인(DL)이 연장된 방향으로 누운 V자 형상으로 이루어져 상기 제1 서브 화소영역(SPA1)에 구비된다. 상기 제2 및 제3 화소전극(262, 263)은 상기 데이터 라인(DL)이 연장된 방향으로 누운 V자 형상으로 이루어져 상기 제2 서브 화소영역(SPA2)에 구비된다. 상기 제2 및 제3 화소전 극(262, 263)은 동일한 크기 및 동일한 형상으로 이루어져 서로 나란하게 배치된다. 상기 제2 및 제3 화소전극(262, 263)은 상기 제1 및 제2 서브 화소영역(SPA1, SPA2) 사이에서 상기 제1 화소전극(261)과 전기적으로 연결된다. 상기 제1 화소전극(261)은 제3 콘택홀(C3)을 통해 상기 제3 드레인 전극(DE3)과 전기적으로 연결된다.

상기 제2 및 제3 화소전극(262, 263)은 상기 제2 서브 화소영역(SPA2) 내에서 서로 소정의 간격으로 이격된다. 따라서, 상기 제2 서브 화소영역(SPA2) 중 상기 제2 및 제3 화소전극(262, 263) 사이에는 제2 개구부(265)가 형성된다. 상기 제2 개구부(265)는 상기 제2 V자형 개구부(265a) 및 제4 l자형 개구부(265b)로 이루어진다. 상기 제2 V자형 개구부(265a)는 상기 제2 및 제3 화소전극(262, 263)의 장변 사이에 형성되고, 상기 제4 1자형 개구부(265b)는 상기 제2 V자형 개구부(151a)의 절곡 부분으로부터 1자 형태로 형성된다.

여기서, 상기 제2 개구부(265)는 상기 제2 서브 화소영역(SPA2)에서 상기 공통전극(150)에 형성된 상기 다수의 제1 개구부(151) 사이에 위치한다. 또한, 상기 각 제1 개구부(151)는 상기 제1 서브 화소영역(SPA1)에서 상기 제1 화소전극(261)의 두 장변 사이에 위치한다. 따라서, 상기 제1 및 제2 개구부(151, 265)에 의해서 상기 제1 및 제2 서브 화소영역(SPA1, SPA2) 각각은 액정 배향이 다른 다수의 도메인으로 분할된다.

한편, 상기 트랩전극(217)은 상기 게이트 라인(GL)으로부터 분기되고, 상기 제1 내지 제3 화소전극(261, 262, 263)과 행 방향으로 인접하는 서로 다른 화소영 역들 사이에 구비된다.

도 5에 도시된 바와 같이, 상기 제1 표시기판(100)의 상기 블랙 매트리스(120)는 상기 화소영역들 사이에 구비되어 빛샘을 방지한다. 여기서, 상기 트랩전극(217)은 상기 블랙 매트릭스(120)의 직하부(이하, BM 영역)에 구비된다.

또한, 상기 트랩전극(217)은 상기 게이트 라인(GL)으로부터 분기되므로, 한 프레임 중 대부분의 시간동안 게이트 오프전압으로 유지된다. 본 발명의 일 예로, 상기 게이트 오프전압은 -6V이고, 상기 제1 내지 제3 화소전극(261, 262, 263)에 인가되는 픽셀전압은 0V에서 10V 사이의 전압이며, 상기 공통전극(150)에 인가되는 공통전압은 5V이다.

이러한 전압차로 인해서 상기 트랩전극(217)과 상기 제1 내지 제3 화소전극(261, 262, 263) 사이, 상기 트랩전극(217)과 상기 공통전극(150)과의 사이에는 직류 필드가 형성된다. 이와 같은 직류 필드에 의해서 PVA 모드 표시패널(450) 내에서 발생된 이온 불순물들이 상기 BM 영역내에 트랩됨으로써, 이온 불순물에 의한 잔상을 제거할 수 있고, 그 결과 PVA 모드 표시패널(450)의 표시품질을 개선할 수 있다.

도 4 및 도 5에 도시된 바와 같이, 상기 데이터 라인(DL)은 스트라이프 형태로 연장되고, 소정 부분에서만 V자 형태로 절곡된다. 따라서, 상기 데이터 라인(DL)이 형성된 영역과 상기 BM 영역이 정확하게 일치하지 않고 부분적으로 오버랩된다. 따라서, 상기 트랩전극(217)은 상기 데이터 라인(DL)의 방해를 받지 않고, 상기 제1 내지 제3 화소전극(261, 262, 263) 및 공통전극(150)과의 사이에 상기 직 류 필드를 형성할 수 있다.

또한, 상기 트랩전극(217)은 상기 스토리지 전극(SE) 및 상기 스토리지 라인(SL)과 서로 전기적으로 절연된다. 상기 스토리지 전극(SE) 및 상기 스토리지 라인(SL)에는 공통전압이 인가되므로, 상기 트랩전극(217)은 상기 스토리지 전극(SE)과 전기적으로 연결되지 않도록 상기 스토리지 전극(SE)과 소정의 간격으로 이격된다.

이와 같은 표시패널에 따르면, 화소전극들 사이에 형성된 BM 영역에 트랩전극이 구비되고, 트랩전극에는 화소전극들에 인가되는 픽셀전압과 다른 전압(예를 들어 게이트 오프전압)을 인가된다.

따라서, 표시패널 내의 이온 불순물을 BM 영역에 트랩할 수 있고, 그 결과 이온 불순물로 인한 잔상을 제거할 수 있다. 이로써, 표시패널의 표시품질을 개선할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 베이스 기판 및 상기 제1 베이스 기판 상에 구비되어 공통전압을 입력받는 공통전극을 포함하는 제1 표시기판;

상기 제1 표시기판과 대향하여 결합하는 제2 표시기판; 및

상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재된 액정층을 포함하고,

상기 제2 표시기판은,

상기 제1 베이스 기판과 마주하는 제2 베이스 기판;

상기 제2 베이스 기판 상에 구비되고, 제1 방향으로 연장된 다수의 게이트 라인;

상기 게이트 라인들과 절연되게 교차하여 제2 방향으로 연장된 다수의 데이터 라인;

상기 데이터 라인들에 대해서 소정의 각도로 기울어진 다수의 화소전극; 및

상기 게이트라인들로부터 분기되어 상기 화소전극들 사이에 구비되고, 상기 화소전극들에 인가되는 픽셀전압과 다른 전압이 인가되어 이온 불순물을 트랩하는 트랩전극을 포함하는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 트랩전극은 인접하는 게이트 오프 전압을 입력받는 것을 특징으로 하는 표시패널.
제2항에 있어서, 상기 화소전극들 각각은 상기 제2 방향으로 누운 W자 형상으로 이루어지고,

상기 트랩전극은 상기 화소전극들의 절곡된 장변을 따라서 연장된 것을 특징으로 하는 표시패널.
제2항에 있어서, 상기 제1 표시기판은 상기 화소전극들 사이에 구비되고, 차광성 물질로 이루어진 블랙 매트릭스를 더 포함하고,

상기 트랩전극은 상기 블랙 매트릭스의 하부에 구비되는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제2 표시기판은,

상기 제1 베이스 기판 상에 구비되고, 상기 게이트 라인들과 평행하게 상기 제1 방향으로 연장되며, 인접하는 두 개의 게이트 라인들 사이에 구비되어 상기 공통전압을 입력받는 스토리지 라인; 및

상기 스토리지 라인으로부터 연장되어 대응하는 화소전극과 마주하는 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시패널.
제5항에 있어서, 상기 스토리지 라인 및 상기 스토리지 전극은 상기 게이트 라인들과 동일한 층으로부터 형성되고,

상기 트랩전극은 상기 스토리지 전극과 전기적으로 절연되는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 공통전극에는 다수의 제1 개구부가 형성되고,

상기 각 화소전극에는 상기 제1 개구부들과 다른 위치에서 개구된 제2 개구부가 형성된 것을 특징으로 하는 표시패널.
제7항에 있어서, 상기 제2 개구부는 상기 화소전극의 중앙부분에서 상기 화소전극의 절곡된 장변을 따라서 형성된 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 화소전극들 각각은

하이 픽셀전압이 인가되는 메인 화소전극; 및

상기 하이 픽셀전압보다 낮은 로우 픽셀전압이 인가되는 서브 화소전극을 포함하는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 게이트 라인들 각각은,

한 행의 화소가 동작하는 1H 시간 중 초기 H/2 시간동안 제1 게이트 신호를 입력받는 메인 게이트 라인; 및

상기 1H 시간 중 후기 H/2 시간동안 제2 게이트 신호를 입력받는 서브 게이 트 라인을 포함하는 것을 특징으로 하는 표시패널.
제10항에 있어서, 상기 제2 표시기판은,

상기 메인 게이트 라인과 대응하는 데이터 라인에 연결되고, 상기 초기 H/2시간동안 상기 제1 게이트 신호에 응답하여 상기 데이터 라인으로 인가된 상기 하이 픽셀전압을 상기 메인 화소전극으로 출력하는 제1 박막 트랜지스터; 및

상기 서브 게이트 라인과 상기 데이터 라인에 연결되고, 상기 후기 H/2 시간동안 상기 제2 게이트 신호에 응답하여 상기 데이터 라인으로 인가된 상기 로우 픽셀전압을 상기 서브 화소전극으로 출력하는 제2 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 화소전극은 상기 제2 방향으로 누운 W자 형상으로 이루어지고,

상기 화소전극에는 상기 화소전극의 절곡된 장변을 따라서 제2 개구부가 형성된 것을 특징으로 하는 표시패널.
제12항에 있어서, 상기 메인 화소전극은 상기 제2 방향으로 누운 V자 형상으로 이루어지고,

상기 서브 화소전극은 상기 화소전극 중 상기 메인 화소전극을 제외한 나머지 부분으로 정의되고, 상기 서브 화소전극은 상기 제2 개구부에 의해서 상기 메인 화소전극과 전기적으로 절연되는 것을 특징으로 하는 표시패널.
제13항에 있어서, 상기 메인 화소전극은 상기 서브 화소전극보다 작은 면적을 갖는 것을 특징으로 하는 표시패널.