KR101263185B1 - Ｅｍｉ 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치 - Google Patents

Ｅｍｉ 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치 Download PDF

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Abstract

본 발명은 디스플레이 장치에 관한 것으로, 특히 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치에 관한 것이다.
본 발명에 따른 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치에 의하면 하드웨어를 크게 증가시키지 않으면서 전자파 장애 및 전기 방전 충격 회복 시간 간격을 동시에 감소시킬 수 있는 장점이 있다.

Description

ＥＭＩ 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치{A LCD intra panel interface device for reducing EMI}
본 발명은 디스플레이 장치에 관한 것으로, 특히 EMI 감소를 위한 LCD(Liquid Crystal Display; 이하, 'LCD'라 명칭함)의 내부 패널 인터페이스 장치에 관한 것이다.
도 1은 종래의 액정 표시 소자(이하, 'LCD'라 칭함)의 내부 패널 인터페이스를 나타낸 도면이다.
도 1에 도시된 바와 같이, 상기 LCD 내부 패널 인터페이스는, 타이밍 컨트롤러(TCON: Timing Controller)에서 고속의 영상 데이터와 클럭을 다수의 소스 드라이버(SD)로 전송하는 과정으로, 상기 타이밍 컨트롤러로부터 FFC(flexible flat cable) 및 PCB(printed circuit board)를 통해 전달되는 상기 영상 데이터 및 클럭은 어떤 경우에는 1m 이상의 거리를 지나야만 상기 소스 드라이버들로 도달할 수 있다.
이런 전송 환경, 즉, 고속의 영상 데이터 또는 클럭의 전송 배선이 긴 길이로 나란히 위치하게 되는 경우에는, 영상 데이터와 클럭이 공간으로 방사하는 전자파나 전원선, 혹은 서로 다른 신호 배선으로 전도된 전류로 인한 전자파 장해 현상이 긴 전송 선로를 따라서 지속적으로 발생한다.
또한 보통의 경우 타이밍 컨트롤러 하나에 LCD 패널의 해상도에 따라 6~8개의 소스 드라이버가 연결되어, 전송 채널 내에 여러 개의 데이터 전송 배선과 클럭 전송 배선이 한꺼번에 지나게 되므로, LCD 내부 패널 인터페이스에서 전자파 장애(EMI)로 인한 데이터와 클럭 신호의 훼손이 심각하다.
상기 EMI의 노이즈 크기를 줄이기 위해 새로운 영상 신호 전송 기법에 관한 필요성이 증대됨에 따라 전송 배선 수를 최소화함으로써, 상기 전송 배선에서 발생되는 EMI 노이즈를 감소시키는 영상 신호 전송 기법에 관한 연구가 활발하게 진행되고 있다.
이들 방식(전송 배선 수를 최소화하여 전송 배선에서 발생하는 EMI 노이즈를 감소시키는 영상 신호 전송 기법)은 기존의 LCD 내부 패널 인터페이스에 주로 사용되던 mini-LVDS(Low Voltage Differential Signaling)에서 데이터와 클럭에 대한 멀티 드롭(multi-drop) 전송 방식에서 벗어나, 점대점(Point-to-Point) 방식의 전송 방식을 사용함으로써, 타이밍 콘트롤러에서 소스 드라이버들로 연결되는 전송 배선의 수를 줄이고 데이터 전송 속도를 증가시키는 PPDS(point-to-point differential signaling) 전송 방식을 기반으로 한다.
최근에는 데이터와 클럭을 한 개의 전송 선로에 함께 실어 보내는 클럭 임베팅(Clock embedding) 방식과, 데이터 신호만 인코딩하여 전송하고 상기 인코딩된 데이터에서 클럭을 추출 함으로써 클럭 전송 배선을 필요로 하지 않는 8B10B 방식 등이 사용되고 있다.
상기 클럭 임베팅 방식은 매 1 픽셀 RGB 영상 데이터(18/24/30bit)마다 클럭 타이밍 추출을 위한 정보를 추가하는 전송 방식으로써, 대표적으로 AiPi(Advanced intra Panel interface)방식과, CEDS(Clock Embedded Differential Signaling) 방식[4] 등이 있다.
상기 AiPi의 경우 RGB 데이터와는 신호 레벨(진폭)이 다른 3bit의 클럭 신호('131')를 RGB 데이터의 매 1 픽셀 마다 규칙적으로 추가하고, CEDS의 경우 4bit의 '0011' 신호를 RGB 영상 데이터의 매 1 픽셀 마다 추가하여 규칙적인 클럭의 상승 엣지(rising edge)를 만들어 소스 드라이버에서 픽셀 클럭을 복원할 수 있도록 한다.
이들 클럭 임베딩 방식은, 클럭 전송선이 따로 필요하지 않고, 데이터와 클럭간의 왜곡(skew)을 보상할 필요도 없는 장점을 가진다.
하지만 클럭 타이밍 정보를 위해 매 1 픽셀 마다 3~4bit이 추가로 필요하게 되므로 12.5%~16%의 데이터 전송 대역폭을 낭비하는 단점이 있다.
또한 RGB 영상 데이터 사이에 매 픽셀 마다 규칙적으로 클럭 정보가 추가 되므로, 이 규칙적인 클럭 신호로 인해 고주파 EMI가 증가하여 클럭 전송선 제거로 인한 EMI 감소효과가 제한된다.
이는 시간에 대해 규칙적으로 변하는 신호는 반드시 EMI 피크값을 증가시키기 때문이다. 이는 도 3의 매트랩 주파수 스펙트럼 분석을 통해 확인 가능하다.
즉, 시간에 대해 규칙적으로 변하는 신호는 기본 주파수와 하모닉 주파수 성분에 에너지가 집중되어 이들 주파수 성분에서만 주파수 스펙트럼 값이 증가하므로, 이하의 수학식 1과 같이 EMI 피크값도 증가한다.
Figure 112011064100704-pat00001
여기서, f는 신호 주파수(Hz), IDMAX는 신호 주파수에서의 전류값(A), A는 전류 루프 면적(m2)이고, d는 전류 루프에서 관찰점까지의 거리(m)이다.
주파수 스펙트럼 분석에 사용되는 신호는 도 2에서와 같이 모두 4가지로 1.2GHz의 규칙적인 클럭과 2.4Gbps의 유사 랜덤 신호(RGB 영상 신호로 가정, PN15), 유사 랜덤 신호 24bit(1pixel) 마다 3bit의 클럭 신호가 추가된 2.7Gbps의 AiPi 신호, 그리고 유사 랜덤 신호 24bit(1pixel) 마다 4bit의 클럭 신호가 추가된 2.8Gbps의 CEDS 신호이다.
'0101'의 규칙적인 클럭과 유사 랜덤 신호 사이의 주파수 스펙트럼 비교를 위해 동일한 펄스 폭을 가지도록 1.2GHz의 클럭과 2.4Gbps의 유사 랜덤 신호를 사용하였으며, 유사 랜덤 신호를 RGB 영상 데이터로 가정하였을 때 RGB 영상 데이터만의 전송속도가 2.4Gbps이므로 AiPi와 CEDS도 RGB 영상 데이터만의 전송속도(data-throughput)를 2.4Gbps로 같이 유지하기 위해 추가된 클럭 신호를 포함한 전체 전송속도를 각각 2.7Gbps, 2.8Gbps로 하였다.
도 3은 도 2에서 공급된 4개의 클럭 및 영상 데이터에 매트랩 패스트 퓨리에 변환(f2 값을 곱한)을 이용하여 각각의 EMI 시뮬레이션 결과를 나타낸 도면이다.
여기서, 도 3의 (a)에 도시된 바와 같이, 규칙적인 '0101' 패턴의 일반적인 클럭의 경우, 특정 주파수에 에너지가 집중되어 그 주파수 영역에서 큰 값의 피크를 이루는데 비해, 도 3의 (b)에 도시된 바와 같이, PN15의 유사 랜덤 신호의 경우 에너지가 넓은 주파수 영역에 분산되어 일반적인 클럭 신호에 비해 최대 peak 값 기준 33.8dB 만큼 작아짐을 확인할 수 있다.
또한, 도 3의 (c)에 도시된 AiPi와, 도 3의 (d)에 도시된 CEDS의 경우, RGB 영상 데이터가 랜덤 한 경우에도 매 1 픽셀의 RGB 영상 데이터가 끝나는 시각마다 규칙적인 클럭 타이밍 정보가 추가되므로, 영상 데이터 성분 안에 클럭 성분이 남아 있어서, 최대 피크값 측면에서 큰 이득을 보지 못한다. (1.2GHz 클럭 신호 대비 2.4Gbps PN15 신호는 약 33.8dB, 2.7Gbps AiPi 신호는 약 17.2dB, 2.8Gbps CEDS 신호는 약 11.2dB 피크 스펙트럼이 감소한다.)
8B10B 인코딩 방식은 AiPi, CEDS처럼 규칙적인 클럭을 추가하지는 않지만, 8bit 데이터를 10bit 코드로 인코딩할 때 0과 1 중 하나의 디지털 코드가 6bit 이상 연속되지 않도록 하여 데이터 트랜지션(transition)이 비교적 자주 발생하므로, 소스 드라이버에서 현재 수신된 데이터 만으로도 클럭을 복원할 수 있어서, 클럭을 위한 전송선을 따로 두지 않아도 된다.
상기 8B10B 인코딩 방식의 경우 클럭 임베딩 방식과는 달리 규칙적인 클럭 타이밍 정보가 포함되지 않은 인코딩된 순수 랜덤 데이터만 전송하므로, EMI 노이즈는 크게 감소한다.
하지만 8bit의 데이터를 10bit으로 전송하므로 25%의 데이터 전송 대역폭을 낭비할 뿐만 아니라 인코딩, 디코딩에 필요한 회로가 추가되므로 이에 대한 부담이 큰 단점이 있다.
상기와 같이, 클럭 임베딩 방식과 8B10B 방식과 같이 클럭 전송 배선은 사용하지 않고 데이터 전송 배선 만을 사용하는 영상신호 전송 기법은, 데이터 전송 속도를 25%까지 감소시키거나, 또는 추가된 규칙적인 클럭 신호로 인해 EMI 피크값이 증가하는 단점이 있다.
이를 보완하기 위해 데이터 전송 배선과 클럭 전송 배선을 함께 사용하면서 클럭으로 인한 EMI 피크값을 줄이기 위해 스프레드 스펙트럼(spread spectrum) 방식을 사용할 수 있다.
상기 스프레드 스펙트럼 방식의 경우, 클럭 전송 배선을 따로 두어야 하는 단점은 있지만, 30kHz를 주기로 클럭 주파수를 서서히, 보통 5000ppm(0.5%) 또는 20000ppm(2%)까지 변화시켜 특정 주파수에 에너지가 집중되지 않도록 하므로 EMI 피크값을 규칙적인 일반 클럭에 비해 13dB 가량 낮추고, 정전기 방전(ESD) 충격 등으로 인해 타이밍 콘트롤러가 리셋될 경우에도 안정된 클럭 신호가 바로 공급되므로 정상 동작 상태로 회복하는 시간(ESD 충격 회복 시간)이 빠른 장점이 있다.
그러나, 상기 스프레드 스펙트럼 방식의 클럭 신호를 발생시키기 위해서는, 하드웨어가 증가하는 단점이 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 하드웨어를 크게 증가시키지 않으면서 전자파 장애 및 전기 방전 충격 회복 시간을 동시에 감소시키는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치는, 정보를 발생하는 타이밍 콘트롤러와; 상기 타이밍 콘트롤러에서 발생된 정보를 전송하는 데이터 전송 배선 및 클럭 전송 배선과; 상기 데이터 전송 배선 및 클럭 전송 배선으로부터 수신되는 정보를 처리하는 소스 드라이버;를 포함하고, 상기 타이밍 콘트롤러는, 상기 데이터 전송 배선을 통해 영상 데이터 및 상기 영상 데이터의 픽셀 경계 정보를 상기 소스 드라이버로 전송하고, 상기 클럭 전송 배선을 통해 클럭 주파수 정보 및 수직 동기 정보를 상기 소스 드라이버들로 전송하는 것을 특징으로 한다.
이때, 상기 데이터 전송 배선 및 클럭 전송 배선은, 정전기 방전(ESD)의 충격 회복 시간을 감소시키기 위하여, 일정 거리 이격되고, 각각이 별도로 구비되는 것을 특징으로 한다.
또한, 상기 타이밍 콘트롤러는 상기 데이터 전송 배선을 통해 상기 영상 데이터 및 상기 픽셀 경계 정보를 시분할(time division multiplexing) 방식으로 상기 소스 드라이버들로 전송하는 것을 특징으로 한다.
또한, 상기 타이밍 콘트롤러는 상기 클럭 전송 배선을 통해 상기 클럭 주파수 정보 및 상기 수직 동기 정보를 시분할 방식으로 전송하는 것을 특징으로 한다.
또한, 상기 타이밍 컨트롤러는 전자파 장애(EMI)의 감소를 위해 상기 클럭 주파수 정보를 PRBS(Pseudo Random Binary Sequency) 형태의 유사 랜덤 클럭 주파수 정보로 변환하여 전송하는 것을 특징으로 한다.
또한, 상기 타이밍 콘트롤러는 상기 수직 동기 정보에 해당하는 패턴을 PBRS 유사 랜덤 클럭 주파수 정보와 함께 멀티플렉싱(Multiplexing)하여 전송하는 것을 특징으로 한다.
또한, 상기 타이밍 콘트롤러는 상기 픽셀 경계 정보를 PRBS 형태의 유사 랜덤 데이터 위상 정보로 변환하여 전송하는 것을 특징으로 한다.
또한, 상기 타이밍 콘트롤러는 상기 유사 랜덤 데이터 위상 정보의 상승 엣지(Rising edge) 시각 또는 하강 엣지(Falling edge) 시각이 상기 영상 데이터의 서브 픽셀 경계 시각과 일치하도록 제어하는 것을 특징으로 한다.
또한, 상기 타이밍 콘트롤러는 제1 수평 라인(Horizontal line)에 해당하는 시간 구간 동안 입력되는 데이터 인에이블신호(DE)가 하이 상태(High state)인 시간 구간 동안에는 상기 영상 데이터를 전송하고, 상기 데이터 인에이블신호(DE)가 로우 상태(Low state)인 시간 동안에는 상기 영상 데이터의 픽셀 경계 정보 및 다음의 제2 수평 라인의 시작점을 나타내는 커맨드(Command) 정보를 전송하는 것을 특징으로 한다. 이때, 상기 타이밍 콘트롤러는 상기 픽셀 경계 정보 및 상기 커맨드 정보를 각각 시분할 방식으로 전송하는 것을 특징으로 한다.
또한, 상기 타이밍 콘트롤러는 하나의 프레임(Frame)에 해당하는 시간 구간 동안에는 유사 랜덤 주파수 정보 형태의 상기 클럭 주파수 정보를, 상기 영상 데이터가 전송되지 않는 수직 블랭크(VBLANK) 구간 동안에는 상기 수직 동기 정보를 각각 시분할 방식으로 전송하는 것을 특징으로 한다. 이때, 상기 타이밍 콘트롤러는 상기 소스 드라이버가 상기 수직 블랭크 구간 동안 전송되는 상기 수직 동기 정보와 상기 유사 랜덤 주파수 정보를 구별할 수 있도록, 상기 수직 동기 정보를 상기 유사 랜덤 클럭 주파수 정보의 최대 실행 길이(Run-length)를 초과하도록 생성하는 것을 특징으로 한다.
한편, 상기 소스 드라이버는 상기 클럭 전송 배선을 통해 수신되는 상기 클럭 주파수 정보로부터 주파수 정보를 획득하고, 상기 데이터 전송 배선을 통해 수신되는 픽셀 경계 정보로부터 위상 정보를 획득하고, 상기 획득된 주파수 정보 및 위상 정보와 상기 영상 데이터를 동기화한 클럭 신호를 생성하고, 상기 생성된 클럭 신호를 이용하여 상기 영상 데이터를 복원하는 것을 특징으로 한다.
이때, 상기 소스 드라이버는 상기 클럭 주파수 정보와 동일한 주기를 가지는 멀티 위상 클럭을 복원하고, 상기 영상 데이터의 서브 픽셀 정보 또는 픽셀 정보의 비트수와 같도록 상기 멀티 위상 클럭의 개수를 정하고, 상기 정해진 멀티 위상 클럭 각각을 상기 영상 데이터에 할당하여 상기 영상 데이터가 복원되도록 하는 것을 특징으로 한다.
또한, 상기 소스 드라이버는 상기 멀티 위상 클럭들 중에서 상기 수신된 영상 데이터의 픽셀 경계 정보와 일치하는 멀티 위상 클럭을 이용하여 상기 서브 픽셀 또는 픽셀을 구분하는 것을 특징으로 한다.
또한, 상기 소스 드라이버는 상기 수신된 클럭 주파수 정보를 기 설정된 주기 동안 샘플링하여 저장하고, 상기 샘플링하여 저장된 값이 상기 클럭 주파수 정보의 최대 실행 길이(Run-length)를 초과하는 경우에 상기 수신된 수직 동기 신호를 복원하는 것을 특징으로 한다.
또한, 상기 소스 드라이버는 상기 수신된 클럭 주파수 정보의 최소 주기와 동일한 주파수 및 주기로 상기 클럭 신호를 생성하는 것을 특징으로 한다.
본 발명에 따른 EMI 감소를 위한 액정 표시 장치의 내부 인터페이스 장치에 의하면 하드웨어를 크게 증가시키지 않으면서 전자파 장애 및 전기 방전 충격 회복 시간을 동시에 감소시킬 수 있는 장점이 있다.
도 1은 종래의 액정 표시 장치의 내부 패널 인터페이스를 나타낸 도면이다.
도 2은 EMI 피크값 비교를 위해 매트랩 패스트 퓨리에 변환 시뮬레이션을 위해 공급된 4개의 클럭 및 영상 데이터를 나타낸 도면이다.
도 3은 도 2에서 공급된 4개의 클럭 및 영상 데이터에 매트랩 패스트 퓨리에 변환을 이용하여 각각의 EMI 시뮬레이션 결과를 나타낸 도면이다.
도 4는 본 발명에 따른 LCD의 내부 패널 인터페이스를 나타낸 도면이다.
도 5는 본 발명에 따른 타이밍 콘트롤러의 구성을 나타낸 도면이다.
도 6은 본 발명에 따른 소스 드라이버의 구성을 나타낸 도면이다.
도 7은 본 발명에 따른 타이밍 콘트롤러의 타이밍 다이어그램을 나타낸 도면이다.
도 8은 본 발명에 따라 1 프레임 내에서의 전송 데이터 및 클럭에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 9는 본 발명에 따른 전송 데이터의 타이밍 다이어그램을 나타낸 도면이다.
도 10은 본 발명에 따른 전송 데이터 및 수평 라인의 시작점을 나타내는 커맨드 정보에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 11은 본 발명에 따른 수직 블랭크 구간 동안의 전송 데이터 및 클럭에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 12는 본 발명에 따른 전송 클럭 및 수직 동기 정보의 패턴에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 13a는 본 발명에 따른 1 프레임 데이터에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 13b는 본 발명에 따른 1 프레임 클럭에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 14는 본 발명에 따른 소스 드라이버의 클럭 데이터 복원 회로를 나타낸 블록 다이어그램이다.
도 15는 본 발명에 따른 클럭 데이터 복원 회로의 멀티 위상 클럭 및 데이터에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 16은 본 발명에 따른 클럭 데이터 복원 회로의 픽셀 경계 클럭 및 데이터에 대한 타이밍 다이어그램을 나타낸 도면이다.
도 17은 본 발명에 따른 소스 드라이버의 픽셀 경계 검출 회로를 나타낸 블록 다이어그램이다.
도 18은 본 발명에 따른 소스 드라이버의 수직 동기 검출 회로를 나타낸 블록 다이어그램이다.
도 19a 및 도 19b는 본 발명에 따른 CDR 회로 내의 주파수 검출 루프부의 타이밍 다이어그램을 나타낸 도면이다.
이하 본 발명의 실시 예를 첨부 도면들을 참조하여 상세히 설명한다.
먼저, 도 4 내지 도 6을 참조하면, 본 발명에 따른 LCD의 내부 패널 인터페이스는, 타이밍 콘트롤러(100)와, 데이터 전송 배선(200)과, 클럭 전송 배선(300)과, 소스 드라이버(400)를 포함하여 구성된다.
타이밍 콘트롤러(100)는 데이터 전송 배선(200)과 일정 거리 이격되고, 별도로 구비된 클럭 전송 배선(300)을 통해 클럭을 다수의 소스 드라이버들(400)로 전송한다.
타이밍 콘트롤러(100)는'0101'이 반복되는 기존의 클럭(Reference clock)의 시간에 대한 규칙적인 성질로 인해 EMI 피크값이 증가하는 현상을 막기 위하여, 클럭 주파수 신호를 PRBS(Pseudo Random Binary Sequency) 형태의 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로 변환하고, 상기 변환된 유사 랜덤 클럭 주파수 신호를 클럭 전송 배선(300)을 통해 상기 소스 드라이버들(400)로 전송한다.
또한, 타이밍 콘트롤러(100)는 본 발명에 따라, 전송 배선의 개수를 줄이기 위해, 영상 신호의 프레임을 구별하는 수직 동기 신호(VSYNC)에 해당하는 특정 패턴을 상기 유사 랜덤 클럭 주파수 신호와 함께 멀티플렉싱시켜 한 개의 클럭 전송 배선(300)을 통해 상기 소스 드라이버(400)로 전송한다.
이때, 타이밍 콘트롤러(100)로 입력되는 RGB의 영상 데이터는 픽셀의 구분 없이 연속된 데이터로만 이루어져 있으므로, 소스 드라이버들(400)에서 데이터를 복원하기 위해서는 영상 데이터와 함께 픽셀 경계 정보(PRBS_DATA_PHASE)가 필요하다.
그런데, 상기 영상 데이터와 상기 픽셀 경계 정보를 각각 서로 다른 전송 배선으로 전송할 경우, 전송 배선 사이의 길이 차이 등으로 인한 타임 왜곡(skew) 때문에 데이터 전송 속도를 증가시키는데 제약이 되고, 전송 배선의 개수가 증가하고, 또한 이로 인해 EMI가 증가하는 단점이 있다.
따라서, 본 발명에 따른 타이밍 콘트롤러(100)는 영상 데이터의 전송에 앞서, 상기 영상 데이터가 전송되지 않는 구간인 수평 블랭크(HBLANK) 구간 및 수직 블랭크(VBLANK) 구간 동안 상기 픽셀 경계 정보를 데이터 전송 배선(200)을 통해 전송한다.
그리고, 타이밍 콘트롤러(100)는 상기 소스 드라이버(400)에서 상기 수신된 픽셀 경계 정보를 복원한 이후에, 데이터 전송 배선(200)을 통해 영상 데이터를 다시 소스 드라이버(400)로 전송함으로써, 데이터 전송 배선(200)의 개수를 줄일 수 있다.
또한, 타이밍 콘트롤러(100)는 상기 픽셀 경계 정보를 PRBS 형태의 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)로 변환한다.
그리고, 타이밍 콘트롤러(100)는 영상 데이터를 전송하기 이전에, 상기 영상 데이터의 구분을 위한 커맨드 신호 및 상기 변환된 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE) 상기 데이터 전송 배선(200)을 통해 상기 소스 드라이버들(400)로 전송함으로써, 상기 소스 드라이버들(400)에게 이후에 전송될 영상 데이터의 정확한 시작 지점을 알릴 수 있고, 동작에 필요한 제어 신호를 전송한다.
즉, 타이밍 콘트롤러(100)는 '0101'등의 시간에 대한 규칙적인 패턴을 가지는 상기 픽셀 경계 정보를 불규칙한 PRBS 형태의 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)로 변환하여 상기 소스 드라이버들(400)에게 전송함으로서, 신호의 에너지 성분을 넓은 주파수 영역으로 분산시켜 EMI 피크값을 줄일 수 있다.
도 5는 본 발명에 따른 타이밍 콘트롤러의 구성을 나타낸 도면이다.
도 5를 참조하면, 본 발명에 따른 타이밍 콘트롤러(100)는 제1 및 제2 PRBS 변환기(110A, 110B)와, VSYNC신호생성기(110C)와, 제1 및 제2 먹스(MUX)(120A, 120B) 및 먹스(MUX) 제어기(130)를 포함하여 이루어진다.
상기 제1 PRBS 변환기(110A)는 EMI 피크값을 줄여서 결과적으로 EMI를 감소시키기 위하여, 입력되는 픽셀 경계 정보를 PRBS 형태의 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)로 변환한다.
상기 제2 PRBS 변환기(110B)는 기준 클럭(Reference clock)의 시간에 대한 규칙적인 성질로 인해 EMI 피크값이 증가하는 현상을 막기 위하여, 입력되는 클럭 주파수 신호를 PRBS(Pseudo Random Binary Sequency) 형태의 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로 변환한다.
상기 제1 먹스(120A)는 영상 데이터와, 상기 제1 PRBS 변환기(110A)에 의해 변환된 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE) 및 영상 데이터의 구분을 위한 커맨드 신호를 입력받고, 먹스 제어기(130)의 제어에 따라 상기 영상 데이터와, 상기 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE) 및 상기 커맨드 신호를 데이터 전송 배선(200)으로 출력한다.
상기 제2 먹스(120B)는 상기 제2 PRBS 변환기(110B)에 의해 변환된 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)와, 수직 동기 정보(VSYNC)를 입력받고, 먹스 제어기(130)의 제어에 따라 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)와, 수직 동기 정보(VSYNC)를 클럭 전송 배선(300)으로 출력한다.
상기 먹스 제어기(130)는 상기 제1 및 제2 먹스(120A, 120B)의 신호 출력 동작을 제어한다.
그 다음으로, 타이밍 콘트롤러(100)의 제어에 의해 전송된 데이터와 클럭을 복원하기 위한 소스 드라이버(400)는 이하의 도 6에 도시된 바와 같이, 데이터 복원을 위한 CDR(clock data recovery) 회로(410)와, 픽셀 경계 정보의 복원을 위한 픽셀 경계 검출 회로(420)와, 수직 동기 정보의 복원을 위한 수직 동기 검출 회로(430) 및 직병렬 변환기(440)로 구성된다.
도 6은 본 발명에 따른 소스 드라이버의 구성을 나타낸 도면이다.
도 6을 참조하면, 상기 CDR 회로(410)는 이하의 도 14에 도시된 바와 같이, 클럭 전송 배선(300)을 통해 상기 타이밍 콘트롤러(100)로부터 전송되는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)를 이용하여 멀티 위상 클럭을 복원하는 주파수 검출 루프부(frequency detection loop)(412)와, 상기 데이터 전송 배선(200)을 통해 수신된 영상 데이터와 상기 주파수 검출 루프부(412)에서 복원된 멀티 위상 클럭을 이용하여 상기 영상 데이터를 복원하도록 하는 위상 검출 루프부(phase detection loop)(411)로 구성된다.
이때, 상기 주파수 검출 루프부(frequency detection loop)(412)는 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 최소 주기와 동일한 주기를 가지는 규칙적인 멀티 위상 클럭을 생성한다.
상기 픽셀 경계 정보를 복원하는 픽셀 경계 검출 회로(420)는 CDR 회로(410)에서 복원된 멀티 위상 클럭 중에서 픽셀 경계와 위상이 동일한 클럭을 검색하고, 상기 검색된 클럭의 위상 정보로부터 데이터 전송 배선(200)을 통해 연속으로 수신되는 영상 데이터의 픽셀 경계 위치를 찾아낸다.
수직동기 검출 회로(430)는 수직 블랭크(VBLANK) 구간 동안에 클럭 전송 배선(300)을 통하여 수신되는 특정 패턴의 수직 동기 정보를 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)와 구별하여 수직 동기 정보(VSYNC)를 복원한다.
직병렬 변환기(440)는 상기 CDR 회로(410) 및 픽셀 경계 검출 회로(420)에서 출력되는 영상 데이터 정보를 직/병렬 변환한다.
도 7은 타이밍 콘트롤러(TCON)로 들어오는 수직 동기 신호(VSYNC)와, 수평 동기 신호(HSYNC) 및 데이터 인에이블신호(DE 신호)의 구성을 도시한 도면이다.
영상 신호의 프레임을 구별하는 VSYNC 신호는, VSYNC 신호 한 주기가 1 프레임의 시간 구간을 나타낸다.
수평 라인을 구별하는 HSYNC 신호는, HSYNC 신호 한 주기가 1 수평 라인의 시간 구간을 나타낸다.
데이터 인에이블신호(DE 신호)는, 수평동기 신호(HSYNC)와 동일한 주기를 가지며 영상 데이터가 실제로 전송되는 시간 구간을 나타내는 신호로 DE 신호의 하이 상태(high state)('1')인 구간에 영상 데이터가 데이터 전송 배선(200)을 통해 소스 드라이버(400)로 전송된다.
상기 VSYNC 및 HSYNC 신호는 대략적인 시간 정보 만을 가지고 있을 뿐, 데이터와 클럭 전송에 필요한 정확한 시간 정보는 DE 신호로부터 얻는다.
즉, 영상 데이터의 1 수평 라인은 DE 신호 1주기를 기점으로 영상 데이터가 전송되는 활성 데이터(Active data) 구간(DE: '1')과, 영상 데이터가 전송되지 않는 HBLANK 구간(DE: '0')으로 나누어 진다.
그리고, 영상 데이터의 1 프레임은 VSYNC 신호의 상승 엣지(rising edge) 이후 첫 DE 신호의 활성 데이터 구간부터 다음 주기 VSYNC 신호의 같은 시점까지로 하며, 영상 데이터가 전송되지 않는 수직 라인을 VBLANK 구간이라 한다.
도 8부터 도 12까지의 도면은 본 발명에 따른 데이터 신호와 클럭 신호의 구성을 도시한 도면이다.
타이밍 콘트롤러(TCON)(100)는 입력되는 영상 데이터와, 서브 픽셀 클럭( sPIXEL_CLK)과, 수평 동기 신호(HSYNC)와, 수직 동기 신호(VSYNC), DE(data enable) 정보를 데이터 전송 배선(200)과 클럭 전송 배선(300)의 두 개의 전송 배선 만을 이용하여 소스 드라이버(400)로 전송하기 위해, 영상 데이터(RGB_DATA) 및 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)로 변환된 픽셀 경계 정보를 시분할(time division multiplexing) 방식으로 데이터 전송 배선(200)에 전송한다.
그리고, 타이밍 콘트롤러(TCON)(100)는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로 변환된 클럭 주파수 정보 및 VSYNC 정보(VSYNC_Pattern)를 시분할 방식으로 클럭 전송 배선(300)에 전송한다.
도 8은 1 수평 라인 시간 구간에서의 데이터와 클럭 신호의 구성을 도시한 도면이다.
타이밍 콘트롤러(100)는 규칙적인 패턴으로 인해 발생되는 EMI 피크 성분을 감소시키기 위해 서브 픽셀의 시작점에 상승 엣지(rising edge)가 동기된 서브 픽셀 클럭(sPIXEL_CLK)을 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)로 변환한다.
그리고, 타이밍 콘트롤러(100)는 상기 변환된 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)를 영상 데이터(RGB_DATA)와 함께 하나의 데이터 전송 배선(200)을 통해 시분할 방식으로 전송한다.
즉, 타이밍 콘트롤러(100)는 하나의 데이터 전송 배선(200)을 통해 영상 데이터와 서브 픽셀 정보의 두 가지 신호를 전송하기 위해 도 8에 도시된 바와 같이, 실제 영상 데이터의 출력을 관여하는 DE(data enable)신호가 하이 상태('1'인 시간 구간)일 때만 상기 영상 데이터(RGB_DATA)를 전송하고, 그 외의 시간 구간(HBLANK, VBLANK)에서는 서브 픽셀 경계 정보(서브 픽셀 클럭의 상승 엣지)를 PRBS 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)로 변환하여 전송한다.
상기 PRBS 형태로 변환된 서브 픽셀 경계 정보는 도 9에서와 같이 신호의 트랜지션(transition) 시각이 서브 픽셀 경계 정보에 맞추어져 있어, 소스 드라이버들(400)에서는 상기 트랜지션(transition) 시각 정보로부터 서브 픽셀 경계 정보를 복원해 낸다.
또한, 타이밍 콘트롤러(100)는 HBLANK 시간 구간 동안에는 상기 PRBS 유사 랜덤 데이터 위상 신호와 함께 다음 수평 라인의 영상 데이터의 시작 시각을 알리기 위한 커맨드 신호를 시분할 방식으로 상기 데이터 전송 배선(200)을 통해 상기 소스 드라이버(400)로 전송한다.
도 10에 도시된 바와 같이, 상기 커맨드 신호는 최소 2 픽셀(6 서브 픽셀)의 시간 구간 동안 지속되며, 타이밍 콘트롤러(100)는 다음 수평 라인의 영상 데이터의 시작 직전 즉, 이전 수평 라인의 HBALNK 구간의 마지막에 상기 커맨드 신호를 전송한다.
이때, 상기 커맨드 신호는, 상기 커맨드 신호의 시작을 알리는 START_COMM 신호와, 동작에 필요한 제어 정보를 나타내는 COMM1/COMM2/COMM3/COMM4 신호와, 다음 수평 라인의 영상 데이터의 시작을 알리는 START_RGB 신호로 구성된다. 이때, 상기 START_COMM와, COMM1/COMM2/COMM3/COMM4 및 START_RGB 신호는 각각 1 서브 픽셀 시간 지속된다.
소스 드라이버(400)는 상기 START_RGB 신호를 기점으로 RGB 영상 데이터 시작점부터 전송되는 데이터의 수를 카운팅하여 1 수평 라인의 RGB 영상 데이터가 끝나는 시점을 찾고, 이로부터 RGB 영상 데이터와 PRBS 유사 랜덤 데이터 위상 신호를 구별한다.
상기 PRBS 유사 랜덤 데이터 위상 신호 및 상기 커맨드 신호를 구별하기 위해 상기 START_COMM은 RGB 영상 데이터와 같은 데이터 율(rate)의 '0101010101' 신호로 정한다.
상기 PRBS 유사 랜덤 데이터 위상 신호 는 서브 픽셀 클럭의 상승 엣지(rising edge) 시각에서 트랜지션(transition)되므로 상기 START_COMM 신호와 구별된다.
도 11은 RGB 영상 데이터가 전송되지 않는 시간 구간 중 VBLANK 구간에서의 데이터와 클럭 신호의 구성을 도시한 도면이다.
타이밍 콘트롤러(100)는 규칙적인 패턴으로 인해 발생하는 EMI 피크 성분을 감소시키기 위해 클럭 주파수 신호를 PRBS 형태의 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로 변환하고, 상기 변환된 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)와 VSYNC 정보를 함께 하나의 클럭 전송 배선(300)을 통해 시분할 방식으로 전송한다.
이때, 하나의 프레임에 해당하는 영상 데이터의 전송이 완료됨을 알리는 상기 VSYNC 신호는, 클럭 전송 배선(300)을 통해 VBLANK 구간에 전송되는데, 영상 데이터가 전송되지 않는 첫 수평 라인의 시작점에서 20 픽셀(60 서브 픽셀)에 해당하는 시간 구간 동안 전송된다.
타이밍 콘트롤러(100)는 클럭 전송 배선(300)을 통해 기본적으로 서브 픽셀 클럭에 해당하는 주파수 정보를 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로 변환하여 소스 드라이버(400)로 전송하는데, 20 픽셀에 해당하는 VSYNC_패턴 구간 동안에는 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ) 대신에 미리 설정된 VSYNC_패턴을 전송한다.
도 12에 도시된 바와 같이, 클럭 전송 배선(300)을 통해 전송되는 상기 PRBS 유사 랜덤 클럭 주파수 신호는 27-1 PRBS 신호로 구성하는데, 최대 실행 길이(run-length) 는 7이 된다.
상기 PRBS 유사 랜덤 클럭 주파수 신호와 구별되는 특정 패턴의 VBLANK 신호는 PRBS 코드의 최대 run-length(7)를 초과하는 시간 구간 동안 같은 값(일 예로, 10 bit)을 유지하는 특정 패턴의 신호로 이루어진다. 즉, 111111111100000000001111111111000000000011111111110000000000의 60 bit의 신호이다.
최대 실행 길이(run-length)를 초과하는 신호를 상기 VSYNC_패턴에 사용하는 이유는, 27-1 PRBS 신호를 사용하는 유사 랜덤 클럭 주파수 신호와 구분되게 함으로써 상기 VSYNC 신호를 확실하게 찾기 위함이다.
소스 드라이버(400)에서는 10bit의 '0' 또는 '1'의 신호가 2번 이상 반복되는 경우, 이를 상기 VSYNC 신호로 판별하여 60bit 중 한 두 번의 데이터 샘플링 오류가 있더라도 상기 VSYNC 신호를 찾을 수 있도록 한다.
상기 VSYNC_패턴의 전송 이후에, 데이터 전송 배선(200)에서는 다음 프레임의 영상 데이터가 입력될 때까지, PRBS 유사 랜덤 데이터 위상 신호가 입력되는데, 이 때 소스 드라이버(400)에서는 데이터 전송 배선(200)을 통해 수신되는 상기 PRBS 유사 랜덤 데이터 위상 신호로부터 서브 픽셀 경계 정보를 복원하고, 다음 프레임의 영상 데이터가 수신되기를 기다린다.
상기 다음 프레임의 영상 데이터의 정확한 시작 시점을 찾기 위해, 데이터 전송 배선(200)에서는 영상 데이터 입력 직전의 최소 2 픽셀 시간 구간 동안 커맨드 신호를 보내고, 상기 커맨드 신호 마지막의 START_RGB 신호의 다음 bit 데이터가 다음 프레임의 영상 데이터의 시작점 임을, 또한 픽셀의 시작점임을 알린다.
도 13a와 도13b는 본 발명에 따른 데이터 전송 배선(200)과 클럭 전송 배선(300)을 통해 전송되는 신호의 구성을 1 프레임을 기준으로 도시한 그림으로 도 7 내지 도 12의 내용을 바탕으로 한다.
1 수평 라인은 활성 데이터 구간(DE = '1')과 HBANK 구간(DE = '0')으로 나누어진다.
상기 활성 데이터 구간에는 데이터 전송 배선(200)을 통하여 영상 데이터(RGB_DATA)가 전송되고, 클럭 전송 배선(300)을 통해서는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)가 전송된다.
상기 HBLANK 구간에는 데이터 전송 배선(200)을 통해 픽셀 클럭 정보를 가지는 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)와 수평 라인의 종료를 알리는 커맨드 신호가 전송되고, 클럭 전송 배선(300)을 통해서는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)가 전송된다.
도 14는 본 발명에 따른 CDR 회로(410)의 블록 다이어그램을 나타내고 있다.
상기 CDR 회로(410)는, 앞서 도 6에서 설명한 바와 같이, 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)를 이용하여 멀티 위상 클럭을 복원하는 주파수 검출 루프부(frequency detection loop)(412)와, 상기 데이터 전송 배선(200)을 통해 수신된 영상 데이터와 상기 주파수 검출 루프부(412)에서 복원된 멀티 위상 클럭을 이용하여 상기 영상 데이터를 복원하도록 하는 위상 검출 루프부(phase detection loop)(411)로 구성된다.
이때, 수신된 영상 데이터와 CDR 회로(410)의 멀티 위상 클럭 간의 위상을 조절하는 위상 검출 루프부(411)는 일 예로, 2배의 오버 샘플링(x 2 oversampling)의 Alexander PD(Phase Detector)로 구성될 수 있고, 상기 CDR 회로(410)의 멀티 위상 클럭은 도 15에 도시된 바와 같이 수신된 영상 데이터를 각각 1bit씩 복원한다.
도 15는 본 발명에 따른 CDR 회로(410)의 신호 구성을 도시한 도면이다.
상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로부터 복원된 상기 CDR 회로(410)의 멀티 위상 클럭은 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 최소 펄스 폭, 즉 1 서브 픽셀 주기를 한 주기로 하는 클럭으로써, 상기 멀티 위상 클럭이 영상 데이터를 1 bit씩을 맡아 복원하도록 6/8/10 개의 데이터 샘플링을 위한 멀티 위상 클럭을 가진다. (총12/16/20 개의 멀티 위상)
상기 영상 데이터 복원에 필요한 멀티 위상 클럭의 6/8/10개의 샘플링 멀티 위상 클럭은 Red, Green, Blue가 각각 6bit/8bit/10bit으로 이루어진 18/24/30 비트 깊이(bit depth)의 영상 데이터의 복원을 위한 것으로 비트 깊이에 맞춰 조절한다.
CDR 회로(410)의 멀티 위상 클럭의 주기를 1 서브 픽셀 주기 대신 1 픽셀 주기로 할 수도 있는데, 이 경우 클럭 전송 배선(300)을 통해서는 픽셀 경계 정보에 동기된 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)를 전송하도록 하고, CDR 회로(410)의 멀티 위상 클럭은 1 픽셀(18/24/30 bit)의 RGB 영상 데이터를 1 비트씩을 맡아 복원하도록 총 36/48/60 개의 멀티-위상 신호로 구성된다.
도 16은 본 발명에 따른 소스 드라이버(400)에서의 서브 픽셀 경계 정보를 복원하는 과정을 도시한 도면이다.
도 16에 도시된 바와 같이, CDR 회로(410)의 멀티 위상 클럭은 Red 또는 Green 또는 Blue의 영상 데이터를 각각 1 bit씩 맡아 복원하므로, 서브 픽셀의 시작점을 샘플링 하는 클럭은 멀티 위상 클럭 중 하나로 정해진다.
그리고, 상기 정해진 멀티 위상 클럭에서 복원된 영상 데이터로부터 시작하여 한 주기 동안 멀티 위상 클럭으로부터 샘플링 된 데이터가 1 서브 픽셀의 영상데이터가 된다.
따라서 데이터 전송 배선(200)으로 전송되는 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)로부터 CDR 회로(410)가 출력하는 멀티 위상 클럭 중에서 서브 픽셀 경계 정보에 해당하는 클럭을 찾고, 이후에 데이터 전송 배선(200)으로 전송되는 커맨드 신호로부터 픽셀의 시작점(START_RGB) 정보를 찾을 수 있으므로, 별도의 픽셀 경계 정보를 전송하는 전송선을 두지 않고도, HBLANK와 VBLANK 구간 동안 영상 데이터의 픽셀 경계를 찾을 수 있게 된다.
상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)가 서브 픽셀 클럭 대신에 픽셀 클럭을 사용할 경우에는 상기 유사 랜덤 클럭 주파수 신호의 트랜지션(transition) 시각이 픽셀 경계가 된다.
픽셀 경계 검출 회로(420)는 바로 상기와 같은 일련의 과정을 통해 서브 픽셀 경계 클럭 또는 픽셀 경계 클럭에 해당하는 멀티 위상 클럭번호와 픽셀의 시작점 정보를 출력하는 역할을 하는 회로이다.
도 17은 픽셀 경계 검출 회로(420)를 나타낸 도면이다.
도 17을 참조하면, 상기 픽셀 경계 검출 회로(420)는, 샘플러(421) 및 비교부(422)를 포함하여 이루어진다.
즉, 데이터 전송 배선(200)을 통해 전송되는 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)는 서브 픽셀 경계 또는 픽셀 경계에서 트랜지션(transition)된다.
따라서, 상기 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)의 트랜지션(transition)이 일어나는 시점으로부터 픽셀 경계 정보를 복원할 수 있다.
상기 샘플러(421)는 상기 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)를 CDR 회로(410)의 멀티 위상 클럭으로 샘플링한다.
상기 비교부(422)는 상기 샘플러(421)에 의해 샘플링된 값을 인접한 두 클럭에서 샘플링된 값과 비교하여 트랜지션(transition)이 발생된 위치를 찾는다.
그리고, 상기 비교부(422)는 CDR 회로(410)의 멀티 위상 클럭 중에서 상기 트랜지션(transition)과 동기가 맞는 클럭을 찾고, 상기 찾아진 클럭을 소스 드라이버(400)에서 복원된 영상 데이터의 서브 픽셀 경계 정보 또는 픽셀 경계 정보로 사용한다.
상기와 같이, 본 발명은 CDR 회로(410)에서 클럭 전송 배선(300)을 통해 전송되는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로부터 CDR 회로(410)의 멀티 위상 클럭의 주파수를 복원하고, 데이터 전송 배선(200)을 통해 전송되는 유사 랜덤 데이터 위상 신호(PRBS_DATA_PHASE)와 상기 복원된 멀티 위상 클럭의 위상을 맞추는 동작 과정과, 상기 픽셀 경계 검출 회로(420)에서 픽셀 경계를 찾는 동작 과정을 통하여, 전송선 길이 차이로 인해 발생하는 데이터와 클럭 간의 시간 지연을 보상(Deskew)할 수 있다.
그 다음으로, 수직 동기 정보(VSYNC)를 찾는 VSYNC 검출 회로(430)는 이하의 도 18에 도시된 바와 같이, 클럭 전송 배선(300)으로 전송되는 특정 패턴의 VSYNC 신호(VSYNC_Pattern)을 찾는 회로로써, 신호의 실행 길이(run-legth)('1' 혹은 '0'이 계속되는 bit의 수)가 PRBS 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 최대 실행 길이(run-length)(27-1 PRBS 신호의 경우 7) 보다 커지는 경우에 VSYNC 정보를 복원한다.
도 18은 본 발명에 따른 소스 드라이버의 수직 동기 검출 회로를 나타낸 블록 다이어그램이다.
도 18을 참조하면, 상기 VSYNC 검출 회로(430)는, 저장부(431) 및 검출부(432)를 포함하여 이루어진다.
상기 저장부(431)는 연속된 다수의 D 플립플롭(flip flop)들을 포함할 수 있으며, 여러 주기 동안 입력되는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 값을 저장한다.
상기 검출부(432)는 상기 저장부(431)에 저장되는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 값이 기 설정된 최대 실행 길이(run-length)를 초과 하는지를 판별하고, 상기 최대 실행 길이를 초과하는 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)로부터 VSYNC_패턴을 복원한다.
도 19는 CDR 회로의 주파수 검출 루프부의 동작을 설명하기 위한 도면이다.
도 19a의 주파수 검출 루프부(412)는 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 상승 엣지(rising edge)와 하강 엣지(falling edge)를 상기 복원된 멀티 위상 클럭의 상승 엣지(rising edge)와 시간 순으로 비교한다.
상기 주파수 검출 루프부(412)는 상기 비교 결과, 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)과 상기 복원된 멀티 위상 클럭의 상승이 번갈아 발생할 경우를 주파수가 동일한 경우로 판별한다.
또한, 상기 주파수 검출 루프부(412)는 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)이 연속해서 발생되는 경우를 상기 멀티 위상 클럭의 주파수가 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)보다 낮은 경우로 판별하고, 이에 따라 주파수 상승을 결정한다.
이때, 상기 멀티 위상 클럭의 주파수가 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 주파수보다 빠른 경우는 두 주파수가 동일한 경우와 마찬가지로 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)과 상기 멀티 위상 클럭의 상승이 번갈아 발생하므로 구분이 불가능하다.
즉, 상기 주파수 검출 루프부(412)는 상기 멀티 위상 클럭의 주파수가 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 주파수에 비해 작은 경우만을 판별하는 대신 주파수 상승 폭을 크게 함으로써, 상기 멀티 위상 클럭의 주파수가 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 주파수를 빠르게 쫓아 갈 수 있게 한다.
즉, 도 19a의 주파수 검출 회로는 빠른 시간에 상기 CDR 멀티 위상 클럭의 주파수를 상기 유사 랜덤 클럭에 근접하도록 만들 수는 있지만 주파수 하강을 판별하지 못하므로 상기 멀티 위상 클럭의 주파수를 상기 유사 랜덤 클럭 주파수에 정확한 맞출 수는 없다. 따라서 도 19b의 주파수 검출 회로를 이용하여 세밀한 주파수 조절을 통해 상기 멀티 위상 클럭이 상기 유사 랜덤 클럭과 동일하게 되도록 한다.
도 19의 (b)에 도시된 바와 같이, 상기 멀티 위상 클럭으로 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)을 여러 주기 동안 관찰할 때, 상기 멀티 위상 클럭과 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 최소 주기 값이 동일한 경우(fclk=fvco)에, 여러 주기에 걸쳐 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)을 샘플링하는 멀티 위상 클럭은 하나로 고정된다.
하지만 두 클럭의 최소 주기가 서로 다를 경우에는 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)을 샘플링하는 CDR 회로(410)의 멀티 위상 클럭은 이 전 주기의 멀티 위상 클럭에서 앞 또는 뒤의 클럭으로 이동하게 된다.
또한, 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 주파수가 CDR 회로(410)의 멀티 위상 클럭 클럭에 비해 빠를 경우(fclk>fvco)에는 트랜지션(transition)의 위치는 앞으로 이동하게 된다.
또한, 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 주파수가 CDR 회로(410)의 멀티 위상 클럭에 비해 느릴 경우(fclk<fvco)에는 트랜지션(transition)의 위치는 뒤로 이동한다.
따라서, 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition) 위치가 앞으로 이동하는 경우에는 상기 멀티 위상 클럭의 주파수를 감소시키고, 상기 트랜지션 위치가 뒤로 이동하는 경우에는 상기 멀티 위상 클럭의 주파수를 증가시킨다.
또한, 한 주기 동안 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)이 CDR 회로(410)의 멀티 위상 클럭에서 얼마나 이동하였는지를 관찰하여 상기 멀티 위상 클럭의 주파수 변동 폭을 조절할 수도 있다.
만약, 이전 주기에 비해 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)의 이동이 CDR 회로(410)의 멀티 위상 클럭 사이를 한 칸 이동 했다면, 상기 멀티 위상 클럭의 주파수 증감 정도를 작게 하고, 이전 주기에 비해 상기 유사 랜덤 클럭 주파수 신호(PRBS_CLK_FREQ)의 트랜지션(transition)이 CDR 회로(410)의 멀티 위상 클럭 사이를 두 칸 이상 이동했다면 상기 멀티 위상 클럭의 주파수 증감 정도를 크게 하도록 한다.
이상, 본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다.
전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한, 상기 컴퓨터는 타이밍 콘트롤러(100)를 포함할 수도 있다.
따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
상기와 같이 설명된 액정 표시 장치는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
100: 타이밍 콘트롤러 200: 데이터 전송 배선
300: 클럭 전송 배선 400: 소스 드라이버

Claims (16)

  1. 정보를 발생하는 타이밍 콘트롤러;
    상기 타이밍 콘트롤러에서 발생된 정보를 전송하는 데이터 전송 배선 및 클럭 전송 배선; 및
    상기 데이터 전송 배선 및 클럭 전송 배선으로부터 수신되는 정보를 처리하는 다수의 소스 드라이버;를 포함하고,
    상기 타이밍 콘트롤러는, 상기 데이터 전송 배선을 통해 영상 데이터 및 상기 영상 데이터의 픽셀 경계 정보를 상기 소스 드라이버로 전송하고, 상기 클럭 전송 배선을 통해 클럭 주파수 정보 및 수직 동기 정보를 상기 소스 드라이버로 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  2. 제1 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 영상 데이터 및 상기 픽셀 경계 정보를 시분할(time division multiplexing) 방식으로 하나의 데이터 전송 배선을 통해 상기 소스 드라이버로 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  3. 제1 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 클럭 전송 배선을 통해 상기 클럭 주파수 정보 및 상기 수직 동기 정보를 시분할 방식으로 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  4. 제1 항에 있어서,
    상기 타이밍 컨트롤러는, 전자파 장애(EMI)의 감소를 위해 상기 클럭 주파수 정보를 PRBS(Pseudo Random Binary Sequency) 형태의 유사 랜덤 클럭 주파수 정보로 변환하여 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  5. 제 1항에 있어서,
    상기 타이밍 콘트롤러는, 상기 수직 동기 정보에 해당하는 패턴을 PBRS 유사 랜덤 클럭 주파수 정보와 함께 멀티플렉싱(Multiplexing)하여 클럭 전송 배선을 통해 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  6. 제1 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 픽셀 경계 정보를 PRBS 형태의 유사 랜덤 데이터 위상 정보로 변환하여 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  7. 제6 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 유사 랜덤 위상 정보의 상승(Rising) 엣지 시각 또는 하강 엣지(Falling edge) 시각이 상기 영상 데이터의 서브 픽셀 경계 시각과 일치하도록 제어하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  8. 제1 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 데이터 전송 배선을 통해 제1 수평 라인(Horizontal line)에 해당하는 시간 구간 동안 입력되는 데이터 인에이블 신호(DE)가 하이 상태(High state)인 시간 구간 동안에는 상기 영상 데이터를 전송하고, 상기 데이터 인에이블 신호(DE)가 로우 상태(Low state)인 시간 동안에는 상기 영상 데이터의 픽셀 경계 정보 및 다음의 제2 수평 라인의 시작점을 나타내는 커맨드(Command) 정보를 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  9. 제8 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 픽셀 경계 정보 및 상기 커맨드 정보를 각각 시분할 방식으로 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  10. 제1 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 클럭 전송 배선을 통해 하나의 프레임(Frame)에 해당하는 시간 구간 동안에는 유사 랜덤 주파수 정보 형태의 상기 클럭 주파수 정보를, 상기 영상 데이터가 전송되지 않는 수직 블랭크(VBLANK) 구간 동안에는 상기 수직 동기 정보를 각각 시분할 방식으로 전송하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  11. 제10 항에 있어서,
    상기 타이밍 콘트롤러는, 상기 소스 드라이버가 상기 수직 블랭크 구간 동안 전송되는 상기 수직 동기 정보와 상기 유사 랜덤 주파수 정보를 구별할 수 있도록, 상기 수직 동기 정보를 상기 유사 랜덤 주파수 정보의 최대 실행 길이(Run-length)를 초과하도록 생성하는 것을 특징으로 하는 액EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  12. 제1 항에 있어서,
    상기 소스 드라이버는, 상기 클럭 전송 배선을 통해 수신되는 상기 클럭 주파수 정보로부터 주파수 정보를 획득하고, 상기 데이터 전송 배선을 통해 수신되는 픽셀 경계 정보로부터 위상 정보를 획득하고, 상기 획득된 주파수 정보 및 위상 정보와 상기 영상 데이터를 동기화한 클럭 신호를 생성하고, 상기 생성된 클럭 신호를 이용하여 상기 영상 데이터를 복원하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  13. 제12 항에 있어서,
    상기 소스 드라이버는, 상기 클럭 주파수 정보와 동일한 주기를 가지는 멀티 위상 클럭을 복원하고, 상기 영상 데이터의 서브 픽셀 정보 또는 픽셀 정보의 비트수와 같도록 상기 멀티 위상 클럭의 개수를 정하고, 상기 정해진 멀티 위상 클럭 각각을 상기 영상 데이터에 할당하여 상기 영상 데이터가 복원되도록 하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  14. 제13 항에 있어서,
    상기 소스 드라이버는, 상기 멀티 위상 클럭 중에서 상기 수신된 영상 데이터의 픽셀 경계 정보와 일치하는 멀티 위상 클럭을 이용하여 상기 서브 픽셀 또는 픽셀을 구분하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  15. 제12 항에 있어서,
    상기 소스 드라이버는, 상기 수신된 클럭 주파수 정보를 기 설정된 주기 동안 샘플링하여 저장하고, 상기 샘플링하여 저장된 값이 상기 클럭 주파수 정보의 최대 실행 길이(Run-length)를 초과하는 경우에 상기 수신된 수직 동기 정보를 복원하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
  16. 제12 항에 있어서,
    상기 소스 드라이버는, 상기 수신된 클럭 주파수 정보의 최소 주기와 동일한 주파수 및 주기로 상기 클럭 신호를 생성하는 것을 특징으로 하는 EMI 감소를 위한 액정 표시 장치의 내부 패널 인터페이스 장치.
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* Cited by examiner, † Cited by third party
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CN104867433A (zh) * 2014-02-25 2015-08-26 三星显示有限公司 显示装置及其驱动方法
WO2016118394A1 (en) * 2015-01-22 2016-07-28 Honeywell International Inc. System and method for controlling radiated emi using interleaved frequency switching
US10163182B2 (en) 2015-01-28 2018-12-25 Innovation Counsel Llp Command input method and display system

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Publication number Priority date Publication date Assignee Title
CN114743488A (zh) * 2018-01-30 2022-07-12 联咏科技股份有限公司 可侦测干扰的时序控制器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867433A (zh) * 2014-02-25 2015-08-26 三星显示有限公司 显示装置及其驱动方法
US9601089B2 (en) 2014-02-25 2017-03-21 Samsung Display Co., Ltd. Display device with timing controller connected to source drive integrated circuit by a pair of bidirectional transmission lines, and driving method thereof
CN104867433B (zh) * 2014-02-25 2019-11-12 三星显示有限公司 显示装置及其驱动方法
WO2016118394A1 (en) * 2015-01-22 2016-07-28 Honeywell International Inc. System and method for controlling radiated emi using interleaved frequency switching
US9531349B2 (en) 2015-01-22 2016-12-27 Honeywell International Inc. System and method for controlling radiated EMI using interleaved frequency switching
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