KR101262643B1 - Multi transistor - Google Patents

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Abstract

본 발명은 멀티 트랜지스터 및 그 제조방법에 관한 것으로, 본 발명의 일 실시예에 따른 멀티 트랜지스터는, 게이트와, 상기 게이트의 일 측에 형성되는 제1 소스와, 상기 게이트의 타 측에 형성되는 제1 드레인을 포함하는 제1 트랜지스터와, 상기 기판에 상기 제1 소스와 대향하여 상기 게이트의 일 측에 형성되는 제2 드레인과, 상기 제1 드레인과 대향하여 상기 게이트의 타 측에 형성되는 제2 소스를 포함하는 제2 트랜지스터를 포함함으로써, 대향하는 트랜지스터에서 발생하는 기생 인덕턴스 성분을 최소화할 수 있다.The present invention relates to a multi-transistor and a method of manufacturing the same. The multi-transistor according to an embodiment of the present invention includes a gate, a first source formed on one side of the gate, and a second formed on the other side of the gate. A first transistor including a first drain, a second drain formed on one side of the gate opposite to the first source on the substrate, and a second drain formed on the other side of the gate opposite to the first drain By including a second transistor including a source, it is possible to minimize parasitic inductance components that occur in opposing transistors.

Description

멀티 트랜지스터{MULTI TRANSISTOR}Multi Transistors {MULTI TRANSISTOR}

본 발명은 멀티 트랜지스터에 관한 것으로, 더욱 상세하게는 복수의 트랜지스터 간에 상호 인덕턴스를 줄이는 기술에 관한 것이다.The present invention relates to multi-transistors, and more particularly, to a technique for reducing mutual inductance between a plurality of transistors.

오늘날 전자 회로에 트랜지스터는 필수적으로 사용되는 부품이다. 또한, 스마트폰과 같은 다양한 소형 전자 기기에 사용되는 전자 회로의 소형화에 따라 트랜지스터의 크기를 줄이면서 그 성능을 개선하기 위해 여러 기술이 개발되고 있다. 트랜지스터의 게이트에 전압이 가해지면 드레인과 소스 사이에 채널이 형성되어 전하가 이동할 수 있게 되므로 전류가 흐르게 된다. 이 경우, 전하가 드레인에서 소스로 지나갈 때 채널을 통과하면서 채널의 저항성분으로 인해 전력 손실이 발생하게 된다. 회로의 동작 속도와 효율을 증가시키며, 트랜지스터에서 소비되는 전력을 줄이기 위해서 트랜지스터의 채널의 길이를 줄여 저항 성분을 감소시키는 연구가 진행되고 있다.Transistors are an essential component of today's electronic circuits. In addition, with the miniaturization of electronic circuits used in various small electronic devices such as smart phones, various technologies have been developed to improve the performance while reducing the size of a transistor. When a voltage is applied to the gate of the transistor, a channel is formed between the drain and the source, so that charge can move, so that current flows. In this case, as the charge passes from drain to source, it passes through the channel, causing power loss due to the resistive components of the channel. In order to increase the operation speed and efficiency of the circuit, and to reduce the power consumed by the transistor, research is being conducted to reduce the resistance of the transistor by reducing the channel length of the transistor.

또한, 복수의 트랜지스터를 직렬 형태로 연결한 멀티 게이트 트랜지스터 또는 멀티 핑거 트랜지스터로 불리우는 멀티 트랜지스터가 개발되고 있다. 이는 복수의 게이트 사이에 드레인과 소스가 교대로 형성된 것으로 도 1a와 도 1b에 도시되어 있다. 도 1a는 종래의 핑거 형태로 연결된 멀티 트랜지스터의 구성도이고, 도 1b는 도 1a에 따른 멀티 트랜지스터의 단면도이다. 도 1a와 도 1b를 참조하면, 종래의 멀티 트랜지스터(100)는 기판(110)에 형성된 복수의 게이트(120) 사이에 소스(131)와 드레인(132)을 하나의 단위 트랜지스터(130)로 하여, 각 단위 트랜지스터(130)가 핑거 형태로 연결된다. 이 경우, 소스(131)와 드레인(132)은 전기 배선에 의해 서로 연결되어 있다. 각 게이트(120)에 전원이 인가되면 소스(131)와 드레인(132) 사이에 채널(121)이 형성되며, 소스(131)와 드레인(132)에 연결된 전압에 의해 전류가 흐르게 된다. 이러한 멀티 트랜지스터는 복수의 단위 트랜지스터를 하나로 연결한 형태이므로, 높은 전류 구동 능력과 높은 RF(Radio Frequency) 특성을 확보할 수 있다.In addition, a multi-transistor called a multi-gate transistor or a multi-finger transistor in which a plurality of transistors are connected in series has been developed. This is illustrated in FIGS. 1A and 1B in which drains and sources are alternately formed between a plurality of gates. FIG. 1A is a configuration diagram of a multi-transistor connected in the form of a conventional finger, and FIG. 1B is a cross-sectional view of the multi-transistor according to FIG. 1A. 1A and 1B, the conventional multi-transistor 100 includes a source transistor 131 and a drain 132 as one unit transistor 130 between a plurality of gates 120 formed on the substrate 110. Each unit transistor 130 is connected in the form of a finger. In this case, the source 131 and the drain 132 are connected to each other by electrical wiring. When power is applied to each gate 120, a channel 121 is formed between the source 131 and the drain 132, and a current flows by the voltage connected to the source 131 and the drain 132. Since the multi-transistor has a form in which a plurality of unit transistors are connected as one, it is possible to secure high current driving capability and high RF (Radio Frequency) characteristics.

그러나, 트랜지스터에 전류가 흐르면 트랜지스터에 형성된 채널(121)에는 채널 저항(RC) 성분 외에도 채널 인덕턴스(도시하지 않음) 성분도 존재한다. 또한, 소스(131) 영역에는 소스 저항(RS)과 소스 인덕턴스(LS) 성분이 존재하고, 드레인(132) 영역에는 드레인 저항(LR)과 드레인 인덕턴스(LD) 성분이 존재한다. 이러한 인덕턴스는 기생 인덕턴스로 트랜지스터의 동작 주파수가 높을수록 임피던스가 커지게 되어 전력 손실이 발생하여 문제가 된다. 채널 길이를 줄이면 기생 인덕턴스 성분을 줄일 수 있지만 현재 채널 길이 공정 기술은 거의 한계에 이른 상태이다. 이에 비해 유한한 주파수 자원과 더 많은 정보를 전송하기 위해 동작 주파수는 점점 올라가고 있으며, 실제로 산업체에서는 테라급 주파수에 관한 연구가 이루어지고 있는 상황이기 때문에 기생 인덕턴스를 해결할 수 있는 기술에 대한 개발이 요구되고 있는 상황이다.However, when a current flows through the transistor, the channel 121 formed in the transistor also has a channel inductance (not shown) component in addition to the channel resistance R C. In addition, a source resistor R S and a source inductance L S are present in the source 131 region, and a drain resistor L R and a drain inductance L D are present in the drain 132 region. This inductance is a parasitic inductance, and the higher the operating frequency of the transistor, the greater the impedance, causing power loss. Reducing channel length can reduce parasitic inductance components, but channel length processing technology is nearing its limit. On the other hand, the operating frequency is increasing to transmit finite frequency resources and more information, and in fact, the industry is studying terra frequency, and therefore, the development of technology to solve the parasitic inductance is required. It is a situation.

본 발명이 이루고자 하는 기술적인 과제는, 트랜지스터에서 발생하는 기생 인덕턴스를 최소화하는 멀티 트랜지스터를 제공하기 위한 것이다.The technical problem to be achieved by the present invention is to provide a multi-transistor to minimize the parasitic inductance generated in the transistor.

본 발명의 일 실시예에 따른 멀티 트랜지스터는, 게이트와, 상기 게이트의 일 측에 형성되는 제1 소스와, 상기 게이트의 타 측에 형성되는 제1 드레인을 포함하는 제1 트랜지스터와, 상기 제1 소스와 대향하여 상기 게이트의 일 측에 형성되는 제2 드레인과, 상기 제1 드레인과 대향하여 상기 게이트의 타 측에 형성되는 제2 소스를 포함하는 제2 트랜지스터를 포함한다.A multi transistor according to an embodiment of the present invention may include a first transistor including a gate, a first source formed at one side of the gate, a first drain formed at the other side of the gate, and the first transistor. And a second transistor including a second drain formed on one side of the gate opposite to a source, and a second source formed on the other side of the gate opposite to the first drain.

또한, 상기 제1 소스와 상기 제2 드레인, 상기 제1 드레인과 상기 제2 소스는 서로 이격되어 형성될 수 있다.In addition, the first source and the second drain, the first drain and the second source may be formed spaced apart from each other.

또한, 상기 제1 트랜지스터의 전류 방향과 상기 제2 트랜지스터의 전류 방향이 서로 반대일 수 있다.In addition, the current direction of the first transistor and the current direction of the second transistor may be opposite to each other.

또한, 상기 제1 트랜지스터와 상기 제2 트랜지스터를 하나의 트랜지스터 세트로 하여, 복수의 트랜지스터 세트가 병렬로 연결되고, 서로 이웃하는 게이트 간에는 소스 또는 드레인을 공유할 수 있다.In addition, by using the first transistor and the second transistor as one transistor set, a plurality of transistor sets may be connected in parallel, and a source or a drain may be shared between neighboring gates.

본 발명의 또 다른 실시예에 따른 멀티 트랜지스터는, 제1 게이트와, 상기 제1 게이트의 일 측에 형성되는 제1 소스와, 상기 제1 게이트의 타 측에 형성되는 제1 드레인을 포함하는 제1 트랜지스터와, 제2 게이트와, 상기 제1 소스와 대향하여 상기 제2 게이트의 일 측에 형성되는 제2 드레인과, 상기 제1 드레인과 대향하여 상기 제2 게이트의 타 측에 형성되는 제2 소스를 포함하는 제2 트랜지스터를 포함한다.In an embodiment, a multi-transistor includes a first gate, a first source formed at one side of the first gate, and a first drain formed at the other side of the first gate. A first transistor, a second gate, a second drain formed on one side of the second gate to face the first source, and a second formed on the other side of the second gate to face the first drain And a second transistor comprising a source.

또한, 상기 제1 소스와 상기 제2 드레인, 상기 제1 드레인과 상기 제2 소스는 서로 이격되어 형성되고, 상기 제1 드레인 및 제2 드레인의 길이가 상기 제1 소스 및 제2 소스의 길이 보다 길거나 짧게 형성할 수 있다.In addition, the first source and the second drain, the first drain and the second source are formed spaced apart from each other, the length of the first drain and the second drain is greater than the length of the first source and the second source. It can be formed long or short.

또한, 상기 제1 트랜지스터의 전류 방향과 상기 제2 트랜지스터의 전류 방향이 서로 반대일 수 있다.In addition, the current direction of the first transistor and the current direction of the second transistor may be opposite to each other.

또한, 상기 제1 트랜지스터와 상기 제2 트랜지스터를 하나의 트랜지스터 세트로 하여, 복수의 트랜지스터 세트가 길이 방향으로 연결되고, 서로 이웃하는 제1 게이트 간에는 상기 제1 소스 또는 제1 드레인을 공유하고, 서로 이웃하는 제2 게이트 간에는 상기 제2 소스 또는 제2 드레인을 공유할 수 있다.In addition, a plurality of transistor sets are connected in a length direction with the first transistor and the second transistor as one transistor set, and the first source or the first drain is shared between neighboring first gates, and The second source or the second drain may be shared between neighboring second gates.

이와 같이, 본 발명에 따르면 멀티 트랜지스터를 구성하는 트랜지스터가 서로 대향하고 있으며, 대향하는 트랜지스터의 드레인과 소스의 배열을 서로 반대로 형성하여 상호 인덕턴스를 유도함으로써 각 트랜지스터에서 발생하는 기생 인덕턴스 성분을 최소화할 수 있다.As described above, according to the present invention, the transistors constituting the multi-transistor are opposed to each other, and the parasitic inductance component generated in each transistor can be minimized by inducing mutual inductance by forming the arrangement of the drain and the source of the opposing transistor oppositely. have.

도 1a는 종래의 핑거 형태로 연결된 멀티 트랜지스터의 구성도,
도 1b는 도 1a에 따른 멀티 트랜지스터의 단면도,
도 2a는 본 발명의 일 실시예에 따른 멀티 트랜지스터의 구성도,
도 2b는 도 2a에 따른 멀티 트랜지스터의 단면도,
도 3은 도 2a에 따른 멀티 트랜지스터를 핑거 형태로 연결한 멀티 트랜지스터의 구성도,
도 4는 본 발명의 또 다른 실시예에 따른 멀티 트랜지스터의 구성도,
도 5는 도 4에 따른 멀티 트랜지스터를 핑거 형태로 연결한 멀티 트랜지스터의 구성도이다.1A is a block diagram of a multi-transistor connected in the form of a conventional finger;
1B is a cross-sectional view of the multi transistor according to FIG. 1A;
2A is a block diagram of a multi transistor according to an embodiment of the present invention;
FIG. 2B is a cross-sectional view of the multi transistor according to FIG. 2A;
3 is a configuration diagram of a multi transistor in which a multi transistor according to FIG. 2A is connected in a finger form;
4 is a configuration diagram of a multi transistor according to another embodiment of the present invention;
FIG. 5 is a configuration diagram of a multi transistor in which a multi transistor according to FIG. 4 is connected in a finger form.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세하게 설명한다. 사용되는 용어들은 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 후술하는 실시예들에서 사용된 용어의 의미는, 본 명세서에 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 당업자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The terms used are terms selected in consideration of the functions in the embodiments, and the meaning of the terms may vary depending on the user, the intention or the precedent of the operator, and the like. Therefore, the meaning of the terms used in the following embodiments is defined according to the definition when specifically defined in this specification, and unless otherwise defined, it should be interpreted in a sense generally recognized by those skilled in the art.

도 2a는 본 발명의 일 실시예에 따른 멀티 트랜지스터의 구성도이고, 도 2b는 도 2a에 따른 멀티 트랜지스터의 단면도이다.2A is a configuration diagram of a multi transistor according to an embodiment of the present invention, and FIG. 2B is a cross-sectional view of the multi transistor according to FIG. 2A.

도 2a를 참조하면, 본 발명의 일 실시예에 따른 멀티 트랜지스터(200)는 제1 트랜지스터(230)와 제2 트랜지스터(240)를 포함한다. 이 경우, 제1 트랜지스터(230)와 제2 트랜지스터(240)는 하나의 기판(210)에 형성되고, 하나의 게이트(220)를 공유한다. 구체적으로, 제1 트랜지스터(230)는 게이트(220), 제1 소스(231), 제1 드레인(232)을 포함하고, 제2 트랜지스터(240)는 게이트(220), 제2 소스(241), 제2 드레인(242)을 포함한다. 제1 트랜지스터(230)에서 제1 소스(231)는 게이트(220)의 일 측에 형성되고, 제1 드레인(232)은 게이트(220)의 타측에 형성된다. 한편, 제2 트랜지스터(240)에서 제2 소스(241)는 게이트(220)의 일 측에 형성되며, 제1 트랜지스터(230)의 제1 드레인(232)과 대향하는 위치에 형성된다. 제2 드레인(242)은 게이트(220)의 타 측에 형성되며, 제1 트랜지스터(230)의 제1 소스(231)와 대향하는 위치에 형성된다.2A, a multi-transistor 200 according to an embodiment of the present invention includes a first transistor 230 and a second transistor 240. In this case, the first transistor 230 and the second transistor 240 are formed on one substrate 210 and share one gate 220. In detail, the first transistor 230 includes a gate 220, a first source 231, and a first drain 232, and the second transistor 240 includes the gate 220 and the second source 241. And a second drain 242. In the first transistor 230, the first source 231 is formed at one side of the gate 220, and the first drain 232 is formed at the other side of the gate 220. Meanwhile, in the second transistor 240, the second source 241 is formed at one side of the gate 220 and is formed at a position opposite to the first drain 232 of the first transistor 230. The second drain 242 is formed at the other side of the gate 220 and is formed at a position opposite to the first source 231 of the first transistor 230.

또한, 멀티 트랜지스터(200)는 각각 대향하여 형성되는 제1 소스(231)와 제2 드레인(242), 제1 드레인(232)과 제2 소스(241)가 서로 이격되어 형성됨으로써 제1 트랜지스터(230)와 제2 트랜지스터(240)가 구분된다. 게이트(220), 제1 소스(231), 제1 드레인(232), 제2 소스(241), 제2 드레인(242)의 상면에는 전극이 형성된다. 이 경우, 게이트(220)에는 게이트 전압이 인가되며, 제1 소스(231) 및 제2 소스(241), 제1 드레인(232) 및 제2 드레인(242) 각각은 사용자의 설정에 따라 별개의 포트로 연결되거나 하나의 포트로 연결될 수 있다.In addition, the multi-transistor 200 may be formed to be spaced apart from each other by forming a first source 231, a second drain 242, a first drain 232, and a second source 241 formed to face each other. 230 and the second transistor 240 are separated. An electrode is formed on an upper surface of the gate 220, the first source 231, the first drain 232, the second source 241, and the second drain 242. In this case, a gate voltage is applied to the gate 220, and each of the first source 231 and the second source 241, the first drain 232, and the second drain 242 is separated according to a user's setting. It can be connected to a port or to a single port.

또한, 멀티 트랜지스터(200)는 제1 트랜지스터(230)의 전류 방향과 제2 트랜지스터(240)의 전류 방향이 서로 반대일 수 있다. 도 2a와 같은 n형 트랜지스터에서는 소스에서 드레인 방향으로 전하가 이동하고, 그에 따라 전류는 드레인에서 소스 방향으로 흐르게 된다. 멀티 트랜지스터(200)의 경우, n형인 제1 트랜지스터(230)는 제1 드레인(232)에서 제1 소스(231)로 전류가 흐르고, n형인 제2 트랜지스터(240)는 제2 드레인(242)에서 제2 소스(241)로 전류가 흐르게 된다. 이 경우, 제1 트랜지스터(230)와 제2 트랜지스터(240)는 소스와 드레인의 방향이 서로 반대이기 때문에 흐르는 전류의 방향도 반대가 되며, 제1 트랜지스터(230)와 제2 트랜지스터(240)가 p형인 경우에도 흐르는 전류는 서로 반대가 된다. 이는 멀티 트랜지스터(200)가 고주파에서 동작시 발생하는 기생 인덕턴스를 감소시키기 위한 것으로, 이와 관련해서는 도 2b를 참조하여 구체적으로 후술하도록 한다.In addition, in the multi-transistor 200, the current direction of the first transistor 230 and the current direction of the second transistor 240 may be opposite to each other. In the n-type transistor as shown in FIG. 2A, charge moves from the source to the drain direction, so that current flows from the drain to the source direction. In the multi-transistor 200, the n-type first transistor 230 flows current from the first drain 232 to the first source 231, and the n-type second transistor 240 includes the second drain 242. Current flows from the second source 241 to the second source 241. In this case, since the directions of the source and drain of the first transistor 230 and the second transistor 240 are opposite to each other, the directions of the flowing currents are reversed, and the first transistor 230 and the second transistor 240 Even in the p-type, the currents flow in opposite directions. This is to reduce the parasitic inductance generated when the multi transistor 200 operates at a high frequency. This will be described later with reference to FIG. 2B.

도 2b를 참조하면, 멀티 트랜지스터(200)가 동작시 제1 트랜지스터(230)와 제2 트랜지스터(240)를 다음과 같은 등가회로로 표현할 수 있다. 제1 트랜지스터(230)의 경우, 제1 소스(231)는 소스 저항(RS1)과 소스 인덕턴스(LS1)로, 제1 드레인(232)은 드레인 저항(RD1)과 드레인 인덕턴스(LD1)로, 게이트(220)에 인가된 전압에 의해 생성되는 채널은 채널 저항(RC1), 채널 인덕턴스(LC1) 성분으로 표현할 수 있다. 제2 트랜지스터(240)의 경우, 제2 소스(241)는 소스 저항(RS2)과 소스 인덕턴스(LS2)로, 제2 드레인(242)은 드레인 저항(RD2)과 드레인 인덕턴스(LD2)로, 제1 트랜지스터(230)와 공유하는 게이트(220)에 인가된 전압에 의해 생성되는 채널은 채널 저항(RC2)과 채널 인덕턴스(LC2) 성분으로 표현할 수 있다. 이 경우, 소스 인덕턴스(LS1, LS2) 드레인 인덕턴스(LD1, LD2) 채널 인덕턴스(LC1, LC2)는 기생 인덕턴스를 의미한다.Referring to FIG. 2B, when the multi-transistor 200 operates, the first transistor 230 and the second transistor 240 may be represented by the following equivalent circuit. In the case of the first transistor 230, the first source 231 is a source resistor R S1 and a source inductance L S1 , and the first drain 232 is a drain resistor R D1 and a drain inductance L D1. ), The channel generated by the voltage applied to the gate 220 may be represented by a channel resistance (R C1 ) and a channel inductance (L C1 ). In the case of the second transistor 240, the second source 241 is a source resistor R S2 and a source inductance L S2 , and the second drain 242 is a drain resistor R D2 and a drain inductance L D2. ), The channel generated by the voltage applied to the gate 220 shared with the first transistor 230 may be represented by the channel resistance R C2 and the channel inductance L C2 . In this case, the source inductance L S1 , L S2 , the drain inductance L D1 , L D2 , the channel inductance L C1 , L C2 means parasitic inductance.

제1 트랜지스터(230)와 제2 트랜지스터(240)는 전류 방향이 서로 반대이므로, 마주 보는 드레인과 소스 사이, 각 채널 사이에는 상호 인덕턴스(M1, M2, M3)가 발생한다. 이 경우, 제1 트랜지스터(230)의 전류(I1)와 제2 트랜지스터(240) 전류(I2)가 서로 반대 방향이므로, 제1 소스(231)에서 발생하는 소스 인덕턴스(LS1)와 제2 드레인(242)에서 발생하는 드레인 인덕턴스(LD2)는 상호 인덕턴스(M1)에 의해 상쇄되거나 감소될 수 있다. 또한, 제1 드레인(232)에서 발생하는 드레인 인덕턴스(LD1)와 제2 소스(241)에서 발생하는 소스 인덕턴스(LS2)는 상호 인덕턴스(M2)에 의해 상쇄되거나 감소될 수 있다. 또한, 제1 트랜지스터(230)의 채널 인덕턴스(LC1)와 제2 트랜지스터(240)의 채널 인덕턴스(LC2)도 상호 인덕턴스(M3)에 의해 상쇄되거나 감소될 수 있다.
Since the current directions of the first transistor 230 and the second transistor 240 are opposite to each other, mutual inductances M 1 , M 2 , and M 3 are generated between the drain and the source facing each other and between the respective channels. In this case, and a source inductance (L S1) generated by the current (I 1) and the second transistor 240, a current (I 2) is so in opposite directions, a first source 231 of first transistor 230, the The drain inductance L D2 generated in the second drain 242 may be canceled or reduced by the mutual inductance M 1 . In addition, the drain inductance L D1 generated in the first drain 232 and the source inductance L S2 generated in the second source 241 may be canceled or reduced by the mutual inductance M 2 . Further, the channel inductance (L C2) of the first transistor 230, the channel inductance (L C1) and a second transistor 240 of Figure can be canceled or reduced by the mutual inductance (M 3).

도 3은 도 2a에 따른 멀티 트랜지스터를 핑거 형태로 연결한 멀티 트랜지스터의 구성도이다.FIG. 3 is a configuration diagram of a multi transistor in which a multi transistor according to FIG. 2A is connected in a finger form.

도 3을 참조하면, 멀티 트랜지스터(300)는 제1 트랜지스터와 제2 트랜지스터를 하나의 트랜지스터 세트(330)로 하여, 복수의 트랜지스터 세트(330)를 병렬로 연결할 수 있다. 즉, 서로 이웃하는 복수의 게이트(320)는 서로 병렬적으로 위치하고, 각 게이트(320) 간에는 소스(331, 333) 또는 드레인(332, 334)을 공유하도록 복수의 트랜지스터 세트(330)가 형성된다. 여기서 제1 트랜지스터는 게이트(320), 제1 소스(331), 제1 드레인(332)을 포함하는 트랜지스터이고, 제2 트랜지스터는 게이트(320), 제2 소스(333), 제2 드레인(334)을 포함하는 트랜지스터를 의미한다. 멀티 트랜지스터(300)는 멀티 게이트 트랜지스터(multi-gate transistor) 형태로 하나의 기판(310)에 구현되며, 복수 개의 게이트(320)의 포트는 서로 연결될 수 있다. 또한, 각각의 제1 소스(331) 간, 제1 드레인(332) 간, 제2 소스(333) 간, 제2 드레인(334) 간의 포트도 서로 연결될 수 있다. 따라서, 하나의 전기 신호에 의해 멀티 트랜지스터(300)에 포함된 트랜지스터 세트(330)가 동작할 수 있다. 다만, 이는 사용자 설정에 따라 각각의 트랜지스터 세트(330)가 개별적으로 동작하도록 구현하는 것도 가능하다.
Referring to FIG. 3, the multi-transistor 300 may connect the plurality of transistor sets 330 in parallel by using the first transistor and the second transistor as one transistor set 330. That is, the plurality of gates 320 adjacent to each other are positioned in parallel to each other, and the plurality of transistor sets 330 are formed to share the sources 331 and 333 or the drains 332 and 334 between the gates 320. . Here, the first transistor is a transistor including a gate 320, a first source 331, and a first drain 332, and the second transistor is a gate 320, a second source 333, and a second drain 334. It means a transistor containing). The multi-transistor 300 may be implemented in one substrate 310 in the form of a multi-gate transistor, and ports of the plurality of gates 320 may be connected to each other. In addition, ports between each first source 331, between the first drain 332, between the second source 333, and between the second drain 334 may also be connected to each other. Therefore, the transistor set 330 included in the multi transistor 300 may operate by one electric signal. However, this may be implemented so that each transistor set 330 operates individually according to a user setting.

도 4는 본 발명의 또 다른 실시예에 따른 멀티 트랜지스터의 구성도이다.4 is a block diagram of a multi-transistor according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 멀티 트랜지스터(400)는, 제1 트랜지스터(430)와 제2 트랜지스터(440)를 포함하며, 도 2a와 달리 서로 독립적인 게이트(421, 422)를 사용한다. 구체적으로, 제1 트랜지스터(430)는 제1 게이트(421), 제1 소스(431), 제1 드레인(432)을 포함하고, 제2 트랜지스터(440)는 제2 게이트(422), 제2 소스(441), 제2 드레인(442)을 포함한다. 이 경우, 제1 트랜지스터(430)와 제2 트랜지스터(440)는 하나의 기판(410)에 형성될 수 있다. 제1 트랜지스터(430)에서, 제1 소스(431)는 제1 게이트(421)의 일 측에 형성되고, 제1 드레인(432)은 제1 게이트(421)의 타 측에 형성된다. 한편, 제2 트랜지스터(440)에서 제2 소스(441)는 제2 게이트(422)의 일 측에 형성되며, 제1 트랜지스터(430)의 제1 드레인(432)과 대향하는 위치에 형성된다. 제2 드레인(442)은 제2 게이트(422)의 타 측에 형성되며, 제1 트랜지스터(430)의 제1 소스(431)와 대향하는 위치에 형성된다.Referring to FIG. 4, the multi-transistor 400 according to another embodiment of the present invention includes a first transistor 430 and a second transistor 440. Unlike FIG. 422). Specifically, the first transistor 430 includes a first gate 421, a first source 431, and a first drain 432, and the second transistor 440 includes the second gate 422 and the second. A source 441 and a second drain 442. In this case, the first transistor 430 and the second transistor 440 may be formed on one substrate 410. In the first transistor 430, the first source 431 is formed at one side of the first gate 421, and the first drain 432 is formed at the other side of the first gate 421. Meanwhile, in the second transistor 440, the second source 441 is formed at one side of the second gate 422 and is formed at a position opposite to the first drain 432 of the first transistor 430. The second drain 442 is formed at the other side of the second gate 422 and is formed at a position opposite to the first source 431 of the first transistor 430.

또한, 멀티 트랜지스터(400)는 제1 소스(431)와 제2 드레인(442), 제1 드레인(432)과 제2 소스(441)는 서로 이격되어 형성된다. 이 경우, 제1 소스(431) 제1 드레인(432) 및 제2 드레인(442)의 길이가 제1 소스(431) 및 제2 소스(441)의 길이 보다 길게 형성할 수 있다. 이는 제1 드레인(432)과 제2 드레인(442)에 인가되는 높은 드레인 전압을 견디기 위해 드레인의 길이를 확장한 것이다. 이 경우, 사용자의 설정에 따라 제1 게이트(421)와 제2 게이트(422)는 별개의 전극이 형성되거나 하나의 연결된 전극이 형성될 수 있다. 또한, 제1 소스(431)와 제2 소스(441)는 사용자의 설정에 따라 별개의 전극으로 연결되거나 하나의 전극으로 연결될 수 있다. 또한, 제1 드레인(432)과 제2 드레인(442) 사용자의 설정에 따라 별개의 전극으로 연결되거나 하나의 전극으로 연결될 수도 있다.In addition, in the multi-transistor 400, the first source 431, the second drain 442, the first drain 432, and the second source 441 are formed to be spaced apart from each other. In this case, the lengths of the first source 431, the first drain 432, and the second drain 442 may be longer than the lengths of the first source 431 and the second source 441. This extends the length of the drain to withstand the high drain voltage applied to the first drain 432 and the second drain 442. In this case, separate electrodes or one connected electrode may be formed on the first gate 421 and the second gate 422 according to a user's setting. In addition, the first source 431 and the second source 441 may be connected to separate electrodes or to one electrode according to a user's setting. In addition, the first drain 432 and the second drain 442 may be connected to separate electrodes or to one electrode according to a user's setting.

또한, 제1 트랜지스터(430)의 전류 방향과 상기 제2 트랜지스터(440)의 전류 방향이 서로 반대일 수 있다. 제1 트랜지스터(430)는 제1 드레인(432)에서 제1 소스(431)로 전류가 흐르고, 제2 트랜지스터(440)는 제2 드레인(442)에서 제2 소스(441)로 전류가 흐르게 된다. 이 경우, 제1 트랜지스터(430)와 제2 트랜지스터(440)는 소스와 드레인의 방향이 서로 반대이기 때문에 흐르는 전류의 방향도 반대가 된다. 이는 멀티 트랜지스터(400)가 고주파에서 동작시 발생하는 기생 인덕턴스를 감소시키기 위한 것으로, 제1 드레인(432)과 제2 드레인(442)이 제1 소스(431) 및 제2 소스(441) 보다 상대적으로 길이가 길기 때문에 상호 인덕턴스의 영향을 크게 받도록 할 수 있다.In addition, the current direction of the first transistor 430 and the current direction of the second transistor 440 may be opposite to each other. Current flows from the first drain 432 to the first source 431 in the first transistor 430, and current flows from the second drain 442 to the second source 441 in the second transistor 440. . In this case, since the directions of the source and the drain of the first transistor 430 and the second transistor 440 are opposite to each other, the direction of the flowing current is also reversed. This is to reduce the parasitic inductance generated when the multi-transistor 400 operates at a high frequency, and the first drain 432 and the second drain 442 are relative to the first source 431 and the second source 441. Since the length is long, it can be greatly influenced by mutual inductance.

한편, 멀티 트랜지스터(400)의 제1 드레인(432) 및 제2 드레인(442)의 길이가 제1 소스(431) 및 제2 소스(441)의 길이 보다 짧게 형성할 수 있다. 즉, 제1 소스(431) 및 제2 소스(441)의 길이가 제1 드레인(432) 및 제2 드레인(442)의 길이 보다 길게 형성되는 것도 가능하다. 이 경우, 제1 소스(431) 및 제2 소스(441)의 길이가 제1 드레인(432) 및 제2 드레인(442)의 길이 보다 상대적으로 길기 때문에 상호 인덕턴스의 영향을 크게 받도록 하기 위함이다. 이러한 드레인과 소스의 길이 차는 사용자의 설정에 따라 달리 설정될 수 있다.
The length of the first drain 432 and the second drain 442 of the multi transistor 400 may be shorter than the length of the first source 431 and the second source 441. That is, the lengths of the first source 431 and the second source 441 may be longer than the lengths of the first drain 432 and the second drain 442. In this case, since the lengths of the first source 431 and the second source 441 are relatively longer than the lengths of the first drain 432 and the second drain 442, the inductance is largely affected. The length difference between the drain and the source may be set differently according to a user's setting.

도 5는 도 4에 따른 멀티 트랜지스터를 핑거 형태로 연결한 멀티 트랜지스터의 구성도이다.FIG. 5 is a configuration diagram of a multi transistor in which a multi transistor according to FIG. 4 is connected in a finger form.

도 5를 참조하면, 멀티 트랜지스터(500)는 도 3과 같이 기판(510)에 제1 트랜지스터와 제2 트랜지스터를 하나의 트랜지스터 세트(530)로 하여, 복수의 트랜지스터 세트(530)가 직렬로 연결할 수 있다. 여기서 제1 트랜지스터는 제1 게이트(521), 제1 소스(531), 제1 드레인(532)을 포함하는 트랜지스터이고, 제2 트랜지스터는 제2 게이트(522), 제2 소스(533), 제2 드레인(534)을 포함하는 트랜지스터를 의미한다. 이 경우, 서로 이웃하는 제1 게이트(521) 간에는 제1 소스(531) 또는 제 1 드레인(532)을 공유한다. 또한, 서로 이웃하는 제2 게이트(522) 간에는 제2 소스(533) 또는 제2 드레인(534)을 공유한다. 복수 개의 제1 게이트(521) 또는 제2 게이트(522)의 전극은 서로 연결될 수 있다. 또한, 각각의 제1 소스(531) 간, 제1 드레인(532) 간, 제2 소스 간(533), 제2 드레인(534) 간의 전극도 서로 연결될 수 있다. 따라서, 하나의 전기 신호에 의해 멀티 트랜지스터(500)에 포함된 트랜지스터 세트(530)가 동작할 수 있다. 다만, 이는 사용자 설정에 따라 각각의 트랜지스터 세트(530)가 개별적으로 동작하도록 구현하는 것도 가능하다.
Referring to FIG. 5, the multi-transistor 500 uses the first transistor and the second transistor as one transistor set 530 to the substrate 510 as shown in FIG. 3, and the plurality of transistor sets 530 are connected in series. Can be. Here, the first transistor is a transistor including a first gate 521, a first source 531, and a first drain 532, and the second transistor is a second gate 522, a second source 533, and a first transistor. It means a transistor including a second drain (534). In this case, the first source 531 or the first drain 532 are shared between the neighboring first gates 521. Also, the second source 533 or the second drain 534 is shared between the second gates 522 adjacent to each other. The electrodes of the plurality of first gates 521 or the second gates 522 may be connected to each other. In addition, electrodes between each of the first sources 531, between the first drain 532, between the second source 533, and the second drain 534 may also be connected to each other. Therefore, the transistor set 530 included in the multi transistor 500 may operate by one electric signal. However, this may be implemented so that each transistor set 530 operates individually according to a user setting.

이와 같이, 본 발명에 따르면 멀티 트랜지스터를 구성하는 트랜지스터가 서로 대향하고 있으며, 대향하는 트랜지스터의 드레인과 소스의 배열을 서로 반대로 형성하여 상호 인덕턴스를 유도함으로써 각 트랜지스터에서 발생하는 기생 인덕턴스 성분을 최소화할 수 있다.
As described above, according to the present invention, the transistors constituting the multi-transistor are opposed to each other, and the parasitic inductance component generated in each transistor can be minimized by inducing mutual inductance by forming the arrangement of the drain and the source of the opposing transistor oppositely. have.

이상에서 본 발명은 도면을 참조하면서 기술되는 바람직한 실시예를 중심으로 설명되었지만 이에 한정되는 것은 아니다. 따라서 본 발명은 기재된 실시예로부터 도출 가능한 자명한 변형예를 포괄하도록 의도된 특허청구범위의 기재에 의해 해석되어져야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, Therefore, the present invention should be construed as a description of the claims which are intended to cover obvious variations that can be derived from the described embodiments.

100, 200, 300, 400, 500 : 멀티 트랜지스터
110, 210, 310, 410, 510 : 기판
120, 220, 320 : 게이트
121, 221 : 채널
130 : 단위 트랜지스터
131 : 소스
132 : 드레인
230, 430 : 제1 트랜지스터
231, 331, 431, 531 : 제1 소스
232, 332, 432, 532 : 제1 드레인
240, 440 : 제2 트랜지스터
241, 333, 441, 533 : 제2 소스
242, 334, 442. 534 : 제2 드레인
421, 521 : 제1 게이트
422, 522 : 제2 게이트
430, 530 : 멀티 트랜지스터 세트100, 200, 300, 400, 500: multi transistor
110, 210, 310, 410, 510:
120, 220, 320: Gate
121, 221: channel
130: unit transistor
131: source
132: drain
230, 430: first transistor
231, 331, 431, 531: first source
232, 332, 432, 532: first drain
240, 440: second transistor
241, 333, 441, 533: second source
242, 334, 442. 534: second drain
421 and 521: first gate
422, 522: second gate
430, 530: multi transistor set

Claims (8)

게이트와, 상기 게이트의 일 측에 형성되는 제1 소스와, 상기 게이트의 타 측에 형성되는 제1 드레인을 포함하는 제1 트랜지스터; 및
상기 제1 소스와 대향하여 상기 게이트의 일 측에 형성되는 제2 드레인과, 상기 제1 드레인과 대향하여 상기 게이트의 타 측에 형성되는 제2 소스를 포함하는 제2 트랜지스터를 포함하며,
상기 제1 소스와 상기 제2 드레인, 상기 제1 드레인과 상기 제2 소스는 서로 이격되어 형성되고, 상기 제1 트랜지스터의 전류 방향과 상기 제2 트랜지스터의 전류 방향이 서로 반대인 멀티 트랜지스터.A first transistor including a gate, a first source formed at one side of the gate, and a first drain formed at the other side of the gate; And
A second transistor including a second drain formed on one side of the gate opposite to the first source, and a second source formed on the other side of the gate opposite to the first drain;
And the first source and the second drain, the first drain and the second source are spaced apart from each other, and the current direction of the first transistor and the current direction of the second transistor are opposite to each other. 삭제delete 삭제delete 제1항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터를 하나의 트랜지스터 세트로 하여, 복수의 트랜지스터 세트가 병렬로 연결되고, 서로 이웃하는 게이트 간에는 소스 또는 드레인을 공유하는 멀티 트랜지스터.The method of claim 1,
And the plurality of transistor sets are connected in parallel and share a source or a drain between neighboring gates, using the first transistor and the second transistor as one transistor set. 제1 게이트와, 상기 제1 게이트의 일 측에 형성되는 제1 소스와, 상기 제1 게이트의 타 측에 형성되는 제1 드레인을 포함하는 제1 트랜지스터; 및
제2 게이트와, 상기 제1 소스와 대향하여 상기 제2 게이트의 일 측에 형성되는 제2 드레인과, 상기 제1 드레인과 대향하여 상기 제2 게이트의 타 측에 형성되는 제2 소스를 포함하는 제2 트랜지스터를 포함하며,
상기 제1 소스와 상기 제2 드레인, 상기 제1 드레인과 상기 제2 소스는 서로 이격되어 형성되고, 상기 제1 드레인 및 제2 드레인의 길이가 상기 제1 소스 및 제2 소스의 길이 보다 길거나 짧게 형성되며, 상기 제1 트랜지스터의 전류 방향과 상기 제2 트랜지스터의 전류 방향이 서로 반대인 멀티 트랜지스터.A first transistor including a first gate, a first source formed on one side of the first gate, and a first drain formed on the other side of the first gate; And
A second gate, a second drain formed on one side of the second gate to face the first source, and a second source formed on the other side of the second gate to face the first drain; A second transistor,
The first source and the second drain, the first drain and the second source are formed spaced apart from each other, the length of the first drain and the second drain is longer or shorter than the length of the first source and the second source. And a current direction of the first transistor and a current direction of the second transistor are opposite to each other. 삭제delete 삭제delete 제5항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터를 하나의 트랜지스터 세트로 하여, 복수의 트랜지스터 세트가 길이 방향으로 연결되고, 서로 이웃하는 제1 게이트 간에는 상기 제1 소스 또는 제1 드레인을 공유하고, 서로 이웃하는 제2 게이트 간에는 상기 제2 소스 또는 제2 드레인을 공유하는 멀티 트랜지스터.The method of claim 5,
By using the first transistor and the second transistor as one transistor set, a plurality of transistor sets are connected in a length direction, and the first source or the first drain is shared between neighboring first gates and neighbors with each other. The multi transistor is configured to share the second source or second drain between second gates.
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