KR101261239B1 - 반도체 기판의 표면 가공 방법 - Google Patents

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Abstract

본 발명은 반도체 기판의 표면 가공 방법에 관한 것으로서, 더욱 상세하게는 래핑된 표면을 요철 형상으로 식각하는 식각 단계를 갖는 반도체 기판의 표면 가공 방법에 관한 것이다.
이를 위해, 본 발명은 반도체 기판의 표면을 래핑(lapping)하는 래핑 단계; 상기 래핑된 표면을 요철형상으로 식각(etching)하는 식각 단계; 상기 식각된 표면을 폴리싱(polishing)하는 폴리싱 단계를 포함하는 것을 특징으로 하는 반도체 기판의 표면 가공 방법을 제공한다.

Description

반도체 기판의 표면 가공 방법{METHOD FOR PROCESSING SURFACE OF SEMICONDUCT SUBSTRATE}
본 발명은 반도체 기판의 표면 가공 방법에 관한 것으로서, 더욱 상세하게는 래핑된 표면을 요철 형상으로 식각하는 식각 단계를 갖는 반도체 기판의 표면 가공 방법에 관한 것이다.
반도체 소자의 제조 시 기판이 되는 실리콘 웨이퍼, 사파이어 기판, 질화갈륨 기판 등은 표면 가공 공정 즉, 래핑(lapping)과 폴리싱(polishing) 등의 단계를 거쳐 제조된다.
보다 구체적으로 실리콘 웨이퍼는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)한 후, 래핑 및 폴리싱 등의 표면 가공 공정을 거쳐 제조되게 된다.
또한, 넓고 직접적인 에너지 밴드갭과 원자간의 큰 상호 결합력 그리고 높은 열전도성으로 인해 광소자 및 고온, 고전력 소자로서 이상적인 특성을 갖는 질화갈륨 기판의 경우, 이종 기판 상에서 성장된 질화갈륨 막을 이용하여 제조하게 되는데, 이와 같이 이종기판 상에서 성장된 질화갈륨 막은 이종 기판과의 열팽창 계수차 및 격자 상수차에 의해 질화갈륨 막의 성장 과정 및 성장 후 냉각 과정에서 휨이 발생하게 된다. 이에, 이러한 휨을 갖는 질화갈륨 막을 래핑 및 폴리싱 등의 표면 가공 공정하여 질화갈륨 기판으로 제조한다.
이와 같은 반도체 기판의 표면 가공을 구체적으로 살펴보면, 먼저 반도체 기판을 일정한 두께로 연마하면서 평탄도를 개선하는 래핑 공정을 수행한다.
이후, 래핑에 의해 발생한 표면이하 손상(subsurface damage)층을 제거하기 위한 추가적인 표면 가공 공정을 가진 후, 최종적으로 표면 경면화 및 평탄도를 향상시키기 위한 폴리싱 공정을 수행한다.
이때 추가적인 표면 가공 공정은 입경이 큰 연마제로부터 입경을 점점 작게 하며 복수 단계에 걸쳐 기판에 발생한 표면이하 손상층을 제거하는 단계로 진행되게 된다.
그러나 이에 의하는 경우, 복수 단계의 추가적인 표면 가공 공정을 거쳐야 하므로 가공시간 및 가공 절차가 복잡하다는 단점이 있다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 반도체 기판의 표면 가공 시간을 단축하고 가공 절차를 단순화 시킨 반도체 기판의 표면 가공 방법을 제공하는 것이다.
이를 위해, 본 발명은 반도체 기판의 표면을 래핑(lapping)하는 래핑 단계; 상기 래핑된 표면을 요철형상으로 식각(etching)하는 식각 단계; 상기 식각된 표면을 폴리싱(polishing)하는 폴리싱 단계를 포함하는 것을 특징으로 하는 반도체 기판의 표면 가공 방법을 제공한다.
또한, 본 발명에 따른 상기 반도체 기판의 표면 가공 방법은, 상기 식각 단계 후, 상기 식각에 의해 형성된 요철부에 상기 반도체 기판보다 작은 경도를 갖는 충진물을 충진하는 충진 단계;를 더 포함할 수 있다.
여기서, 상기 충진물은 SiO2 또는 Si3N4 일 수 있다.
그리고, 상기 충진 단계는 PVD 증착법 또는 CVD 증착법에 의해 이루어질 수 있다.
또한, 상기 식각 단계는 상기 래핑 단계에 의해 반도체 기판에 형성된 손상층의 깊이보다 깊게 상기 반도체 기판을 식각하는 것이 바람직하다.
그리고, 상기 식각 단계는 ICP-RIE, PEC 식각, 또는 Anodizing 중 어느 하나의 방법으로 이루어질 수 있다.
또한, 상기 반도체 기판은 질화갈륨(GaN) 기판일 수 있다.
또한, 상기 래핑 단계는 6 ~ 9㎛의 연마제가 포함된 슬러리에 의해 이루어질 수 있다.
또한, 본 발명에 따른 상기 기판의 표면 가공 방법은, 상기 폴리싱 단계 후, 폴리싱된 반도체 기판에서 불순물을 제거하고 건조하는 세정 단계;를 더 포함할 수 있다.
본 발명에 따르면, 반도체 기판을 래핑한 후 손상층을 요철 형상 식각하여 폴리싱 가공할 표면 면적을 줄인 후 폴리싱 함으로써, 복 수회에 걸친 표면 가공 없이 손상층을 완벽하게 제거할 수 있다.
또한, 본 발명에 따르면 반도체 기판의 표면 가공 시간을 단축하고 가공 절차를 단순화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판의 표면 가공 방법의 개략적인 흐름도.
도 2는 본 발명의 일 실싱예에 따라 일면이 래핑된 반도체 기판을 개략적으로 나타낸 개념도.
도 3은 본 발명의 일 실시예에 따라 래핑된 반도체 기판의 표면을 요철 형상으로 식각한 반도체 기판을 개략적으로 나타낸 개념도.
도 4는 본 발명의 일 실시예에 따라 폴리싱된 반도체 기판을 개략적으로 나타낸 개념도.
도 5는 본 발명의 일 실시예에 따라 반도체 기판보다 작은 경도를 갖는 물질 이 오목부에 충진된 반도체 기판을 개략적으로 나타낸 개념도.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시 예에 따른 반도체 기판의 표면 가공 방법에 대해 상세히 설명한다.
아울러, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 기판의 표면 가공 방법의 개략적인 흐름도이다.
도 1을 참조하면, 본 발명에 따른 반도체 기판의 표면 가공 방법은 래핑 단계(S100), 식각 단계(S200), 및 폴리싱 단계(S300)를 포함하여 구성될 수 있다.
반도체 기판의 표면을 가공하기 위해, 우선 반도체 기판(100)을 일정 두께로 연마하면서 평탄화하는 래핑(lapping)을 수행한다(S100).
반도체 기판(100)은 봉 형상의 단결정 잉곳으로부터 슬라이스된 실리콘 웨이퍼, 또는 이종 기판 상에서 성장된 질화갈륨(GaN) 기판 등 다양한 기판이 사용될 수 있다.
래핑은 큰 입경을 갖는 연마제(abrasive), 바람직하게는 6 ~ 9㎛의 입경을 갖는 연마제와 점증성분, 분산성분, 방청성분, 윤활성분 등이 함유된 분산제가 포함된 슬러리(slurry)를 사용하여 반도체 기판(100)을 빠른 속도로 균일하게 연마함으로써 이루어진다.
반도체 기판(100)을 래핑하면 도 2에 도시된 바와 같이, 반도체 기판의 표면이하(subsurface)에 손상(damage)층(110)이 발생한다.
이후, 래핑에 의해 발생한 손상층(110)을 빠르게 제거하기 위해 래핑된 반도체 기판(100)의 표면을 도 3에 도시된 바와 같이 요철형상으로 식각(etching)(S200)하여 요철부(120)를 형성시킨다.
요철부(120)의 깊이는 래핑 단계(S100)에 의해 기판에 형성된 표면이하 손상층(110)의 깊이보다 깊게 이루어질 것이다.
요철부(120)는 건식 식각인 ICP-RIE(inductive coupled plasma reactive ion etching), 또는 습식 식각인 PEC(Photoelectrochemical) 식각, Anodizing 등 다양한 방법에 의해 형성될 수 있다.
마지막으로, 요철부(120)를 폴리싱(polishing)하여, 도 4에 도시된 바와 같은 표면이하 손상층(110)이 제거된 반도체 기판을 제조한다(S300).
폴리싱에 의해 반도체 기판(100)의 표면은 경면화(mirror surface)되고 평탄도가 향상된다.
폴리싱은 다이아몬드, 실리콘 카바이드와 붕소질화물(BN) 등의 연마제가 포함된 슬러리에 의해 이루어질 수 있다.
이와 같이, 반도체 기판을 래핑한 후 래핑된 표면을 요철 형상 식각하여 폴리싱 가공할 표면적을 줄인 후 폴리싱 함으로써, 복 수회에 걸친 표면 가공 없이 손상층을 완벽하게 제거할 수 있다.
즉, 종래의 방법의 경우 래핑 단계 후 폴리싱 단계 전, 연마제의 입경을 작게 하며 복수 단계에 걸친 래핑에 의해 손상층을 제거하는 추가 표면 가공 단계를 가져 반도체 기판의 가공 시간이 오래 걸리고, 가공 공정이 복잡했으나, 본 발명의 경우 한번의 식각 공정 후 폴리싱 공정에 의해 손상층을 제거함으로써, 반도체 기판의 가공 공정을 단순화하고 가공 시간을 단축할 수 있다.
또한, 본 발명에 따른 반도체 기판의 표면 가공 방법은 식각 단계 이후, 식각에 의해 형성된 요철부(120)에 반도체 기판보다 경도가 작은 충진물(130)을 충진하는 충진 단계를 더 포함할 수 있다.
이와 같은, 충진 단계는 식각 단계에 의해 요철이 형성된 상태에서 반도체 기판의 폴리싱 단계를 수행하면, 폴리싱 과정에서 요철의 측면에 힘이 가해져 요철 형상이 부러지게 되고, 이에 의해 반도체 기판의 표면에 스크래치가 발생하는 것을 방지한다.
즉, 도 5에 도시된 바와 같이 요철부(120)에 반도체 기판보다 가공이 용이한 즉, 반도체 기판보다 경도가 작은 충진물(130)을 충진함으로써, 폴리싱 과정에서 요철부가 부러지는 현상을 미연에 방지하여 반도체 기판에 스크래치가 발생하지 않도록 할 수 있다.
여기서, 충진물은 SiO2 또는 Si3N4 등이 사용될 수 있고, 물질의 충진은 PVD(Physical Vapor Deposition) 증착법 또는 CVD(Chemical Vapor Deposition) 증착법 등의 방법에 의해 이루어질 수 있다.
또한, 본 발명에 따른 반도체 기판의 표면 가공 방법은 폴리싱 단계 후, 반도체 기판의 가공 과정에서 발생한 불순물을 세정제를 이용하여 제거하고 건조하는 세정 단계를 더 포함할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 기판 110 : 표면이하 손상층
120 : 요철부 130 : 충진물

Claims (9)

  1. 반도체 기판의 표면을 래핑(lapping)하는 래핑 단계;
    상기 래핑된 표면을 요철형상으로 식각(etching)하는 식각 단계;
    상기 식각에 의해 형성된 요철부에 상기 반도체 기판보다 작은 경도를 갖는 충진물을 충진하는 충진 단계; 및
    상기 식각된 표면을 폴리싱(polishing)하는 폴리싱 단계를 포함하는 것을 특징으로 하는 반도체 기판의 표면 가공 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 충진물은 SiO2 또는 Si3N4 인 것을 특징으로 하는 반도체 기판의 표면 가공 방법.
  4. 제1항에 있어서,
    상기 충진 단계는 PVD 증착법 또는 CVD 증착법에 의하는 것을 특징으로 하는 반도체 기판의 표면 가공 방법.
  5. 제1항에 있어서,
    상기 식각 단계는 상기 래핑 단계에 의해 반도체 기판에 형성된 손상층의 깊이보다 깊게 상기 반도체 기판을 식각하는 것을 특징으로 하는 반도체 기판의 표면 가공 방법.
  6. 제1항에 있어서,
    상기 식각 단계는 ICP-RIE, PEC 식각, 또는 Anodizing 중 어느 하나의 방법으로 이루어지는 것을 특징으로 하는 반도체 기판의 표면 가공 방법.
  7. 제1항에 있어서,
    상기 반도체 기판은 질화갈륨(GaN) 기판인 것을 특징으로 하는 반도체 기판의 표면 가공 방법.
  8. 제1항에 있어서,
    상기 래핑 단계는 6 ~ 9㎛의 연마제가 포함된 슬러리에 의해 이루어지는 것을 특징으로 하는 반도체 기판의 표면 가공 방법.
  9. 제1항에 있어서,
    상기 반도체 기판의 표면 가공 방법은,
    상기 폴리싱 단계 후, 폴리싱된 반도체 기판에서 불순물을 제거하고 건조하는 세정 단계;를 더 포함하는 것을 특징으로 하는 반도체 기판의 표면 가공 방법.

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Citations (2)

* Cited by examiner, † Cited by third party
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JPS61182233A (ja) 1985-02-08 1986-08-14 Hitachi Ltd ウエハおよびその製造方法
JPH10135165A (ja) * 1996-10-29 1998-05-22 Komatsu Electron Metals Co Ltd 半導体ウェハの製法

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