KR101259356B1 - Ｌｔｅ 기지국 에뮬레이터의 베이스밴드 처리 장치 - Google Patents

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Abstract

본 발명은 LTE 기지국 에뮬레이터를 구성하는 베이스밴드 장치를 다수의 FPGA가 상호 메시 네트워크로 연결된 단일의 보드로 구현한 상태에서 상황에 따라 이들 FPGA를 포함한 하드웨어 리소스를 적절하게 분배하여 사용함으로써 하드웨어 리소스의 이용 효율을 극대화시키고, 결과적으로 기지국 에뮬레이터의 제조비용을 절감할 수 있도록 한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치에 관한 것이다.
본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치는 상단 및 하단에 각각 2개씩 배치된 상태에서, 상단 좌측은 DAC에 연결되고 하단 좌측은 ADC에 연결되며 상단 및 하단 우측은 제어용 컴퓨터에 연결된 4개의 FPGA(Field Programmable Gate Array); 상기 4개의 FPGA가 메시 네트워크를 형성하도록 상호 연결하는 IO 버스 및 상기 상단 및 하단 우측의 FPGA에 각각 연결된 1개 이상의 DSP(Digital Signal Processor)를 포함하여 이루어져서 상기 제어용 컴퓨터에 의해 부여된 용도에 따라 LTE 베이스밴드 신호 처리와 관련한 각종 기능을 분산하여 처리한다.
전술한 구성에서, 상기 상단 및 하단 우측의 FPGA는 PCI/PCIe에 인터페이스에 의해 제어용 컴퓨터에 연결되고, 상기 IO 버스는 SRIO(Serial Rapid IO) 버스인 것이 바람직하다.

Description

ＬＴＥ 기지국 에뮬레이터의 베이스밴드 처리 장치{baseband processing apparatus for LTE base station emulator}
본 발명은 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치에 관한 것으로, 특히 LTE 기지국 에뮬레이터를 구성하는 베이스밴드 장치를 다수의 FPGA가 상호 메시 네트워크로 연결된 단일의 보드로 구현한 상태에서 상황에 따라 이들 FPGA를 포함한 하드웨어 리소스를 적절하게 분배하여 사용할 수 있도록 한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치에 관한 것이다.
이동 단말이 다른 이동 단말들 또는 유선 네트워크에 연결된 유선 단말기들과의 통신 수행을 가능하게 하는 다양한 무선 액세스 기술이 제안되었다. 무선 액세스 기술의 예는 3GPP(Third Generation Partnership Project)에 의해 규정된 GSM(Global System for Mobile communications) 및 UMTS(Universal Mobile Telecommunications System) 기술 및 3GPP2에 의해 규정된 CDMA 2000(Code Division Multiple Access 2000) 기술을 포함한다.
그리고 스펙트럼 효율의 향상, 서비스 향상 및 비용 절감 등을 위한 무선 액세스 기술에 대한 지속적인 진화의 일부로서 새로운 표준들이 제안되었는데, 이 중에서 하나가 UMTS 무선 네트워크의 강화를 추구하는, 3GPP로부터의 장기적 진화(Long Term Evolution: LTE) 표준이고, 다른 하나가 WiMax(Worldwide Interoperability for Microwave Access) 기술이다. 또한 이러한 WiMax의 서브셋으로의 WiBro가 국내 표준으로 제안되어 현재 상용화되고 있고, 이를 더 발전시킨 WiBro Evolution도 제안되어 있는 상태인바, LTE와 WiBro Evolution을 통상 적으로 4세대(4G) 기술이라 한다.
한편, 전술한 표준에 따른 이동 단말이나 기지국 장비를 개발하기 위해서는 그 성능을 테스트하기 위한 각종 시험 장비나 계측 장비가 필수적으로 요구되는데, 이러한 시험 장비의 일종으로 기지국 에뮬레이터가 있다. 이러한 기지국 에뮬레이터는 이동 단말과의 사이에서 마치 기지국처럼 기능하여 이동 단말에 다운링크 신호를 전송하고 이동 단말로부터 업링크 신호를 수신하여 각종 분석을 수행하는 시험 장비를 말하는바, 이러한 기지국 에뮬레이터에는 다운링크 신호에 대한 베이스밴드(baseband) 신호를 생성하고 업링크 신호에 대한 베이스밴드 신호 분석을 수행하는 베이스밴드 처리 장치가 구비되어 있다.
여기에서, 종래 3세대(3G) 이동 통신을 위한 기지국 에뮬레이터의 베이스밴드 처리 장치는 상대적으로 처리해야 할 데이터량이 적은 관계로 베이스밴드 신호 생성기(Signal Generator; SG) 보드와 베이스밴드 신호 분석기(Signal Analyzer; SA) 보드를 별도로 구성하여 고정된 기능만을 수행하도록 운용하고 있다.
그러나 LTE나 WiBro Evolution의 경우에는 데이터량이 3G에 비하여 훨씬 많기 때문에 종래와 같이 신호생성기와 신호분석기를 분리하여 운용하는 경우에는 이를 구성하는 다수의 FPGA(Field Programmable Gate Array)가 요구되어 제조비용이 증가할 뿐만 아니라 FPGA 자원의 이용 효율이 낮다고 하는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, LTE 기지국 에뮬레이터를 구성하는 베이스밴드 장치를 다수의 FPGA가 상호 메시 네트워크로 연결된 단일의 보드로 구현한 상태에서 상황에 따라 이들 FPGA를 포함한 하드웨어 리소스를 적절하게 분배하여 사용함으로써 하드웨어 리소스의 이용 효율을 극대화시키고, 결과적으로 기지국 에뮬레이터의 제조비용을 절감할 수 있도록 한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치를 제공함을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치는 상단 및 하단에 각각 2개씩 배치된 상태에서, 상단 좌측은 DAC에 연결되고 하단 좌측은 ADC에 연결되며 상단 및 하단 우측은 제어용 컴퓨터에 연결된 4개의 FPGA(Field Programmable Gate Array); 상기 4개의 FPGA가 메시 네트워크를 형성하도록 상호 연결하는 IO 버스 및 상기 상단 및 하단 우측의 FPGA에 각각 연결된 1개 이상의 DSP(Digital Signal Processor)를 포함하여 이루어져서 상기 제어용 컴퓨터에 의해 부여된 용도에 따라 LTE 베이스밴드 신호 처리와 관련한 각종 기능을 분산하여 처리한다.
전술한 구성에서, 상기 상단 및 하단 우측의 FPGA는 PCI/PCIe에 인터페이스에 의해 제어용 컴퓨터에 연결되고, 상기 IO 버스는 SRIO(Serial Rapid IO) 버스인 것이 바람직하다.
한편, 신호생성기의 용도로 사용되는 경우에 데이터 경로는 상단 DSP -> 상단 우측 FPGA -> 상단 좌측 FPGA, 상단 DSP -> 상단 우측 FPGA -> 하단 우측 FPGA -> 상단 좌측 FPGA 또는 상단 DSP -> 상단 우측 FPGA -> 하단 후측 FPGA -> 하단 좌측 FPGA -> 상단 좌측 FPGA 중 하나로 결정될 수 있다.
신호분석기의 용도로 사용되는 경우에 데이터 경로는 하단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP, 하단 좌측 FPGA -> 상단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP 또는 하단 좌측 FPGA -> 상단 좌측 FPGA -> 상단 우측 FPGA -> 하단 우측 FPGA -> 하단 DSP 중에서 하나로 결정될 수 있다.
데이터 중계 용도로 사용되는 경우에 데이터 경로는 하단 좌측 FPGA -> 상단 좌측 FPGA, 하단 좌측 FPGA -> 하단 우측 FPGA -> 상단 좌측 FPGA 또는 하단 좌측 FPGA -> 하단 우측 FPGA -> 상단 우측 FPGA -> 상단 좌측 FPGA 중에서 하나로 결정될 수 있다.
셀프 테스트 용도로 사용되는 경우에 데이터 경로는 상단 DSP -> 상단 우측 FPGA -> 하단 우측 FPGA -> 하단 DSP, 상단 DSP -> 상단 우측 FPGA -> 상단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP 또는 상단 DSP -> 상단 우측 FPGA -> 상단 좌측 FPGA -> 하단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP 중에서 하나로 결정될 수 있다.
상기 DSP는 상호간에 메모리를 공유하는 것이 바람직하다.
본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치에 따르면, 베이스밴드 처리 장치를 구성하는 FPGA를 포함한 하드웨어 리소스를 용도, 즉 데이터의 실시간 처리 및 분석, 데이터의 피드백 또는 셀프 테스트 등의 용도에 따라 적절하게 분배하여 사용할 수 있도록 함으로써 하드웨어 리소스의 이용 효율을 극대화시키고, 결과적으로 기지국 에뮬레이터의 제조비용을 절감할 수가 있다.
나아가 향후 4G 무선 데이터 프로토콜의 확장되거나 새로운 규격이 제정되더라도 하드웨어를 변경함이 없이 소프트웨어만 변경하는 것에 의해 그대로 사용할 수가 있다.
도 1은 본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치의 블록 구성도.
도 2는 도 1에 도시한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치를 실시간 데이터 송신 및 분석을 위한 처리신호생성기 및 신호분석기로 사용할 때 FPGA의 활용 예시도.
도 3은 도 1에 도시한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치의 FPGA의 다른 활용 예시도.
도 4는 도 1에 도시한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치에서 메모리 공유 기능을 설명하기 위한 도.
이하에는 첨부한 도면을 참조하여 본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치의 바람직한 실시예에 대해 상세하게 설명한다.
도 1은 본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치의 블록 구성도이다. 도 1에 도시한 바와 같이, 본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치(200)는 총 4개 이상의 FPGA(Field Programmable Gate Array)(본 실시예에서는 4개)(220, 225, 230, 235)와 2개 이상의 DSP(Digital Signal Processor)(본 실시예에서는 4개)(210, 215, 240, 245) 및 각각의 FPGA(220, 225, 230, 235)를 상호 연결하는 IO 버스, 예를 들어 각각 최대 4채널의 3.125Gbaud SRIO(Serial Rapid IO)를 포함하여 이루어질 수 있는바, 이에 따라 4개의 FPGA(220, 225, 230, 235)는 전체적으로 메시 네트워크를 형성하게 된다. 2개의 상단 DSP(210, 215)는 시스템 버스에 의해 상호 연결되어 있고, 상단 우측의 FPGA(225)는 2개의 상단 DSP(210, 215)와 시스템 버스에 의해 연결되어 있다. 마찬가지로, 2개의 하단 DSP(240, 245)는 시스템 버스에 의해 상호 연결되어 있고, 하단 우측의 FPGA(235)는 2개의 하단 DSP(240, 245)와 시스템 버스에 의해 상호 연결되어 있다.
상단 좌측의 FPGA(220)는 DAC, 예를 들어 각각 4개의 I채널 및 Q채널용 DAC(Digital Analog Converter)(100)에 연결되고, 하단 좌측의 FPGA(230)는, 예를 들어 4채널의 ADC(Analog Digital Converter)(110)에 연결되어 있다. 상단 및 하단 우측의 FPGA(225, 235)는 모두 PCI/PCIe 인터페이스(120)에 의해 제어용 컴퓨터(130)에 연결되어 있다.
도 2는 도 1에 도시한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치를 실시간 데이터 송신 및 분석을 위한 처리신호생성기 및 신호분석기로 사용할 때 FPGA의 활용 예시도이다. 도 2에 도시한 바와 같이, 평상시 상단에 배치된 2개의 FPGA(220, 225)와 2개의 DSP(210, 215)는 신호생성기용으로 사용되고, 하단에 배치된 2개의 FPGA(230, 235)와 2개의 DSP(240, 245)는 신호분석기용으로 사용된다. 그러나 신호생성기용의 FPGA 자원이 부족한 경우에는 하단의 FPGA 1개 또는 2개 모두가 신호생성기용으로 배분될 수 있고, 이와는 반대로 신호분석기용의 FPGA 자원이 부족한 경우에는 상단의 FPGA 1개 또는 2개가 모두 신호분석기용으로 배분될 수 있을 것이다.
신호생성기의 동작과 관련하여, 2개의 상단 DSP(210, 215)는 기지국에서 이동 단말로 전송될 로우 데이터를 생성하는 기능을 담당하고, FPGA는 작업의 난이도에 따라 그 기능이 적절하게 배분되어 사용될 수 있을 것이다. 예를 들어, 간단한 작업만이 요구되는 경우에 점선의 SGP1로 표시된 바와 같이, 상단 우측의 FPGA(225)는 IFFT(Inverse Fast Fourier Transform) 기능을 담당하며, 상단 좌측의 FPGA(220)는 LPF(Low Pass Filter) 기능을 담당하도록 FPGA 자원을 배치하여 신호생성기를 구현할 수 있을 것이다.
반면에 상대적으로 복잡한 작업이 요구되는 경우에는 점선의 SGP2로 표시된 바와 같이 상단 우측의 FPGA(225)는 데이터 매핑 기능을 담당하고, 하단 우측의 FPGA(235)는 IFFT(Inverse Fast Fourier Transform) 기능을 담당하며, 상단 좌측의 FPGA(220)는 LPF(Low Pass Filter) 기능을 담당하도록 FPGA 자원을 배치하여 신호생성기를 구현할 수 있을 것이다. 그리고 매우 복잡한 작업이 요구되는 경우에는 점선의 SGP3로 표시된 바와 같이 상단 우측의 FPGA(225)는 데이터 인코딩과 CRC(Cyclic Redundancy Check) 기능을 담당하고, 하단 우측의 FPGA(235)는 데이터 매핑 기능을 담당하며, 하단 좌측의 FPGA(230)는 IFFT(Inverse Fast Fourier Transform) 기능을 담당하고, 상단 좌측의 FPGA(220)는 LPF(Low Pass Filter) 기능을 담당하도록 FPGA 자원을 배치하여 신호생성기를 구현할 수 있을 것이다.
이와는 반대로 신호분석기의 동작과 관련하여, 하단의 2개의 DSP(240, 245)는 신호 분석 작업을 수행하고, FPGA는 작업의 난이도에 따라 그 기능이 적절하게 배분되어 사용될 수 있을 것이다.
간단한 작업이 요구되는 경우에 예를 들어 일점쇄선의 SAP1로 표시된 바와 같이, 하단 좌측의 FPGA(230)는 LPF(Low Pass Filter) 기능을 담당하고, 하단 우측의 FPGA(235)는 FFT(Fast Fourier Transform) 기능을 담당하도록 FPGA 자원을 배치하여 신호분석기를 구현할 수 있을 것이다.
반면에 상대적으로 복잡한 작업이 요구되는 경우에는 점선의 SAP2로 표시된 바와 같이 하단 좌측의 FPGA(230)는 LPF(Low Pass Filter) 기능을 담당하고, 상단 좌측의 FPGA(220)는 FFT(Fast Fourier Transform) 기능을 담당하며, 하단 우측의 FPGA(235)는 데이터 디매핑(demapping) 기능을 담당하도록 FPGA 자원을 배치하여 신호분석기를 구현할 수 있을 것이다. 매우 복작합 작업이 요구되는 경우에는 점선의 SAP3으로 표시된 바와 같이 하단 좌측의 FPGA(230)는 LPF(Low Pass Filter) 기능을 담당하고, 상단 좌측의 FPGA(220)는 FFT(Fast Fourier Transform) 기능을 담당하며, 상단 우측의 FPGA(225)는 데이터 디매핑 기능을 담당하고, 하단 우측의 FPGA(235)는 데이터 디코딩(decoding) 및 CRC(Cyclic Redundancy Check) 기능을 담당하도록 FPGA 자원을 배치하여 신호분석기를 구현할 수 있을 것이다. 물론 전술한 FPGA의 배분은 단지 예시적인 것으로, 각각의 FPGA가 처리 작업의 난이도에 따라 적절한 기능을 수행하도록 배분될 수 있을 것이다.
도 3은 도 1에 도시한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치의 FPGA의 다른 활용 예시도이다. 도 3에 도시한 바와 같이, 본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치는 수신 신호를 가공한 상태에서 분석 없이 바로 송신(중계 기능)하거나 이동 단말로 송신할 데이터를 자체적으로 테스트(셀프 테스트 기능)하는 용도로 FPGA 자원을 배분할 수도 있다.
먼저 중계 기능에 대해 구체적으로 설명하면, 먼저 도 3의 점선 BFP1로 표시된 바와 같이, 하단 좌측의 FPGA(230)는 주파수 하향 변환 기능을 담당하고 상단 좌측의 FPGA(220)는 LPF(Low Pass Filter) 기능을 담당하도록 FPGA 자원을 배치하여 수신 신호를 주파수 하향 변환과 LPF 처리만을 수행하여 다시 송신하거나, 점선 BFP2로 표시된 바와 같이 하단 좌측의 FPGA(230)는 주파수 하향 변환 기능을 담당하고 하단 우측의 FPGA(235)는 LPF(Low Pass Filter) 기능을 담당하며 상단 좌측의 FPGA(220)는 채널 모델링(Channel Modelling) 기능을 담당하도록 FPGA 자원을 배치하거나, 점선 BFP3으로 표시된 바와 같이 하단 좌측의 FPGA(230)는 주파수 하향 변환 기능을 담당하고 하단 우측의 FPGA(235)는 LPF(Low Pass Filter) 기능을 담당하며 상단 우측의 FPGA(225)는 노이즈 삽입(Noise Insertion) 기능을 담당하고 상단 좌측의 FPGA(220)는 주파수 상향 변환기능을 담당하도록 FPGA 자원을 배치할 수 있을 것이다.
다음으로 셀프 테스트 기능과 관련하여, 2개의 상단 DSP(210, 215)에서 이동 단말에 송신할 로우 데이터를 생성하면 일점쇄선 DFP1로 표시된 바와 같이, 상단 우측의 FPGA(225)는 DSP(210, 215)에서 생성된 데이터에 대해 하위 레벨의 송신 MAC(Media Acess Control) 처리를 수행하고 하단 우측의 FPGA(235)는 하위 레벨의 수신 MAC(Media Acess Control)를 수행하고, 2개의 하단 DSP(240, 245)에서는 이를 전달받아 제대로 처리되었는지 여부를 검증하도록 FPGA를 배치하거나 일점쇄선 DFP3로 표시된 바와 같이 상단 우측의 FPGA(225)는 DSP(210, 215)에서 생성된 로우 데이터에 대해 하위 레벨의 송신 MAC(Media Acess Control) 처리를 수행하고 상단 좌측의 FPGA(220)는 상위 레벨의 송신 MAC(Media Acess Control) 처리를 수행하며 하단 좌측의 FPGA(230)는 상위 레벨의 수신 MAC(Media Acess Control) 처리를 수행하고 하단 우측의 FPGA(235)는 하위 레벨의 수신 MAC(Media Acess Control) 처리를 수행하도록 FPGA를 배치할 수도 있을 것이다,
도 4는 도 1에 도시한 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치에서 메모리 공유 기능을 설명하기 위한 도이다. 본 발명의 베이스밴드 처리 장치에 사용되는 각각의 DSP(210, 215, 240, 245)는 예를 들어 128MB 정도의 DDR 메모리를 구비하는데, 어느 하나의 DSP에서 디지털 데이터 처리 작업을 하는 도중에 메모리가 부족한 경우에는 도 4에 도시한 바와 같이 다른 DSP의 메모리를 공유하여 사용함으로써 최대 512MB(128*4)까지 메모리 용량을 증가시킬 수가 있게 된다.
한편, 제어용 컴퓨터(130)는 베이스밴드 장치를 어떠한 용도로 사용할 것인지에 따라 전술한 바와 같이 각각의 FPGA가 담당할 기능이 수록된 이미지 프로그램을 저장하고 있다가 해당 용도에 맞추어서 FPGA에 적절한 이미지 프로그램을 다운로드하여 동작하도록 한다.
본 발명의 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치는 전술한 실시예에 국한되지 않고 본 발명의 기술사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다.
100: DAC, 110: ADC,
120: PCI/PCIe, 130: 제어용 컴퓨터,
200: 베이스밴드 처리 장치, 210, 215, 240, 245: DSP,
220, 225, 230, 235: FPGA

Claims (8)

  1. 상단 및 하단에 각각 2개씩 배치된 상태에서, 상단 좌측은 DAC에 연결되고 하단 좌측은 ADC에 연결되며 상단 및 하단 우측은 제어용 컴퓨터에 연결된 4개의 FPGA(Field Programmable Gate Array);
    상기 4개의 FPGA가 메시 네트워크를 형성하도록 상호 연결하는 IO 버스 및
    상기 상단 및 하단 우측의 FPGA에 각각 연결된 1개 이상의 DSP(Digital Signal Processor)를 포함하여 이루어져서, 각각의 상기 FPGA가 담당할 기능이 수록된 이미지 프로그램을 저장하고 있다가 해당 용도에 맞추어서 상기 FPGA에 이미지 프로그램을 다운로드하는 상기 제어용 컴퓨터에 의해 부여된 용도에 따라 LTE 베이스밴드 신호 처리와 관련한 각종 기능을 분산하여 처리하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
  2. 제 1 항에 있어서,
    상기 상단 및 하단 우측의 FPGA는 PCI/PCIe에 인터페이스에 의해 제어용 컴퓨터에 연결된 것을 특징으로 하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
  3. 제 2 항에 있어서,
    상기 IO 버스는 SRIO(Serial Rapid IO) 버스인 것을 특징으로 하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    신호생성기의 용도로 사용되는 경우에 데이터 경로는 상단 DSP -> 상단 우측 FPGA -> 상단 좌측 FPGA, 상단 DSP -> 상단 우측 FPGA -> 하단 우측 FPGA -> 상단 좌측 FPGA 또는 상단 DSP -> 상단 우측 FPGA -> 하단 후측 FPGA -> 하단 좌측 FPGA -> 상단 좌측 FPGA 중 하나로 결정되는 것을 특징으로 하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    신호분석기의 용도로 사용되는 경우에 데이터 경로는 하단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP, 하단 좌측 FPGA -> 상단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP 또는 하단 좌측 FPGA -> 상단 좌측 FPGA -> 상단 우측 FPGA -> 하단 우측 FPGA -> 하단 DSP 중에서 하나로 결정되는 것을 특징으로 하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    데이터 중계 용도로 사용되는 경우에 데이터 경로는 하단 좌측 FPGA -> 상단 좌측 FPGA, 하단 좌측 FPGA -> 하단 우측 FPGA -> 상단 좌측 FPGA 또는 하단 좌측 FPGA -> 하단 우측 FPGA -> 상단 우측 FPGA -> 상단 좌측 FPGA 중에서 하나로 결정되는 것을 특징으로 하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    셀프 테스트 용도로 사용되는 경우에 데이터 경로는 상단 DSP -> 상단 우측 FPGA -> 하단 우측 FPGA -> 하단 DSP, 상단 DSP -> 상단 우측 FPGA -> 상단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP 또는 상단 DSP -> 상단 우측 FPGA -> 상단 좌측 FPGA -> 하단 좌측 FPGA -> 하단 우측 FPGA -> 하단 DSP 중에서 하나로 결정되는 것을 특징으로 하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 DSP는 상호간에 메모리를 공유할 수 있는 것을 특징으로 하는 LTE 기지국 에뮬레이터의 베이스밴드 처리 장치.
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