KR101248669B1 - Power semiconductor device - Google Patents

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Abstract

본 발명은 유입된 서지로부터 소자를 보호할 수 있는 구조를 갖는 전력 반도체 소자를 제공하는데 그 목적이 있다.
일례로, 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역에 형성되는 제 1 게이트; 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역; 및 상기 제 1 게이트 및 상기 제 2 도전형 컬럼 영역과 전기적으로 연결되는 제 1 게이트 제어부를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자가 제공된다.An object of the present invention is to provide a power semiconductor device having a structure capable of protecting the device from an incoming surge.
For example, a first gate including an active region and a termination region surrounding an edge region corresponding to the outermost portion of the active region, the first gate formed in the active region; A second conductivity type column region formed in the termination region; And a first gate controller electrically connected to the first gate and the second conductivity type column region.

Description

전력 반도체 소자{POWER SEMICONDUCTOR DEVICE}POWER SEMICONDUCTOR DEVICE

본 발명은 전력 반도체 소자에 관한 것이다.
The present invention relates to power semiconductor devices.

일정한 내압을 갖는 전력 반도체 소자에 있어서, 상기 소자가 턴 오프(Turn off) 상태일 때, 외부로부터 서지(Surge)가 유입됨으로써 큰 전류가 셀(Cell) 영역을 통해 흐르는 경우, 소자가 파괴되어 더 이상 동작할 수 없는 상태가 될 수 있는 위험이 있다.In a power semiconductor device having a constant breakdown voltage, when the device is turned off, when a surge flows from the outside and a large current flows through the cell region, the device is destroyed and further. There is a risk of being in an inoperable state.

따라서, 예상치 못한 서지가 유입되더라도 서지에 의한 전류가 셀 영역을 관통하는 것을 방지할 수 있는 장치가 필요하다.
Therefore, there is a need for a device capable of preventing the current caused by the surge from penetrating the cell region even when an unexpected surge is introduced.

본 발명은 유입된 서지로부터 소자를 보호할 수 있는 구조를 갖는 전력 반도체 소자를 제공하는데 그 목적이 있다.
An object of the present invention is to provide a power semiconductor device having a structure capable of protecting the device from an incoming surge.

본 발명에 따른 전력 반도체 소자는 상기의 목적을 달성하기 위해 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역에 형성되는 제 1 게이트; 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역; 및 상기 제 1 게이트 및 상기 제 2 도전형 컬럼 영역과 전기적으로 연결되는 제 1 게이트 제어부를 포함할 수 있다.According to an aspect of the present invention, there is provided a power semiconductor device including: a first gate including an active region and a termination region surrounding an edge region corresponding to an outermost portion of the active region, the first gate being formed in the active region; A second conductivity type column region formed in the termination region; And a first gate controller electrically connected to the first gate and the second conductivity type column region.

또한, 상기액티브 영역 및 상기 터미네이션 영역은, 제 1 도전형 기판 영역 및 상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함할 수 있다. In addition, the active region and the termination region may include a first conductivity type substrate region and a first conductivity type semiconductor region formed on the first conductivity type substrate region.

또한, 상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성된 적어도 하나 이상의 제 2 도전형 웰 영역; 상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역; 및 상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함할 수 있다.At least one second conductivity type well region formed in the first conductivity type semiconductor region formed in the active region; A first conductivity type source region formed in the second conductivity type well region; And at least two gates formed on the second conductive well region.

또한, 상기 적어도 2개 이상의 게이트는 적어도 하나 이상의 상기 제 1 게이트 및 제 2 게이트를 포함할 수 있다.In addition, the at least two gates may include at least one of the first gate and the second gate.

또한, 상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성되며, 상기 제 2 도전형 웰 영역의 하부로부터 상기 제 1 도전형 기판 영역을 향하는 방향으로 연장되어 형성된 제 2 도전형 컬럼 영역을 더 포함할 수 있다.The semiconductor device may further include a second conductive column region formed in the first conductive semiconductor region formed in the active region and extending from a lower portion of the second conductive well region toward the first conductive substrate region. can do.

또한, 상기 제 1 게이트는 상기 에지 영역에 형성된 것일 수 있다.In addition, the first gate may be formed in the edge region.

또한, 상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극 및 상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극을 더 포함할 수 있다.The method may further include a source electrode contacting the first conductivity type source region and the second conductivity type well region and a drain electrode contacting the first conductivity type substrate region.

또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것일 수 있다.The first gate has a constant operating voltage, and when a constant potential difference is formed between the drain electrode and the source electrode when the second gate is turned off, the first gate and the termination are formed. A potential difference equal to or greater than an operating voltage of the first gate may be formed between the second conductivity type column regions formed in the region.

또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 미만의 전위차가 형성되는 것일 수 있다.The first gate has a constant operating voltage, and when a constant potential difference is formed between the drain electrode and the source electrode when the second gate is turned on, the first gate and the termination are formed. A potential difference less than an operating voltage of the first gate may be formed between the second conductivity type column regions formed in the region.

또한, 상기 게이트와 상기 제 2 도전형 웰 영역 사이에 형성된 게이트 절연막 및 상기 게이트와 상기 소스 전극 사이에 형성된 층간 절연막을 더 포함할 수 있다.The semiconductor device may further include a gate insulating film formed between the gate and the second conductivity type well region and an interlayer insulating film formed between the gate and the source electrode.

또한, 상기 제 1 게이트 제어부는 상기 제 1 게이트와 접촉하는 제 1 콘택트; 상기 터미네이션 영역에 형성된 제 2 도전형 컬럼 영역과 접촉하는 제 2 콘택트; 및 상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함할 수 있다.The first gate controller may include a first contact in contact with the first gate; A second contact in contact with a second conductivity type column region formed in the termination region; And a first zener diode formed between the first contact and the second contact.

또한, 상기 제 1 제너 다이오드는 상기 제 1 콘택트로부터 상기 제 2 콘택트를 향하는 방향이 순방향에 해당하도록 설치될 수 있다.In addition, the first zener diode may be installed such that a direction from the first contact to the second contact corresponds to a forward direction.

또한, 상기 제 2 게이트 및 상기 제 1 게이트 제어부와 전기적으로 연결되는 제 2 게이트 제어부를 더 포함할 수 있다.The display device may further include a second gate controller electrically connected to the second gate and the first gate controller.

또한, 상기 제 2 게이트 제어부는 상기 제 2 게이트로부터 상기 제 1 게이트 제어부를 향하는 방향이 순방향에 해당하도록 설치된 제 2 제너 다이오드를 포함할 수 있다.The second gate controller may include a second zener diode installed such that a direction from the second gate toward the first gate controller corresponds to a forward direction.

또한, 상기 제 1 도전형은 n-type에 해당하며, 상기 제 2 도전형은 p-type에 해당하는 것일 수 있다.In addition, the first conductivity type may correspond to n-type, and the second conductivity type may correspond to p-type.

한편, 본 발명에 따른 전력 반도체 소자는 상기의 목적을 달성하기 위해 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역에 형성되는 제 1 게이트; 상기 제 1 게이트와 접촉하는 제 1 콘택트, 상기 터미네이션 영역의 상부와 접촉하는 제 2 콘택트 및 상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함하는 제 1 게이트 제어부를 포함할 수 있다.On the other hand, the power semiconductor device according to the present invention comprises a first gate formed in the active region, the active region and the termination region surrounding the edge region corresponding to the outermost portion of the active region to achieve the above object; And a first gate controller including a first contact in contact with the first gate, a second contact in contact with an upper portion of the termination region, and a first zener diode formed between the first contact and the second contact. Can be.

또한, 상기 액티브 영역 및 상기 터미네이션 영역은 제 1 도전형 기판 영역 및 상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함하고, 상기 제 1 도전형 반도체 영역은 적어도 하나 이상의 제 2 도전형 웰 영역, 상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함할 수 있다.The active region and the termination region may include a first conductivity type substrate region and a first conductivity type semiconductor region formed on the first conductivity type substrate region, and the first conductivity type semiconductor region may include at least one material. And a second conductivity type well region, a first conductivity type source region formed in the second conductivity type well region, and at least two gates formed on the second conductivity type well region.

또한, 상기 적어도 2개 이상의 게이트는 적어도 하나 이상의 상기 제 1 게이트 및 제 2 게이트를 포함할 수 있다.In addition, the at least two gates may include at least one of the first gate and the second gate.

또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것일 수 있다.The first gate has a constant operating voltage, and when a constant potential difference is formed between the drain electrode and the source electrode when the second gate is turned off, the first gate and the termination are formed. A potential difference equal to or greater than an operating voltage of the first gate may be formed between the second conductivity type column regions formed in the region.

또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 서지 게이트의 동작 전압 미만의 전위차가 형성되는 것일 수 있다.
The first gate has a constant operating voltage, and when a constant potential difference is formed between the drain electrode and the source electrode when the second gate is turned on, the first gate and the termination are formed. A potential difference less than an operating voltage of the surge gate may be formed between the second conductivity type column regions formed in the region.

본 발명에 따른 전력 반도체 소자는 서지에 의한 전류가 흐를 수 있는 별도의 통로를 구비함으로써 예상치 못한 서지가 유입되더라도 소자가 파괴되지 않는 효과를 가져온다.
The power semiconductor device according to the present invention has a separate passage through which current due to a surge can flow, thereby bringing an effect that the device is not destroyed even if an unexpected surge is introduced.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자가 턴 오프(Turno Off)된 상태의 전계 분포를 나타내는 부분 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자가 턴 온(Turn on)된 상태의 전계 분포를 나타내는 부분 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.1 is a partial cross-sectional view showing a power semiconductor device according to an embodiment of the present invention.
2 is a partial cross-sectional view illustrating an electric field distribution in a state in which a power semiconductor device is turned off, according to an exemplary embodiment of the present invention.
3 is a partial cross-sectional view illustrating an electric field distribution in a state where a power semiconductor device is turned on in accordance with an embodiment of the present invention.
4 is a partial cross-sectional view showing a power semiconductor device according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

먼저, 본 발명의 일 실시예에 따른 전력 반도체 소자의 구성에 대해서 설명하기로 한다. First, a configuration of a power semiconductor device according to an embodiment of the present invention will be described.

도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다. 1 is a partial cross-sectional view showing a power semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 도전형 기판 영역(110), 제 1 도전형 반도체 영역(120), 제 2 도전형 웰 영역(131,132), 제 2 도전형 컬럼 영역(141~148), 제 1 도전형 소스 영역(152), 제 1 게이트(153a), 제 2 게이트(153b), 게이트 절연막(154), 소스 전극(155), 층간 절연막(156), 드레인 전극(157) 및 제 1 게이트 제어부(160)를 포함한다. Referring to FIG. 1, a power semiconductor device 100 according to an embodiment of the present invention may include a first conductive substrate region 110, a first conductive semiconductor region 120, and a second conductive well region 131, 132. , The second conductivity type column regions 141 to 148, the first conductivity type source region 152, the first gate 153a, the second gate 153b, the gate insulating layer 154, the source electrode 155, and the interlayer The insulating layer 156, the drain electrode 157, and the first gate controller 160 are included.

또한, 상기 전력 반도체 소자(100)는 액티브 영역(Ⅰ영역) 및 터미네이션 영역(Ⅱ영역)을 포함한다. 도면에는 도시되어 있지 않으나, 상기 터미네이션 영역(Ⅱ영역)은 액티브 영역(I 영역) 중 터미네이션 영역(Ⅱ영역)과 인접한 에지 영역(I-1 영역)을 둘러싼다. In addition, the power semiconductor device 100 includes an active region (I region) and a termination region (II region). Although not shown, the termination region (II region) surrounds the edge region (I-1 region) adjacent to the termination region (II region) of the active region (I region).

상기 제 1 도전형 기판 영역(110)은 액티브 영역(Ⅰ영역) 및 터미네이션 영역(Ⅱ영역) 전체에 걸쳐서 형성된다. 또한, 상기 제 1 도전형 기판 영역(110)은 일례로 n+형 반도체일 수 있다. 즉, 상기 제 1 도전형 기판 영역(110)은 인(P)과 같은 n형 불순물이 주입되어 형성된 n+형 반도체 웨이퍼일 수 있다. The first conductivity type substrate region 110 is formed throughout the active region (I region) and the termination region (II region). In addition, the first conductivity type substrate region 110 may be, for example, an n + type semiconductor. That is, the first conductivity type substrate region 110 may be an n + type semiconductor wafer formed by implanting n type impurities such as phosphorus (P).

상기 제 1 도전형 반도체 영역(120)은 액티브 영역(Ⅰ영역) 및 터미네이션 영역(Ⅱ영역) 전체에 걸쳐서 형성되며, 일례로 상기 제 1 도전형 기판 영역(110) 위에 일정 두께로 형성된 형 에피텍셜 층일 수 있다. 상기 제 1 도전형 반도체 영역(120)의 두께 및 농도는 전력 반도체 소자에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자가 된다. 더불어, 상기 제 1 도전형 기판 영역(110) 및 제 1 도전형 반도체 영역(120)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.The first conductive semiconductor region 120 is formed over the entire active region (I region) and the termination region (II region). For example, the epitaxial epitaxial layer formed on the first conductive substrate region 110 has a predetermined thickness. It may be a layer. The thickness and concentration of the first conductivity type semiconductor region 120 are important factors for determining breakdown voltage and on-resistance in the power semiconductor device. In addition, the first conductivity type substrate region 110 and the first conductivity type semiconductor region 120 may be formed in a substantially rectangular flat plate shape, but the present invention is not limited thereto.

상기 제 2 도전형 웰 영역(131,132)은 액티브 영역(Ⅰ영역) 내에 형성된다. 또한, 상기 제 2 도전형 웰 영역(131,132)은 제 1 도전형 반도체 영역(120)의 상부 표면으로부터 제 1 도전형 기판 영역(110)을 향하는 방향을 향해 일정 깊이로 형성된다. 일례로, 상기 제 2 도전형 웰 영역(131,132)은 붕소와 같은 p형 불순물이 제 1 도전형 반도체 영역(120)의 상면으로부터 제 1 도전형 기판 영역(110)을 향하는 방향을 따라 이온 주입 및 확산됨으로써 형성될 수 있다. The second conductivity type well regions 131 and 132 are formed in the active region (region I). In addition, the second conductivity type well regions 131 and 132 are formed to have a predetermined depth from the upper surface of the first conductivity type semiconductor region 120 toward the first conductivity type substrate region 110. For example, the second conductivity type well regions 131 and 132 may be ion implanted along a direction in which p-type impurities such as boron are directed from the upper surface of the first conductivity type semiconductor region 120 toward the first conductivity type substrate region 110. It can be formed by diffusion.

한편, 도면에서는 상기 에지 영역(I-1)에 형성된 제 2 도전형 웰 영역(131)과 제 2 도전형 웰 영역(131)으로부터 터미네이션 영역(Ⅱ영역)과 멀어지는 방향으로 일정 거리 이격되어 형성된 제 2 도전형 웰 영역(132) 두 개만을 도시하고 있다. 그러나, 이는 도면 도시상의 편의를 위한 것일 뿐, 상기 제 2 도전형 웰 영역(131,132)의 개수를 한정하는 것은 아니며, 액티브 영역(I) 중 터미네이션 영역(Ⅱ)과 멀어지는 방향으로 제 2 도전형 웰이 더 형성될 수 있다.Meanwhile, in the drawing, the second conductive well region 131 formed in the edge region I-1 and the second conductive well region 131 are formed to be spaced apart from the termination region (region II) by a predetermined distance away from the second conductive well region 131. Only two two-conducting well regions 132 are shown. However, this is for convenience of illustration only and does not limit the number of the second conductivity type well regions 131 and 132, and the second conductivity type well in a direction away from the termination region II of the active region I. This can be further formed.

상기 제 2 도전형 컬럼 영역(141~148)은 액티브 영역(Ⅰ영역)에 형성된 제 2 도전형 컬럼 영역(141,142)과 터미네이션 영역(Ⅱ영역)에 형성된 제 2 도전형 컬럼 영역(143,144,145,146,147,148)걸쳐서 형성된다. The second conductivity type column regions 141 to 148 are formed across the second conductivity type column regions 141 and 142 formed in the active region (I region) and the second conductivity type column regions 143, 144, 145, 146, 147 and 148 formed in the termination region (II region). do.

상기 액티브 영역(Ⅰ영역)에 형성된 제 2 도전형 컬럼 영역(141,142)은 제 1 도전형 반도체 영역(120) 내에 형성되며, 각각 제 2 도전형 웰 영역(131,132)의 하부로부터 제 1 도전형 기판 영역(110)을 향하는 방향으로 연장되어 형성된다. 상기 터미네이션 영역(Ⅱ영역)에 형성된 제 2 도전형 컬럼 영역(143,144,145,146,147,148)은 각각 상기 제 1 도전형 반도체 영역(120) 내에 서로 이격되어 형성되며, 제 1 도전형 반도체 영역(120)의 상부 표면으로부터 제 1 도전형 기판 영역(110)을 향하는 방향으로 연장되어 형성된다. The second conductivity type column regions 141 and 142 formed in the active region (I region) are formed in the first conductivity type semiconductor region 120, and the first conductivity type substrate is formed from the lower portions of the second conductivity type well regions 131 and 132, respectively. It is formed extending in the direction toward the region (110). The second conductivity type column regions 143, 144, 145, 146, 147 and 148 formed in the termination region (II region) are spaced apart from each other in the first conductivity type semiconductor region 120, respectively, from the upper surface of the first conductivity type semiconductor region 120. It extends in the direction toward the first conductivity type substrate region 110.

한편, 도면에서는 상기 제 2 도전형 컬럼 영역(141~148)이 액티브 영역(I영역)에 형성된 2개의 제 2 도전형 컬럼 영역(141,142)과 터미네이션 영역(Ⅱ영역)에 형성된 6개의 제 2 도전형 컬럼 영역(143~148)만을 도시하고 있다. 그러나, 이는 도면 도시상의 편의를 위한 것일 뿐, 이로써 본 발명을 한정하는 것은 아니다. 따라서, 상기 액티브 액티브 영역(I영역)에 형성된 제 2 도전형 컬럼 영역(141,142)은 터미네이션 영역(Ⅱ영역)으로부터 멀어지는 방향으로 더 여러 개가 형성될 수 있다. 또한, 상기 터미네이션 영역(Ⅱ영역) 에 형성된 제 2 도전형 컬럼 영역(143~148) 역시 액티브 영역(I영역)으로부터 멀어지는 방향으로 더 여러 개가 형성될 수 있다.
Meanwhile, in the drawing, the second conductive column regions 141 to 148 are formed of two second conductive column regions 141 and 142 formed in the active region (I region) and six second conductive layers formed in the termination region (II region). Only the type column regions 143 to 148 are shown. However, this is only for convenience of drawing, it does not limit the present invention. Therefore, a plurality of second conductivity type column regions 141 and 142 formed in the active active region (I region) may be formed in a direction away from the termination region (II region). In addition, a plurality of second conductivity type column regions 143 to 148 formed in the termination region (II region) may be further formed in a direction away from the active region (I region).

상기 제 1 도전형 소스 영역(152)은 상기 제 2 도전형 웰 영역(131,132)의 상면으로부터 제 2 도전형 컬럼 영역(141,142)를 향하는 방향으로 일정 깊이로 형성된다. 일례로, 상기 제 1 도전형 소스 영역(152)은 n형 이온이 상기 제 2 도전형 웰 영역(131,132)의 상면으로부터 하부 방향을 따라 대략 스트라이프 또는 래더 형태로 주입 및 확산되어 형성된 n+ 층일 수 있다. 여기서, 상기 스트라이프, 래더 또는 사다리 형태라 함은 제 1 도전형 소스 영역(152)의 평면 형태를 의미한다.
The first conductivity type source region 152 is formed at a predetermined depth in a direction from the top surfaces of the second conductivity type well regions 131 and 132 toward the second conductivity type column regions 141 and 142. For example, the first conductivity type source region 152 may be an n + layer formed by implanting and diffusing n-type ions in a substantially stripe or ladder form from the upper surfaces of the second conductivity type well regions 131 and 132. . Here, the shape of the stripe, ladder or ladder means a planar shape of the first conductivity type source region 152.

상기 제 1 게이트(153a)는 게이트 절연막(154)을 사이에 두고 제 2 도전형 웰 영역(131)의 상부에 형성된다. 상기 제 1 게이트(153a)는 제 2 도전형 웰 영역(131), 제 2 도전형 컬럼 영역(141) 및 제 1 도전형 소스 영역(152)과 함께 액티브 영역(I 영역) 내의 최 외곽 영역에 해당하는 에지 영역(I-1 영역)을 형성한다. The first gate 153a is formed on the second conductivity type well region 131 with the gate insulating layer 154 interposed therebetween. The first gate 153a, along with the second conductivity type well region 131, the second conductivity type column region 141, and the first conductivity type source region 152, is located at the outermost region in the active region (I region). The corresponding edge region (I-1 region) is formed.

한편, 도면에서는 상기 제 1 게이트(153a)가 2개인 경우만을 도시하고 있으나, 이는 예시적인 것일 뿐이며 이로써 본 발명을 한정하는 것은 아니다. 즉, 상기 제 1 게이트(153a)는 1개 또는 3개 이상이 형성될 수도 있다. 상기 제 1 게이트(153a)의 동작 및 기능에 대해서는 상세히 후술하기로 한다.
Meanwhile, in the drawing, only the case where two first gates 153a are shown is illustrated, but this is merely illustrative and does not limit the present invention. That is, one or three or more first gates 153a may be formed. The operation and function of the first gate 153a will be described later in detail.

상기 제 2 게이트(153b)는 게이트 절연막(154)을 사이에 두고 제 2 도전형 웰 영역(132)의 상부에 형성된다. 도면에서는 상기 제 2 게이트(153b)가 1개만 형성된 경우를 도시하고 있다. 그러나, 이는 도면 도시상의 편의를 위한 것일 뿐, 그 개수를 한정하는 것은 아니다. 즉, 상기 제 2 게이트(153b)는 에지 영역(I-1 영역)에서 멀어지는 방향으로 더 여러 개가 형성될 수 있다. 상기 제 2 게이트(153b)의 동작 및 기능에 대해서는 상세히 후술하기로 한다.
The second gate 153b is formed on the second conductive well region 132 with the gate insulating layer 154 interposed therebetween. In the drawing, only one second gate 153b is formed. However, this is only for convenience of illustration, and the number is not limited. That is, a plurality of second gates 153b may be formed in a direction away from the edge region (I-1 region). The operation and function of the second gate 153b will be described later in detail.

상기 소스 전극(155)은 층간 절연막(156)을 사이에 두고 제 1 게이트(153a) 및 제 2 게이트(153b)을 덮도록 형성된다. 또한, 상기 소스 전극(156)은 제 1 도전형 소스 영역(152) 및 제 2 도전형 웰 영역(131,132)과 접촉한다. 또한, 상기 드레인 전극(157)은 제 1 도전형 기판 영역(110)의 하면에 형성된다. 상기 소스 전극(155) 및 드레인 전극(157)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
The source electrode 155 is formed to cover the first gate 153a and the second gate 153b with an interlayer insulating layer 156 therebetween. In addition, the source electrode 156 is in contact with the first conductivity type source region 152 and the second conductivity type well region 131, 132. In addition, the drain electrode 157 is formed on the bottom surface of the first conductivity type substrate region 110. The source electrode 155 and the drain electrode 157 may be formed of any one selected from ordinary gold, silver, palladium, nickel, an alloy thereof, or an equivalent thereof, but the material is not limited thereto.

상기 제 1 게이트 제어부(160)는 상기 제 2 도전형 컬럼 영역(143~148) 영역 중 어느 하나와 접촉하는 제 2 콘택트(162), 상기 제 1 게이트(153a)와 접촉하는 제 1 콘택트(161), 및 제 1 콘택트(161)와 제 2 콘택트(162) 사이에 형성된 제 1 제너 다이오드(163)를 포함한다. 상기 제 1 제너 다이오드(163)는 제 1 콘택트(161)로부터 상기 제 2 콘택트(162)를 향하는 방향이 순방향에 해당하도록 설치된다. The first gate controller 160 contacts the second contact 162 in contact with any one of the second conductivity type column regions 143 to 148, and the first contact 161 in contact with the first gate 153a. And a first zener diode 163 formed between the first contact 161 and the second contact 162. The first zener diode 163 is installed such that a direction from the first contact 161 toward the second contact 162 corresponds to the forward direction.

한편, 도면에서는 상기 제 1 게이트 제어부(160)가 두 개의 제 1 게이트 (153a)와 연결된 경우만을 도시하고 있으나, 이는 예시적인 것일 뿐이며 이로써 본 발명을 한정하는 것은 아니다. 즉, 상기 제 1 게이트 제어부(160)는 하나 또는 3개 이상의 제 1 게이트(153a)와 연결될 수도 있다. 상기 제 1 게이트 제어부(160)의 동작 및 기능에 대해서는 제 1 게이트(153a)의 동작 및 기능과 함께 상세히 후술하기로 한다.
Meanwhile, in the drawing, only the case where the first gate controller 160 is connected to the two first gates 153a is illustrated, but this is merely illustrative and does not limit the present invention. That is, the first gate controller 160 may be connected to one or three or more first gates 153a. The operation and function of the first gate controller 160 will be described later in detail along with the operation and function of the first gate 153a.

다음은 상기 제 2 게이트(153b)가 턴 온 또는 턴 오프 된 상태에 따른 에지 영역(I-1) 및 제 1 게이트 제어부(160)의 동작 및 기능에 대해서 설명하기로 한다.Next, operations and functions of the edge region I-1 and the first gate control unit 160 according to the state in which the second gate 153b is turned on or turned off will be described.

도 2 는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제 2 게이트가 턴 오프(Turn off)된 상태의 전계 분포를 나타내는 부분 단면도이다. 또한, 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제 2 게이트가 턴 온(Turn on)된 상태의 전계 분포를 나타내는 부분 단면도이다. 2 is a partial cross-sectional view illustrating an electric field distribution in a state in which a second gate is turned off of a power semiconductor device according to an exemplary embodiment of the present invention. 3 is a partial cross-sectional view illustrating an electric field distribution in a state where a second gate of the power semiconductor device is turned on in accordance with an embodiment of the present invention.

도 2를 참고하면, 상기 제 2 게이트(153b)가 턴 오프 된 상태에서 상기 드레인 전극(157)에 100V의 전압을 걸어주고, 소스 전극(155)을 접지시킨 경우의 전계 분포를 볼 수 있다. 상기 제 2 게이트(153b)가 턴 오프 된 상태라는 것은 제 2 게이트(153b)와 소스 전극(155) 사이에 미리 설정된 동작 전압 이상의 전위차가 형성되지 않은 경우를 의미한다. 즉, 전력 반도체 소자는 게이트 전극과 소스 전극 사이에 일정 이상의 전위차가 형성되는 경우에만 동작하도록 만들어져 있는데, 이러한 전위차를 동작 전압이라 하며, 제품마다 달리 설정될 수 있다.Referring to FIG. 2, when the second gate 153b is turned off, a voltage of 100 V is applied to the drain electrode 157, and the electric field distribution when the source electrode 155 is grounded can be seen. The state in which the second gate 153b is turned off refers to a case where a potential difference greater than a preset operating voltage is not formed between the second gate 153b and the source electrode 155. That is, the power semiconductor device is made to operate only when a predetermined or more potential difference is formed between the gate electrode and the source electrode. The potential difference is called an operating voltage and may be set differently for each product.

상기 제 2 게이트(153b)가 턴 오프 된 상태에서는 드레인 전극 영역(157)과 소스 전극 영역(155) 사이에 전위차가 형성되더라도, 전력 반도체 소자(100) 내에는 전류가 흐르지 않게 된다. 따라서, 상기 전력 반도체 소자(100) 내에는 제 2 도전형 웰 영역(131,132)으로부터 상기 제 1 도전형 기판 영역(110)을 향하는 방향을 따라 0V 에서 100V 로 증가하는 전계 분포가 나타난다. 또한, 상기 터미네이션 영역(Ⅱ영역)의 상부에서는 에지 영역(I-1 영역)에 인접한 영역부터 에지 영역(I-1 영역)으로부터 멀어지는 방향을 따라 0V에서 100V 로 증가하는 전계 분포가 나타난다. In the state in which the second gate 153b is turned off, even if a potential difference is formed between the drain electrode region 157 and the source electrode region 155, no current flows in the power semiconductor device 100. Accordingly, an electric field distribution that increases from 0V to 100V appears in the power semiconductor device 100 in a direction from the second conductivity type well regions 131 and 132 toward the first conductivity type substrate region 110. In addition, in the upper portion of the termination region (region II), an electric field distribution increases from 0 V to 100 V in a direction away from the edge region (I-1 region) from the region adjacent to the edge region (I-1 region).

이 때, 상기 제 1 콘택트(161)와 제 2 콘택트(162) 사이의 전위차는 제 2 콘택트(162)가 접촉하는 위치에 따라서 일정한 값을 갖게 된다. 따라서, 상기 전위차가 제 1 게이트(153a)의 동작 전압을 넘도록 설정 함으로써, 제 1 콘택트(161)와 접촉하는 제 1 게이트(153a)를 턴 온 시킬 수 있다. 상기 제 1 게이트(153a)가 턴 온 되는 경우, 외부로부터 상기 드레인 전극(157)을 통해 유입된 서지(Surge)는 에지 영역(I-1 영역)을 통해서 빠져나감으로써, 전력 반도체 소자(100)가 파괴되는 현상을 방지할 수 있다. 즉, 상기 유입된 서지는 에지 영역(I-1 영역)에 형성된 제 1 도전형 소스 영역(152)과 제 1 도전형 반도체 영역(120)의 사이에 형성되는 채널(Channel)을 통과하여 접지된 상태의 소스 전극(155)을 통해 빠져나가게 된다. At this time, the potential difference between the first contact 161 and the second contact 162 has a constant value depending on the position where the second contact 162 contacts. Therefore, by setting the potential difference to exceed the operating voltage of the first gate 153a, the first gate 153a in contact with the first contact 161 may be turned on. When the first gate 153a is turned on, the surge introduced from the outside through the drain electrode 157 exits through the edge region (I-1 region), whereby the power semiconductor device 100 Can be prevented from being destroyed. That is, the introduced surge is grounded through a channel formed between the first conductivity type source region 152 and the first conductivity type semiconductor region 120 formed in the edge region (I-1 region). It exits through the source electrode 155 in a state.

한편, 상기 드레인 전극(157)에 걸린 전압 100V 및 도 2에 나타나는 전계 분포의 수치는 제 2 게이트(153b)가 턴 오프 된 경우의 전계 분포를 설명하기 위한 예시적인 전압 수치일 뿐 이로써 본 발명을 한정하는 것은 아니다.On the other hand, the voltage 100V applied to the drain electrode 157 and the numerical value of the electric field distribution shown in FIG. 2 are merely exemplary voltage values for describing the electric field distribution when the second gate 153b is turned off. It is not limited.

반면, 도 3을 참고하면, 상기 제 2 게이트(153b)가 턴 온 된 상태에서 드레인 전극(157)에 100V의 전압을 걸어주고, 소스 전극(155)을 접지시킨 경우의 전계 분포를 볼 수 있다. 상기 제 2 게이트(153b)가 턴 온 된 상태라는 것은 제 2 게이트(153b)과 소스 전극 영역(155) 사이에 미리 설정된 동작 전압 이상의 전위차가 형성된 경우를 의미한다. On the other hand, referring to FIG. 3, when the second gate 153b is turned on, a voltage of 100 V is applied to the drain electrode 157, and the electric field distribution when the source electrode 155 is grounded can be seen. . The state in which the second gate 153b is turned on refers to a case where a potential difference of a predetermined operating voltage or more is formed between the second gate 153b and the source electrode region 155.

이 경우, 상기 드레인 전극 영역(157)과 소스 전극 영역(155) 사이에 전위차가 형성되면, 전력 반도체 소자(100) 내에는 전류가 흐르게 된다. 따라서, 상기 전력 반도체 소자(100) 내에 형성되는 전계 분포는 도 2에 나타나는 전계 분포보다 낮은 값을 갖는다. 따라서, 상기 제 2 도전형 웰 영역(131,132)으로부터 제 1 도전형 기판 영역(110)을 향하는 방향을 따라서 0V 에서 10V 로 증가하는 전계 분포가 나타난다. 또한, 상기 터미네이션 영역(Ⅱ영역)의 상부에서는 에지 영역(I-1 영역)에 인접한 영역부터 에지 영역(I-1 영역)으로부터 멀어지는 방향을 따라 0V에서 10V 로 증가하는 전계 분포가 나타난다. 즉, 상기 제 2 게이트(153b)가 턴 오프 된 경우와 비교할 때, 더 낮은 값의 전계 분포가 형성됨을 알 수 있다.In this case, when a potential difference is formed between the drain electrode region 157 and the source electrode region 155, a current flows in the power semiconductor device 100. Therefore, the electric field distribution formed in the power semiconductor device 100 has a lower value than the electric field distribution shown in FIG. 2. Accordingly, the electric field distribution increases from 0V to 10V along the direction from the second conductivity type well regions 131 and 132 to the first conductivity type substrate region 110. In addition, in the upper portion of the termination region (II region), an electric field distribution that increases from 0V to 10V appears in a direction away from the edge region (I-1 region) from the region adjacent to the edge region (I-1 region). That is, as compared with the case where the second gate 153b is turned off, it can be seen that a lower electric field distribution is formed.

이 때, 상기 제 1 콘택트(161)와 제 2 콘택트(162) 사이의 전위차는 제 2 콘택트(162)가 접촉하는 위치에 따라서 일정한 값을 갖게 된다. 따라서, 상기 전위차가 제 1 게이트(153a)의 동작 전압을 넘지 않도록 설정 함으로써, 제 1 콘택트(161)와 접촉하는 제 1 게이트(153a)가 턴 오프 상태를 유지하도록 할 수 있다. At this time, the potential difference between the first contact 161 and the second contact 162 has a constant value depending on the position where the second contact 162 contacts. Therefore, by setting the potential difference not to exceed the operating voltage of the first gate 153a, the first gate 153a in contact with the first contact 161 may be maintained in a turned off state.

즉, 도 2 및 도 3을 참고하면, 상기 제 2 게이트(153b)가 턴 온 된 상태일 때는 제 1 게이트(153a)가 턴 오프 되고, 반대로 제 2 게이트(153b)가 턴 오프 된 상태일 때는 제 1 게이트(153a)가 턴 온 되어 유입된 서지의 통로를 형성하게 되는 관계에 있다. 2 and 3, when the second gate 153b is turned on, when the first gate 153a is turned off, on the contrary, when the second gate 153b is turned off. The first gate 153a is turned on to form a passage for the surge introduced.

한편, 상기 드레인 전극(157)에 걸린 전압 100V 및 도 3에 나타나는 전계 분포 수치는 상기 전계 분포를 설명하기 위한 예시적인 전압 수치일 뿐 이로써 본 발명을 한정하는 것은 아니다.
Meanwhile, the voltage 100V applied to the drain electrode 157 and the electric field distribution values shown in FIG. 3 are merely exemplary voltage values for explaining the electric field distribution, and thus, the present invention is not limited thereto.

상술한 바와 같이 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 2 게이트(153b)가 턴 오프된 경우, 제 1 게이트(153a)에 동작 전압 이상의 전압이 인가됨으로써 에지 영역(I-1 영역)에 서지의 통로를 형성함으로써, 소자에 유입된 서지로부터 소자를 보호하는 효과를 가져온다.As described above, in the power semiconductor device 100 according to the exemplary embodiment of the present invention, when the second gate 153b is turned off, a voltage equal to or greater than an operating voltage is applied to the first gate 153a so as to provide an edge region I−. By forming a passage for surge in one region), the effect of protecting the element from surge introduced into the element is obtained.

다음은, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)에 대해서 설명하기로 한다. Next, a power semiconductor device 200 according to another embodiment of the present invention will be described.

도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.4 is a partial cross-sectional view showing a power semiconductor device according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)는 제 1 도전형 기판 영역(110), 제 1 도전형 반도체 영역(120), 제 2 도전형 웰 영역(131,132), 제 2 도전형 컬럼 영역(141~148), 제 1 도전형 소스 영역(152), 제 1 게이트(153a), 제 2 게이트(153b), 게이트 절연막(154), 소스 전극(155), 층간 절연막(156), 드레인 전극(157), 제 1 게이트 제어부(160) 및 제 2 게이트 제어부(170)를 포함한다. Referring to FIG. 4, the power semiconductor device 200 according to another exemplary embodiment may include a first conductive substrate region 110, a first conductive semiconductor region 120, and a second conductive well region 131, 132. , The second conductivity type column regions 141 to 148, the first conductivity type source region 152, the first gate 153a, the second gate 153b, the gate insulating layer 154, the source electrode 155, and the interlayer The insulating layer 156, the drain electrode 157, the first gate controller 160, and the second gate controller 170 are included.

본 발명의 다른 실시예에 따른 전력 반도체 소자(200)는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)와 비교할 때, 상기 제 2 게이트 제어부(170)를 더 포함하는 점에서 차이가 있을 뿐, 다른 구성요소들은 동일한 구조를 가지며, 동일한 기능을 한다. 따라서, 상기 전력 반도체 소자(200)를 설명함에 있어서는 중복되는 구성요소에 대한 설명을 생략하고, 제 2 게이트 제어부(170)의 구성 및 기능에 대해서만 설명하기로 한다.The power semiconductor device 200 according to another embodiment of the present invention may have a difference in that it further includes the second gate controller 170 when compared with the power semiconductor device 100 according to an embodiment of the present invention. In addition, the other components have the same structure and function the same. Therefore, in describing the power semiconductor device 200, descriptions of overlapping components will be omitted, and only the configuration and function of the second gate controller 170 will be described.

상기 제 2 게이트 제어부(170)는 제 2 게이트(153b)에 접촉하는 제 3 콘택트(171) 및 제 3 콘택트(171)와 제 1 콘택트(161) 사이에 전기적으로 연결되는 제 2 제너 다이오드(172)를 포함한다. 상기 제 2 제너 다이오드(172)는 제 3 콘택트(171)로부터 제 1 게이트 제어부(160)를 향하는 방향이 순방향에 해당하도록 설치된다. The second gate controller 170 may include a third contact 171 contacting the second gate 153b and a second zener diode 172 electrically connected between the third contact 171 and the first contact 161. ). The second zener diode 172 is installed such that a direction from the third contact 171 toward the first gate controller 160 corresponds to a forward direction.

상기 제 2 게이트 제어부(170)는 제 1 게이트(153a)가 턴 온 되더라도 제 2 게이트(153b)가 함께 턴 온 되지 않도록 함으로써, 의도하지 않았던 소자의 동작 발생을 방지하는 역할을 한다.
The second gate controller 170 prevents unintentional operation of the device by preventing the second gate 153b from being turned on even when the first gate 153a is turned on.

이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자를 실시하기 위한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is only an embodiment for implementing the power semiconductor device according to the present invention, the present invention is not limited to the above-described embodiment, and the scope of the present invention as claimed in the claims below Without departing from the scope of the present invention, those skilled in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

100,200; 반도체 소자 110; 제 1 도전형 기판 영역
120; 제 1 도전형 반도체 영역 131,132; 제 2 도전형 웰 영역
141~148; 제 2 도전형 컬럼 영역 152; 제 1 도전형 소스 영역
153a; 제 1 게이트 153b; 제 2 게이트
154; 게이트 절연막 155; 소스 전극
156; 층간 절연막 157; 드레인 전극
160; 제 1 게이트 제어부 161; 제 1 콘택트
162; 제 2 콘택트 163; 제 1 제너 다이오드
170; 제 2 게이트 제어부 171; 제 3 콘택트
172; 제 2 제너 다이오드 I영역; 액티브 영역
I-1 영역; 에지 영역 Ⅱ영역; 터미네이션 영역100,200; Semiconductor device 110; First conductivity type substrate region
120; First conductive semiconductor regions 131 and 132; Second conductivity type well region
141-148; Second conductivity type column region 152; First conductivity type source region
153a; First gate 153b; Second gate
154; A gate insulating film 155; Source electrode
156; Interlayer insulating film 157; Drain electrode
160; A first gate controller 161; First contact
162; Second contact 163; First Zener Diode
170; Second gate controller 171; 3rd contact
172; A second zener diode I region; Active area
I-1 region; Edge region II region; Termination Area

Claims (20)

액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하는 전력 반도체 소자에 있어서,
상기 액티브 영역에 형성되는 제 1 게이트;
상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역; 및
상기 제 1 게이트 및 상기 제 2 도전형 컬럼 영역과 전기적으로 연결되는 제 1 게이트 제어부를 포함하며,
상기 제 1 게이트 제어부는,
상기 제 1 게이트와 접촉하는 제 1 콘택트;
상기 터미네이션 영역에 형성된 제 2 도전형 컬럼 영역과 접촉하는 제 2 콘택트; 및
상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함하는 것을 특징으로 하는 전력 반도체 소자.A power semiconductor device comprising an active region and a termination region surrounding an edge region corresponding to the outermost portion of the active region,
A first gate formed in the active region;
A second conductivity type column region formed in the termination region; And
A first gate controller electrically connected to the first gate and the second conductivity type column region,
The first gate controller,
A first contact in contact with the first gate;
A second contact in contact with a second conductivity type column region formed in the termination region; And
And a first zener diode formed between the first contact and the second contact. 제 1 항에 있어서,
상기 액티브 영역 및 상기 터미네이션 영역은,
제 1 도전형 기판 영역; 및
상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The active region and the termination region,
A first conductivity type substrate region; And
And a first conductivity type semiconductor region formed over the first conductivity type substrate region. 제 2 항에 있어서,
상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성된 적어도 하나 이상의 제 2 도전형 웰 영역;
상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역; 및
상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 2,
At least one second conductivity type well region formed in the first conductivity type semiconductor region formed in the active region;
A first conductivity type source region formed in the second conductivity type well region; And
And at least two gates formed over the second conductivity type well region. 제 3 항에 있어서,
상기 적어도 2개 이상의 게이트는,
적어도 하나 이상의 상기 제 1 게이트; 및
적어도 하나 이상의 제 2 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 3, wherein
The at least two gates,
At least one or more first gates; And
A power semiconductor device comprising at least one second gate. 제 3 항에 있어서,
상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성되며, 상기 제 2 도전형 웰 영역의 하부로부터 상기 제 1 도전형 기판 영역을 향하는 방향으로 연장되어 형성된 제 2 도전형 컬럼 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 3, wherein
A second conductivity type column region formed in the first conductivity type semiconductor region formed in the active region and extending from a lower portion of the second conductivity type well region toward the first conductivity type substrate region; A power semiconductor device characterized by the above-mentioned. 제 1 항에 있어서,
상기 제 1 게이트는 상기 에지 영역에 형성된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the first gate is formed in the edge region. 제 4 항에 있어서,
상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극; 및
상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 4, wherein
A source electrode in contact with the first conductivity type source region and the second conductivity type well region; And
And a drain electrode in contact with the first conductivity type substrate region. 제 7 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자.The method of claim 7, wherein
The first gate has a constant operating voltage,
When a constant potential difference is formed between the drain electrode and the source electrode when the second gate is turned off, the second conductivity type column region formed between the first gate and the termination region may be disposed between the first gate and the termination region. A power semiconductor device comprising a potential difference above an operating voltage of a first gate. 제 7 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 미만의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자.The method of claim 7, wherein
The first gate has a constant operating voltage,
When a constant potential difference is formed between the drain electrode and the source electrode when the second gate is turned on, the second conductive column region formed between the first gate and the termination region may be disposed between the first gate and the termination region. A power semiconductor device, characterized in that a potential difference below the operating voltage of the first gate is formed. 제 7 항에 있어서,
상기 게이트와 상기 제 2 도전형 웰 영역 사이에 형성된 게이트 절연막; 및
상기 게이트와 상기 소스 전극 사이에 형성된 층간 절연막을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 7, wherein
A gate insulating film formed between the gate and the second conductivity type well region; And
And an interlayer insulating film formed between the gate and the source electrode. 삭제delete 제 1 항에 있어서,
상기 제 1 제너 다이오드는 상기 제 1 콘택트로부터 상기 제 2 콘택트를 향하는 방향이 순방향에 해당하도록 설치된 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the first zener diode is installed such that a direction from the first contact to the second contact corresponds to a forward direction. 제 4 항에 있어서,
상기 제 2 게이트 및 상기 제 1 게이트 제어부와 전기적으로 연결되는 제 2 게이트 제어부를 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 4, wherein
And a second gate controller electrically connected to the second gate and the first gate controller. 제 13 항에 있어서,
상기 제 2 게이트 제어부는 상기 제 2 게이트로부터 상기 제 1 게이트 제어부를 향하는 방향이 순방향에 해당하도록 설치된 제 2 제너 다이오드를 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 13,
And the second gate controller includes a second zener diode installed such that a direction from the second gate toward the first gate controller corresponds to a forward direction. 제 2 항에 있어서,
상기 제 1 도전형은 n-type에 해당하며, 상기 제 2 도전형은 p-type에 해당하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 2,
Wherein the first conductivity type corresponds to n-type, and the second conductivity type corresponds to p-type. 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하는 전력 반도체 소자에 있어서,
상기 액티브 영역에 형성되는 제 1 게이트;
상기 제 1 게이트와 접촉하는 제 1 콘택트, 상기 터미네이션 영역의 상부와 접촉하는 제 2 콘택트 및 상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함하는 제 1 게이트 제어부를 포함하는 것을 특징으로 하는 전력 반도체 소자.A power semiconductor device comprising an active region and a termination region surrounding an edge region corresponding to the outermost portion of the active region,
A first gate formed in the active region;
And a first gate controller including a first contact in contact with the first gate, a second contact in contact with an upper portion of the termination region, and a first zener diode formed between the first contact and the second contact. A power semiconductor device, characterized in that. 제 16 항에 있어서,
상기 액티브 영역 및 상기 터미네이션 영역은 제 1 도전형 기판 영역 및 상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함하고,
상기 제 1 도전형 반도체 영역은 적어도 하나 이상의 제 2 도전형 웰 영역, 상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자.17. The method of claim 16,
The active region and the termination region may include a first conductive substrate region and a first conductive semiconductor region formed on the first conductive substrate region.
The first conductivity type semiconductor region may include at least one second conductivity type well region, a first conductivity type source region formed in the second conductivity type well region, and at least two gates formed over the second conductivity type well region. Power semiconductor device comprising a. 제 17 항에 있어서,
상기 적어도 2개 이상의 게이트는,
적어도 하나 이상의 상기 제 1 게이트; 및
적어도 하나 이상의 제 2 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 17,
The at least two gates,
At least one or more first gates; And
A power semiconductor device comprising at least one second gate. 제 18 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때 상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극과, 상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자.The method of claim 18,
The first gate has a constant operating voltage,
Between the drain electrode in contact with the first conductivity type substrate region and the source electrode in contact with the first conductivity type source region and the second conductivity type well region when the second gate is turned off. And when a constant potential difference is formed, a potential difference equal to or greater than an operating voltage of the first gate is formed between the first gate and the second conductivity type column region formed in the termination region. 제 18 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극과 상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 미만의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자.The method of claim 18,
The first gate has a constant operating voltage,
When the second gate is turned on, between a drain electrode contacting the first conductivity type substrate region and a source electrode contacting the first conductivity type source region and the second conductivity type well region. And when a constant potential difference is formed, a potential difference less than an operating voltage of the first gate is formed between the first gate and the second conductivity type column region formed in the termination region.
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