KR101231846B1 - OLED display apparatus and drive method thereof - Google Patents

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Abstract

본 발명은 게이트라인으로 공급된 스캔펄스를 반전시켜 이미션신호를 공급하는 과정에서 피드백 신호에 따라 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급할 수 있는 유기발광다이오드 표시소자를 제공하는 것으로, 다수의 게이트라인들, 다수의 이미션라인들 및 다수의 데이터라인들이 형성되고 그 교차부들에 매트릭스 타입으로 배치되는 다수의 픽셀들이 형성되는 표시패널; 상기 다수의 이미션라인들에 공급되는 이미션신호의 공급을 제어하기 위한 타이밍 컨트롤러; 및 상기 타이밍 컨트롤러의 제어에 따라, 상기 다수의 게이트라인들 중에 자신과 접속된 게이트라인을 통해 공급된 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 상기 다수의 이미션라인들 중에 자신과 접속된 이미션라인으로 공급하고, 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호에 따라 자신과 접속된 상기 게이트라인을 통해 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 자신과 접속된 상기 이미션라인으로 공급하는 제 1 내지 제 n 인버터를 포함한다.The present invention provides an organic light emitting diode display device capable of supplying a low level emission signal by inverting a high level scan pulse according to a feedback signal in a process of supplying an emission signal by inverting a scan pulse supplied to a gate line. The display panel may include: a display panel in which a plurality of gate lines, a plurality of emission lines, and a plurality of data lines are formed, and a plurality of pixels arranged in matrix form at intersections thereof are formed; A timing controller for controlling a supply of an emission signal supplied to the plurality of emission lines; And in response to the control of the timing controller, inverting a low level scan pulse supplied through a gate line connected to the one of the plurality of gate lines to generate a high level emission signal among the plurality of emission lines. And the low level emission signal by inverting the high level scan pulse supplied through the gate line connected with itself according to the emission signal fed back from the output side to which the emission line is connected. It includes a first to n-th inverter for supplying the to the emission line connected to it.

유기발광다이오드, 인버터, 이미션, 드라이버, 피드백 OLEDs, Inverters, Emissions, Drivers, Feedback

Description

유기발광다이오드 표시소자 및 그의 구동 방법{OLED display apparatus and drive method thereof}Organic light emitting diode display device and driving method thereof

도 1은 종래의 유기발광다이오드 표시소자의 구성도.1 is a block diagram of a conventional organic light emitting diode display device.

도 2는 일반적인 유기발광다이오드 표시소자를 구성하는 픽셀의 등가 회로도.2 is an equivalent circuit diagram of pixels constituting a general organic light emitting diode display device.

도 3은 도 2에서의 픽셀에 공급되는 스캔펄스와 이미션신호의 파형도.3 is a waveform diagram of a scan pulse and an emission signal supplied to a pixel in FIG. 2;

도 4는 도 1에서의 제 1 내지 제 n 인버터의 회로도.FIG. 4 is a circuit diagram of the first to nth inverters in FIG. 1. FIG.

도 5는 본 발명의 실시예에 따른 유기발광다이오드 표시소자의 구성도.5 is a configuration diagram of an organic light emitting diode display device according to an exemplary embodiment of the present invention.

도 6은 도 4에서의 제 1 내지 제 n 인버터의 회로도.FIG. 6 is a circuit diagram of the first to nth inverters in FIG. 4. FIG.

본 발명은 유기발광다이오드 표시소자에 관한 것으로, 특히 게이트라인으로 공급된 스캔펄스를 반전시켜 이미션신호를 공급하는 과정에서 피드백 신호에 따라 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급할 수 있는 유기발광다이오드 표시소자 및 그의 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an organic light emitting diode display device. In particular, in the process of supplying the emission signal by inverting the scan pulse supplied to the gate line, the high level scan pulse is inverted according to the feedback signal to generate the low level emission signal. The present invention relates to an organic light emitting diode display device that can be supplied and a driving method thereof.

최근 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 대두되고 있다. 이러한 평판 표시 장치로는 액정표시 장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 일렉트로-루미네센스(Electro-Luminescence : 이하, "EL"이라 함) 표시소자 등이 있다.Recently, various flat panel display devices that can reduce weight and volume, which are disadvantages of cathode ray tubes, have emerged. Such flat panel displays include liquid crystal displays, field emission displays, plasma display panels, and electro-luminescence (hereinafter, referred to as "EL"). Display elements).

이들 중 EL 표시소자는 전자와 정공의 재결합으로 형광체를 발광시키는 자발광 소자로, 그 형광체로 무기 화합물을 사용하는 무기 EL과 유기 화합물을 사용하는 유기 EL로 대별된다. 이러한 EL 표시소자는 저전압 구동, 자기발광, 박막형, 넓은 시야각, 빠른 응답속도 및 높은 콘트라스트 등의 많은 장점을 가지고 있어 차세대 표시장치로 기대되고 있다.Among them, the EL display element is a self-luminous element that emits a phosphor by recombination of electrons and holes, and is classified roughly into an inorganic EL using an inorganic compound and an organic EL using an organic compound as the phosphor. Such EL display elements have many advantages such as low voltage driving, self-luminous, thin film type, wide viewing angle, fast response speed and high contrast, and are expected to be the next generation display devices.

유기 EL 표시소자는 통상 음극과 양극 사이에 적층된 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층으로 구성된다. 이러한 유기 EL 표시소자에서는 양극과 음극 사이에 소정의 전압을 인가하는 경우 음극으로터 발생된 전자가 전자 주입층 및 전자 수송층을 통해 발광층 쪽으로 이동하고, 양극으로부터 발생된 정공이 정공 주입층 및 정공 수송층을 통해 발광층 쪽으로 이동한다. 이에 따라, 발광층에서는 전자 수송층과 정공 수송층으로부터 공급되어진 전자와 정공이 재결합함에 의해 빛을 방출하게 된다.The organic EL display element is usually composed of an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer stacked between a cathode and an anode. In the organic EL display device, when a predetermined voltage is applied between the anode and the cathode, electrons generated from the cathode move to the light emitting layer through the electron injection layer and the electron transport layer, and holes generated from the anode are transferred to the hole injection layer and the hole transport layer. It moves to the light emitting layer through. Accordingly, the light emitting layer emits light by recombination of electrons and holes supplied from the electron transporting layer and the hole transporting layer.

이러한 유기 EL을 이용한 종래의 유기발광다이오드 표시소자에 대해 도 1을 참조하여 설명한다.A conventional organic light emitting diode display device using such an organic EL will be described with reference to FIG.

도 1은 종래의 유기발광다이오드 표시소자의 구성도이다.1 is a block diagram of a conventional organic light emitting diode display device.

도 1을 참조하면, 종래의 유기발광다이오드 표시소자(100)는, m 개의 데이터라인들(DL1 내지 DLm), n 개의 게이트라인들(GL1 내지 GLn) 및 n 개의 이미션라인들(EL1 내지 ELn)이 형성되고 그 교차부들에 매트릭스 타입으로 배치되는 m×n 개의 픽셀들이 형성되는 표시패널(110)과, 데이터라인들(DL1 내지 DLm)에 데이터를 공급하기 위한 데이터 구동부(120)와, 픽셀 선택용 게이트라인들(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급하기 게이트 구동부(130)와, 게이트라인들(GL1 내지 GLn)을 통해 공급된 스캔펄스를 반전시킨 이미션신호(Emission Signal)을 n 개의 이미션라인들(EL1 내지 ELn)에 순차적으로 공급하기 위한 이미션 드라이버(Emission Driver)(140)와, 데이터 구동부(120), 게이트 구동부(130) 및 이미션 드라이버(140)의 구동을 제어하기 위한 타이밍 컨트롤러(150)를 구비한다.Referring to FIG. 1, a conventional OLED display device 100 includes m data lines DL1 through DLm, n gate lines GL1 through GLn, and n emission lines EL1 through ELn. ) And a display panel 110 having m x n pixels arranged in a matrix type at intersections thereof, a data driver 120 for supplying data to the data lines DL1 to DLm, and a pixel. Supplying Scan Pulses to Selected Gate Lines GL1 to GLn sequentially The emission signal in which the scan pulses supplied through the gate driver 130 and the gate lines GL1 to GLn are inverted is provided. Driving the emission driver 140, the data driver 120, the gate driver 130, and the emission driver 140 to sequentially supply the n emission lines EL1 to ELn. A timing controller 150 for controlling is provided.

표시패널(110)은 픽셀 선택용 게이트라인들(GL1 내지 GLn)에 공급되는 스캔펄스와 이미션라인들(EL1 내지 ELn)에 공급되는 이미션신호에 의해 선택된 후 데이터라인들(DL1 내지 DLm)에 공급되는 데이터 전압에 의해 구동되어 유기발광하는 다수의 픽셀들로 구성된다.The display panel 110 is selected by the scan pulse supplied to the pixel selection gate lines GL1 to GLn and the emission signal supplied to the emission lines EL1 to ELn, and then the data lines DL1 to DLm. It is composed of a plurality of pixels driven by the data voltage supplied to the organic light emitting diode.

데이터 구동부(120)는 타이밍 컨트롤러(150)로부터의 제어신호(DDC)에 응답하여 디지털 비디오 데이터(RGB)를 아날로그 비디오 데이터로 변환하여 표시패널(110)의 데이터라인들(DL1 내지 DLm)에 공급한다. 여기서, 데이터 구동부(120)는 감마기준전압 발생부(미도시)로부터 입력되는 감마기준전압의 레벨에 비례하여 아날로그 비디오 데이터의 레벨을 가변시켜 표시패널(110)에 공급한다.The data driver 120 converts the digital video data RGB into analog video data in response to the control signal DDC from the timing controller 150 and supplies the analog video data to the data lines DL1 to DLm of the display panel 110. do. Here, the data driver 120 changes the level of the analog video data to the display panel 110 in proportion to the level of the gamma reference voltage input from the gamma reference voltage generator (not shown).

게이트 구동부(130)는 타이밍 컨트롤러(150)로부터 공급되는 제어신호(GDC) 에 응답하여 스캔펄스를 발생하기 위한 제 1 내지 제 n 구동셀(130-1 내지 130-n)을 구비한다.The gate driver 130 includes first to nth driving cells 130-1 to 130-n for generating scan pulses in response to the control signal GDC supplied from the timing controller 150.

제 1 내지 제 n 구동셀(130-1 내지 130-n)은 게이트라인들(GL1 내지 GLn)과 일대일로 대응되어 접속되며, 접속된 게이트라인에 스캔펄스를 공급하되, 순차적으로 스캔펄스를 공급한다.The first to n th driving cells 130-1 to 130-n are connected in one-to-one correspondence with the gate lines GL1 to GLn, and supply scan pulses to the connected gate lines, but sequentially supply scan pulses. do.

이미션 드라이버(140)는 타이밍 컨트롤러(150)의 제어에 따라 게이트라인들(GL1 내지 GLn)을 통해 공급된 스캔펄스를 반전시킨 이미션신호를 n 개의 이미션라인들(EL1 내지 ELn)에 순차적으로 공급하기 위한 제 1 내지 제 n 인버터(140-1 내지 140-n)를 구비한다.The emission driver 140 sequentially processes the emission signal obtained by inverting the scan pulse supplied through the gate lines GL1 through GLn to the n emission lines EL1 through ELn under the control of the timing controller 150. First to nth inverters (140-1 to 140-n) for supplying to the.

제 1 내지 제 n 인버터(140-1 내지 140-n)는 게이트라인들(GL1 내지 GLn)과 일대일로 대응되어 접속됨과 아울러 이미션라인들(EL1 내지 ELn)과도 일대일로 대응되어 접속되며, 또한 각 인버터는 다음단의 게이트라인으로 공급되는 스캔펄스를 공급받는다. 보다 구체적으로, 제 1 인버터(140-1)는 게이트라인(GL1)을 통해 제 1 구동셀(130-1)에 접속됨과 아울러 다음단의 게이트라인(GL2)에도 접속되고, 제 2 인버터(140-2)는 게이트라인(GL2)을 통해 제 2 구동셀(130-2)에 접속됨과 아울러 다음단의 게이트라인(GL3)에도 접속되고, 제 n-1 인버터(140-(n-1))는 게이트라인(GL(n-1))을 통해 제 n-1 구동셀(130-(n-1))에 접속됨과 아울러 다음단의 게이트라인(GLn)에도 접속되며, 그리고 제 n 인버터(140-n)는 게이트라인(GLn)을 통해 제 n 구동셀(130-n)과 접속된다.The first to n-th inverters 140-1 to 140-n are connected in one-to-one correspondence with the gate lines GL1 to GLn, and are also connected in one-to-one correspondence with the emission lines EL1 to ELn. Each inverter receives the scan pulse which is supplied to the next gate line. More specifically, the first inverter 140-1 is connected to the first driving cell 130-1 through the gate line GL1, and is also connected to the next gate line GL2 and the second inverter 140. -2) is connected to the second driving cell 130-2 through the gate line GL2 and also to the next gate line GL3, and the n-th inverter 140- (n-1). Is connected to the n-th driving cell 130- (n-1) through the gate line GL (n-1), and is also connected to the next gate line GLn, and the n-th inverter 140 -n is connected to the nth driving cell 130-n through the gate line GLn.

이러한 접속 구조를 갖는 제 1 내지 제 n 인버터(140-1 내지 140-n)는 자신 과 접속된 게이트라인을 통해 공급되는 스캔펄스를 반전시켜 이미션신호를 자신과 접속된 이미션라인에 공급하되, 다음단의 게이트라인을 통해 공급되는 스캔펄스에 따라 자신과 일대일로 대응되게 접속된 게이트라인을 통해 공급되는 스캔펄스를 반전시킨다. 보다 구체적으로, 제 1 인버터(140-1)는 다음단의 게이트라인(GL2)을 통해 공급되는 스캔펄스에 따라 게이트라인(GL1)을 통해 제 1 구동셀(130-1)로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(EL1)에 공급하고, 제 2 인버터(140-2)는 다음단의 게이트라인(GL3)을 통해 공급되는 스캔펄스에 따라 게이트라인(GL2)을 통해 제 2 구동셀(130-2)로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(EL2)에 공급하고, 제 n-1 인버터(140-(n-1))는 다음단의 게이트라인(GL(n-1))을 통해 공급되는 스캔펄스에 따라 게이트라인(GL(n-1))을 통해 제 n-1 구동셀(130-(n-1))로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(EL(n-1))에 공급하며, 그리고 제 n 인버터(140-n)는 게이트라인(GLn)을 통해 제 n 구동셀(130-n)로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(ELn)에 공급한다.The first to n-th inverters 140-1 to 140-n having such a connection structure invert the scan pulse supplied through the gate line connected to the first to n-th inverters 140-1 to 140-n to supply the emission signal to the emission line connected to the same. Invert the scan pulse supplied through the gate line connected one-to-one with the scan pulse supplied through the next gate line. More specifically, the first inverter 140-1 is supplied from the first driving cell 130-1 through the gate line GL1 according to the scan pulse supplied through the next gate line GL2. Inverts the emission signal to the emission line EL1, and the second inverter 140-2 receives the emission signal through the gate line GL2 according to the scan pulse supplied through the gate line GL3 of the next stage. The scan pulse supplied from the second driving cell 130-2 is inverted to supply the emission signal to the emission line EL2, and the n-th inverter 140-(n-1) is provided with the next gate line. Invert the scan pulse supplied from the n-th driving cell 130-(n-1) through the gate line GL (n-1) according to the scan pulse supplied through the GL (n-1). To supply the emission signal to the emission line EL (n-1), and the n-th inverter 140-n is a scan supplied from the n-th drive cell 130-n through the gate line GLn. Invert the pulse to Supply to the emission line ELn.

타이밍 컨트롤러(150)는 디지털 비디오 데이터(RGB)를 입력받아 데이터 구동부(120)에 공급하고, 메인클럭(CLK)에 따라 입력되는 수직동기신호(Vsync)와 수평동기신호(Hsync)을 이용하여 제어신호들(DDC, GDC)을 발생하여 데이터 구동부(120), 게이트 구동부(130) 및 이미션 드라이버(140)로 공급한다. 여기서, 데이터 구동부(120)의 제어신호(DDC)에는 소스 스타트 펄스(Source Start Pulse : GSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 및 선전압/데이터출력 제어신 호(Cpvp, /Cpvp) 등이 포함되며, 게이트 구동부(130)의 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력 신호(Gate Output Enable : GOE) 등이 포함된다.The timing controller 150 receives the digital video data RGB and supplies the digital video data RGB to the data driver 120 and controls the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync according to the main clock CLK. The signals DDC and GDC are generated and supplied to the data driver 120, the gate driver 130, and the emission driver 140. The control signal DDC of the data driver 120 includes a source start pulse (GSP), a source shift clock (SSC), and a line voltage / data output control signal (Cpvp, / Cpvp). ), And the control signal GDC of the gate driver 130 includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable (GOE). Etc. are included.

이와 같은 구성 및 기능을 갖는 본 발명의 유기발광다이오드 표시소자를 구성하는 표시패널(110)과 제 1 내지 제 n 인버터(140-1 내지 140-n)의 회로 구성에 대하여 살펴보면 다음과 같다.A circuit configuration of the display panel 110 and the first to nth inverters 140-1 to 140-n constituting the organic light emitting diode display device having the above configuration and function will be described below.

도 2는 일반적인 유기발광다이오드 표시소자를 구성하는 픽셀의 등가 회로도로서, 일예로 데이터라인(DL1), 게이트라인(GL1) 및 이미션라인(EL1)의 교차 영역에 형성된 픽셀의 등가 회로를 나타낸 것이다. 이는 표시패널(110)의 픽셀들은 동일한 회로 구성을 갖으므로, 도 2에서는 설명의 편의를 위해 하나의 픽셀이 갖는 등가 회로를 예로서 나타낸 것이다.FIG. 2 is an equivalent circuit diagram of a pixel constituting a general organic light emitting diode display, and for example, illustrates an equivalent circuit of a pixel formed at an intersection area of a data line DL1, a gate line GL1, and an emission line EL1. . Since the pixels of the display panel 110 have the same circuit configuration, FIG. 2 illustrates an equivalent circuit of one pixel for convenience of description.

도 2를 참조하면, 표시패널(110)의 각 픽셀은, 게이트라인(GL1)으로 공급되는 스캔펄스에 의해 턴온되어 데이터라인(DL1)으로 공급되는 데이터 전압을 노드(N1)로 스위칭시키기 위한 스위치용 P모스 트랜지스터(PM1)와, 게이트라인(GL1)으로 공급되는 스캔펄스에 의해 턴온되어 노드들(N2, N3) 사이를 스위칭시키기 위한 스위치용 P모스 트랜지스터(PM2)와, 이미션라인(EL1)으로 공급되는 이미션신호에 의해 턴온되어 노드(N1)에 걸린 전압을 소정의 기준전압(Vref)이 인가되는 기준전압단으로 스위칭시키기 위한 스위치용 P모스 트랜지스터(PM3)와, 게이트라인(GL1)으로 공급되는 스캔펄스나 이미션라인(EL1)으로 공급되는 이미션신호에 의해 턴온되어 고전위 전원전압(VDD)을 스위칭시키기 위한 구동용 P모스 트랜지스 터(PM4)와, 이미션라인(EL1)으로 공급되는 이미션신호에 의해 턴온되어 고전위 전원전압(VDD)을 스위칭시키기 위한 구동용 P모스 트랜지스터(PM5)와, 구동용 P모스 트랜지스터(PM4)의 문턱전압의 보상에 이용되는 보상용 전압을 충전하기 위한 스토리지 커패시터(C1)와, 구동용 P모스 트랜지스터들(PM4, PM5)을 통해 공급되는 고전위 전원전압(VDD)과 전류에 의해 구동되어 유기발광하는 유기발광다이오드(OLED)를 구비한다.Referring to FIG. 2, each pixel of the display panel 110 is turned on by a scan pulse supplied to the gate line GL1 to switch the data voltage supplied to the data line DL1 to the node N1. PMOS transistor PM2 for switching and switching between nodes N2 and N3 by being turned on by scan pulse supplied to gate line GL1 and gate line GL1, and emission line EL1. Switch PMOS transistor PM3 and gate line GL1 for switching on the voltage applied to the node N1 to the reference voltage terminal to which a predetermined reference voltage Vref is applied. PMOS transistor PM4 for driving and switching on the high potential power voltage VDD, which is turned on by the scan pulse supplied to the pulse line or the emission signal supplied to the emission line EL1, and the emission line To the emission signal supplied to EL1) A storage capacitor for charging the driving P-MOS transistor PM5 for switching on the high potential power voltage VDD and the compensation voltage used for compensating the threshold voltage of the driving P-MOS transistor PM4. C1), a high potential power voltage VDD supplied through the driving P-MOS transistors PM4 and PM5, and an organic light emitting diode OLED driven by an electric current and emitting organic light.

스위치용 P모스 트랜지스터(PM1)는, 게이트가 게이트라인(GL1)에 접속되고, 소스가 데이터라인(DL1)에 접속되고, 드레인이 노드(N1)에 접속된다. 여기서, 노드(N1)가 스위치용 P모스 트랜지스터(PM3)의 소스와 스토리지 커패시터(C1)의 일측에 공통 접속되므로, 스위치용 P모스 트랜지스터(PM1)의 드레인은 스위치용 P모스 트랜지스터(PM3)의 소스와 스토리지 커패시터(C1)의 일측에 공통 접속된다. 이러한 스위치용 P모스 트랜지스터(PM1)는 게이트에 인가되는 로우레벨의 스캔펄스에 의해 턴온되거나 게이트에 인가되는 하이레벨의 스캔펄스에 의해 턴오프되는데, 로우레벨의 스캔펄스에 의해 턴온된 상태에서 데이터라인(DL1)을 통해 소스로 인가된 데이터 전압을 드레인에 접속된 노드(N1)로 스위칭시킨다.In the switch P-MOS transistor PM1, a gate is connected to the gate line GL1, a source is connected to the data line DL1, and a drain is connected to the node N1. Here, since the node N1 is commonly connected to the source of the switch PMOS transistor PM3 and one side of the storage capacitor C1, the drain of the switch PMOS transistor PM1 is connected to the switch PMOS transistor PM3. Commonly connected to one side of the source and the storage capacitor (C1). The switching P-MOS transistor PM1 is turned on by a low level scan pulse applied to a gate or turned off by a high level scan pulse applied to a gate, and is turned on by a low level scan pulse. The data voltage applied to the source through the line DL1 is switched to the node N1 connected to the drain.

스위치용 P모스 트랜지스터(PM2)는, 게이트가 게이트라인(GL1)에 접속되고, 소스가 노드(N3)에 접속되고, 드레인이 노드(N2)에 접속된다. 이러한 스위치용 P모스 트랜지스터(PM2)는 게이트에 인가되는 로우레벨의 스캔펄스에 의해 턴온되거나 게이트에 인가되는 하이레벨의 스캔펄스에 의해 턴오프되는데, 로우레벨의 스캔펄스에 의해 턴온된 상태에서 드레인에 접속된 노드(N2)와 소스에 접속된 노드(N3) 사이를 스위칭시킨다. 이렇게 노드들(N2, N3) 사이가 스위칭되는 경우, 구동용 P모스 트랜지스터(PM4)의 게이트와 드레인이 쇼트(short) 상태로 되기 때문에 구동용 P모스 트랜지스터(PM4)는 턴온된다.In the switch P-MOS transistor PM2, a gate is connected to the gate line GL1, a source is connected to the node N3, and a drain is connected to the node N2. The switch PMOS transistor PM2 is turned on by a low-level scan pulse applied to the gate or turned off by a high-level scan pulse applied to the gate, which is turned on by a low-level scan pulse. Switch between node N2 connected to and node N3 connected to the source. When the nodes N2 and N3 are switched in this manner, the driving PMOS transistor PM4 is turned on because the gate and the drain of the driving PMOS transistor PM4 are short.

스위치용 P모스 트랜지스터(PM3)는, 게이트가 이미션라인(EL1)에 접속되고, 소스가 노드(N1)에 접속되고, 드레인이 소정의 기준전압(Vref)이 인가되는 기준전압단에 접속된다. 이러한 스위치용 P모스 트랜지스터(PM3)는 게이트에 인가되는 로우레벨의 이미션신호에 의해 턴온되거나 게이트에 인가되는 하이레벨의 이미션신호에 의해 턴오프되는데, 로우레벨의 이미션신호에 의해 턴온된 상태에서 소스와 접속된 노드(N1)에 걸리는 전압을 드레인과 접속된 기준전압단으로 스위칭시킨다. 이렇게 노드(N1)에 걸리는 전압이 스위치용 P모스 트랜지스터(PM3)를 통해 기준전압단으로 인가되는 경우, 구동용 P모스 트랜지스터(PM4)의 게이트의 전압이 낮아지기 때문에 구동용 P모스 트랜지스터(PM4)는 턴온된다.The switch PMOS transistor PM3 has a gate connected to the emission line EL1, a source connected to the node N1, and a drain connected to a reference voltage terminal to which a predetermined reference voltage Vref is applied. . The switch PMOS transistor PM3 is turned on by a low-level emission signal applied to the gate or turned off by a high-level emission signal applied to the gate, and is turned on by the low-level emission signal. In the state, the voltage applied to the node N1 connected to the source is switched to the reference voltage terminal connected to the drain. When the voltage applied to the node N1 is applied to the reference voltage terminal through the switch PMOS transistor PM3, the voltage of the gate of the driving PMOS transistor PM4 is lowered, so that the driving PMOS transistor PM4 is reduced. Is turned on.

구동용 P모스 트랜지스터(PM4)는, 게이트가 노드(N2)에 접속되고, 소스가 고전위 전원전압(VDD)이 인가되는 전원단에 접속되고, 드레인이 노드(N3)에 접속된다. 여기서, 노드(N2)가 스위치용 P모스 트랜지스터(PM2)의 드레인과 스토리지 커패시터(C)에 공통 접속되므로, 구동용 P모스 트랜지스터(PM4)의 게이트는 노드(N2)를 통해 스위치용 P모스 트랜지스터(PM2)의 드레인과 스토리지 커패시터(C)에 공통 접속되며, 또한 노드(N3)가 스위치용 P모스 트랜지스터(PM2)의 소스와 구동용 P모스 트랜지스터(PM5)의 소스에 공통 접속되므로, 구동용 P모스 트랜지스터(PM4)의 드레인은 노드(N3)를 통해 스위치용 P모스 트랜지스터(PM2)의 소스와 구동용 P모스 트랜지스터(PM5)의 소스에 공통 접속된다. 이러한 구동용 P모스 트랜지스터(PM4)는 스위치용 P모스 트랜지스터(PM2)가 로우레벨의 스캔펄스에 의해 턴온되어 노드들(N2, N3) 사이가 스위칭되는 경우 게이트와 드레인이 쇼트 상태로 되기 때문에 턴온되며, 또한 구동용 P모스 트랜지스터(PM4)는 스위치용 P모스 트랜지스터(PM3)가 로우레벨의 이미션신호에 의해 턴온되어 노드(N1)에 걸리는 전압을 기준전압단으로 스위칭시키는 경우 게이트의 전압이 낮아지기 때문에 턴온됨으로써, 소스에 인가된 고전위 전원전압(VDD)을 구동용 P모스 트랜지스터(PM5)의 소스로 스위칭시킨다.In the driving P-MOS transistor PM4, a gate is connected to the node N2, a source is connected to a power supply terminal to which a high potential power supply voltage VDD is applied, and a drain is connected to the node N3. Here, since the node N2 is commonly connected to the drain of the switching PMOS transistor PM2 and the storage capacitor C, the gate of the driving PMOS transistor PM4 is connected to the switching PMOS transistor through the node N2. The node N3 is commonly connected to the drain of the PM2 and the storage capacitor C, and the node N3 is commonly connected to the source of the switching PMOS transistor PM2 and the source of the driving PMOS transistor PM5. The drain of the P-MOS transistor PM4 is commonly connected to the source of the switching P-MOS transistor PM2 and the source of the driving P-MOS transistor PM5 through the node N3. The driving P-MOS transistor PM4 is turned on because the gate and drain are shorted when the switching P-MOS transistor PM2 is turned on by a low-level scan pulse to switch between the nodes N2 and N3. In addition, the driving P-MOS transistor PM4 has a gate voltage when the switching P-MOS transistor PM3 is turned on by a low-level emission signal to switch the voltage applied to the node N1 to the reference voltage terminal. Since it is turned on, the high potential power supply voltage VDD applied to the source is switched to the source of the driving PMOS transistor PM5.

구동용 P모스 트랜지스터(PM5)는, 게이트가 이미션라인(EL1)에 접속되고, 소스가 노드(N3)에 접속되고, 드레인이 유기발광다이오드(OLED)의 애노드에 접속된다. 여기서, 구동용 P모스 트랜지스터(PM5)의 소스는 노드(N3)를 통해 스위치용 P모스 트랜지스터(PM2)의 소스와 구동용 P모스 트랜지스터(PM4)의 드레인에 공통 접속된다. 이러한 구동용 P모스 트랜지스터(PM5)는 게이트에 인가되는 로우레벨의 이미션신호에 의해 턴온되어 구동용 P모스 트랜지스터(PM4)를 통해 소스에 인가된 고전위 전원전압(VDD)을 유기발광다이오드(OLED)의 애노드로 공급한다.In the driving P-MOS transistor PM5, a gate is connected to the emission line EL1, a source is connected to the node N3, and a drain is connected to the anode of the organic light emitting diode OLED. Here, the source of the driving P-MOS transistor PM5 is commonly connected to the source of the switching P-MOS transistor PM2 and the drain of the driving P-MOS transistor PM4 through the node N3. The driving P-MOS transistor PM5 is turned on by a low-level emission signal applied to the gate and receives the high potential power voltage VDD applied to the source through the driving P-MOS transistor PM4. OLED).

스토리지 커패시터(C1)는 스위치용 P모스 트랜지스터(PM1)의 드레인과 스위치용 P모스 트랜지스터(PM3)의 소스에 공통 접속된 노드(N1)와 스위치용 P모스 트랜지스터(PM2)의 드레인과 구동용 P모스 트랜지스터(PM4)의 게이트에 공통 접속된 노드(N2) 사이에 접속된다. 이러한 스토리지 커패시터(C1)에는 데이터라인(DL1)의 데이터전압이 스위치용 P모스 트랜지스터(PM1)를 통해 스위칭되어 노드(N1)에 걸리 는 경우 노드들(N1, N2) 사이에 전위차가 발생되므로, 이 전위차에 의해 발생된 전압이 충전된다. 이렇게 충전된 스토리지 커패시터(C1)의 전압은 유기발광다이오드(OLED)를 발광시키기 위해 구동용 P모스 트랜지스터(PM4)가 턴온될 때 구동용 P모스 트랜지스터(PM4)의 문턱전압을 보상하여 준다.The storage capacitor C1 is connected to the drain of the switching PMOS transistor PM1 and the source of the switching PMOS transistor PM3 and the drain of the switching PMOS transistor PM2 and the driving P. The node N2 is connected to the gate of the MOS transistor PM4 in common. In the storage capacitor C1, when the data voltage of the data line DL1 is switched through the switching PMOS transistor PM1 to be caught by the node N1, a potential difference is generated between the nodes N1 and N2. The voltage generated by this potential difference is charged. The voltage of the charged storage capacitor C1 compensates the threshold voltage of the driving P-MOS transistor PM4 when the driving P-MOS transistor PM4 is turned on to emit the organic light emitting diode OLED.

유기발광다이오드(OLED)는 애노드가 구동용 P모스 트랜지스터(PM5)의 드레인에 접속되고 캐소드가 접지에 접속된다. 이러한 유기발광다이오드(OLED)는 구동용 P모스 트랜지스터들(PM4, PM5)을 통해 고전위 전원전압(VDD)과 함께 애노드에 인가되는 전류에 의해 구동되어 유기발광한다.In the organic light emitting diode OLED, an anode is connected to the drain of the driving PMOS transistor PM5 and a cathode is connected to the ground. The organic light emitting diode OLED is driven by a current applied to the anode together with the high potential power voltage VDD through the PMOS transistors PM4 and PM5 for driving and emits organic light.

이와 같은 구성을 갖는 표시패널(110)의 픽셀들의 등가 회로의 동작을 스캔펄스와 이미션신호의 파형도를 참조하여 설명하면 다음과 같다.The operation of the equivalent circuit of the pixels of the display panel 110 having the above configuration will be described with reference to the waveforms of the scan pulse and the emission signal as follows.

도 3은 도 2에서의 픽셀에 공급되는 스캔펄스와 이미션신호의 파형도로서, 게이트 구동부(130)의 제 1 구동셀(130-1)로부터 게이트라인(GL1)에 공급되는 스캔펄스와 이미션 드라이버(140)의 제 1 인버터(140-1)로부터 이미션라인(EL1)에 공급되는 이미션신호의 파형을 나타낸 것이다.3 is a waveform diagram of a scan pulse and an emission signal supplied to a pixel in FIG. 2, and a scan pulse supplied to a gate line GL1 from a first driving cell 130-1 of the gate driver 130. The waveform of the emission signal supplied to the emission line EL1 from the first inverter 140-1 of the option driver 140 is illustrated.

도 3을 참조하면, T1구간 동안에, 로우레벨의 스캔펄스가 게이트라인(GL1)에 공급됨과 동시에 하이레벨의 이미션신호가 이미션라인(EL1)에 공급되면, 로우레벨의 스캔펄스에 의해 P모스 트랜지스터들(PM1, PM2, PM4)이 턴온됨과 동시에 하이레벨의 이미션신호에 의해 P모스 트랜지스터들(PM3, PM5)이 턴오프됨으로써, 유기발광다이오드(OLED)도 오프된다. 이때 데이터라인(DL1)의 데이터전압이 스위치용 P모스 트랜지스터(PM1)를 통해 스위칭되어 노드(N1)에 인가되어 노드들(N1, N2) 사이 에 전위차가 발생되고, 이 전위차에 의해 발생된 전압이 스토리지 커패시터(C1)에 충전된다.Referring to FIG. 3, if a low-level scan pulse is supplied to the gate line GL1 and a high-level emission signal is supplied to the emission line EL1 during the T1 period, the low-level scan pulse is applied to P. As the MOS transistors PM1, PM2, and PM4 are turned on, the PMOS transistors PM3 and PM5 are turned off by the high level emission signal, thereby turning off the organic light emitting diode OLED. At this time, the data voltage of the data line DL1 is switched through the switching P-MOS transistor PM1 and applied to the node N1 to generate a potential difference between the nodes N1 and N2, and the voltage generated by the potential difference. The storage capacitor C1 is charged.

그리고 T1구간이 경과한 후 T2구간 동안에, 하이레벨의 스캔펄스가 게이트라인(GL1)에 공급됨과 동시에 로우레벨의 이미션신호가 이미션라인(EL1)에 공급되면, 하이레벨의 스캔펄스에 의해 P모스 트랜지스터들(PM1, PM2)이 턴오프됨과 동시에 로우레벨의 이미션신호에 의해 P모스 트랜지스터들(PM3, PM5)이 턴온되고 아울러 구동용 P모스 트랜지스터(PM4)도 턴온됨으로써, 유기발광다이오드(OLED)도 구동되어 유기발광한다. 이때 스토리지 커패시터(C1)의 충전전압에 의해 구동용 P모스 트랜지스터(PM4)의 문턱전압이 보상된다.When the high level scan pulse is supplied to the gate line GL1 and the low level emission signal is supplied to the emission line EL1 during the T2 period after the T1 section has elapsed, the high level scan pulse is applied. As the P-MOS transistors PM1 and PM2 are turned off, the P-MOS transistors PM3 and PM5 are turned on by the low-level emission signal, and the driving P-MOS transistor PM4 is also turned on, so that the organic light emitting diode OLEDs are also driven to emit organic light. At this time, the threshold voltage of the driving P-MOS transistor PM4 is compensated by the charging voltage of the storage capacitor C1.

도 4는 도 1에서의 제 1 내지 제 n 인버터의 회로도이다. 단, 제 1 내지 제 n 인버터(140-1 내지 140-n)는 동일한 회로 구성을 갖으므로, 중복된 설명을 피하고 보다 간결한 설명을 위해 도 4에는 제 1 인버터(140-1)의 등가 회로만을 나타내었다.FIG. 4 is a circuit diagram of the first to nth inverters in FIG. 1. However, since the first to n-th inverters 140-1 to 140-n have the same circuit configuration, only the equivalent circuit of the first inverter 140-1 is shown in FIG. Indicated.

도 4를 참조하면, 제 1 인버터(140-1)는, 게이트라인(GL1)을 통해 공급되는 스캔펄스에 의해 턴온/턴오프되는 P모스 트랜지스터들(PM6 내지 PM9)과, 다음단의 게이트라인(GL2)을 통해 공급되는 스캔펄스에 의해 턴온/턴오프되는 P모스 트랜지스터(PM10)와, 타이밍 컨트롤러(150)로부터 공급되는 클럭(CLK1)에 의해 턴온/턴오프되는 P모스 트랜지스터(PM11)와, 타이밍 컨트롤러(150)로부터 공급되는 클럭(CLK2)에 의해 턴온/턴오프되는 P모스 트랜지스터(PM12)와, 노드(N4)에 걸린 전압에 의해 턴온/턴오프되는 P모스 트랜지스터들(PM13 내지 PM15)과, 노드들(N4, N5) 사이에 접속된 부스트랩용 커패시터(C2)와, 노드들(N6, N7) 사이에 접속된 홀딩용 커패시터(C3)를 구비한다.Referring to FIG. 4, the first inverter 140-1 includes P-MOS transistors PM6 to PM9 turned on / off by a scan pulse supplied through the gate line GL1, and a gate line of a next stage. P-MOS transistor PM10 turned on / off by the scan pulse supplied through GL2, PMOS transistor PM11 turned on / off by the clock CLK1 supplied from the timing controller 150, and PMOS transistors PM12 turned on / off by the clock CLK2 supplied from the timing controller 150, and PMOS transistors PM13 through PM15 turned on / off by a voltage applied to the node N4. ), A boost strap capacitor C2 connected between the nodes N4 and N5, and a holding capacitor C3 connected between the nodes N6 and N7.

P모스 트랜지스터(PM6)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 노드(N6)와 P모스 트랜지스터(PM10)의 드레인에 공통 접속되고, 소스가 P모스 트랜지스터(PM9)의 드레인에 접속된다. 이러한 P모스 트랜지스터(PM6)는 게이트 구동부(130)의 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온된다.The PMOS transistor PM6 has a gate connected to the gate line GL1, a drain connected in common to the drain of the node N6 and the PMOS transistor PM10, and a source connected to the drain of the PMOS transistor PM9. Connected. The P-MOS transistor PM6 is turned off when a high level scan pulse generated from the first driving cell 130-1 of the gate driver 130 is applied to the gate through the gate line GL1, and vice versa. When a low level scan pulse generated from the driving cell 130-1 is applied to the gate through the gate line GL1, the scan pulse is turned on.

P모스 트랜지스터(PM7)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 이미션라인(EL1)과 접속된 출력노드(N5)에 접속되고, 소스가 고전위 전원전압(VDD)이 인가되는 전원단에 접속된다. 이러한 P모스 트랜지스터(PM7)는 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 고전위 전원전압(VDD)을 출력노드(N5)에 접속된 이미션라인(EL1)으로 스위칭시킨다.The P-MOS transistor PM7 has a gate connected to the gate line GL1, a drain connected to the output node N5 connected to the emission line EL1, and a source applied to the high potential power supply voltage VDD. Connected to the power supply terminal. The P-MOS transistor PM7 is turned off when a high-level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-1. When a low-level scan pulse generated from the C1 is applied to the gate through the gate line GL1, it is turned on to switch the high potential power voltage VDD to the emission line EL1 connected to the output node N5.

P모스 트랜지스터(PM8)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 이미션라인(EL1)과 접속된 출력노드(N5)에 접속됨과 아울러 P모스 트랜지스터(PM7)의 드레인에 공통 접속되고, 소스가 고전위 전원전압(VDD)이 인가되는 전원단에 접속된다. 이러한 P모스 트랜지스터(PM8)는 제 1 구동셀(130-1)로부터 발생된 하이레 벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 고전위 전원전압(VDD)을 출력노드(N5)에 접속된 이미션라인(EL1)으로 스위칭시킨다.PMOS transistor PM8 has a gate connected to gate line GL1, a drain connected to output node N5 connected to emission line EL1, and a common connection to the drain of PMOS transistor PM7. The source is connected to a power supply terminal to which a high potential power supply voltage VDD is applied. The P-MOS transistor PM8 is turned off when the high level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-. When the low level scan pulse generated from 1) is applied to the gate through the gate line GL1, the low level scan pulse is turned on to switch the high potential power voltage VDD to the emission line EL1 connected to the output node N5.

P모스 트랜지스터(PM9)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 P모스 트랜지스터(PM6)의 소스와 접속되고, 소스가 고전위 전원전압(VDD)이 걸리는 노드(N7)에 접속된다. 이러한 P모스 트랜지스터(PM9)는 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 고전위 전원전압(VDD)을 P모스 트랜지스터(PM6)의 소스로 스위칭시킨다.PMOS transistor PM9 has a gate connected to gate line GL1, a drain connected to a source of PMOS transistor PM6, and a source connected to node N7 where a high potential power supply voltage VDD is applied. do. The P-MOS transistor PM9 is turned off when a high-level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-1. When a low-level scan pulse generated from the P1 is applied to the gate through the gate line GL1, the low level scan pulse is turned on to switch the high potential power voltage VDD to the source of the PMOS transistor PM6.

P모스 트랜지스터(PM10)는, 게이트가 제 1 구동셀(130-1) 다음단의 제 2 구동셀(130-2)에 연결된 게이트라인(GL2)에 접속되고, 드레인이 P모스 트랜지스터(PM6)의 드레인과 접속된 노드(N6)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM11, PM12)의 소스에 공통 접속된다. 이러한 P모스 트랜지스터(PM10)는 제 2 구동셀(130-2)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL2)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 2 구동셀(130-2)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL2)을 통해 게이트에 인가되면 턴온되어 접지전압(VSS)을 노드들(N4, N6)로 스위칭시킨다.The P-MOS transistor PM10 has a gate connected to the gate line GL2 connected to the second drive cell 130-2 next to the first drive cell 130-1, and the drain thereof is a P-MOS transistor PM6. It is connected to the node N6 connected with the drain of the source, and the source is connected to the ground terminal to which the ground voltage VSS is applied, and is commonly connected to the sources of the PMOS transistors PM11 and PM12. The P-MOS transistor PM10 is turned off when a high-level scan pulse generated from the second driving cell 130-2 is applied to the gate through the gate line GL2, and conversely, the second driving cell 130-2. When a low level scan pulse generated from the N-type scan pulse is applied to the gate through the gate line GL2, the low-level scan pulse is turned on to switch the ground voltage VSS to the nodes N4 and N6.

P모스 트랜지스터(PM11)는, 게이트가 타이밍 컨트롤러(150)의 제 1 클럭단 (미도시)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM10, PM12)의 소스에 공통 접속되고, 드레인이 노드들(N4, N6)에 접속됨과 아울러 P모스 트랜지스터(PM12)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM11)는 타이밍 컨트롤러(150)로부터 발생된 하이레벨의 클럭(CLK1)이 게이트에 인가되면 턴오프되고, 반대로 로우레벨의 클럭(CLK1)이 게이트에 인가되면 턴온되어 접지전압(VSS)을 노드들(N4, N6)로 스위칭시킨다.The PMOS transistor PM11 has a gate connected to a first clock terminal (not shown) of the timing controller 150, a source connected to a ground terminal to which a ground voltage VSS is applied, and the PMOS transistors PM10. And a common connection to the source of the PM12, a drain is connected to the nodes N4 and N6, and a common connection to the drain of the PMOS transistor PM12. The P-MOS transistor PM11 is turned off when the high-level clock CLK1 generated from the timing controller 150 is applied to the gate. On the contrary, the P-MOS transistor PM11 is turned on when the low-level clock CLK1 is applied to the gate. VSS) switches to nodes N4 and N6.

P모스 트랜지스터(PM12)는, 게이트가 타이밍 컨트롤러(150)의 제 2 클럭단(미도시)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM10, PM11)의 소스에 공통 접속되고, 드레인이 노드들(N4, N6)에 접속됨과 아울러 P모스 트랜지스터(PM11)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM12)는 타이밍 컨트롤러(150)로부터 발생된 하이레벨의 클럭(CLK2)이 게이트에 인가되면 턴오프되고, 반대로 로우레벨의 클럭(CLK2)이 게이트에 인가되면 턴온되어 접지전압(VSS)을 노드들(N4, N6)로 스위칭시킨다.The PMOS transistor PM12 has a gate connected to a second clock terminal (not shown) of the timing controller 150, a source connected to a ground terminal to which a ground voltage VSS is applied, and the PMOS transistors PM10. , Common to the source of PM11, and the drain to the nodes N4 and N6, and to the drain of the PMOS transistor PM11. The P-MOS transistor PM12 is turned off when the high-level clock CLK2 generated from the timing controller 150 is applied to the gate, and is turned on when the low-level clock CLK2 is applied to the gate and is turned on. VSS) switches to nodes N4 and N6.

P모스 트랜지스터(PM13)는, 게이트가 노드(N4)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM14, PM15)의 소스에 공통 접속되고, 드레인이 출력노드(N5)에 접속됨과 아울러 P모스 트랜지스터들(PM14, PM15)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM13)는 노드(N4)로부터 하이신호가 게이트에 인가되면 턴오프되고, 반대로 노드(N4)로부터 로우신호가 게이트에 인가되면 턴온되어 접지전압(VSS)을 이미션라인(EL1)과 접속된 출력노드(N5)로 스위칭시킨다.The P-MOS transistor PM13 has a gate connected to the node N4, a source connected to the ground terminal to which the ground voltage VSS is applied, and a common connection to the sources of the P-MOS transistors PM14 and PM15. The drain is connected to the output node N5 and is commonly connected to the drains of the PMOS transistors PM14 and PM15. The P-MOS transistor PM13 is turned off when a high signal is applied from the node N4 to the gate, and is turned on when a low signal is applied from the node N4 to the gate, thereby applying the ground voltage VSS to the emission line EL1. ) And the output node N5 connected thereto.

P모스 트랜지스터(PM14)는, 게이트가 노드(N4)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM13, PM15)의 소스에 공통 접속되고, 드레인이 출력노드(N5)에 접속됨과 아울러 P모스 트랜지스터들(PM13, PM15)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM14)는 노드(N4)로부터 하이신호가 게이트에 인가되면 턴오프되고, 반대로 노드(N4)로부터 로우신호가 게이트에 인가되면 턴온되어 접지전압(VSS)을 이미션라인(EL1)과 접속된 출력노드(N5)로 스위칭시킨다.The P-MOS transistor PM14 has a gate connected to the node N4, a source connected to the ground terminal to which the ground voltage VSS is applied, and a common connection to the sources of the P-MOS transistors PM13 and PM15. The drain is connected to the output node N5 and is commonly connected to the drains of the PMOS transistors PM13 and PM15. The P-MOS transistor PM14 is turned off when a high signal is applied from the node N4 to the gate, and is turned on when a low signal is applied from the node N4 to the gate, thereby applying the ground voltage VSS to the emission line EL1. ) And the output node N5 connected thereto.

P모스 트랜지스터(PM15)는, 게이트가 노드(N4)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM13, PM14)의 소스에 공통 접속되고, 드레인이 출력노드(N5)에 접속됨과 아울러 P모스 트랜지스터들(PM13, PM14)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM15)는 노드(N4)로부터 하이신호가 게이트에 인가되면 턴오프되고, 반대로 노드(N4)로부터 로우신호가 게이트에 인가되면 턴온되어 접지전압(VSS)을 이미션라인(EL1)과 접속된 출력노드(N5)로 스위칭시킨다.The P-MOS transistor PM15 has a gate connected to the node N4, a source connected to the ground terminal to which the ground voltage VSS is applied, and a common connection to the sources of the P-MOS transistors PM13 and PM14. The drain is connected to the output node N5 and is commonly connected to the drains of the PMOS transistors PM13 and PM14. The P-MOS transistor PM15 is turned off when a high signal is applied from the node N4 to the gate, and is turned on when a low signal is applied from the node N4 to the gate, thereby turning the ground voltage VSS to the emission line EL1. ) And the output node N5 connected thereto.

부스트랩용 커패시터(C2)는 노드들(N4, N5) 사이에 접속되어 출력노드(N5)에 걸리는 접지전압(VSS)이 이미션라인(EL1)으로 완전히 출력되도록 P모스 트랜지스터들(PM13, PM14, PM15)의 게이트에 접속된 노드(N4)의 전압을 부스트랩(Boostrap)시킨다. 즉, 부스트랩용 커패시터(C2)는 노드(N4)의 전압을 접지전압(VSS) 이하로 강하시킨다.The boost trap capacitor C2 is connected between the nodes N4 and N5 so that the ground voltage VSS applied to the output node N5 is completely output to the emission line EL1. The voltage of the node N4 connected to the gate of PM15 is boosted. In other words, the boosting capacitor C2 drops the voltage of the node N4 below the ground voltage VSS.

홀딩용 커패시터(C3)는 노드들(N6, N7) 사이에 접속되어 출력노드(N5)에 걸 리는 접지전압(VSS)이 이미션라인(EL1)으로 완전히 출력되도록 부스트랩된 노드(N4)의 전압을 홀딩시켜준다. 즉, 홀딩용 커패시터(C3)는 접지전압(VSS)이 이미션라인(EL1)으로 공급되는 구간에서 부스트랩용 커패시터(C2)에 의해 부스트랩된 노드(N4)의 전압을 홀딩시켜 줌으로써, 접지전압(VSS)의 공급 구간에서 부스트랩된 노드(N4)의 전압이 P모스 트랜지스터들(PM13, PM14, PM15)의 게이트에 인가되도록 한다.The holding capacitor C3 is connected between the nodes N6 and N7 so that the node N4 is boosted so that the ground voltage VSS across the output node N5 is completely output to the emission line EL1. Hold the voltage of. That is, the holding capacitor C3 holds the voltage of the node N4 that is boosted by the boosting capacitor C2 in the section where the ground voltage VSS is supplied to the emission line EL1, thereby grounding. The voltage of the node N4 boosted in the supply period of the voltage VSS is applied to the gates of the PMOS transistors PM13, PM14, and PM15.

전술한 바와 같이 제 1 인버터(140-1)는 게이트 구동부(130)의 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 공급되면, 이 로우레벨의 스캔펄스에 의해 턴온되는 P모스 트랜지스터들(PM7, PM8)을 통해 고전위 전원전압(VDD)을 이미션라인(EL1)으로 공급한다. 이때, 게이트 구동부(130)의 제 2 구동셀(130-2)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL2)을 통해 공급되기 때문에, 제 1 인버터(140-1)는 하이레벨의 스캔펄스에 의해 턴오프되는 P모스 트랜지스터(PM7)를 통한 접지전압(VSS)의 공급을 차단함과 동시에 로우레벨의 스캔펄스에 의해 턴온되는 P모스 트랜지스터들(PM6, PM9)을 통해 고전위 전원전압(VDD)을 노드들(N4, N6)로 공급함으로써, 노드(N4)에 걸리는 고전위 전원전압(VDD)에 의해 P모스 트랜지스터들(PM13, PM14, PM15)이 턴오프되도록 한다. 이렇게, 게이트라인(GL1)에 공급된 로우레벨의 스캔펄스가 제 1 인버터(140-1)에 의해 하이레벨의 이미션신호로 반전되어 이미션라인(EL1)으로 공급되고 있는 동안에, 게이트라인(GL2)에 공급된 하이레벨의 스캔펄스에 의해 P모스 트랜지스터들(PM13, PM14, PM15)이 턴오프되도록 하여 접지전압(VSS)이 이미션라인(EL1)으로 공급되는 것을 차단하여 준다.As described above, when the low-level scan pulse generated from the first driving cell 130-1 of the gate driver 130 is supplied through the gate line GL1, the first inverter 140-1 is connected to the low level. The high potential power voltage VDD is supplied to the emission line EL1 through the P-MOS transistors PM7 and PM8 turned on by the scan pulse of the PMOS transistors PM7 and PM8. In this case, since the high level scan pulse generated from the second driving cell 130-2 of the gate driver 130 is supplied through the gate line GL2, the first inverter 140-1 scans at a high level. The high-potential power supply voltage is interrupted through the PMOS transistors PM6 and PM9 turned on by the low-level scan pulse while blocking the supply of the ground voltage VSS through the PMOS transistor PM7 turned off by the pulse. By supplying VDD to the nodes N4 and N6, the PMOS transistors PM13, PM14, and PM15 are turned off by the high potential power voltage VDD across the node N4. In this way, while the low-level scan pulse supplied to the gate line GL1 is inverted to the high-level emission signal by the first inverter 140-1 and supplied to the emission line EL1, the gate line ( The PMOS transistors PM13, PM14, and PM15 are turned off by the high level scan pulse supplied to GL2, thereby preventing the ground voltage VSS from being supplied to the emission line EL1.

그리고, 게이트 구동부(130)의 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 공급되면, 제 1 인버터(140-1)는 하이레벨의 스캔펄스에 의해 P모스 트랜지스터들(PM7, PM8)이 턴오프되도록 하여 고전위 전원전압(VDD)이 이미션라인(EL1)에 공급되는 것을 차단함과 아울러 하이레벨의 스캔펄스에 의해 P모스 트랜지스터들(PM6, PM9)이 턴오프되도록 하여 고전위 전원전압(VDD)이 노드들(N4, N6)에 공급되는 것을 차단한다. 이때, 게이트 구동부(130)의 제 2 구동셀(130-2)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL2)을 통해 공급되기 때문에, 제 1 인버터(140-1)는 로우레벨의 스캔펄스에 의해 턴온되는 P모스 트랜지스터(PM7)를 통해 접지전압(VSS)을 노드(N4)로 공급함으로써, 노드(N4)에 걸린 접지전압(VSS)에 의해 턴온되는 P모스 트랜지스터들(PM13, PM14, PM15)을 통해 접지전압(VSS)이 이미션라인(EL1)으로 공급되도록 한다.When the high level scan pulse generated from the first driving cell 130-1 of the gate driver 130 is supplied through the gate line GL1, the first inverter 140-1 may scan the high level scan pulse. The P-MOS transistors PM7 and PM8 are turned off to block the high potential power supply voltage VDD from being supplied to the emission line EL1, and the P-MOS transistors (PMOS transistors) are formed by a high level scan pulse. The PM6 and PM9 are turned off to block the high potential power voltage VDD from being supplied to the nodes N4 and N6. In this case, since the low level scan pulse generated from the second driving cell 130-2 of the gate driver 130 is supplied through the gate line GL2, the first inverter 140-1 scans at a low level. PMOS transistors PM13 and PM14 turned on by the ground voltage VSS applied to the node N4 by supplying the ground voltage VSS to the node N4 through the PMOS transistor PM7 turned on by the pulse. Through PM15, the ground voltage VSS is supplied to the emission line EL1.

한편, 게이트라인(GL1)에 로우레벨의 스캔펄스가 공급되고 있는 동안에, 타이밍 컨트롤러(150)는 하이레벨의 클럭(CLK1, CLK2)을 공급하여 P모스 트랜지스터들(PM11, PM12)이 턴오프되도록 함으로써, 부스트랩용 커패시터(C2)의 부스트랩 기능과 홀딩용 커패시터(C3)의 홀딩 기능이 정지되도록 한다. 그러나, 게이트라인(GL1)에 하이레벨의 스캔펄스가 공급되고 있는 동안에, 타이밍 컨트롤러(150)는 로우레벨의 클럭들(CLK1, CLK2)과 하이레벨의 클럭들(CLK1, CLK2)을 각각 교번적으로 공급하여 P모스 트랜지스터들(PM11, PM12) 중 적어도 하나의 P모스 트랜지스터가 턴온 상태를 유지하도록 함으로써, 부스트랩용 커패시터(C2)의 부스트랩 기능과 홀딩용 커패시터(C3)의 홀딩 기능이 계속 유지되도록 한다.Meanwhile, while the low level scan pulse is being supplied to the gate line GL1, the timing controller 150 supplies the high level clocks CLK1 and CLK2 so that the PMOS transistors PM11 and PM12 are turned off. As a result, the boosting function of the boosting capacitor C2 and the holding function of the holding capacitor C3 are stopped. However, while the high level scan pulse is being supplied to the gate line GL1, the timing controller 150 alternates the low level clocks CLK1 and CLK2 and the high level clocks CLK1 and CLK2, respectively. By supplying the PMOS transistors PM11 and PM12 so that at least one of the PMOS transistors PM11 and PM12 is turned on, the boost trap function of the boost capacitor C2 and the holding function of the holding capacitor C3 are continued. To be maintained.

상기한 바와 같이 제 1 내지 제 n 인버터(140-1 내지 140-n)는 다결정실리콘으로 이루어진 P모스 트랜지스터들로 구성되는데, 이러한 P모스 트랜지스터에는 광이 조사되면 다결정실리콘의 특성으로 인해 광누설이 발생되기 때문에, P모스 트랜지스터들(PM13, PM14, PM15)을 통해 스위칭되는 접지전압(VSS)이 충분히 이미션라인(EL1)으로 공급되지 못하였다. 이에 따라, 이미션라인(EL1)을 통해 접지전압(VSS)을 공급받는 픽셀의 P모스 트랜지스터(PM5)가 완전히 구동되지 못하였고, 이로 인해 P모스 트랜지스터(PM5)를 통해 구동전류를 공급받는 유기발광다이오드(OLED)가 충분히 구동전류를 공급받지 못하였다. 이와 같이 구동전류가 유기발광다이오드(OLED)에 충분히 공급되지 못하면 화면이 어두워지는 현상이 발생된다.As described above, the first to nth inverters 140-1 to 140-n are formed of PMOS transistors made of polycrystalline silicon. When light is irradiated onto the PMOS transistors, light leakage occurs due to the characteristics of the polycrystalline silicon. Since the ground voltage VSS switched through the PMOS transistors PM13, PM14, and PM15 has not been sufficiently supplied to the emission line EL1. As a result, the PMOS transistor PM5 of the pixel supplied with the ground voltage VSS through the emission line EL1 may not be completely driven, and thus, the organic light source supplied with the driving current through the PMOS transistor PM5 may not be driven. The light emitting diode OLED did not receive enough driving current. As such, when the driving current is not sufficiently supplied to the OLED, the screen becomes dark.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 게이트라인으로 공급된 스캔펄스를 반전시켜 이미션신호를 공급하는 과정에서 피드백 신호에 따라 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급할 수 있는 유기발광다이오드 표시소자 및 그의 구동 방법을 제공하는 데 있다.The present invention has been made to solve the above problems, an object of the present invention is to invert the scan pulse supplied to the gate line by inverting the high-level scan pulse in accordance with the feedback signal in the process of supplying the emission signal An organic light emitting diode display device capable of supplying a low level emission signal and a driving method thereof are provided.

본 발명의 목적은 게이트라인으로 공급된 스캔펄스를 반전시켜 이미션신호를 공급하는 과정에서 피드백 신호에 따라 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급함으로써, 광누설 전류를 방지할 수 있는 유기발광다이오드 표시소자 및 그의 구동 방법을 제공하는 데 있다.An object of the present invention is to invert the scan pulse supplied to the gate line to supply the emission signal by inverting the high-level scan pulse in accordance with the feedback signal to supply a low-level emission signal, thereby preventing optical leakage current An organic light emitting diode display device and a driving method thereof are provided.

본 발명의 목적은 게이트라인으로 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급하는 과정에서 로우레벨의 이미션신호의 공급을 제어하는 전압을 이중으로 부스트랩시킬 수 있는 유기발광다이오드 표시소자 및 그의 구동 방법을 제공하는 데 있다.An object of the present invention is to invert a high-level scan pulse supplied to a gate line to supply a low-level emission signal, thereby inducing a double boost of a voltage controlling the supply of the low-level emission signal. A light emitting diode display device and a driving method thereof are provided.

본 발명의 목적은 게이트라인으로 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급하는 과정에서 로우레벨의 이미션신호의 공급을 제어하는 전압을 이중으로 부스트랩시킴으로써, 광누설 전류를 방지할 수 있는 유기발광다이오드 표시소자 및 그의 구동 방법을 제공하는 데 있다.An object of the present invention is to optically leak by inverting a voltage that controls the supply of the low-level emission signal in the process of supplying the low-level emission signal by inverting the high-level scan pulse supplied to the gate line. An organic light emitting diode display device capable of preventing a current and a driving method thereof are provided.

이와 같은 목적을 달성하기 위한 본 발명은, 다수의 게이트라인들, 다수의 이미션라인들 및 다수의 데이터라인들이 형성되고 그 교차부들에 매트릭스 타입으로 배치되는 다수의 픽셀들이 형성되는 표시패널; 상기 다수의 이미션라인들에 공급되는 이미션신호의 공급을 제어하기 위한 타이밍 컨트롤러; 및 상기 타이밍 컨트롤러의 제어에 따라, 상기 다수의 게이트라인들 중에 자신과 접속된 게이트라인을 통해 공급된 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 상기 다수의 이미션라인들 중에 자신과 접속된 이미션라인으로 공급하고, 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호에 따라 자신과 접속된 상기 게이트라인을 통해 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 자신과 접속된 상기 이미션라인으로 공급하는 제 1 내지 제 n 인버터를 포함한다.According to an aspect of the present invention, a display panel includes a plurality of gate lines, a plurality of emission lines, a plurality of data lines, and a plurality of pixels formed in a matrix type at intersections thereof; A timing controller for controlling a supply of an emission signal supplied to the plurality of emission lines; And in response to the control of the timing controller, inverting a low level scan pulse supplied through a gate line connected to the one of the plurality of gate lines to generate a high level emission signal among the plurality of emission lines. And the low level emission signal by inverting the high level scan pulse supplied through the gate line connected with itself according to the emission signal fed back from the output side to which the emission line is connected. It includes a first to n-th inverter for supplying the to the emission line connected to it.

상기 제 1 내지 제 n 인버터는 각각, 자신과 접속된 상기 게이트라인을 통해 공급되는 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 로우게이트 반전부; 및 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호와 상기 타이밍 컨트롤러로부터 공급되는 제 1 클럭에 따라 자신과 접속된 상기 게이트라인을 통해 공급되는 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 하이게이트 반전부를 포함한다.The first to n-th inverters respectively invert the low-level scan pulses supplied through the gate line connected thereto to supply a high-level emission signal to the emission line connected thereto. Inverting unit; And a low-level emission by inverting a high-level scan pulse supplied through the gate line connected with itself according to the emission signal fed back from the output side to which the emission line is connected and the first clock supplied from the timing controller. And a high gate inverting unit for supplying a signal to the emission line connected thereto.

상기 로우게이트 반전부는, 자신과 접속된 상기 게이트라인을 통해 공급되는 스캔펄스에 의해 턴온/턴오프되는 제 1 내지 제 6 P모스 트랜지스터들를 포함한다.The low gate inverting unit includes first to sixth PMOS transistors turned on / off by a scan pulse supplied through the gate line connected thereto.

상기 제 1 P모스 트랜지스터는, 게이트가 게이트라인에 접속되고, 드레인이 제 1 노드에 접속되고, 소스가 상기 제 2 P모스 트랜지스터의 드레인에 접속되는 것을 특징으로 한다.The first PMOS transistor is characterized in that a gate is connected to a gate line, a drain is connected to a first node, and a source is connected to a drain of the second PMOS transistor.

상기 제 2 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 상기 제 1 P모스 트랜지스터의 소스와 접속되고, 소스가 고전위 전원전압이 걸리는 전원단에 접속되는 것을 특징으로 한다.The second PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to a source of the first PMOS transistor, and a source connected to a power supply terminal having a high potential power supply voltage. It is characterized by being connected.

상기 제 3 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 이미션라인과 접속된 출력노드에 접속되고, 소스가 상기 제 4 P모스 트랜지스터의 드레인에 접속되는 것을 특징으로 한다.The third PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to an output node connected to an emission line, and a source connected to a drain of the fourth PMOS transistor. It is characterized by being connected.

상기 제 4 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접 속된 게이트라인에 접속되고, 드레인이 상기 제 3 및 제 5 P모스 트랜지스터의 소스에 공통 접속되고, 소스가 고전위 전원전압이 걸리는 전원단에 접속되는 것을 특징으로 한다.The fourth PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to a source of the third and fifth PMOS transistors in common, and a source having a high potential power supply voltage. It is characterized in that connected to the power supply.

상기 제 5 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 3 P모스 트랜지스터의 드레인에 공통 접속되고, 소스가 상기 제 6 P모스 트랜지스터의 드레인에 접속되는 것을 특징으로 한다.The fifth PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to the output node, and commonly connected to a drain of the third PMOS transistor. It is connected to the drain of a 6th PMOS transistor, It is characterized by the above-mentioned.

상기 제 6 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 상기 제 3 및 제 5 P모스 트랜지스터의 소스에 공통 접속되고, 소스가 고전위 전원전압이 걸리는 전원단에 접속됨과 아울러 상기 제 4 P모스 트랜지스터의 소스에 공통 접속되는 것을 특징으로 한다.The sixth PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to a source of the third and fifth PMOS transistors in common, and a source having a high potential power supply voltage. In addition to being connected to the power supply terminal is applied, it is characterized in that the common connection to the source of the fourth P-MOS transistor.

상기 하이게이트 반전부는, 상기 출력노드로부터 피드백되는 이미션신호에 의해 턴온/턴오프되는 제 7 P모스 트랜지스터; 상기 제 1 클럭에 의해 턴온/턴오프되는 제 8 P모스 트랜지스터; 제 2 노드에 걸린 전압에 의해 턴온/턴오프되는 제 9 내지 11 P모스 트랜지스터를 포함한다.The high gate inverting unit may include: a seventh P-MOS transistor turned on / off by an emission signal fed back from the output node; An eighth P-MOS transistor turned on / off by the first clock; And ninth through eleventh PMOS transistors turned on / off by a voltage applied to the second node.

상기 제 7 트랜지스터는, 게이트가 상기 출력노드에 접속되고, 드레인이 상기 제 1 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 8 내지 제 11 P모스 트랜지스터의 소스에 공통 접속되는 것을 특징으로 한다.The seventh transistor has a gate connected to the output node, a drain connected to the first node, a source connected to a ground terminal to which a ground voltage is applied, and a source of the eighth to eleventh PMOS transistors. It is characterized by being connected in common.

상기 제 8 P모스 트랜지스터는, 게이트가 상기 제 1 클럭을 인가받고, 소스 가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7, 제 9, 제 10 및 제 11 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 제 1 및 제 2 노드에 접속되는 것을 특징으로 한다.The eighth PMOS transistor has a gate connected to the ground terminal to which the first clock is applied and a source is applied to a ground voltage, and is common to the sources of the seventh, ninth, tenth, and eleventh PMOS transistors. And a drain is connected to the first and second nodes.

제 9 P모스 트랜지스터는, 게이트가 상기 제 2 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7, 제 8, 제 10 및 제 11 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 10 및 제 11 P모스 트랜지스터의 드레인에 공통 접속되는 것을 특징으로 한다.A ninth PMOS transistor has a gate connected to the second node, a source connected to a ground terminal to which a ground voltage is applied, and a common connection to a source of the seventh, eighth, tenth, and eleventh PMOS transistors. And a drain is connected to the output node and is commonly connected to the drains of the tenth and eleventh PMOS transistors.

상기 제 10 P모스 트랜지스터는, 게이트가 상기 제 2 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7, 제 8, 제 9 및 제 11 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 9 및 제 11 P모스 트랜지스터의 드레인에 공통 접속되는 것을 특징으로 한다.The tenth PMOS transistor has a gate connected to the second node, a source connected to a ground terminal to which a ground voltage is applied, and common to the sources of the seventh, eighth, ninth, and eleventh PMOS transistors. And a drain connected to the output node and commonly connected to the drains of the ninth and eleventh PMOS transistors.

상기 제 11 P모스 트랜지스터는, 게이트가 상기 제 2 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7 내지 제 10 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 9 및 제 10 P모스 트랜지스터의 드레인에 공통 접속되는 것을 특징으로 한다.The eleventh PMOS transistor has a gate connected to the second node, a source connected to a ground terminal to which a ground voltage is applied, a common connection to a source of the seventh to tenth PMOS transistors, and a drain It is connected to an output node and is commonly connected to the drains of the ninth and tenth PMOS transistors.

상기 제 1 내지 제 n 인버터는 각각, 상기 하이게이트 반전부로부터 출력되는 로우레벨의 이미션신호의 출력을 제어하는 전압을 일차적으로 부스트랩시키기 위한 부스트랩부를 더 포함한다.Each of the first to nth inverters further includes a boost strap unit for first boosting a voltage controlling the output of the low level emission signal output from the high gate inverting unit.

상기 부스트랩부는, 상기 출력노드와 제 2 노드 사이에 접속된 제 1 커패시터를 포함한다.The boost strap unit includes a first capacitor connected between the output node and the second node.

상기 제 1 내지 제 n 인버터는 각각, 상기 부스트랩부에 의해 부스트랩된 전압을 이차적으로 부스트랩시킴과 동시에 홀딩시키기 위한 전압 홀딩부를 더 포함한다.Each of the first to nth inverters further includes a voltage holding unit for secondly boosting and simultaneously holding the voltage boosted by the boosting unit.

상기 전압 홀딩부는, 상기 제 1 및 제 2 P모스 트랜지스터를 통해 인가되는 고전위 전원전압이나 상기 제 7 및 제 8 P모스 트랜지스터를 통해 인가된 접지전압이 걸리는 상 제 1 노드와 상기 타이밍 컨트롤러로부터 공급된 제 2 클럭이 걸리는 제 4 노드 사이에 접속된 제 2 커패시터를 포함한다.The voltage holding part is supplied from the first node and the timing controller in response to a high potential power voltage applied through the first and second PMOS transistors or a ground voltage applied through the seventh and eighth PMOS transistors. And a second capacitor connected between the fourth node over the second clock.

상기 로우게이트 반전부에는 상기 제 2, 제 4 및 제 6 P모스 트랜지스터을 통해 스위칭된 고전위 전원전압이 걸리는 제 3 노드가 위치되되, 상기 제 3 노드는 상기 제 1, 제 3 및 제 5 P모스 트랜지스터의 소스와 상기 제 2, 제 4 및 제 6 P모스 트랜지스터의 드레인에 공통 접속되는 것을 특징으로 한다.A third node receiving a high potential power supply voltage switched through the second, fourth, and sixth PMOS transistors is positioned in the low gate inverting unit, and the third node is the first, third, and fifth PMOS transistors. And a common connection to the source of the transistor and the drain of the second, fourth and sixth P-MOS transistors.

상기 제 1 내지 제 n 인버터는 각각, 상기 출력노드로부터 피드백되는 이미션신호에 따라 상기 로우게이트 반전부의 전류 누설을 방지하기 위한 전류누설 방지부를 더 포함한다.Each of the first to nth inverters further includes a current leakage preventing unit for preventing current leakage of the low gate inverting unit according to an emission signal fed back from the output node.

상기 전류누설 방지부는, 게이트가 상기 출력노드에 접속되고 소스가 상기 제 3 노드에 접속되고 드레인이 접지전압이 걸리는 접지단에 접속된 제 12 P모스 트랜지스터를 포함한다.The current leakage prevention unit includes a twelfth PMOS transistor having a gate connected to the output node, a source connected to the third node, and a drain connected to a ground terminal to which a ground voltage is applied.

본 발명은 다수의 게이트라인들, 다수의 이미션라인들 및 다수의 데이터라인들이 형성되고 그 교차부들에 매트릭스 타입으로 배치되는 다수의 픽셀들이 형성되는 표시패널; 상기 다수의 이미션라인들에 공급되는 이미션신호의 공급을 제어하기 위한 타이밍 컨트롤러; 및 상기 다수의 게이트라인들 중에 자신과 접속된 게이트라인을 통해 공급된 스캔펄스를 반전시켜 이미션신호를 다수의 이미션라인들 중에 자신과 접속된 이미션라인으로 공급하기 위한 제 1 내지 제 n 인버터를 포함하되, 상기 제 1 내지 제 n 인버터는 각각, 자신과 접속된 상기 게이트라인을 통해 공급되는 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 로우게이트 반전부; 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호와 상기 타이밍 컨트롤러로부터 공급되는 제 1 클럭에 따라 자신과 접속된 상기 게이트라인을 통해 공급되는 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 하이게이트 반전부; 상기 하이게이트 반전부로부터 출력되는 로우레벨의 이미션신호의 출력을 제어하는 전압을 일차적으로 부스트랩시키기 위한 부스트랩부; 상기 부스트랩부에 의해 부스트랩된 전압을 이차적으로 부스트랩시킴과 동시에 홀딩시키기 위한 전압 홀딩부; 및 출력측으로부터 피드백되는 이미션신호에 따라 상기 로우게이트 반전부의 전류 누설을 방지하기 위한 전류누설 방지부를 포함한다.The present invention relates to a display panel including: a display panel in which a plurality of gate lines, a plurality of emission lines, and a plurality of data lines are formed and a plurality of pixels are formed at matrix intersections; A timing controller for controlling a supply of an emission signal supplied to the plurality of emission lines; And first through nth to invert a scan pulse supplied through the gate line connected to the one of the plurality of gate lines to supply the emission signal to the emission line connected to the one of the plurality of emission lines. Including an inverter, the first to n-th inverter, respectively, by inverting the low-level scan pulse supplied through the gate line connected to the high-level emission signal to the emission line connected to itself A low gate inverter for supplying; The low level emission signal by inverting the high level scan pulse supplied through the gate line connected with itself according to the emission signal fed back from the output side to which the emission line is connected and the first clock supplied from the timing controller. A high gate inverting unit for supplying a to the emission line connected thereto; A boost strap unit for first boosting a voltage controlling the output of the low-level emission signal output from the high gate inverting unit; A voltage holding part for simultaneously holding and simultaneously holding the voltage boosted by the boosting part; And a current leakage preventing unit for preventing current leakage of the low gate inverting unit according to the emission signal fed back from the output side.

본 발명은 다수의 게이트라인들, 다수의 이미션라인들 및 다수의 데이터라인들이 형성되고 그 교차부들에 매트릭스 타입으로 배치되는 다수의 픽셀들이 형성되는 표시패널; 상기 다수의 이미션라인들에 공급되는 이미션신호의 공급을 제어하기 위한 타이밍 컨트롤러; 및 상기 타이밍 컨트롤러의 제어에 따라, 상기 다수의 게이트라인들을 통해 순차적으로 공급된 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 상기 다수의 이미션라인들에 순차적으로 공급하고, 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호에 따라 상기 다수의 게이트라인들을 통해 순차적으로 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 상기 다수의 이미션라인들에 순차적으로 공급하는 이미션 드라이버를 포함한다.The present invention relates to a display panel including: a display panel in which a plurality of gate lines, a plurality of emission lines, and a plurality of data lines are formed and a plurality of pixels are formed at matrix intersections; A timing controller for controlling a supply of an emission signal supplied to the plurality of emission lines; And supplying a high level emission signal to the plurality of emission lines sequentially by inverting the low level scan pulses sequentially supplied through the plurality of gate lines under the control of the timing controller. The low level emission signal is sequentially supplied to the plurality of emission lines by inverting the high level scan pulses sequentially supplied through the plurality of gate lines according to the emission signal fed back from the output side to which the line is connected. It includes an emission driver.

상기 이미션 드라이버는, 상기 다수의 게이트라인들 중에 자신과 접속된 게이트라인을 통해 공급된 스캔펄스를 반전시켜 이미션신호를 다수의 이미션라인들 중에 자신과 접속된 이미션라인으로 공급하기 위한 제 1 내지 제 n 인버터를 포함하되, 상기 제 1 내지 제 n 인버터는 각각, 자신과 접속된 상기 게이트라인을 통해 공급되는 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 로우게이트 반전부; 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호와 상기 타이밍 컨트롤러로부터 공급되는 제 1 클럭에 따라 자신과 접속된 상기 게이트라인을 통해 공급되는 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 하이게이트 반전부; 상기 하이게이트 반전부로부터 출력되는 로우레벨의 이미션신호의 출력을 제어하는 전압을 일차적으로 부스트랩시키기 위한 부스트랩부; 상기 부스트랩부에 의해 부스트랩된 전압을 이차적으로 부스트랩시킴과 동시에 홀딩시키기 위한 전압 홀딩부; 및 출력측으로부터 피드백되는 이미션신호에 따라 상기 로우게이트 반전부의 전류 누설을 방지하기 위한 전류누설 방지부를 포함한다.The emission driver inverts a scan pulse supplied through a gate line connected to the one of the plurality of gate lines to supply an emission signal to the emission line connected to the one of the plurality of emission lines. Including a first to n-th inverter, each of the first to n-th inverter is inverted the low-level scan pulse supplied through the gate line connected to each of the high-level emission signal connected to itself A low gate inverting unit for supplying the emission line; The low level emission signal by inverting the high level scan pulse supplied through the gate line connected with itself according to the emission signal fed back from the output side to which the emission line is connected and the first clock supplied from the timing controller. A high gate inverting unit for supplying a to the emission line connected thereto; A boost strap unit for first boosting a voltage controlling the output of the low-level emission signal output from the high gate inverting unit; A voltage holding part for simultaneously holding and simultaneously holding the voltage boosted by the boosting part; And a current leakage preventing unit for preventing current leakage of the low gate inverting unit according to the emission signal fed back from the output side.

본 발명은 다수의 게이트라인들에 순차적으로 스캔펄스를 공급하는 단계; 이미션신호의 공급을 제어하기 위한 제 1 및 제 2 클럭을 발생하는 단계; 상기 다수의 게이트라인들을 통해 순차적으로 공급된 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 다수의 이미션라인들에 순차적으로 공급하는 단계; 및 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호와 상기 제 1 클럭에 따라, 상기 다수의 게이트라인들을 통해 순차적으로 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 상기 다수의 이미션라인들에 순차적으로 공급하는 단계를 포함한다.The present invention includes sequentially supplying scan pulses to a plurality of gate lines; Generating first and second clocks for controlling the supply of the emission signal; Inverting low-level scan pulses sequentially supplied through the plurality of gate lines to sequentially supply a high-level emission signal to the plurality of emission lines; And a plurality of low level emission signals by inverting high level scan pulses sequentially supplied through the plurality of gate lines according to the emission signal fed back from an output side to which the emission lines are connected and the first clock. Sequentially supplying to the emission lines of the.

상기 하이레벨의 이미션신호 공급단계에서, 출력측으로부터 피드백되는 이미션신호에 따라 전류 누설을 방지하는 것을 특징으로 한다.In the high-level emission signal supply step, current leakage is prevented according to the emission signal fed back from the output side.

상기 로우레벨의 이미션신호 공급단계에서, 로우레벨의 이미션신호의 출력을 제어하는 전압을 일차적으로 부스트랩시키는 것을 특징으로 한다.In the low-level emission signal supply step, the voltage for controlling the output of the low-level emission signal is primarily boosted.

상기 로우레벨의 이미션신호 공급단계에서, 일차적으로 부스트랩된 전압을 이차적으로 부스트랩시킴과 동시에 홀딩시키는 것을 특징으로 한다.In the low-level emission signal supplying step, the boosted voltage is firstly boosted and simultaneously held.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 실시예에 따른 유기발광다이오드 표시소자의 구성도이다.5 is a configuration diagram of an organic light emitting diode display device according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 유기발광다이오드 표시소자(200)는, 도 1에서와 마찬가지로, 표시패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 타이밍 컨트롤러(150)를 구비한다.Referring to FIG. 5, the organic light emitting diode display device 200 according to the present invention includes a display panel 110, a data driver 120, a gate driver 130, and a timing controller 150 as in FIG. 1. do.

그리고, 본 발명의 유기발광다이오드 표시소자(200)는, 게이트라인들(GL1 내지 GLn)을 통해 공급된 스캔펄스를 반전시킨 이미션신호(Emission Signal)을 n 개의 이미션라인들(EL1 내지 ELn)에 순차적으로 공급하기 위한 이미션 드라이버(210)를 구비한다.In addition, the organic light emitting diode display device 200 according to the present invention uses n emission lines EL1 through ELn to output an emission signal obtained by inverting a scan pulse supplied through the gate lines GL1 through GLn. ) Is provided with an emission driver 210 for supplying sequentially.

여기서, 표시패널(110)에 형성된 게이트라인들(GL1 내지 GLn)은 게이트 구동부(130)의 제 1 내지 제 n 구동셀(130-1 내지 130-n)과 일대일로 대응되게 접속된다.Here, the gate lines GL1 to GLn formed on the display panel 110 are connected in a one-to-one correspondence with the first to nth driving cells 130-1 to 130-n of the gate driver 130.

이미션 드라이버(210)는 타이밍 컨트롤러(150)의 제어에 따라 게이트라인들(GL1 내지 GLn)을 통해 공급된 스캔펄스를 반전시킨 이미션신호를 n 개의 이미션라인들(EL1 내지 ELn)에 순차적으로 공급하기 위한 제 1 내지 제 n 인버터(210-1 내지 210-n)를 구비한다. 여기서, 표시패널(110)에 형성된 게이트라인들(GL1 내지 GLn)은 이미션 드라이버(210)의 제 1 내지 제 n 인버터(210-1 내지 210-n)와 일대일로 대응되게 접속됨과 아울러 게이트 구동부(130)의 제 1 내지 제 n 구동셀(130-1 내지 130-n)과도 일대일로 대응되게 접속된다.The emission driver 210 sequentially processes an emission signal obtained by inverting a scan pulse supplied through the gate lines GL1 through GLn to n emission lines EL1 through ELn under the control of the timing controller 150. And first to nth inverters 210-1 to 210-n for supplying the power to each other. Here, the gate lines GL1 to GLn formed on the display panel 110 are connected in a one-to-one correspondence with the first to nth inverters 210-1 to 210-n of the emission driver 210 and the gate driver. The first to nth driving cells 130-1 to 130-n of 130 are also connected in a one-to-one correspondence.

제 1 내지 제 n 인버터(210-1 내지 210-n)는 게이트라인들(GL1 내지 GLn)과 일대일로 대응되어 접속됨과 아울러 이미션라인들(EL1 내지 ELn)과도 일대일로 대응되어 접속된다. 보다 구체적으로, 제 1 인버터(210-1)는 게이트라인(GL1)을 통해 제 1 구동셀(130-1)과 접속되고, 제 2 인버터(210-2)는 게이트라인(GL2)을 통해 제 2 구동셀(130-2)과 접속되고, 제 n-1 인버터(210-(n-1))는 게이트라인(GL(n-1))을 통해 제 n-1 구동셀(130-(n-1))과 접속되며, 그리고 제 n 인버터(210-n)는 게이트 라인(GLn)을 통해 제 n 구동셀(130-n)과 접속된다.The first to n-th inverters 210-1 to 210-n are connected in one-to-one correspondence with the gate lines GL1 to GLn and are also connected in one-to-one correspondence with the emission lines EL1 to ELn. More specifically, the first inverter 210-1 is connected to the first driving cell 130-1 through the gate line GL1, and the second inverter 210-2 is formed through the gate line GL2. Is connected to the second driving cell 130-2, and the n-th inverter 210- (n-1) is connected to the n-th driving cell 130- (n) through the gate line GL (n-1). -1)), and the n-th inverter 210-n is connected to the n-th driving cell 130-n through the gate line GLn.

이러한 접속 구조를 갖는 제 1 내지 제 n 인버터(210-1 내지 210-n)는 자신과 접속된 게이트라인을 통해 공급되는 스캔펄스를 반전시켜 이미션신호를 자신과 접속된 이미션라인에 공급한다. 보다 구체적으로, 제 1 인버터(210-1)는 게이트라인(GL1)을 통해 제 1 구동셀(130-1)로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(EL1)에 공급하고, 제 2 인버터(210-2)는 게이트라인(GL2)을 통해 제 2 구동셀(130-2)로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(EL2)에 공급하고, 제 n-1 인버터(210-(n-1))는 게이트라인(GL(n-1))을 통해 제 n-1 구동셀(130-(n-1))로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(EL(n-1))에 공급하며, 그리고 제 n 인버터(210-n)는 게이트라인(GLn)을 통해 제 n 구동셀(130-n)로부터 공급된 스캔펄스를 반전시켜 이미션신호를 이미션라인(ELn)에 공급한다.The first to n-th inverters 210-1 to 210-n having such a connection structure invert the scan pulse supplied through the gate line connected to the first to n-th inverters 210-1 to 210-n to supply the emission signal to the emission line connected to the first to n-th inverters 210-1 to 210-n. . More specifically, the first inverter 210-1 inverts the scan pulse supplied from the first driving cell 130-1 through the gate line GL1 to supply the emission signal to the emission line EL1. The second inverter 210-2 inverts the scan pulse supplied from the second driving cell 130-2 through the gate line GL2, and supplies an emission signal to the emission line EL2. The -1 inverter 210-(n-1) inverts the scan pulse supplied from the n-1 th driving cell 130-(n-1) through the gate line GL (n-1) to emit the emission. The signal is supplied to the emission line EL (n-1), and the n-th inverter 210-n inverts the scan pulse supplied from the n-th driving cell 130-n through the gate line GLn. To supply the emission signal to the emission line ELn.

이와 같은 구성 및 기능을 갖는 본 발명의 유기발광다이오드 표시소자를 구성하는 제 1 내지 제 n 인버터(210-1 내지 210-n)의 회로 구성에 대하여 살펴보면 다음과 같다.Looking at the circuit configuration of the first to n-th inverter (210-1 to 210-n) constituting the organic light emitting diode display device of the present invention having such a configuration and function as follows.

도 6은 도 4에서의 제 1 내지 제 n 인버터의 회로도이다. 단, 제 1 내지 제 n 인버터(210-1 내지 210-n)는 동일한 회로 구성을 갖으므로, 중복된 설명을 피하고 보다 간결한 설명을 위해 도 6에는 제 1 인버터(210-1)의 등가 회로만을 나타내었다.FIG. 6 is a circuit diagram of the first to nth inverters in FIG. 4. However, since the first to n-th inverters 210-1 to 210-n have the same circuit configuration, only the equivalent circuit of the first inverter 210-1 is shown in FIG. Indicated.

도 6을 참조하면, 제 1 인버터(210-1)는, 게이트라인(GL1)을 통해 공급되는 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 이미션라인(EL1)에 공급하기 위한 로우게이트 반전부(211)와, 출력측으로부터 피드백되는 신호와 타이밍 컨트롤러(150)로부터 공급되는 클럭들(CLK1, CLK2)에 따라 게이트라인(GL1)을 통해 공급되는 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 이미션라인(EL1)에 공급하기 위한 하이게이트 반전부(212)를 구비한다.Referring to FIG. 6, the first inverter 210-1 inverts the low level scan pulse supplied through the gate line GL1 to supply the high level emission signal to the emission line EL1. The high level scan pulse supplied through the gate line GL1 is inverted according to the low gate inversion unit 211, the signal fed back from the output side, and the clocks CLK1 and CLK2 supplied from the timing controller 150. A high gate inverting unit 212 for supplying an emission signal of a level to the emission line EL1 is provided.

여기서, 제 1 인버터(210-1)는, 출력측으로부터 피드백되는 신호에 따라 로우게이트 반전부(211)의 전류 누설을 방지하기 위한 전류누설 방지부(213)를 더 구비한다.Here, the first inverter 210-1 further includes a current leakage preventing unit 213 for preventing current leakage of the low gate inverting unit 211 according to a signal fed back from the output side.

그리고, 제 1 인버터(210-1)는, 하이게이트 반전부(212)로부터 출력되는 로우레벨의 이미션신호의 출력을 제어하는 전압을 일차적으로 부스트랩시키기 위한 부스트랩부(214)를 더 구비한다.In addition, the first inverter 210-1 further includes a boost strap unit 214 for primaryly boosting a voltage controlling the output of the low-level emission signal output from the high gate inverting unit 212. do.

또한, 제 1 인버터(210-1)는, 부스트랩부(214)에 의해 부스트랩된 전압을 이차적으로 부스트랩시킴과 동시에 홀딩시키기 위한 전압 홀딩부(215)를 더 구비한다.In addition, the first inverter 210-1 further includes a voltage holding unit 215 for secondly boosting and simultaneously holding the voltage boosted by the boosting unit 214.

로우게이트 반전부(211)는, 게이트라인(GL1)을 통해 공급되는 스캔펄스에 의해 턴온/턴오프되는 P모스 트랜지스터들(PM16 내지 PM21)을 구비한다.The low gate inverting unit 211 includes P-MOS transistors PM16 to PM21 that are turned on / off by a scan pulse supplied through the gate line GL1.

P모스 트랜지스터(PM16)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 노드(N8)에 접속되고, 소스가 P모스 트랜지스터(PM21)의 드레인에 접속된다. 이러한 P모스 트랜지스터(PM16)는 게이트 구동부(130)의 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되 고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온된다.The PMOS transistor PM16 has a gate connected to the gate line GL1, a drain connected to the node N8, and a source connected to the drain of the PMOS transistor PM21. The P-MOS transistor PM16 is turned off when a high level scan pulse generated from the first driving cell 130-1 of the gate driver 130 is applied to the gate through the gate line GL1, and vice versa. When the low level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, the scan pulse is turned on.

P모스 트랜지스터(PM17)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 이미션라인(EL1)과 접속된 출력노드(N9)에 접속되고, 소스가 P모스 트랜지스터(PM19)의 드레인에 접속된다. 이러한 P모스 트랜지스터(PM17)는 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 P모스 트랜지스터들(PM19, PM20)을 통해 공급된 고전위 전원전압(VDD)을 출력노드(N9)에 접속된 이미션라인(EL1)으로 스위칭시킨다.PMOS transistor PM17 has a gate connected to gate line GL1, a drain connected to output node N9 connected to emission line EL1, and a source connected to drain of PMOS transistor PM19. Connected. The P-MOS transistor PM17 is turned off when a high-level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-1. When the low-level scan pulse generated from the P-type transistor is applied to the gate through the gate line GL1, the high-level power supply voltage VDD supplied through the PMOS transistors PM19 and PM20 is applied to the output node N9. Switch to the connected emission line EL1.

P모스 트랜지스터(PM18)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 이미션라인(EL1)과 접속된 출력노드(N9)에 접속됨과 아울러 P모스 트랜지스터(PM17)의 드레인에 공통 접속되고, 소스가 P모스 트랜지스터(PM20)의 드레인에 접속된다. 이러한 P모스 트랜지스터(PM18)는 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 P모스 트랜지스터들(PM19, PM20)을 통해 공급된 고전위 전원전압(VDD)을 출력노드(N9)에 접속된 이미션라인(EL1)으로 스위칭시킨다.The PMOS transistor PM18 has a gate connected to the gate line GL1, a drain connected to the output node N9 connected to the emission line EL1, and a common connection to the drain of the PMOS transistor PM17. The source is connected to the drain of the PMOS transistor PM20. The P-MOS transistor PM18 is turned off when a high-level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-1. When the low-level scan pulse generated from the P-type transistor is applied to the gate through the gate line GL1, the high-level power supply voltage VDD supplied through the PMOS transistors PM19 and PM20 is applied to the output node N9. Switch to the connected emission line EL1.

P모스 트랜지스터(PM19)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 P모스 트랜지스터들(PM17, PM18)의 소스에 공통 접속되고, 소스가 고전위 전원전 압(VDD)이 걸리는 전원단에 접속된다. 이러한 P모스 트랜지스터(PM19)는 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 고전위 전원전압(VDD)을 P모스 트랜지스터들(PM19, PM20)의 소스로 스위칭시킨다.The PMOS transistor PM19 has a power supply whose gate is connected to the gate line GL1, the drain is commonly connected to the sources of the PMOS transistors PM17 and PM18, and the source is applied with the high potential power supply voltage VDD. Connected to the stage. The P-MOS transistor PM19 is turned off when a high level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-1. When a low-level scan pulse generated from the N-type scan pulse is applied to the gate through the gate line GL1, it is turned on to switch the high potential power voltage VDD to the sources of the PMOS transistors PM19 and PM20.

P모스 트랜지스터(PM20)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 P모스 트랜지스터들(PM17, PM18)의 소스에 공통 접속되고, 소스가 고전위 전원전압(VDD)이 걸리는 전원단에 접속됨과 아울러 P모스 트랜지스터(PM19)의 소스에 공통 접속된다. 이러한 P모스 트랜지스터(PM20)는 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 고전위 전원전압(VDD)을 P모스 트랜지스터들(PM19, PM20)의 소스로 스위칭시킨다.The PMOS transistor PM20 has a power supply terminal having a gate connected to the gate line GL1, a drain connected to a source of the PMOS transistors PM17 and PM18 in common, and a source applied with a high potential power supply voltage VDD. In addition to that, the PMOS transistor PM19 is commonly connected to the source. The P-MOS transistor PM20 is turned off when a high-level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-1. When a low-level scan pulse generated from the N-type scan pulse is applied to the gate through the gate line GL1, it is turned on to switch the high potential power voltage VDD to the sources of the PMOS transistors PM19 and PM20.

P모스 트랜지스터(PM21)는, 게이트가 게이트라인(GL1)에 접속되고, 드레인이 P모스 트랜지스터(PM16)의 소스와 접속되고, 소스가 고전위 전원전압(VDD)이 걸리는 전원단에 접속된다. 이러한 P모스 트랜지스터(PM21)는 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴오프되고, 반대로 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 게이트에 인가되면 턴온되어 고전위 전원전압(VDD)을 P모스 트랜지스터(PM16)의 소스로 스위칭시킨다.The PMOS transistor PM21 has a gate connected to the gate line GL1, a drain connected to a source of the PMOS transistor PM16, and a source connected to a power supply terminal to which the high potential power supply voltage VDD is applied. The P-MOS transistor PM21 is turned off when a high-level scan pulse generated from the first driving cell 130-1 is applied to the gate through the gate line GL1, and conversely, the first driving cell 130-1. When a low-level scan pulse generated from the P1 is applied to the gate through the gate line GL1, the low level scan pulse is turned on to switch the high potential power voltage VDD to the source of the PMOS transistor PM16.

여기서, 로우게이트 반전부(211)에는 P모스 트랜지스터들(PM19 내지 PM21)을 통해 스위칭된 고전위 전원전압(VDD)이 걸리는 노드(N10)가 위치되는데, 이 노드(N10)는 P모스 트랜지스터들(PM16 내지 PM18)의 소스와 P모스 트랜지스터들(PM19 내지 PM21)의 드레인에 공통 접속된다.Here, in the low gate inverting unit 211, a node N10 to which the high potential power voltage VDD switched through the PMOS transistors PM19 to PM21 is applied is located, and the node N10 is a PMOS transistor. Commonly connected to the source of the PM16 to PM18 and the drain of the PMOS transistors PM19 to PM21.

하이게이트 반전부(212)는, 이미션라인(EL1)과 접속된 출력노드(N9)로부터 피드백되는 이미션신호에 의해 턴온/턴오프되는 P모스 트랜지스터(PM22)와, 타이밍 컨트롤러(150)로부터 공급되는 클럭(CLK1)에 의해 턴온/턴오프되는 P모스 트랜지스터(PM23)와, 노드(N11)에 걸린 전압에 의해 턴온/턴오프되는 P모스 트랜지스터들(PM24 내지 PM26)을 구비한다.The high gate inverting unit 212 includes a P-MOS transistor PM22 that is turned on / off by an emission signal fed back from an output node N9 connected to the emission line EL1 and the timing controller 150. PMOS transistors PM23 turned on / off by the supplied clock CLK1 and PMOS transistors PM24 through PM26 turned on / off by a voltage applied to the node N11.

P모스 트랜지스터(PM22)는, 게이트가 이미션라인(EL1)과 접속된 출력노드(N9)에 접속되고, 드레인이 P모스 트랜지스터(PM16)의 드레인과 접속된 노드(N8)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM23 내지 PM26)의 소스에 공통 접속된다. 이러한 P모스 트랜지스터(PM22)는 출력노드(N9)로부터 피드백된 하이레벨의 이미션신호가 게이트에 인가되면 턴오프되고, 반대로 출력노드(N9)로부터 피드백된 로우레벨의 이미션신호가 게이트에 인가되면 턴온되어 접지전압(VSS)을 노드들(N8, N11)로 스위칭시킨다.The P-MOS transistor PM22 is connected to an output node N9 whose gate is connected to the emission line EL1, and the drain thereof is connected to a node N8 connected to the drain of the P-MOS transistor PM16. Is connected to the ground terminal to which the ground voltage VSS is applied and is commonly connected to the sources of the PMOS transistors PM23 to PM26. The P-MOS transistor PM22 is turned off when a high level emission signal fed back from the output node N9 is applied to the gate, and a low level emission signal fed back from the output node N9 is applied to the gate. When turned on, the ground voltage VSS is switched to the nodes N8 and N11.

P모스 트랜지스터(PM23)는, 게이트가 타이밍 컨트롤러(150)의 제 1 클럭단(미도시)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM22, PM24 내지 PM26)의 소스에 공통 접속되고, 드레인이 노드들(N8, N11)에 접속됨과 아울러 P모스 트랜지스터(PM16)의 드레인에 공통 접속된 다. 이러한 P모스 트랜지스터(PM23)는 타이밍 컨트롤러(150)로부터 발생된 하이레벨의 클럭(CLK1)이 게이트에 인가되면 턴오프되고, 반대로 로우레벨의 클럭(CLK1)이 게이트에 인가되면 턴온되어 접지전압(VSS)을 노드들(N8, N11)로 스위칭시킨다.The PMOS transistor PM23 includes a gate connected to a first clock terminal (not shown) of the timing controller 150, a source connected to a ground terminal to which a ground voltage VSS is applied, and the PMOS transistors PM22. , Common to the sources of PM24 to PM26, and drain to the nodes N8 and N11, and common to the drain of the PMOS transistor PM16. The P-MOS transistor PM23 is turned off when the high level clock CLK1 generated from the timing controller 150 is applied to the gate, and is turned on when the low level clock CLK1 is applied to the gate, thereby turning on the ground voltage. VSS) switches to nodes N8 and N11.

P모스 트랜지스터(PM24)는, 게이트가 노드(N11)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM22, PM23, PM25, PM26)의 소스에 공통 접속되고, 드레인이 출력노드(N9)에 접속됨과 아울러 P모스 트랜지스터들(PM17, PM18, PM25, PM26)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM24)는 노드(N11)로부터 하이신호가 게이트에 인가되면 턴오프되고, 반대로 노드(N11)로부터 로우신호가 게이트에 인가되면 턴온되어 접지전압(VSS)을 이미션라인(EL1)과 접속된 출력노드(N9)로 스위칭시킨다.The PMOS transistor PM24 has a gate connected to the node N11, a source connected to a ground terminal to which a ground voltage VSS is applied, and a source of the PMOS transistors PM22, PM23, PM25, and PM26. Commonly connected, the drain is connected to the output node N9 and is commonly connected to the drains of the PMOS transistors PM17, PM18, PM25, and PM26. The P-MOS transistor PM24 is turned off when a high signal is applied from the node N11 to the gate, and is turned on when a low signal is applied from the node N11 to the gate, thereby turning the ground voltage VSS to the emission line EL1. ) And the output node N9 connected thereto.

P모스 트랜지스터(PM25)는, 게이트가 노드(N11)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM22, PM23, PM24, PM26)의 소스에 공통 접속되고, 드레인이 출력노드(N9)에 접속됨과 아울러 P모스 트랜지스터들(PM17, PM18, PM24, PM26)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM25)는 노드(N11)로부터 하이신호가 게이트에 인가되면 턴오프되고, 반대로 노드(N11)로부터 로우신호가 게이트에 인가되면 턴온되어 접지전압(VSS)을 이미션라인(EL1)과 접속된 출력노드(N9)로 스위칭시킨다.The PMOS transistor PM25 has a gate connected to the node N11, a source connected to a ground terminal to which a ground voltage VSS is applied, and a source of the PMOS transistors PM22, PM23, PM24, and PM26. Commonly connected, the drain is connected to the output node N9 and is commonly connected to the drains of the PMOS transistors PM17, PM18, PM24, and PM26. The P-MOS transistor PM25 is turned off when a high signal is applied from the node N11 to the gate, and is turned on when a low signal is applied from the node N11 to the gate, thereby turning the ground voltage VSS to the emission line EL1. ) And the output node N9 connected thereto.

P모스 트랜지스터(PM26)는, 게이트가 노드(N11)에 접속되고, 소스가 접지전압(VSS)이 인가되는 접지단에 접속됨과 아울러 P모스 트랜지스터들(PM22, PM23, PM24, PM25)의 소스에 공통 접속되고, 드레인이 출력노드(N9)에 접속됨과 아울러 P 모스 트랜지스터들(PM17, PM18, PM24, PM25)의 드레인에 공통 접속된다. 이러한 P모스 트랜지스터(PM26)는 노드(N11)로부터 하이신호가 게이트에 인가되면 턴오프되고, 반대로 노드(N11)로부터 로우신호가 게이트에 인가되면 턴온되어 접지전압(VSS)을 이미션라인(EL1)과 접속된 출력노드(N9)로 스위칭시킨다.PMOS transistor PM26 has a gate connected to node N11, a source connected to a ground terminal to which ground voltage VSS is applied, and a source of PMOS transistors PM22, PM23, PM24, and PM25. Commonly connected, the drain is connected to the output node N9 and is commonly connected to the drains of the P MOS transistors PM17, PM18, PM24, and PM25. The P-MOS transistor PM26 is turned off when a high signal is applied from the node N11 to the gate, and is turned on when a low signal is applied from the node N11 to the gate, thereby turning off the ground voltage VSS. ) And the output node N9 connected thereto.

전류누설 방지부(213)는 게이트가 이미션라인(EL1)과 접속된 출력노드(N9)에 접속되고 소스가 P모스 트랜지스터들(PM16 내지 PM18)의 소스 및 P모스 트랜지스터들(PM19 내지 PM21)의 드레인과 공통 접속된 노드(N10)에 접속되고 드레인이 접지전압(VSS)이 걸리는 접지단에 접속된 P모스 트랜지스터(PM27)를 구비한다. 여기서, P모스 트랜지스터(PM27)는 출력노드(N9)로부터 피드백된 로우레벨의 이미션신호가 게이트에 인가되면 턴온되어 노드(N10)에 걸리는 전압을 접지로 스위칭시키고, 반대로 출력노드(N9)로부터 피드백된 하이레벨의 이미션신호가 게이트에 인가되면 턴오프되어 노드(N10)의 전압을 유지시켜 줌으로써, 고전위 전원전압(VDD)이 P모스 트랜지스터들(PM17 내지 PM20)을 통해 이미션라인(EL1)으로 스위칭되는 과정에서 발생되는 전류의 누설을 방지하여 준다.The current leakage preventing unit 213 is connected to an output node N9 having a gate connected to the emission line EL1, and a source of the PMOS transistors PM16 to PM18 and a source of the PMOS transistors PM19 to PM21. The PMOS transistor PM27 is connected to a node N10 connected in common with the drain of the gate, and the drain is connected to the ground terminal to which the ground voltage VSS is applied. Here, when the low level emission signal fed back from the output node N9 is applied to the gate, the P-MOS transistor PM27 turns on to switch the voltage applied to the node N10 to ground, and conversely, from the output node N9. When the high-level emission signal is applied to the gate, the high-level emission signal is turned off to maintain the voltage of the node N10, so that the high potential power voltage VDD is applied to the emission line through the PMOS transistors PM17 to PM20. It prevents the leakage of current generated in the process of switching to EL1).

부스트랩부(214)는 P모스 트랜지스터들(PM17 내지 PM20)을 통해 인가된 고전위 전원전압(VDD)이나 P모스 트랜지터들(PM24 내지 PM26)을 통해 인가된 접지전압(VSS)이 걸리는 출력노드(N9)와 P모스 트랜지스터들(PM24 내지 PM26)의 게이트에 접속됨과 아울러 P모스 트랜지스터들(PM22, PM23)을 통해 인가된 접지전압(VSS)이나 P모스 트랜지스터들(PM16, PM21)을 통해 인가된 고전위 전원전압(VDD)이 걸리는 노드(N11) 사이에 접속된 커패시터(C4)를 구비한다. 여기서, 커패시터(C4)는 출력 노드(N9)에 걸리는 접지전압(VSS)이 이미션라인(EL1)으로 완전히 출력되도록 P모스 트랜지스터들(PM24 내지 PM26)의 게이트에 접속된 노드(N11)의 전압을 부스트랩(Boostrap)시킨다. 즉, 커패시터(C4)는 접지전압(VSS)이 이미션라인(EL1)으로 공급되는 구간에서 노드(N11)의 전압을 부스트랩시켜 접지전압(VSS) 이하로 강하시킴으로써, 하이레벨의 스캔펄스가 게이트라인(GL1)에 공급되고 있는 구간에서 접지전압(VSS)이 P모스 트랜지터들(PM24 내지 PM26)을 통해 완전히 이미션라인(EL1)으로 출력되도록 하여 준다.The boost strap 214 outputs a high potential supply voltage VDD applied through the PMOS transistors PM17 through PM20 or a ground voltage VSS applied through the PMOS transistors PM24 through PM26. It is connected to the gate of the node N9 and the PMOS transistors PM24 to PM26 and through the ground voltage VSS or PMOS transistors PM16 and PM21 applied through the PMOS transistors PM22 and PM23. A capacitor C4 is connected between the node N11 to which the applied high potential power voltage VDD is applied. Here, the capacitor C4 is a voltage of the node N11 connected to the gates of the PMOS transistors PM24 to PM26 such that the ground voltage VSS applied to the output node N9 is completely output to the emission line EL1. Boost the (Boostrap). That is, the capacitor C4 boosts the voltage of the node N11 in the section where the ground voltage VSS is supplied to the emission line EL1, thereby lowering the voltage below the ground voltage VSS, thereby increasing the scan pulse of the high level. The ground voltage VSS is completely output to the emission line EL1 through the PMOS transistors PM24 to PM26 in the period supplied to the gate line GL1.

전압 홀딩부(215)는 P모스 트랜지스터들(PM16, PM21)을 통해 인가되는 고전위 전원전압(VDD)이나 P모스 트랜지스터들(PM22, PM23)을 통해 인가된 접지전압(VSS)이 걸리는 노드(N8)와 타이밍 컨트롤러(150)로부터 공급된 클럭(CLK2)이 걸리는 노드(N12) 사이에 접속된 커패시터(C5)를 구비한다. 여기서, 커패시터(C5)는 출력노드(N9)에 걸리는 접지전압(VSS)이 이미션라인(EL1)으로 완전히 출력되도록 부스트랩된 노드(N11)의 전압을 홀딩시켜줌과 이차적으로 부스트랩시킨다. 즉, 커패시터(C5)는 접지전압(VSS)이 이미션라인(EL1)으로 공급되는 구간에서 커패시터(C4)에 의해 부스트랩된 노드(N11)의 전압을 홀딩시킴과 아울러 이차적으로 부스트랩시켜 줌으로써, 접지전압(VSS)의 공급 구간에서 부스트랩된 노드(N11)의 전압이 P모스 트랜지스터들(PM24 내지 PM26)의 게이트에 인가되도록 한다.The voltage holding unit 215 may be a node receiving a high potential power voltage VDD applied through the PMOS transistors PM16 and PM21 or a ground voltage VSS applied through the PMOS transistors PM22 and PM23. And a capacitor C5 connected between the node N12 to which the clock CLK2 supplied from the timing controller 150 is applied. Here, the capacitor C5 holds and secondly boosts the voltage of the boosted node N11 so that the ground voltage VSS applied to the output node N9 is completely output to the emission line EL1. That is, the capacitor C5 holds the voltage of the node N11 boosted by the capacitor C4 while the ground voltage VSS is supplied to the emission line EL1, and secondly boosts the voltage of the node N11. The voltage of the node N11 that is boosted in the supply period of the ground voltage VSS is applied to the gates of the PMOS transistors PM24 to PM26.

전술한 바와 같이 제 1 인버터(210-1)는 게이트 구동부(130)의 제 1 구동셀(130-1)로부터 발생된 로우레벨의 스캔펄스가 게이트라인(GL1)을 통해 공급되면, 이 로우레벨의 스캔펄스에 의해 턴온되는 P모스 트랜지스터들(PM17 내지 PM20)을 통해 고전위 전원전압(VDD)을 이미션라인(EL1)으로 공급한다. 이때, 출력노드(N11)에 걸리는 고전위 전원전압(VDD)이 이미션라인(EL1)을 통해 픽셀로 공급됨과 동시에 피드백되어 P모스 트랜지스터들(PM22, PM27)의 게이트에 인가되기 때문에, 제 1 인버터(210-1)는 피드백 고전위 전원전압(VDD)에 의해 턴오프되는 P모스 트랜지스터(PM22)를 통한 접지전압(VSS)의 공급을 차단함과 동시에 로우레벨의 스캔펄스에 의해 턴온되는 P모스 트랜지스터들(PM16, PM21)을 통해 고전위 전원전압(VDD)을 노드들(N8, N11)로 공급함으로써, 노드(N11)에 걸리는 고전위 전원전압(VDD)에 의해 P모스 트랜지스터들(PM24 내지 PM26)이 턴오프되도록 한다. 이렇게, 게이트라인(GL1)에 공급된 로우레벨의 스캔펄스가 제 1 인버터(210-1)에 의해 하이레벨의 이미션신호로 반전되어 이미션라인(EL1)으로 공급되고 있는 동안에, 제 1 인버터(210-1)는 출력노드(N9)로부터 피드백된 하이레벨의 이미션신호에 의해 턴오프되는 P모스 트랜지스터(PM27)를 통해 노드(N10)에 걸리는 전압을 유지시켜 줌으로써, 고전위 전원전압(VDD)이 P모스 트랜지스터들(PM17 내지 PM20)을 통해 이미션라인(EL1)으로 스위칭되는 과정에서 발생되는 전류의 누설을 방지하여 준다.As described above, when the low-level scan pulse generated from the first driving cell 130-1 of the gate driver 130 is supplied through the gate line GL1, the first inverter 210-1 may receive the low level. The high potential power voltage VDD is supplied to the emission line EL1 through the P-MOS transistors PM17 to PM20 that are turned on by the scan pulse of the PMOS transistors PM17 to PM20. In this case, since the high potential power voltage VDD across the output node N11 is supplied to the pixel through the emission line EL1 and fed back to the gate of the PMOS transistors PM22 and PM27, The inverter 210-1 cuts off the supply of the ground voltage VSS through the PMOS transistor PM22 turned off by the feedback high potential power voltage VDD and at the same time turns on P by the low level scan pulse. By supplying the high potential power voltage VDD to the nodes N8 and N11 through the MOS transistors PM16 and PM21, the PMOS transistors PM24 by the high potential power voltage VDD applied to the node N11. To PM26). In this way, the first inverter while the low level scan pulse supplied to the gate line GL1 is inverted to the high level emission signal by the first inverter 210-1 and supplied to the emission line EL1. 210-1 maintains the voltage applied to the node N10 through the PMOS transistor PM27 turned off by the high-level emission signal fed back from the output node N9, thereby providing a high potential power supply voltage ( VDD prevents leakage of current generated in the process of switching to the emission line EL1 through the PMOS transistors PM17 to PM20.

그리고, 게이트 구동부(130)의 제 1 구동셀(130-1)로부터 발생된 하이레벨의 스캔펄스가 게이트라인(GL1)을 통해 공급되면, 제 1 인버터(210-1)는 하이레벨의 스캔펄스에 의해 P모스 트랜지스터들(PM17 내지 PM20)이 턴오프되도록 하여 고전위 전원전압(VDD)이 이미션라인(EL1)에 공급되는 것을 차단함과 아울러 하이레벨의 스캔펄스에 의해 P모스 트랜지스터들(PM16, PM21)이 턴오프되도록 하여 고전위 전원전압(VDD)이 노드들(N8, N11)에 공급되는 것을 차단한다. 이때, 출력노드(N11)에는 로우레벨의 이미션신호가 걸리고, 이 로우레벨의 이미션신호가 이미션라인(EL1)을 통해 픽셀로 공급됨과 동시에 피드백되어 P모스 트랜지스터들(PM22, PM27)의 게이트에 인가되기 때문에, 제 1 인버터(210-1)는 피드백 로우레벨의 이미션신호에 의해 턴온되는 P모스 트랜지스터(PM22)를 통해 접지전압(VSS)을 노드들(N8, N11)로 공급함으로써, 노드(N11)에 걸린 접지전압(VSS)에 의해 턴온되는 P모스 트랜지스터들(PM24 내지 PM26)을 통해 접지전압(VSS)이 이미션라인(EL1)으로 공급되도록 한다.When the high level scan pulse generated from the first driving cell 130-1 of the gate driver 130 is supplied through the gate line GL1, the first inverter 210-1 may scan the high level scan pulse. The PMOS transistors PM17 to PM20 are turned off to block the high potential power voltage VDD from being supplied to the emission line EL1, and the PMOS transistors (PMOS transistors) are formed by a high level scan pulse. The PM16 and PM21 are turned off to block the high potential power voltage VDD from being supplied to the nodes N8 and N11. At this time, the low level emission signal is applied to the output node N11, and the low level emission signal is supplied to the pixel through the emission line EL1 and fed back to the pixel to supply the PMOS transistors PM22 and PM27. Since it is applied to the gate, the first inverter 210-1 supplies the ground voltage VSS to the nodes N8 and N11 through the PMOS transistor PM22 turned on by the feedback low level emission signal. The ground voltage VSS is supplied to the emission line EL1 through the PMOS transistors PM24 to PM26 turned on by the ground voltage VSS applied to the node N11.

한편, 게이트라인(GL1)에 로우레벨의 스캔펄스가 공급되고 있는 동안에, 타이밍 컨트롤러(150)는 하이레벨의 클럭(CLK1)을 공급하여 P모스 트랜지스터(PM23)가 턴오프되도록 함으로써 커패시터(C4)의 부스트랩 기능이 정지되도록 함과 동시에, 타이밍 컨트롤러(150)는 하이레벨의 클럭(CLK2)을 공급하여 노드(N12)에 의해 걸리는 클럭(CLK2)에 의해 커패시터(C5)의 홀딩 및 부스트랩 기능이 정지되도록 한다.On the other hand, while the low level scan pulse is being supplied to the gate line GL1, the timing controller 150 supplies the high level clock CLK1 to turn off the P-MOS transistor PM23 so that the capacitor C4 is turned off. At the same time, the timing controller 150 supplies the high level clock CLK2 to hold and boost the capacitor C5 by the clock CLK2 held by the node N12. To stop.

그러나, 게이트라인(GL1)에 하이레벨의 스캔펄스가 공급되고 있는 동안에, 타이밍 컨트롤러(150)는 로우레벨과 하이레벨의 클럭(CLK1)을 교번적으로 공급하여 P모스 트랜지스터가(PM22)가 턴온/턴오프 상태를 교번적으로 유지하도록 함으로써 커패시터(C4)의 부스트랩 기능이 계속 유지되도록 함과 동시에, 타이밍 컨트롤러(150)는 로우레벨과 하이레벨의 클럭(CLK2)을 교번적으로 공급하여 노드(N12)에 의해 걸리는 클럭(CLK2)에 의해 커패시터(C5)의 홀딩 및 부스트랩 기능이 계속 유지되도록 한다.However, while the high level scan pulse is being supplied to the gate line GL1, the timing controller 150 alternately supplies the low level and high level clocks CLK1 so that the PMOS transistor PM22 is turned on. By maintaining the / turn off state alternately to maintain the boost strap function of the capacitor C4, the timing controller 150 alternately supplies the low and high level clock CLK2 to the node. The clock CLK2 held by N12 allows the holding and boosting functions of the capacitor C5 to be maintained.

상기한 바와 같이 본 발명은 이미션라인으로 공급되는 접지전압(VSS)을 피드백시켜 P모스 트랜지스터(PM22)을 구동시키고, 이렇게 구동된 P모스 트랜지스터(PM22)을 통해 스위칭되는 접지전압(VSS)에 의해 P모스 트랜지스터들(PM24, PM25, PM26)이 구동되도록 함으로써, P모스 트랜지스터들(PM24, PM25, PM26)의 소스-드레인 간의 전압 증가로 인한 광누설 전류의 증가 현상을 방지한다. 이에 따라, 본 발명은 각 픽셀의 P모스 트랜지스터(PM5)가 자신과 접속된 이미션라인을 통해 접지전압(VSS)을 충분히 공급받도록 함으로써 각 픽셀의 P모스 트랜지스터(PM5)가 완전히 구동되도록 하고, 이로 인해 P모스 트랜지스터(PM5)를 통해 구동전류를 공급받는 유기발광다이오드(OLED)가 충분히 구동전류를 공급받도록 하여 화면이 어두워지는 현상을 방지한다.As described above, the present invention feeds back the ground voltage VSS supplied to the emission line to drive the PMOS transistor PM22, and to the ground voltage VSS switched through the driven PMOS transistor PM22. By driving the P-MOS transistors PM24, PM25, and PM26, an increase in light leakage current due to an increase in the voltage between the source and the drain of the P-MOS transistors PM24, PM25, and PM26 is prevented. Accordingly, according to the present invention, the P-MOS transistor PM5 of each pixel is fully supplied with the ground voltage VSS through the emission line connected thereto, so that the P-MOS transistor PM5 of each pixel is fully driven. Accordingly, the organic light emitting diode OLED, which receives the driving current through the PMOS transistor PM5, receives the driving current sufficiently to prevent the screen from darkening.

그리고, 본 발명은 타이밍 컨트롤러(150)로부터 공급되는 하나의 클럭(CLK1)을 이용하여 P모스 트랜지스터들(PM24, PM25, PM26)의 구동 접지전압(VSS)을 일차적으로 부스트랩시킴과 동시에 타이밍 컨트롤러(150)로부터 공급되는 다른 클럭(CLK2)을 이용하여 P모스 트랜지스터들(PM24, PM25, PM26)의 구동 접지전압(VSS)을 이차적으로 부스트랩시킴으로써, 본 발명은 각 픽셀의 P모스 트랜지스터(PM5)가 자신과 접속된 이미션라인을 통해 접지전압(VSS)을 충분히 공급받도록 함으로써 각 픽셀의 P모스 트랜지스터(PM5)가 완전히 구동되도록 하고, 이로 인해 P모스 트랜지스터(PM5)를 통해 구동전류를 공급받는 유기발광다이오드(OLED)가 충분히 구동전류를 공급받도록 하여 화면이 어두워지는 현상을 방지한다.In addition, the present invention primarily boosts the driving ground voltage VSS of the PMOS transistors PM24, PM25, and PM26 by using one clock CLK1 supplied from the timing controller 150, and simultaneously performs a timing controller. By secondly boosting the driving ground voltage VSS of the PMOS transistors PM24, PM25, and PM26 using another clock CLK2 supplied from the 150, the present invention provides the PMOS transistor PM5 of each pixel. ) Is sufficiently supplied with the ground voltage VSS through the emission line connected to it so that the PMOS transistor PM5 of each pixel is fully driven, thereby supplying the driving current through the PMOS transistor PM5. The organic light emitting diode OLED receives a sufficient driving current to prevent the screen from darkening.

이상에서 설명한 바와 같이 본 발명은, 게이트라인으로 공급된 스캔펄스를 반전시켜 이미션신호를 공급하는 과정에서 피드백 신호에 따라 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급함으로써, 광누설 전류를 방지하고, 이로 인해 화면의 밝기를 항상 일정하게 유지할 수 있다.As described above, the present invention, by inverting the scan pulse supplied to the gate line to supply the emission signal by supplying a low-level emission signal by inverting the high-level scan pulse in accordance with the feedback signal, This prevents leakage currents, which keeps the screen's brightness constant at all times.

또한, 본 발명은 게이트라인으로 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 공급하는 과정에서 로우레벨의 이미션신호의 공급을 제어하는 전압을 이중으로 부스트랩시킴으로써, 광누설 전류를 방지하고, 이로 인해 화면의 밝기를 항상 일정하게 유지할 수 있다.In addition, the present invention, by inverting the high-level scan pulse supplied to the gate line by boosting the voltage to control the supply of the low-level emission signal in the process of supplying a low-level emission signal, optical leakage This prevents current and keeps the screen brightness constant at all times.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

Claims (46)

다수의 게이트라인들, 다수의 이미션라인들 및 다수의 데이터라인들이 형성되고 그 교차부들에 매트릭스 타입으로 배치되는 다수의 픽셀들이 형성되는 표시패널;A display panel in which a plurality of gate lines, a plurality of emission lines, and a plurality of data lines are formed, and a plurality of pixels arranged in matrix form at intersections thereof are formed; 상기 다수의 이미션라인들에 공급되는 이미션신호의 공급을 제어하기 위한 타이밍 컨트롤러; 및A timing controller for controlling a supply of an emission signal supplied to the plurality of emission lines; And 상기 타이밍 컨트롤러의 제어에 따라, 상기 다수의 게이트라인들 중에 자신과 접속된 게이트라인을 통해 공급된 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 상기 다수의 이미션라인들 중에 자신과 접속된 이미션라인으로 공급하고, 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호에 따라 자신과 접속된 상기 게이트라인을 통해 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 자신과 접속된 상기 이미션라인으로 공급하는 제 1 내지 제 n 인버터Under the control of the timing controller, a high level emission signal is converted into a high level emission signal by inverting a low level scan pulse supplied through a gate line connected to the one of the plurality of gate lines. The low-level emission signal is supplied by inverting the high-level scan pulse supplied through the gate line connected with itself according to the emission signal fed back from the output side to which the emission line is connected. First to nth inverters supplying to the emission line connected to itself 를 포함하는 유기발광다이오드 표시소자.An organic light emitting diode display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 내지 제 n 인버터는 각각,The first to n-th inverter, respectively, 자신과 접속된 상기 게이트라인을 통해 공급되는 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 로우게이트 반전부; 및A low gate inversion unit for supplying a high level emission signal to the emission line connected to the self by inverting the low level scan pulse supplied through the gate line connected to the self; And 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호와 상기 타이밍 컨트롤러로부터 공급되는 제 1 클럭에 따라 자신과 접속된 상기 게이트라인을 통해 공급되는 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 자신과 접속된 상기 이미션라인에 공급하기 위한 하이게이트 반전부The low level emission signal by inverting the high level scan pulse supplied through the gate line connected with itself according to the emission signal fed back from the output side to which the emission line is connected and the first clock supplied from the timing controller. High inverting unit for supplying a to the emission line connected to itself 를 포함하는 유기발광다이오드 표시소자.An organic light emitting diode display device comprising a. 삭제delete 제 2 항에 있어서,The method of claim 2, 상기 로우게이트 반전부는,The low gate inverting unit, 자신과 접속된 상기 게이트라인을 통해 공급되는 스캔펄스에 의해 턴온/턴오프되는 제 1 내지 제 6 P모스 트랜지스터들을 포함하고;First to sixth PMOS transistors turned on / off by a scan pulse supplied through the gate line connected thereto; 상기 제 1 P모스 트랜지스터는, 게이트가 게이트라인에 접속되고, 드레인이 제 1 노드에 접속되고, 소스가 상기 제 2 P모스 트랜지스터의 드레인에 접속되고;The first PMOS transistor has a gate connected to a gate line, a drain connected to a first node, and a source connected to a drain of the second PMOS transistor; 상기 제 2 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 상기 제 1 P모스 트랜지스터의 소스와 접속되고, 소스가 고전위 전원전압이 걸리는 전원단에 접속되고;The second PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to a source of the first PMOS transistor, and a source connected to a power supply terminal having a high potential power supply voltage. Connected; 상기 제 3 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 이미션라인과 접속된 출력노드에 접속되고, 소스가 상기 제 4 P모스 트랜지스터의 드레인에 접속되고;The third PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to an output node connected to an emission line, and a source connected to a drain of the fourth PMOS transistor. Connected; 상기 제 4 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 상기 제 3 및 제 5 P모스 트랜지스터의 소스에 공통 접속되고, 소스가 고전위 전원전압이 걸리는 전원단에 접속되고;The fourth PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to a source of the third and fifth PMOS transistors in common, and a source having a high potential power supply voltage. Connected to a powered power supply; 상기 제 5 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 3 P모스 트랜지스터의 드레인에 공통 접속되고, 소스가 상기 제 6 P모스 트랜지스터의 드레인에 접속되고;The fifth PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to the output node, and commonly connected to a drain of the third PMOS transistor. Is connected to the drain of the sixth P-MOS transistor; 상기 제 6 P모스 트랜지스터는, 게이트가 상기 제 1 P모스 트랜지스터와 접속된 게이트라인에 접속되고, 드레인이 상기 제 3 및 제 5 P모스 트랜지스터의 소스에 공통 접속되고, 소스가 고전위 전원전압이 걸리는 전원단에 접속됨과 아울러 상기 제 4 P모스 트랜지스터의 소스에 공통 접속되는 것을 특징으로 하는 유기발광다이오드 표시소자.The sixth PMOS transistor has a gate connected to a gate line connected to the first PMOS transistor, a drain connected to a source of the third and fifth PMOS transistors in common, and a source having a high potential power supply voltage. An organic light emitting diode display element, wherein the organic light emitting diode display is connected to a power supply terminal to be applied and is commonly connected to a source of the fourth PMOS transistor. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제 4 항에 있어서,5. The method of claim 4, 상기 하이게이트 반전부는,The high gate inverting unit, 상기 출력노드로부터 피드백되는 이미션신호에 의해 턴온/턴오프되는 제 7 P모스 트랜지스터, 상기 제 1 클럭에 의해 턴온/턴오프되는 제 8 P모스 트랜지스터, 제 2 노드에 걸린 전압에 의해 턴온/턴오프되는 제 9 내지 11 P모스 트랜지스터를 포함하고;A seventh PMOS transistor turned on / off by an emission signal fed back from the output node, an eighth PMOS transistor turned on / off by the first clock, and turned on / turned by a voltage applied to a second node A ninth to eleventh PMOS transistor turned off; 상기 제 7 트랜지스터는, 게이트가 상기 출력노드에 접속되고, 드레인이 상기 제 1 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 8 내지 제 11 P모스 트랜지스터의 소스에 공통 접속되고;The seventh transistor has a gate connected to the output node, a drain connected to the first node, a source connected to a ground terminal to which a ground voltage is applied, and a source of the eighth to eleventh PMOS transistors. Common connection; 상기 제 8 P모스 트랜지스터는, 게이트가 상기 제 1 클럭을 인가받고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7, 제 9, 제 10 및 제 11 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 제 1 및 제 2 노드에 접속되고;The eighth PMOS transistor has a gate connected to the ground terminal to which the first clock is applied and a source is applied to a ground voltage, and is common to the sources of the seventh, ninth, tenth, and eleventh PMOS transistors. A drain is connected to the first and second nodes; 제 9 P모스 트랜지스터는, 게이트가 상기 제 2 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7, 제 8, 제 10 및 제 11 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 10 및 제 11 P모스 트랜지스터의 드레인에 공통 접속되고;A ninth PMOS transistor has a gate connected to the second node, a source connected to a ground terminal to which a ground voltage is applied, and a common connection to a source of the seventh, eighth, tenth, and eleventh PMOS transistors. A drain is connected to the output node and is commonly connected to the drains of the tenth and eleventh PMOS transistors; 상기 제 10 P모스 트랜지스터는, 게이트가 상기 제 2 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7, 제 8, 제 9 및 제 11 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 9 및 제 11 P모스 트랜지스터의 드레인에 공통 접속되고;The tenth PMOS transistor has a gate connected to the second node, a source connected to a ground terminal to which a ground voltage is applied, and common to the sources of the seventh, eighth, ninth, and eleventh PMOS transistors. A drain connected to the output node and commonly connected to the drains of the ninth and eleventh PMOS transistors; 상기 제 11 P모스 트랜지스터는, 게이트가 상기 제 2 노드에 접속되고, 소스가 접지전압이 인가되는 접지단에 접속됨과 아울러 상기 제 7 내지 제 10 P모스 트랜지스터의 소스에 공통 접속되고, 드레인이 상기 출력노드에 접속됨과 아울러 상기 제 9 및 제 10 P모스 트랜지스터의 드레인에 공통 접속되는 것을 특징으로 하는 유기발광다이오드 표시소자.The eleventh PMOS transistor has a gate connected to the second node, a source connected to a ground terminal to which a ground voltage is applied, a common connection to a source of the seventh to tenth PMOS transistors, and a drain And an output node and a common connection to the drains of the ninth and tenth PMOS transistors. 삭제delete 삭제delete 삭제delete 삭제delete 제 11 항에 있어서,The method of claim 11, 상기 제 1 내지 제 n 인버터는 각각,The first to n-th inverter, respectively, 상기 하이게이트 반전부로부터 출력되는 로우레벨의 이미션신호의 출력을 제어하는 전압을 일차적으로 부스트랩시키기 위한 부스트랩부를 더 포함하고;A boost strap unit for first boosting a voltage controlling the output of the low-level emission signal output from the high gate inverting unit; 상기 부스트랩부는,The boost strap portion, 상기 출력노드와 제 2 노드 사이에 접속된 제 1 커패시터를 포함하는 유기발광다이오드 표시소자.An organic light emitting diode display device comprising a first capacitor connected between the output node and a second node. 삭제delete 제 16 항에 있어서,17. The method of claim 16, 상기 제 1 내지 제 n 인버터는 각각,The first to n-th inverter, respectively, 상기 부스트랩부에 의해 부스트랩된 전압을 이차적으로 부스트랩시킴과 동시에 홀딩시키기 위한 전압 홀딩부를 더 포함하고;A voltage holding portion for secondly boosting and simultaneously holding the voltage boosted by the boosting portion; 상기 전압 홀딩부는,The voltage holding unit, 상기 제 1 및 제 2 P모스 트랜지스터를 통해 인가되는 고전위 전원전압이나 상기 제 7 및 제 8 P모스 트랜지스터를 통해 인가된 접지전압이 걸리는 상기 제 1 노드와 상기 타이밍 컨트롤러로부터 공급된 제 2 클럭이 걸리는 제 4 노드 사이에 접속된 제 2 커패시터를 포함하는 유기발광다이오드 표시소자.The first node and the second clock supplied from the timing controller are applied with the high potential power voltage applied through the first and second PMOS transistors or the ground voltage applied through the seventh and eighth PMOS transistors. An organic light emitting diode display device comprising a second capacitor connected between a fourth node being hung. 삭제delete 제 4 항에 있어서,5. The method of claim 4, 상기 로우게이트 반전부에는 상기 제 2, 제 4 및 제 6 P모스 트랜지스터을 통해 스위칭된 고전위 전원전압이 걸리는 제 3 노드가 위치되되, 상기 제 3 노드는 상기 제 1, 제 3 및 제 5 P모스 트랜지스터의 소스와 상기 제 2, 제 4 및 제 6 P모스 트랜지스터의 드레인에 공통 접속되는 것을 특징으로 하는 유기발광다이오드 표시소자.A third node receiving a high potential power supply voltage switched through the second, fourth, and sixth PMOS transistors is positioned in the low gate inverting unit, and the third node is the first, third, and fifth PMOS transistors. An organic light emitting diode display element, wherein the organic light emitting diode is connected in common with a source of a transistor and a drain of the second, fourth, and sixth PMOS transistors. 제 20 항에 있어서,21. The method of claim 20, 상기 제 1 내지 제 n 인버터는 각각,The first to n-th inverter, respectively, 상기 출력노드로부터 피드백되는 이미션신호에 따라 상기 로우게이트 반전부의 전류 누설을 방지하기 위한 전류누설 방지부를 더 포함하고;A current leakage prevention unit for preventing current leakage of the low gate inverting unit according to an emission signal fed back from the output node; 상기 전류누설 방지부는,The current leakage prevention unit, 게이트가 상기 출력노드에 접속되고 소스가 상기 제 3 노드에 접속되고 드레인이 접지전압이 걸리는 접지단에 접속된 제 12 P모스 트랜지스터를 포함하는 유기발광다이오드 표시소자.And a twelfth PMOS transistor having a gate connected to the output node, a source connected to the third node, and a drain connected to a ground terminal to which a ground voltage is applied. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 다수의 게이트라인들에 순차적으로 스캔펄스를 공급하는 단계;Sequentially supplying scan pulses to the plurality of gate lines; 이미션신호의 공급을 제어하기 위한 제 1 및 제 2 클럭을 발생하는 단계;Generating first and second clocks for controlling the supply of the emission signal; 상기 다수의 게이트라인들을 통해 순차적으로 공급된 로우레벨의 스캔펄스를 반전시켜 하이레벨의 이미션신호를 다수의 이미션라인들에 순차적으로 공급하는 단계; 및Inverting low-level scan pulses sequentially supplied through the plurality of gate lines to sequentially supply a high-level emission signal to the plurality of emission lines; And 이미션라인이 접속된 출력측으로부터 피드백되는 이미션신호와 상기 제 1 클럭에 따라, 상기 다수의 게이트라인들을 통해 순차적으로 공급된 하이레벨의 스캔펄스를 반전시켜 로우레벨의 이미션신호를 상기 다수의 이미션라인들에 순차적으로 공급하는 단계According to the emission signal fed back from the output side to which the emission line is connected and the first clock, the high-level scan pulses sequentially supplied through the plurality of gate lines are inverted to generate the low-level emission signal. Supplying sequentially to the emission lines 를 포함하는 유기발광다이오드 표시소자의 구동 방법.A method of driving an organic light emitting diode display device comprising a. 제 43 항에 있어서,44. The method of claim 43, 상기 하이레벨의 이미션신호 공급단계에서,In the high level emission signal supply step, 출력측으로부터 피드백되는 이미션신호에 따라 전류 누설을 방지하는 것을 특징으로 하는 유기발광다이오드 표시소자의 구동 방법.A method of driving an organic light emitting diode display device, characterized in that current leakage is prevented in response to an emission signal fed back from an output side. 제 43 항에 있어서,44. The method of claim 43, 상기 로우레벨의 이미션신호 공급단계에서,In the low level emission signal supply step, 로우레벨의 이미션신호의 출력을 제어하는 전압을 일차적으로 부스트랩시키는 것을 특징으로 하는 유기발광다이오드 표시소자의 구동 방법.A method for driving an organic light emitting diode display device, characterized in that it first boosts a voltage for controlling the output of a low level emission signal. 제 45 항에 있어서,46. The method of claim 45, 상기 로우레벨의 이미션신호 공급단계에서,In the low level emission signal supply step, 일차적으로 부스트랩된 전압을 이차적으로 부스트랩시킴과 동시에 홀딩시키는 것을 특징으로 하는 유기발광다이오드 표시소자의 구동 방법.A method of driving an organic light emitting diode display device, the method comprising: firstly boosting and simultaneously holding the boosted voltage.
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