KR101216777B1 - Power module package and method for manufacturing the same - Google Patents

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KR101216777B1
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임창현
이영기
최석문
엄기주
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Abstract

PURPOSE: A power module package and a manufacturing method thereof are provided to prevent damage to a control device by separating a power device and the control device in a three dimensional structure. CONSTITUTION: A first semiconductor chip is mounted on one side of a first substrate(110). A second substrate(120) is arranged on the first substrate. A second semiconductor chip is mounted on one side of the second substrate. A recess is formed on the other side of the second substrate. A lead frame(140) perpendicularly connects the first substrate and the second substrate.

Description

전력 모듈 패키지 및 그 제조방법{Power module package and method for manufacturing the same}Power module package and method for manufacturing the same

본 발명은 전력 모듈 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a power module package and a method of manufacturing the same.

전 세계적으로 에너지 사용량이 증대됨에 따라, 에너지의 효율적 사용 및 환경 보호를 위해 가전용, 산업용 등의 용도에 인버터(inverter)와 같은 전력변환장치의 채용이 증대되고 있다.As energy consumption increases worldwide, the use of power converters, such as inverters, is increasing in home appliances, industrial applications, and the like for efficient use of energy and environmental protection.

인버터의 채용 증대와 함께 주목받고 있는 IPM(Intelligent Power Module)은 인버터에서 DC 정류 및 AC 변환의 기능을 수행하는 핵심 부품으로 냉장고, 세탁기, 에어컨 등과 같은 가전용 어플리케이션부터 산업용 모터 등의 산업용 어플리케이션, HEV, EV 등 차세대 어플리케이션에 적용될 수 있다.Intelligent Power Module (IPM), which is attracting attention with the increasing adoption of inverters, is a key component that performs DC rectification and AC conversion in inverters. It is used for home appliances such as refrigerators, washing machines, air conditioners, industrial applications such as industrial motors, and HEVs. It can be applied to next-generation applications such as EV and EV.

일반적으로 전력 변환 과정에서 높은 열이 발생하게 되고, 발생된 열을 효율적으로 제거하지 못하면, 모듈 및 전체 시스템의 성능 저하 및 파손 발생까지도 가능하다. 더욱이, 최근의 경향인 부품의 다기능, 소형화가 IPM에서도 필수 요소이기 때문에 다기능, 소형화를 위한 구조 개선뿐 아니라, 이로 인해 발생하는 열의 효율적 방열 역시 중요한 요소가 된다.In general, high heat is generated during the power conversion process, and if the generated heat is not removed efficiently, degradation of the module and the entire system and even damage can be caused. Moreover, since the multifunctional and miniaturization of components, which is a recent trend, is an essential element in IPM, not only structural improvement for multifunctional and miniaturization, but also efficient heat dissipation of heat generated by them are important factors.

종래 방식 중 첫 번째로, 분리된 리드 프레임 상에 전력 소자와 제어 소자를 분리하여 위치시키는 방식으로 구현된 IPM은 리드 프레임만을 통하여 방열하는 방식으로, 리드 프레임의 방열 능력 한계로 인해 발열량이 높은 어플리케이션에는 적용이 어려운 단점이 있다. 또한, 전력부와 제어부의 배치 구조가 열적 분리의 목적이 크고, 부품 전체의 소형화는 어려운 단점이 있다.First of all, the IPM implemented by separating power elements and control elements on a separate lead frame by heat dissipation through only the lead frame is a high heat generation application due to the heat dissipation capacity of the lead frame. There is a disadvantage that is difficult to apply. In addition, the arrangement of the power unit and the control unit has a large purpose of thermal separation, and it is difficult to miniaturize the whole part.

두 번째 종래 방식에 의한 IPM은 방열 특정이 우수한 금속 소재의 기판을 사용하는 방식으로, 이는 높은 열이 발생하지 않는 제어 소자까지 고가의 방열 기판 상에 위치하므로, 모듈 자체의 크기가 커지는 문제점과 고가의 방열 기판으로 인한 전체 모듈의 제조 비용이 상승하는 문제점이 있다. 또한, 한 평면상에 다기능을 위한 부품들을 위치시켜야 하기 때문에 설계 자유도에도 한계가 있는 단점이 있다.IPM according to the second conventional method uses a metal substrate having excellent heat dissipation characteristics, which is located on an expensive heat dissipation board up to a control element that does not generate high heat, thereby increasing the size and size of the module itself. There is a problem that the manufacturing cost of the entire module due to the heat radiation board of the rise. In addition, there is a disadvantage in that there is a limit in design freedom because the components for multi-function must be located on one plane.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 제품 전체의 소형화가 가능한 전력 모듈 패키지 및 그 제조방법을 제공하는 것이다.The present invention is to solve the above-described problems of the prior art, an aspect of the present invention is to provide a power module package and a manufacturing method capable of miniaturization of the entire product.

본 발명의 다른 측면은 일반 기판 대비 고가인 방열 기판의 면적을 감소시켜 제품 원가를 감소시킬 수 있는 전력 모듈 패키지 및 그 제조방법을 제공하는 것이다.Another aspect of the present invention is to provide a power module package and a method of manufacturing the same that can reduce the cost of the product by reducing the area of the heat radiation substrate that is expensive compared to the general substrate.

본 발명의 또 다른 측면은 발열소자와 열취약소자가 열적으로 분리될 수 있는 3차원적 구조를 갖는 전력 모듈 패키지 및 그 제조방법을 제공하는 것이다.Another aspect of the present invention is to provide a power module package having a three-dimensional structure that can be thermally separated from the heat generating device and the heat weakening device and a method of manufacturing the same.

본 발명의 실시 예에 따른 전력 모듈 패키지는 일면에 제1반도체칩이 실장되는 제1기판과, 상기 제1기판 상에 배치되고, 일면에는 제2반도체칩이 실장되고, 타면에는 상기 제1반도체칩이 위치하는 오목부가 형성된 제2기판 및 일단은 상기 제1기판의 일면 및 상기 제2기판의 타면에 접합되고, 타단은 외부로 돌출되어 상기 제1기판과 제2기판을 수직으로 연결하는 리드 프레임을 포함한다.According to an embodiment of the present invention, a power module package includes a first substrate having a first semiconductor chip mounted on one surface thereof, a first semiconductor chip disposed on one surface thereof, a second semiconductor chip mounted on one surface thereof, and a second semiconductor chip mounted on the other surface thereof. A second substrate having a recess in which a chip is located and one end of the second substrate are joined to one surface of the first substrate and the other surface of the second substrate, and the other end protrudes to the outside to vertically connect the first substrate and the second substrate. Contains a frame.

여기에서, 상기 제2기판은 상기 제2기판 양측에 형성된 비아와, 상기 비아 상부와 연결된 상부패드 및 상기 비아 하부와 연결된 하부패드를 더 포함하고, 상기 리드 프레임과 상기 하부패드가 접합될 수 있다.The second substrate may further include vias formed on both sides of the second substrate, an upper pad connected to an upper portion of the via, and a lower pad connected to a lower portion of the via, and the lead frame and the lower pad may be bonded to each other. .

또한, 상기 제2기판은 상기 제2반도체칩이 실장되는 상부기판 및 상기 오목부에 대응되는 캐비티가 형성된 하부기판을 포함할 수 있다.In addition, the second substrate may include an upper substrate on which the second semiconductor chip is mounted and a lower substrate on which a cavity corresponding to the recess is formed.

이때, 상기 제2기판은 상기 상부기판 양측에 형성된 제1비아 및 상기 하부기판의 상기 제1비아에 대응되는 위치에 형성되고, 상기 제1비아와 전기적으로 연결되는 제2비아를 더 포함할 수 있다.In this case, the second substrate may further include a first via formed on both sides of the upper substrate and a second via formed at a position corresponding to the first via of the lower substrate and electrically connected to the first via. have.

또한, 상기 제2기판은 상기 제1비아의 상부와 연결된 제1상부패드와 상기 제1비아의 하부와 연결된 제1하부패드 및 상기 제2비아의 상부와 연결된 제2상부패드와 상기 제2비아의 하부와 연결된 제2하부패드를 더 포함하며, 상기 제1하부패드 및 제2상부패드가 솔더링에 의해 접합된 형태일 수 있다.In addition, the second substrate may include a first upper pad connected to an upper portion of the first via, a first lower pad connected to a lower portion of the first via, a second upper pad connected to an upper portion of the second via, and the second via. Further comprising a second lower pad connected to the lower portion of the, the first lower pad and the second upper pad may be bonded by soldering.

또한, 상기 제2기판은 상기 제1비아의 상부와 연결된 제1상부패드와 상기 제1비아의 하부와 연결된 제1하부패드 및 상기 제2비아의 상부와 연결된 제2상부패드와 상기 제2비아의 하부와 연결된 제2하부패드를 더 포함하며, 상기 제1하부패드 및 제2상부패드는 상기 제1패드 및 제2패드의 측면을 감싸도록 형성된 수지층에 의해 접합된 형태일 수 있다.In addition, the second substrate may include a first upper pad connected to an upper portion of the first via, a first lower pad connected to a lower portion of the first via, a second upper pad connected to an upper portion of the second via, and the second via. Further comprising a second lower pad connected to the lower portion of, wherein the first lower pad and the second upper pad may be bonded by a resin layer formed to surround the side of the first pad and the second pad.

또한, 상기 제2기판은 상기 제1비아의 상부와 연결된 제1상부패드와 상기 제1비아의 하부와 연결된 제1하부패드와, 상기 제2비아의 상부와 연결된 제2상부패드와 상기 제2비아의 하부와 연결된 제2하부패드와, 상기 제1하부패드에 형성된 제1범프 및 상기 제2하부패드에 형성된 제2범프를 더 포함하며, 상기 제1범프 및 제2범프가 열압착에 의해 접합된 형태일 수 있다.In addition, the second substrate may include a first upper pad connected to an upper portion of the first via, a first lower pad connected to a lower portion of the first via, a second upper pad connected to an upper portion of the second via, and the second substrate. And a second lower pad connected to a lower portion of the via, a first bump formed on the first lower pad, and a second bump formed on the second lower pad, wherein the first bump and the second bump are formed by thermocompression bonding. It may be in a bonded form.

또한, 상기 제1기판의 측면부터 상기 제2기판 상에 실장된 제2반도체칩까지 감싸도록 형성된 봉합 수지를 더 포함할 수 있다.In addition, it may further include a sealing resin formed to surround from the side of the first substrate to the second semiconductor chip mounted on the second substrate.

여기에서, 상기 제1기판은 양극산화층을 갖는 금속기판일 수 있고, 상기 제2기판은 인쇄회로기판일 수 있다.
The first substrate may be a metal substrate having an anodization layer, and the second substrate may be a printed circuit board.

본 발명의 실시 예에 따른 전력 모듈 패키지의 제조방법은 일면에 제1반도체칩이 실장되고, 상기 일면 양측에 리드 프레임이 접합된 제1기판을 준비하는 단계와, 일면에는 제2반도체칩이 실장되고, 타면에는 상기 제1반도체칩이 위치하는 오목부를 갖는 제2기판을 준비하는 단계 및 상기 제1기판 일면 양측에 접합된 리드 프레임 상에 상기 제2기판의 타면이 접하도록 상기 제2기판을 수직으로 접합하는 단계를 포함한다.According to an embodiment of the present disclosure, a method of manufacturing a power module package includes preparing a first substrate having a first semiconductor chip mounted on one surface thereof, and a lead frame bonded to both sides of the one surface thereof, and mounting a second semiconductor chip on one surface thereof. And preparing a second substrate having a concave portion in which the first semiconductor chip is located on the other surface, and contacting the second substrate with the other surface of the second substrate on a lead frame joined to both sides of the first substrate. Joining vertically.

이때, 상기 제1기판을 준비하는 단계는 금속기판을 준비하는 단계와, 상기 금속기판의 표면에 양극산화층을 형성하는 단계와, 상기 양극산화층에 리드 프레임 접합용 패드를 포함하는 회로패턴을 형성하는 단계 및 상기 리드 프레임 접합용 패드에 리드 프레임을 접합하는 단계를 포함할 수 있다.The preparing of the first substrate may include preparing a metal substrate, forming an anodization layer on a surface of the metal substrate, and forming a circuit pattern including a pad for lead frame bonding on the anodization layer. And bonding the lead frame to the lead frame bonding pad.

또한, 상기 제2기판을 준비하는 단계는 양측에 비아와 상기 비아의 상부와 연결된 상부패드 및 상기 비아의 하부와 연결된 하부패드를 갖는 기판을 준비하는 단계와, 상기 기판의 하면에 오목부를 형성하는 단계 및 상기 기판의 상면에 제2반도체칩을 실장하는 단계를 포함할 수 있다.In addition, the preparing of the second substrate may include preparing a substrate having a via, an upper pad connected to an upper portion of the via, and a lower pad connected to a lower portion of the via, and forming a recess in a lower surface of the substrate. And mounting a second semiconductor chip on an upper surface of the substrate.

이때, 상기 오목부를 형성하는 단계는 라우팅(routing) 공정에 의해 수행될 수 있다.In this case, the forming of the recess may be performed by a routing process.

또한, 상기 제2기판을 준비하는 단계는 양측에 제1비아, 상기 제1비아의 상부와 연결된 제1상부패드 및 상기 제1비아의 하부와 연결된 제1하부패드를 갖는 상부기판을 준비하는 단계와, 상기 오목부에 대응되는 캐비티를 갖고, 상기 제1비아와 대응되는 위치에 형성된 제2비아와 상기 제2비아의 상부와 연결된 제2상부패드 및 상기 제2비아의 하부와 연결된 제2하부패드를 갖는 하부기판을 준비하는 단계 및 상기 상부기판과 하부기판을 접합하는 단계 및 상기 상부기판상에 제2반도체를 실장하는 단계를 포함할 수 있다.The preparing of the second substrate may include preparing an upper substrate having a first via, a first upper pad connected to an upper portion of the first via, and a first lower pad connected to a lower portion of the first via. A second upper pad connected to an upper portion of the second via and a second via formed at a position corresponding to the first via, and a second lower pad connected to a lower portion of the second via; The method may include preparing a lower substrate having a pad, bonding the upper substrate and the lower substrate, and mounting a second semiconductor on the upper substrate.

이때, 상기 상부기판과 하부기판을 접합하는 단계는 상기 제1하부패드와 상기 제2상부패드를 솔더링하여 접합함으로써 수행될 수 있다.In this case, the bonding of the upper substrate and the lower substrate may be performed by soldering and bonding the first lower pad and the second upper pad.

또한, 상기 상부기판과 하부기판을 접합하는 단계는 상기 상부기판의 제1하부패드 또는 상기 하부기판의 제2상부패드 측면을 감싸는 수지층을 형성하는 단계 및 상기 상부기판의 하면 및 하부기판의 상면을 가열 압착하여 접합하는 단계를 포함할 수 있다.In addition, the bonding of the upper substrate and the lower substrate may include forming a resin layer covering a side surface of the first lower pad of the upper substrate or the second upper pad of the lower substrate, and a lower surface of the upper substrate and an upper surface of the lower substrate. It may comprise the step of bonding by heating compression.

또한, 상기 상부기판과 하부기판을 접합하는 단계는 상기 제1하부패드에 제1범프를 형성하는 단계와, 상기 제2상부패드에 제2범프를 형성하는 단계 및 상기 제1범프와 제2범프를 가열 압착하여 접합하는 단계를 포함할 수 있다.In addition, the bonding of the upper substrate and the lower substrate may include forming a first bump on the first lower pad, forming a second bump on the second upper pad, and forming the first bump and the second bump. It may comprise the step of bonding by heating compression.

또한, 상기 리드 프레임 상에 제2기판을 수직으로 접합하는 단계 이후에 상기 제1기판의 측면부터 상기 제2기판 상에 실장된 제2반도체칩까지 감싸는 봉합 수지를 형성하는 단계를 더 포함할 수 있다.The method may further include forming a sealing resin encapsulating the second substrate on the lead frame, from the side of the first substrate to the second semiconductor chip mounted on the second substrate. have.

또한, 상기 봉합 수지를 형성하는 단계 이후에 상기 봉합 수지 외부로 돌출된 리드 프레임을 트림/포밍(trim/forming)하는 공정을 더 포함할 수 있다.
The method may further include trimming / forming a lead frame protruding outside the sealing resin after the forming of the sealing resin.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명은 전력 소자와 제어 소자를 3차원적 구조로 분리함으로써, 전력 소자로부터 발생된 열이 제어 소자에 미치는 영향을 최소화하여 제어 소자가 손상되는 것을 방지할 수 있는 효과가 있다.According to the present invention, the power device and the control device are separated into a three-dimensional structure, thereby minimizing the influence of heat generated from the power device on the control device, thereby preventing damage to the control device.

또한, 본 발명은 전력 소자가 실장된 전력부와 제어 소자가 실장된 제어부를 3차원적 구조로 배치함으로써, 평면 기준으로 제품 크기를 소형화하여 메인 보드 상에서 차지하는 면적을 감소시킬 수 있는 효과가 있다.In addition, the present invention has the effect of reducing the area occupied on the main board by miniaturizing the product size on a plane basis by arranging the power unit in which the power element is mounted and the control unit in which the control element is mounted in a three-dimensional structure.

또한, 본 발명은 고가의 방열기판에는 전력 소자만을 실장하고, 제어 소자는 별도의 인쇄회로기판에 실장하므로, 사용하는 방열기판 크기를 감소시킬 수 있어 제품 원가 절감의 효과가 있다.In addition, since the present invention mounts only a power device on an expensive heat dissipation board, and a control element is mounted on a separate printed circuit board, the size of the heat dissipation board to be used can be reduced, thereby reducing product cost.

또한, 본 발명은 제어 소자가 실장되는 인쇄회로기판을 2층으로 구현함으로써, 디자인 자유도가 높아지고, 제어부에 다양한 부가 기능을 추가할 수 있는 효과가 있다.In addition, the present invention by implementing the printed circuit board on which the control element is mounted in two layers, the design freedom is increased, it is possible to add various additional functions to the control unit.

도 1은 본 발명의 제1실시 예에 따른 전력 소자 패키지의 구조를 나타내는 단면도이다.
도 2는 본 발명의 제2실시 예에 따른 전력 소자 패키지의 구조를 나타내는 단면도이다.
도 3 내지 도 12는 본 발명의 제1실시 예에 따른 전력 소자 패키지의 제조방법을 순차적으로 나타낸 공정흐름도이다.
도 13 내지 도 16은 본 발명의 제2실시 예에 따른 전력 모듈 패키지의 제조방법에서 제2기판 제조 공정 및 제1기판과 제2기판의 접합 공정을 순차적으로 나타낸 공정 단면도이다.1 is a cross-sectional view illustrating a structure of a power device package according to a first embodiment of the present invention.
2 is a cross-sectional view illustrating a structure of a power device package according to a second embodiment of the present invention.
3 to 12 are process flowcharts sequentially illustrating a method of manufacturing a power device package according to a first embodiment of the present invention.
13 to 16 are cross-sectional views sequentially illustrating a second substrate manufacturing process and a bonding process of a first substrate and a second substrate in a method of manufacturing a power module package according to a second embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible even if displayed on different drawings. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In this specification, the terms first, second, etc. are used to distinguish one element from another, and the element is not limited by the terms.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

전력 모듈 패키지Power module package

< < 제1실시예First Embodiment > >

도 1은 본 발명의 제1실시 예에 따른 전력 모듈 패키지의 구조를 나타내는 단면도이다.
1 is a cross-sectional view illustrating a structure of a power module package according to a first embodiment of the present invention.

도 1을 참조하면, 본 실시 예에 따른 전력 모듈 패키지(100)는 제1기판(110), 제2기판(120) 및 제1기판(110)과 제2기판(120)을 수직으로 연결하는 리드 프레임(140)을 포함한다.
Referring to FIG. 1, the power module package 100 according to the present embodiment may vertically connect the first substrate 110, the second substrate 120, and the first substrate 110 and the second substrate 120. The lead frame 140 is included.

제1기판(110)은 제1반도체칩(112)이 실장되는 기판으로, 본 실시 예에서 제1기판(110)은 양극산화층(110a)을 갖는 금속기판(110b)일 수 있으나, 특별히 이에 한정되는 것은 아니며, 인쇄회로기판(Printed Circuit Board:PCB), 세라믹 기판 및 디비씨(Direct Bonded Copper:DBC) 기판을 포함할 수 있다.The first substrate 110 is a substrate on which the first semiconductor chip 112 is mounted. In this embodiment, the first substrate 110 may be a metal substrate 110b having an anodization layer 110a. The printed circuit board may include a printed circuit board (PCB), a ceramic substrate, and a direct bonded copper (DBC) substrate.

금속기판(110b)으로는 예를 들어, 비교적 저가로 손쉽게 얻을 수 있는 금속 재료일 뿐 아니라 열전달 특성이 매우 우수한 알루미늄(Al) 또는 알루미늄 합금이 사용될 수 있다. 금속기판(110b)은 열전달 특성이 매우 우수하여 제1반도체칩(112)으로부터 방출되는 열을 방열하는 방열부재의 기능을 수행하기 때문에 별도의 방열부재가 필요 없게 된다.
As the metal substrate 110b, for example, aluminum (Al) or an aluminum alloy having excellent heat transfer characteristics as well as a metal material that can be easily obtained at a relatively low cost may be used. Since the metal substrate 110b has a very excellent heat transfer property, the metal substrate 110b performs a function of a heat radiating member that radiates heat emitted from the first semiconductor chip 112, thereby eliminating the need for a separate heat radiating member.

또한, 양극산화층(110a)은 예를 들어, 알루미늄 또는 알루미늄 합금으로 된 금속기판(110b)을 붕산, 인산, 황산, 크롬산 등의 전해액에 담근 후, 금속기판(110b)에 양극을 인가하고 전해액에 음극을 인가함으로써 생성되는 것으로, 절연 성능을 갖되, 약 10 내지 30 W/mk의 비교적 높은 열 전달 특성을 갖는다.In addition, the anodization layer 110a may, for example, immerse the metal substrate 110b made of aluminum or an aluminum alloy in an electrolyte solution such as boric acid, phosphoric acid, sulfuric acid, and chromic acid, and then apply an anode to the metal substrate 110b to the electrolyte solution. It is produced by applying a cathode, which has insulation performance, but has a relatively high heat transfer property of about 10 to 30 W / mk.

본 실시 예에서는 금속기판(110b)으로 알루미늄 또는 알루미늄 합금을 사용하므로, 양극산화층(110a)은 알루미늄 양극산화막(Al2O3)일 수 있다.In this embodiment, since aluminum or an aluminum alloy is used as the metal substrate 110b, the anodization layer 110a may be an aluminum anodization film (Al 2 O 3 ).

양극산화층(110a)은 절연성을 갖기 때문에, 제1기판(110)에 회로층의 형성을 가능하게 하며, 일반적인 절연층보다 얇은 두께로 형성가능하기 때문에, 금속기판(110b)과 제1반도체칩(112)과의 거리를 줄임으로써 방열 성능을 더욱 향상시키는 동시에 박형화를 가능하게 한다.
Since the anodization layer 110a has an insulating property, it is possible to form a circuit layer on the first substrate 110 and to have a thickness thinner than that of a general insulating layer, so that the metal substrate 110b and the first semiconductor chip ( By reducing the distance to the 112, the heat dissipation performance can be further improved and at the same time, the thickness can be reduced.

본 실시 예에서는 제1기판(110) 상의 양측 각각에 도 1과 같이, 리드 프레임(130) 일단이 접합되며, 제1기판(110) 상의 리드 프레임(130)이 접합되지 않은 영역에 제1반도체칩(112)이 실장될 수 있으나, 특별히 이에 한정되는 것은 아니다.In this embodiment, as shown in FIG. 1, one end of the lead frame 130 is bonded to both sides of the first substrate 110, and the first semiconductor is located in an area where the lead frame 130 is not bonded to the first substrate 110. The chip 112 may be mounted, but is not particularly limited thereto.

이때, 리드 프레임(130)은 제1기판(110) 상의 리드 프레임 접합용 패드(113) 상에 솔더링(217)에 의해 접합될 수 있다.In this case, the lead frame 130 may be bonded to the lead frame bonding pad 113 on the first substrate 110 by soldering 217.

여기에서, 리드 프레임(130)은 일반적으로 열전도성이 높은 구리로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.Here, the lead frame 130 may be generally made of copper having high thermal conductivity, but is not particularly limited thereto.

이때, 도 1에는 도시하지 않았지만, 별도의 접착부재(미도시)를 이용하여 제1반도체칩(112)을 제1기판(110) 상에 부착할 수 있으며, 상기 접착부재(미도시)는 도전성이거나 비도전성일 수 있다.In this case, although not shown in FIG. 1, the first semiconductor chip 112 may be attached onto the first substrate 110 using a separate adhesive member (not shown), and the adhesive member (not shown) may be conductive. Or non-conductive.

예를 들어, 상기 접착부재는 도금에 의해 형성될 수 있거나, 도전성 페이스트 또는 도전성 테이프일 수 있다. 또한, 상기 접착부재는 솔더(solder), 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프일 수 있다.For example, the adhesive member may be formed by plating, or may be a conductive paste or a conductive tape. In addition, the adhesive member may be a solder, a metal epoxy, a metal paste, a resin epoxy, or an adhesive tape having excellent heat resistance.

예를 들어, 상기 접착부재로 사용될 수 있는 접착 테이프는 상용화된 공지의 유리 테이프, 실리콘 테이프, 테프론 테이프, 스테인리스 호일 테이프, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 또한, 상기 접착부재는 상술한 재료들을 조합하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다.
For example, the adhesive tape that can be used as the adhesive member may be a commercially known high temperature tape such as glass tape, silicone tape, Teflon tape, stainless steel foil tape, ceramic tape, etc., and the adhesive member may be The materials may be formed in combination, but is not particularly limited thereto.

여기에서, 제1반도체칩(112)은 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연된 게이트 바이폴라 트랜지스터(IGBT), 모스 트랜지스터, 전력 정류기, 전력 레귤레이터, 인버터, 컨버터, 또는 이들이 조합된 고전력 반도체칩 또는 다이오드가 사용될 수 있다.
The first semiconductor chip 112 may include a silicon controlled rectifier (SCR), a power transistor, an insulated gate bipolar transistor (IGBT), a MOS transistor, a power rectifier, a power regulator, an inverter, a converter, or a combination of high power semiconductor chips. Or a diode can be used.

제1반도체칩(112)은 와이어(115) 본딩을 통해 제1기판(110)과 전기적으로 연결될 수 있다. 이때, 도 1에서 도시하고 있지는 않으나, 제1기판(110) 상에는 리드 프레임 접합용 패드(113)를 포함하는 회로패턴이 형성되어 있어, 일단이 제1반도체칩(112)에 연결된 와이어(115)의 타단은 상기 회로패턴 상에 연결될 수 있다. The first semiconductor chip 112 may be electrically connected to the first substrate 110 through the wire 115 bonding. Although not shown in FIG. 1, a circuit pattern including a lead frame bonding pad 113 is formed on the first substrate 110 so that one end of the wire 115 is connected to the first semiconductor chip 112. The other end of may be connected on the circuit pattern.

이때, 와이어(115) 본딩 공정은 당 기술분야에서 잘 알려진 볼 본딩(ball bonding), 웨지 본딩(wedge bonding) 및 스티치 본딩(stitch bonding)에 의해 수행될 수 있다.
In this case, the wire 115 bonding process may be performed by ball bonding, wedge bonding, and stitch bonding, which are well known in the art.

본 실시 예에서, 제2기판(120)은 제2반도체칩(127)이 실장되는 상부기판(125)과 제1기판(110) 상에 실장된 제1반도체칩(112)이 위치하는 캐비티(121a)를 갖는 하부기판(121)을 포함할 수 있다.In the present embodiment, the second substrate 120 includes a cavity in which the upper substrate 125 on which the second semiconductor chip 127 is mounted and the first semiconductor chip 112 mounted on the first substrate 110 are located. It may include a lower substrate 121 having a 121a).

이때, 상부기판(125) 및 하부기판(121)은 인쇄회로기판(Printed Circuit Board:PCB)일 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 상부기판(125) 및 하부기판(121)은 단층 또는 다층 인쇄회로기판일 수 있다.
In this case, the upper substrate 125 and the lower substrate 121 may be a printed circuit board (PCB), but is not particularly limited thereto. In addition, the upper substrate 125 and the lower substrate 121 may be a single layer or a multilayer printed circuit board.

상부기판(125)에는 제1비아(126) 및 제1비아(126)의 상부와 연결된 제1상부패드(126a) 및 제1비아(126)의 하부와 연결된 제1하부패드(126b)를 포함하는 회로층이 형성될 수 있다.The upper substrate 125 includes a first upper pad 126a connected to the first via 126 and an upper portion of the first via 126, and a first lower pad 126b connected to a lower portion of the first via 126. The circuit layer can be formed.

마찬가지로, 하부기판(121)에는 제2비아(123) 및 제2비아(123)의 상부와 연결된 제2상부패드(123a) 및 제2비아(123)의 하부와 연결된 제2하부패드(123b)를 포함하는 회로층이 형성될 수 있다.
Similarly, the lower substrate 121 has a second upper pad 123a connected to the upper portion of the second via 123 and the second via 123 and a second lower pad 123b connected to the lower portion of the second via 123. A circuit layer comprising a can be formed.

여기에서, 상기 회로층은 전해 도금층 또는 무전해 도금층일 수 있으나, 특별히 이에 한정되는 것은 아니다.Here, the circuit layer may be an electrolytic plating layer or an electroless plating layer, but is not particularly limited thereto.

또한, 상기 회로층은 금속과 같은 도전성 물질 예를 들어, 알루미늄, 알루미늄 합금, 구리, 구리 합금 또는 이들의 조합, 니켈 금 또는 이들의 합금을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
In addition, the circuit layer may include a conductive material such as metal, for example, aluminum, aluminum alloy, copper, copper alloy or a combination thereof, nickel gold or an alloy thereof, but is not particularly limited thereto.

본 실시 예에서, 제2기판(120)은 상술한 바와 같이, 상부기판(125) 및 하부기판(121)을 포함할 수 있는데, 구체적으로는 상부기판(125)의 하면과 하부기판(121)의 상면이 서로 접합된 형태일 수 있다.In the present embodiment, as described above, the second substrate 120 may include an upper substrate 125 and a lower substrate 121, and specifically, the lower substrate 121 and the lower substrate 121 of the upper substrate 125. The upper surface of the may be bonded to each other.

즉, 제2기판(120)은 상부기판(125)과 캐비티(121a)가 형성된 하부기판(121)이 접합되어 'ㄷ'자를 오른쪽으로 90°회전시킨 형상과 같다.That is, the second substrate 120 has the same shape as the upper substrate 125 and the lower substrate 121 on which the cavity 121a is formed to be bonded to each other to rotate the letter '90' to the right.

이때, 상부기판(125)과 하부기판(121)의 접합 형태는 여러 가지가 있을 수 있는데, 구체적으로는 다음과 같다.
At this time, the upper substrate 125 and the lower substrate 121 may be bonded in various ways, specifically as follows.

예를 들어, 첫 번째는 도 7에 도시한 바와 같이, 상부기판(125)의 제1하부패드(126b)와 하부기판(121)의 제2상부패드(123a)을 솔더링(122)하여 접합한 형태일 수 있다.For example, as shown in FIG. 7, the first lower pad 126b of the upper substrate 125 and the second upper pad 123a of the lower substrate 121 are soldered 122 and bonded to each other. It may be in the form.

또한, 두 번째는 도 8에 도시한 바와 같이, 상부기판(125)의 제1하부패드(126b)에 형성된 제1범프(124a)와 하부기판(121)의 제2상부패드(123a)에 형성된 제2범프(124b)를 접합한 형태일 수 있다. 이때, 제1범프(124a)와 제2범프(124b)의 접합은 가열 압착에 의해 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.In addition, as shown in FIG. 8, a second bump is formed on the first bump 124a formed on the first lower pad 126b of the upper substrate 125 and the second upper pad 123a of the lower substrate 121. The second bump 124b may be bonded to each other. At this time, the bonding of the first bump 124a and the second bump 124b may be performed by heat compression, but is not particularly limited thereto.

또한, 세 번째는 도 9에 도시한 바와 같이, 상부기판(125)의 제1하부패드(126b) 및 하부기판(121)의 제2상부패드(123a)가 이들의 측면을 감싸는 수지층에 의해 접합된 형태일 수 있다.In addition, as shown in FIG. 9, the first lower pad 126b of the upper substrate 125 and the second upper pad 123a of the lower substrate 121 are surrounded by a resin layer covering the side surfaces thereof. It may be in a bonded form.

이와 같이, 세 가지의 실시 형태를 예를 들어 설명하였으나, 접합된 형태는 특별히 이에 한정되지 않고 다양하게 존재할 수 있다.
As described above, the three embodiments have been described as an example, but the bonded form may be variously present without being limited thereto.

이와 같이, 2개의 인쇄회로기판 즉, 상부기판과 하부기판을 결합하여 사용함으로써, 상부기판 및 하부기판이 마주하는 면 및 캐비티(121a) 내벽 등에도 회로패턴을 추가로 형성할 수 있어 4층 회로 구현이 가능하므로, 회로 설계 자유도가 높아짐에 따라 제어부에 다양한 부가 기능을 추가할 수 있는 장점이 있다.
In this way, by using two printed circuit boards, that is, the upper substrate and the lower substrate by combining, the circuit pattern can be additionally formed on the surface facing the upper substrate and the lower substrate and the inner wall of the cavity 121a. Since it is possible to implement, as the degree of freedom of circuit design increases, there is an advantage that various additional functions can be added to the controller.

제2기판(120)의 상부기판(125) 상에는 제2반도체칩(127)이 실장될 수 있다. 이때, 제2반도체칩(127) 역시 제1반도체칩(112)와 마찬가지로, 접착부재(미도시)를 이용하여 제2기판(120)의 상부기판(125) 상에 실장될 수 있고, 제2기판(120)에 실장된 제2반도체칩(127)은 상부기판(125) 상에 형성된 회로패턴과 와이어(129) 본딩에 의해 전기적으로 연결될 수 있다.The second semiconductor chip 127 may be mounted on the upper substrate 125 of the second substrate 120. In this case, like the first semiconductor chip 112, the second semiconductor chip 127 may also be mounted on the upper substrate 125 of the second substrate 120 using an adhesive member (not shown). The second semiconductor chip 127 mounted on the substrate 120 may be electrically connected to the circuit pattern formed on the upper substrate 125 by bonding the wire 129.

또한, 제2반도체칩(127)은 상술한 고전력 반도체칩을 제어하기 위한 저전력 반도체칩 예를 들어, 전력 소자를 제어하기 위한 제어 소자가 포함될 수 있다.
In addition, the second semiconductor chip 127 may include a low power semiconductor chip for controlling the high power semiconductor chip described above, for example, a control element for controlling a power device.

본 실시 예에 따른 전력 모듈 패키지(100)는 상술한 형태를 갖는 제2기판(120)을 제1기판(110) 상에 수직으로 결합한 구조를 갖는다.The power module package 100 according to the present exemplary embodiment has a structure in which the second substrate 120 having the above-described shape is vertically coupled onto the first substrate 110.

즉, 도 1에 도시한 바와 같이, 제1기판(110) 양측 상면에 접합된 리드 프레임(130) 상에 제2기판(120)의 하부기판(121)이 접합되는 형태인 것이다. 좀 더 구체적으로 설명하면, 제2기판(120)의 제2하부패드(123b)가 리드 프레임(130) 상에 접합됨으로써, 제1기판(110) 상에 제2기판(120)이 결합된다.That is, as shown in FIG. 1, the lower substrate 121 of the second substrate 120 is bonded to the lead frame 130 bonded to both upper surfaces of the first substrate 110. In more detail, the second lower pad 123b of the second substrate 120 is bonded to the lead frame 130, whereby the second substrate 120 is coupled to the first substrate 110.

이때, 제2하부패드(123b)와 리드 프레임(130)은 상기 제2기판(120)의 상부기판(125) 및 하부기판(121)의 접합에서 설명한 바와 같이, 솔더링(soldering), 가열 압착 공정 또는 수지층을 형성하여 접합할 수 있다.
In this case, the second lower pad 123b and the lead frame 130 may be soldered and hot pressed as described in the bonding of the upper substrate 125 and the lower substrate 121 of the second substrate 120. Or a resin layer can be formed and joined.

이와 같이, 고전력 반도체칩과 비교하여 열적/전기적으로 취약한 저전력 반도체칩이 실장된 제2기판(120)을 고전력 반도체칩이 실장된 제1기판(110)과 분리 제작하여 3차원적 구조로 배치 결합함으로써, 고전력 반도체칩으로부터 발생되는 열에 의한 영향이 저전력 반도체칩에 미치는 것을 방지할 수 있다.As such, the second substrate 120 on which the low power semiconductor chip is mounted, which is thermally and electrically weak compared to the high power semiconductor chip, is manufactured separately from the first substrate 110 on which the high power semiconductor chip is mounted and combined in a three-dimensional structure. Thus, the influence of heat generated from the high power semiconductor chip can be prevented from affecting the low power semiconductor chip.

또한, 고전력 반도체칩만 방열기판에 실장하고, 저전력 반도체칩은 인쇄회로기판에 실장함으로써, 제품에 사용하는 방열기판의 크기를 줄일 수 있어 제품 제조 비용을 감소시킬 수 있다.
In addition, since only the high power semiconductor chip is mounted on the heat dissipation board and the low power semiconductor chip is mounted on the printed circuit board, the size of the heat dissipation board used in the product can be reduced, thereby reducing the product manufacturing cost.

또한, 본 실시 예는 도 1과 같이, 제1기판(110)의 측면부터 제2기판(120) 상에 실장된 제2반도체칩(127) 및 이에 연결된 와이어(127)를 감싸도록 형성된 봉합 수지(140)를 더 포함할 수 있다.
In addition, the present embodiment is a sealing resin formed to surround the second semiconductor chip 127 and the wire 127 connected to the second substrate 120 mounted on the second substrate 120 from the side of the first substrate 110 as shown in FIG. 140 may further include.

봉합 수지(140)는 와이어(115, 127)를 포함하여 제1반도체칩(112) 및 제2반도체칩(127)을 외부환경으로부터 보호하기 위한 것으로, 예를 들어 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
The encapsulation resin 140 includes wires 115 and 127 to protect the first semiconductor chip 112 and the second semiconductor chip 127 from an external environment. For example, an epoxy molding compound (Epoxy Molding Compound: EMC) may be used, but is not particularly limited thereto.

< < 제2실시예Second Embodiment > >

도 2는 본 발명의 제2실시 예에 따른 전력 모듈 패키지의 구조를 나타내는 단면도이다.2 is a cross-sectional view illustrating a structure of a power module package according to a second embodiment of the present invention.

본 실시 예에서는 상기 제1실시 예와 중복되는 구성에 대한 설명은 생략한다.
In the present embodiment, description of the overlapping configuration with the first embodiment will be omitted.

도 2를 참조하면, 본 실시 예에 따른 전력 모듈 패키지(200)는 제1기판(210), 제2기판(220) 및 제1기판(210) 및 제2기판(220)을 수직으로 연결하는 리드 프레임(230)을 포함한다.
Referring to FIG. 2, the power module package 200 according to the present embodiment vertically connects the first substrate 210, the second substrate 220, the first substrate 210, and the second substrate 220. The lead frame 230 is included.

본 실시 예에서 상기 제1실시 예와의 차이점은 제2기판(220)의 구조이다. 즉, 본 실시 예에 따른 제2기판(220)은 도 2에 도시한 바와 같이, 하나의 인쇄회로기판에 제1반도체칩(212)이 위치하는 오목부(220a)가 형성된 형태를 갖는다.The difference from the first embodiment in this embodiment is the structure of the second substrate 220. That is, as shown in FIG. 2, the second substrate 220 according to the present exemplary embodiment has a form in which a recess 220a in which the first semiconductor chip 212 is located is formed on one printed circuit board.

이때, 상기 인쇄회로기판은 단층 인쇄회로기판일 수도 있고, 다층 인쇄회로기판일 수도 있다.In this case, the printed circuit board may be a single layer printed circuit board or a multilayer printed circuit board.

또한, 본 실시 예에 따른 제2기판(220)에는 양측에 형성된 비아(223)와 비아(223) 상부와 연결된 상부패드(223a) 및 하부와 연결된 하부패드(223b)를 포함하는 회로층이 형성될 수 있다.
In addition, a circuit layer including a via 223 formed on both sides, an upper pad 223a connected to the upper portion of the via 223, and a lower pad 223b connected to the lower portion is formed on the second substrate 220 according to the present embodiment. Can be.

이와 같이, 본 실시 예에 따른 제2기판(220)은 상기 제1실시 예와 같이 두 개의 인쇄회로기판을 접합한 형태가 아닌, 하나의 인쇄회로기판에 오목부(220a)를 형성한 형태이므로, 높은 회로 밀집도를 요구하지 않는 전력 모듈 패키지에 적용할 수 있는 형태이다.As described above, since the second substrate 220 according to the present embodiment is not a form in which two printed circuit boards are bonded to each other as in the first embodiment, the recess 220a is formed in one printed circuit board. It is also applicable to power module packages that do not require high circuit density.

상술한 바와 같은 형태를 갖는 제2기판(220)은 상기 제1실시 예에 따른 제2기판(120)과 비교하여, 두 개의 인쇄회로기판을 접합할 필요가 없으므로 제조가 간편한 장점이 있다.
Compared to the second substrate 120 according to the first embodiment, the second substrate 220 having the shape as described above does not need to bond two printed circuit boards, thereby making it easy to manufacture.

전력 모듈 패키지의 제조방법Manufacturing method of power module package

< < 제1실시예First Embodiment > >

도 3 내지 도 12는 본 발명의 제1실시 예에 따른 전력 소자 패키지의 제조방법을 순차적으로 나타낸 공정흐름도이다.
3 to 12 are process flowcharts sequentially illustrating a method of manufacturing a power device package according to a first embodiment of the present invention.

우선, 도 3을 참조하면, 제1기판(110)의 모재인 금속기판(110b)을 준비한다.
First, referring to FIG. 3, a metal substrate 110b that is a base material of the first substrate 110 is prepared.

이때, 제1기판(110)은 제1반도체칩(112)이 실장되는 기판으로, 본 실시 예에서 제1기판(110)은 양극산화층(110a)을 갖는 금속기판(110b)일 수 있으나, 특별히 이에 한정되는 것은 아니며, 예를 들어, 인쇄회로기판(Printed Circuit Board:PCB), 세라믹 기판, 디비씨(Direct Bonded Copper:DBC) 기판을 포함할 수 있다.In this case, the first substrate 110 is a substrate on which the first semiconductor chip 112 is mounted. In this embodiment, the first substrate 110 may be a metal substrate 110b having an anodization layer 110a. The present invention is not limited thereto, and may include, for example, a printed circuit board (PCB), a ceramic substrate, and a direct bonded copper (DBC) substrate.

본 실시 예에서, 금속기판(110b)으로는 특별히 한정되는 것은 아니나 예를 들어, 비교적 저가로 손쉽게 얻을 수 있는 금속 재료일 뿐 아니라 열전달 특성이 매우 우수한 알루미늄(Al) 또는 알루미늄 합금이 사용될 수 있다.In the present embodiment, the metal substrate 110b is not particularly limited, but for example, aluminum (Al) or an aluminum alloy, which is not only a metal material that can be easily obtained at a relatively low cost but also has excellent heat transfer characteristics, may be used.

금속기판(110b)은 열전달 특성이 매우 우수하여 제1반도체칩(112)으로부터 방출되는 열을 방열하는 방열부재의 기능을 수행하기 때문에 별도의 방열부재가 필요없게 된다.
Since the metal substrate 110b has a very excellent heat transfer property, the metal substrate 110b does not need a separate heat dissipation member because it functions as a heat dissipation member that dissipates heat emitted from the first semiconductor chip 112.

다음, 도 4를 참조하면, 금속기판(110b)을 양극산화하여 양극산화층(110a)을 형성하고, 형성된 양극산화층(110a) 상에 회로패턴을 형성한다.
Next, referring to FIG. 4, the anodizing layer 110a is formed by anodizing the metal substrate 110b, and a circuit pattern is formed on the formed anodizing layer 110a.

양극산화층(110a)은 예를 들어, 알루미늄 또는 알루미늄 합금으로 된 금속기판(110b)을 붕산, 인산, 황산, 크롬산 등의 전해액에 담근 후, 금속기판(110b)에 양극을 인가하고 전해액에 음극을 인가함으로써 생성되는 것으로, 절연성능을 갖되, 약 10 내지 30 W/mk의 비교적 높은 열 전달 특성을 갖는다.The anodization layer 110a is, for example, immersed a metal substrate 110b made of aluminum or an aluminum alloy in an electrolyte such as boric acid, phosphoric acid, sulfuric acid, and chromic acid, and then applied an anode to the metal substrate 110b and a cathode in the electrolyte. It is produced by application and has insulation performance, but has a relatively high heat transfer property of about 10 to 30 W / mk.

양극산화층(110a)은 절연성을 갖기 때문에, 제1기판(110)에 회로층의 형성을 가능하게 하며, 일반적인 절연층보다 얇은 두께로 형성가능하기 때문에, 금속기판(110b)과 제1반도체칩(130a)과의 거리를 줄임으로써 방열 성능을 더욱 향상시키는 동시에 박형화를 가능하게 한다.
Since the anodization layer 110a has an insulating property, it is possible to form a circuit layer on the first substrate 110 and to have a thickness thinner than that of a general insulating layer, so that the metal substrate 110b and the first semiconductor chip ( By reducing the distance from 130a), the heat dissipation performance can be further improved and at the same time, the thickness can be reduced.

상기 회로패턴은 도 4에 도시된 리드 프레임 접합용 패드(113)를 포함하며, 박막 증착 공정 예로써, 스퍼터링 공정 또는 박막 증착 공정 및 전해 도금 공정 또는 무전해 도금 공정 등으로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
The circuit pattern includes the lead frame bonding pad 113 shown in FIG. 4, and may be formed as a thin film deposition process, for example, by a sputtering process, a thin film deposition process, an electrolytic plating process, or an electroless plating process. It is not limited to this.

다음, 도 5를 참조하면, 제1기판(110) 상에 형성된 리드 프레임 접합용 패드(113) 상에 리드 프레임(130)의 일단(130a)을 접합하고, 제1기판(110) 상에 제1반도체칩(112)을 실장한 후, 실장된 제1반도체칩(112)과 제1기판(110)을 와이어(115) 본딩한다.
Next, referring to FIG. 5, one end 130a of the lead frame 130 is bonded onto the lead frame bonding pad 113 formed on the first substrate 110, and the first substrate 110 is bonded to the first substrate 110. After the first semiconductor chip 112 is mounted, the wires 115 are bonded to the mounted first semiconductor chip 112 and the first substrate 110.

도 5에 도시한 바와 같이, 제1기판(110) 상면 양측에 형성된 리드 프레임 접합용 패드(113) 상에 각각 리드 프레임(130)의 일단(130a)을 접합하며, 이때, 리드 프레임(130)의 타단은 제1기판(110)으로부터 돌출된다.As shown in FIG. 5, one end 130a of the lead frame 130 is bonded to the lead frame bonding pads 113 formed on both sides of the first substrate 110, and at this time, the lead frame 130 The other end of protrudes from the first substrate 110.

이후 공정에서, 제1기판(110)으로부터 돌출된 리드 프레임(130)의 타단은 트림/포밍(trim/forming) 공정을 수행하여 원하는 형태로 만들 수 있다.In the subsequent process, the other end of the lead frame 130 protruding from the first substrate 110 may be trimmed to a desired shape by performing a trim / forming process.

여기에서, 리드 프레임(130)은 일반적으로 열전도성이 높은 구리로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the lead frame 130 may be generally made of copper having high thermal conductivity, but is not particularly limited thereto.

본 실시 예에서 제1반도체칩(112)은 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연된 게이트 바이폴라 트랜지스터(IGBT), 모스 트랜지스터, 전력 정류기, 전력 레귤레이터, 인버터, 컨버터, 또는 이들이 조합된 고전력 반도체칩 또는 다이오드가 사용될 수 있다.In the present embodiment, the first semiconductor chip 112 may include a silicon controlled rectifier (SCR), a power transistor, an insulated gate bipolar transistor (IGBT), a MOS transistor, a power rectifier, a power regulator, an inverter, a converter, or a combination of high power semiconductors. Chips or diodes may be used.

본 실시 예에서 제1반도체칩(112)은 제1기판(110) 상에서 리드 프레임(130)이 접합되지 않은 영역 상에 실장된 형태이나, 특별히 이에 한정되는 것은 아니다.In the present exemplary embodiment, the first semiconductor chip 112 is mounted on a region where the lead frame 130 is not bonded on the first substrate 110, but is not particularly limited thereto.

이때, 도 4에 도시하지는 않았으나, 접착부재(미도시)를 이용하여 제1반도체칩(112)를 제1기판(110) 상에 부착할 수 있으며, 상기 접착부재(미도시)는 도전성이거나 비도전성일 수 있다.In this case, although not shown in FIG. 4, the first semiconductor chip 112 may be attached onto the first substrate 110 by using an adhesive member (not shown), and the adhesive member (not shown) may be conductive or non-even. It may be malleable.

예를 들어, 상기 접착부재는 도금에 의해 형성될 수 있거나, 도전성 페이스트 또는 도전성 테이프일 수 있다. 또한, 상기 접착부재는 솔더(solder), 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프일 수 있다.For example, the adhesive member may be formed by plating, or may be a conductive paste or a conductive tape. In addition, the adhesive member may be a solder, a metal epoxy, a metal paste, a resin epoxy, or an adhesive tape having excellent heat resistance.

예를 들어, 상기 접착부재로 사용될 수 있는 접착 테이프는 상용화된 공지의 유리 테이프, 실리콘 테이프, 테프론 테이프, 스테인리스 호일 테이프, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 또한, 상기 접착부재는 상술한 재료들을 혼합하여 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
For example, the adhesive tape that can be used as the adhesive member may be a commercially known high temperature tape such as glass tape, silicone tape, Teflon tape, stainless steel foil tape, ceramic tape, etc., and the adhesive member may be It may be formed by mixing the materials, but is not particularly limited thereto.

또한, 와이어(115)를 이용하여 제1반도체칩(112)과 제1기판(110)을 연결하는 공정은 당 기술분야에서 잘 알려진 볼 본딩(ball bonding), 웨지 본딩(wedge bonding) 및 스티치 본딩(stitch bonding)에 의해 수행될 수 있다.In addition, the process of connecting the first semiconductor chip 112 and the first substrate 110 using the wire 115 is well known in the art, ball bonding, wedge bonding, and stitch bonding. It can be performed by (stitch bonding).

이때 와이어(115)의 일단은 제1반도체칩(112)과 연결되고, 타단은 제1기판(110) 상에 형성된 회로패턴(미도시)과 연결될 수 있다.
In this case, one end of the wire 115 may be connected to the first semiconductor chip 112, and the other end thereof may be connected to a circuit pattern (not shown) formed on the first substrate 110.

다음, 도 6을 참조하면, 제2기판(120)을 이루는 상부기판(125) 및 하부기판(121)을 준비한다.
Next, referring to FIG. 6, an upper substrate 125 and a lower substrate 121 constituting the second substrate 120 are prepared.

본 실시 예에서 상부기판(125) 및 하부기판(121)은 모두 인쇄회로기판일 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 상부기판(125)과 하부기판(121)이 동일한 재질의 기판일 수도 있고, 상이한 재질의 기판일 수도 있다.In the present embodiment, both the upper substrate 125 and the lower substrate 121 may be printed circuit boards, but are not particularly limited thereto. In addition, the upper substrate 125 and the lower substrate 121 may be a substrate of the same material, or may be a substrate of a different material.

또한, 상기 인쇄회로기판은 단층 인쇄회로기판일 수도 있고, 다층 인쇄회로기판일 수도 있다.Further, the printed circuit board may be a single layer printed circuit board or a multilayer printed circuit board.

또한, 본 실시 예에서 하부기판(121)에는 이후 제1기판(110)에 실장된 제1반도체칩(112)이 위치하는 캐비티(121a)가 형성될 수 있다.Also, in the present exemplary embodiment, a cavity 121a in which the first semiconductor chip 112 mounted on the first substrate 110 may be formed may be formed on the lower substrate 121.

여기에서, 캐비티(121a)는 라우팅(routing), 프레싱(pressing) 또는 펀칭(punching) 공정 등에 의해 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.Here, the cavity 121a may be formed by a routing, pressing, or punching process, but is not particularly limited thereto.

이때, 상기 하부기판(121)의 두께는 제1기판(210) 상에 실장된 제1반도체칩(212)의 돌출높이 및 제1반도체칩(212)에 연결된 와이어(215)의 높이에 대응되는 것이 바람직하다.
In this case, the thickness of the lower substrate 121 corresponds to the height of the protrusion of the first semiconductor chip 212 mounted on the first substrate 210 and the height of the wire 215 connected to the first semiconductor chip 212. It is preferable.

본 실시 예에서 상부기판(125)에는 제1비아(126) 및 제1비아(126)의 상부와 연결된 제1상부패드(126a), 제1비아(126)의 하부와 연결된 제1하부패드(126b)를 포함하는 회로층이 형성될 수 있고, 마찬가지로, 하부기판(121)에는 제2비아(123) 및 제2비아(123)의 상부와 연결된 제2상부패드(123a), 제2비아(123)의 하부와 연결된 제2하부패드(123b)를 포함하는 회로층이 형성될 수 있다.In the present exemplary embodiment, the upper substrate 125 includes a first upper pad 126a connected to the first via 126 and an upper portion of the first via 126, and a first lower pad connected to a lower portion of the first via 126. A circuit layer including the upper portion 126b may be formed. Similarly, the lower substrate 121 may include a second upper pad 123a and a second via 123 connected to an upper portion of the second via 123 and the second via 123. A circuit layer including a second lower pad 123b connected to a lower portion of 123 may be formed.

여기에서, 상기 회로층은 전해 도금이나 무전해 도금에 의해 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
Here, the circuit layer may be formed by electrolytic plating or electroless plating, but is not particularly limited thereto.

다음, 도 7 내지 도 9를 참조하면, 상부기판(125) 및 하부기판(121)을 접합하여 제2기판(120)을 제조한다.
Next, referring to FIGS. 7 to 9, the second substrate 120 is manufactured by bonding the upper substrate 125 and the lower substrate 121 to each other.

본 실시 예에서, 상부기판(125) 및 하부기판(121)은 여러 가지의 방법으로 접합하고 있다.In the present embodiment, the upper substrate 125 and the lower substrate 121 are bonded in various ways.

첫 번째로, 도 7에 도시한 바와 같이, 상부기판(125)의 제1비아(126)의 하부와 연결된 제1하부패드(126b)와 하부기판(121)의 제2비아(123)의 상부와 연결된 제2상부패드(123a)를 솔더링(122)하여 접합하는 방법이 있다.First, as shown in FIG. 7, the first lower pad 126b connected to the lower portion of the first via 126 of the upper substrate 125 and the upper portion of the second via 123 of the lower substrate 121 are formed. And a second upper pad 123a connected to each other by soldering 122.

두 번째로, 도 8에 도시한 바와 같이, 상부기판(125)의 제1하부패드(126b)에 제1범프(124a)를 형성하고, 하부기판(121)의 제2상부패드(123a)에 제2범프(124b)를 형성한 다음, 제1범프(124a)와 제2범프(124b)를 접합하는 방법이 있다. Second, as shown in FIG. 8, the first bump 124a is formed on the first lower pad 126b of the upper substrate 125, and the second upper pad 123a of the lower substrate 121 is formed. After forming the second bump 124b, there is a method of bonding the first bump 124a and the second bump 124b.

이때, 제1범프(124a)와 제2범프(124b)의 접합은 솔더링(soldering), 가열 압착 등에 의해 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.At this time, the bonding of the first bump 124a and the second bump 124b may be performed by soldering, heat pressing, or the like, but is not particularly limited thereto.

세 번째로, 도 9에 도시한 바와 같이, 상부기판(125)의 하면 양측에 제1하부패드(126b)를 감싸는 수지층을 형성하거나 또는, 하부기판(121)의 상면에 제2상부패드(123a)를 감싸는 수지층을 형성한 다음, 제1하부패드(126b)와 제2상부패드(123a)를 접한 상태로 가열 압착하여 접합하는 방법이 있다.Third, as shown in FIG. 9, a resin layer surrounding the first lower pad 126b is formed on both sides of the lower surface of the upper substrate 125, or a second upper pad (on the upper surface of the lower substrate 121). After forming the resin layer surrounding the 123a, there is a method in which the first lower pad 126b and the second upper pad 123a are heated and pressed in contact with each other.

이와 같이, 본 실시 예에서는 세 가지의 접합 방법을 예로써 설명하고 있으나, 특별히 이에 한정되는 것은 아니며, 다양한 접합 방법이 존재할 수 있음은 자명할 것이다.
As such, in the present embodiment, three bonding methods are described as examples, but the present invention is not limited thereto, and it will be apparent that various bonding methods may exist.

이와 같이, 본 실시 예에 따른 제2기판(120)은 상부기판(125) 및 하부기판(121) 즉, 2개의 인쇄회로기판을 결합하여 사용함으로써, 인쇄회로기판이 마주하는 면 및 캐비티(121a) 내벽 등에도 회로패턴을 추가로 형성할 수 있어 4층 회로 구현이 가능하므로, 회로 설계 자유도가 높아짐에 따라 제어부에 다양한 부가 기능을 추가할 수 있는 장점이 있다.
As described above, the second substrate 120 according to the present embodiment uses the upper substrate 125 and the lower substrate 121, that is, the two printed circuit boards by combining the printed circuit boards so that the printed circuit board faces and the cavity 121a. ) Since the circuit pattern can be additionally formed on the inner wall, the four-layer circuit can be implemented. As the degree of freedom in circuit design increases, various additional functions can be added to the controller.

다음, 도 10을 참조하면, 제2기판(120) 상에 제2반도체칩(127)을 실장하고, 실장된 제2반도체칩(127)과 제2기판(120)을 와이어(129) 본딩한다.
Next, referring to FIG. 10, a second semiconductor chip 127 is mounted on the second substrate 120, and the wires 129 are bonded to the mounted second semiconductor chip 127 and the second substrate 120. .

이때, 제2반도체칩(127)은 별도의 접착부재(미도시)를 이용하여 제2기판(120) 상에 부착될 수 있다. 여기에서, 제2반도체칩(127)은 상술한 고전력 반도체칩의 구동을 제어하기 위한 저전력 반도체칩 예를 들어, 전력소자를 제어하기 위한 제어소자가 포함될 수 있다.In this case, the second semiconductor chip 127 may be attached onto the second substrate 120 using a separate adhesive member (not shown). Here, the second semiconductor chip 127 may include a low power semiconductor chip for controlling the driving of the high power semiconductor chip described above, for example, a control element for controlling the power device.

또한, 제2반도체칩(127)이 제2기판(120)의 비아(123, 126)와 직접적으로 연결되는 경우는 드물고, 비아(123, 126)와 연결된 회로패턴과 와이어(129) 본딩으로 연결되는 것이 일반적이다.In addition, the second semiconductor chip 127 is rarely directly connected to the vias 123 and 126 of the second substrate 120. The circuit pattern connected to the vias 123 and 126 and the wire 129 are bonded to each other. It is common to be.

또한, 도 10에서는 제2기판(120) 상에 두 개의 제2반도체칩(127)이 실장된 것으로 도시하고 있으나, 세 개 이상의 제2반도체칩(127)이 실장될 수 있음은 물론이다.
In addition, in FIG. 10, two second semiconductor chips 127 are mounted on the second substrate 120, but three or more second semiconductor chips 127 may be mounted.

본 실시 예에서는 제1기판(110)을 준비한 다음, 제2기판(120)을 준비하는 것으로 기재하고 있으나, 이러한 순서로 특별히 한정되는 것은 아니며, 제1기판(110)과 제2기판(120)을 동시에 준비할 수도 있고, 제2기판(120)을 먼저, 제1기판(110)을 나중에 준비할 수도 있다.
In the present exemplary embodiment, the first substrate 110 is prepared, and then the second substrate 120 is prepared. However, the first substrate 110 and the second substrate 120 are not particularly limited in this order. It may be prepared at the same time, the second substrate 120 may be prepared first, the first substrate 110 may be prepared later.

다음, 도 11을 참조하면, 리드 프레임(130)이 접합되고, 제1반도체칩(112)이 실장된 제1기판(110) 상에 제2기판(120)의 하부기판(121)이 리드 프레임(130)에 접하도록 배치한 다음, 도 12와 같이, 리드 프레임(130) 일단(130a) 상면에 제2기판(120)의 하부기판(121)을 접합한다.
Next, referring to FIG. 11, the lower substrate 121 of the second substrate 120 is a lead frame on the first substrate 110 on which the lead frame 130 is bonded and the first semiconductor chip 112 is mounted. 12, the lower substrate 121 of the second substrate 120 is bonded to the upper surface of one end 130a of the lead frame 130 as shown in FIG. 12.

이때, 리드 프레임(130)의 일단(130a) 상면과 제2기판(120)의 하부기판(121)의 제2하부패드(123b)는 솔더링(133)에 의해 접합될 수 있다.In this case, the upper surface of one end 130a of the lead frame 130 and the second lower pad 123b of the lower substrate 121 of the second substrate 120 may be bonded by soldering 133.

또한, 제2기판(120) 제조 단계에서 서술한 바와 같이, 가열 압착 또는 수지층 형성 등을 통하여 제2하부패드(123b)와 리드 프레임(130)의 일단(130a) 상면을 접합할 수 있다.
In addition, as described in the manufacturing process of the second substrate 120, the second lower pad 123b and the upper surface of the one end 130a of the lead frame 130 may be bonded by heat pressing or forming a resin layer.

이와 같이, 제1기판(110) 상면 양측에 리드 프레임(130)을, 리드 프레임(130) 상면에 제2기판(120)을 접합함으로써, 제1기판(110)과 제2기판(120)이 3차원적 구조로 배치되어 고전력 반도체칩인 제1반도체칩(112)과 저전력 반도체칩인 제2반도체칩(127)을 열적으로 분리하여 고전력 반도체칩으로부터 발생되는 열이 저전력 반도체칩에 미치는 영향을 최소화할 수 있다.As described above, the first substrate 110 and the second substrate 120 are bonded to each other by bonding the lead frame 130 to both sides of the upper surface of the first substrate 110 and the second substrate 120 to the upper surface of the lead frame 130. It is arranged in a three-dimensional structure and thermally separates the first semiconductor chip 112, which is a high power semiconductor chip, and the second semiconductor chip 127, which is a low power semiconductor chip, so that the heat generated from the high power semiconductor chip affects the low power semiconductor chip. It can be minimized.

또한, 고전력 반도체칩인 제1반도체칩(112)과 저전력 반도체칩인 제2반도체칩(127)을 각각 방열기판과 인쇄회로기판을 이용하여 분리 제작함으로써, 고가의 방열기판 사용을 줄여 제품 원가를 절감할 수 있다.
In addition, by separately fabricating the first semiconductor chip 112, which is a high power semiconductor chip, and the second semiconductor chip 127, which is a low power semiconductor chip, using a heat dissipation substrate and a printed circuit board, respectively, the use of an expensive heat dissipation substrate is reduced, thereby reducing product cost. Can be saved.

다음, 도 12에 도시한 바와 같이, 제1기판(110)의 측면부터 제2기판(120) 상에 실장된 제2반도체칩(127) 및 이에 연결된 와이어(129)까지 감싸는 봉합 수지(140)를 형성하는 단계를 더 포함할 수 있으며, 이어서, 봉합 수지(140) 외부로 돌출된 리드 프레임(130)의 타단에 대하여 트림/포밍(trim/forming)공정을 포함하는 통상의 후속 공정을 진행할 수 있다.
Next, as shown in FIG. 12, the encapsulation resin 140 surrounding the second semiconductor chip 127 mounted on the second substrate 120 and the wire 129 connected thereto from the side of the first substrate 110. It may further comprise the step of, and then can proceed to the usual subsequent process including a trim / forming (trim / forming) process for the other end of the lead frame 130 protruding out of the sealing resin 140 have.

봉합 수지(150)는 와이어(135a, 135b)를 포함하여 제1반도체칩(130a) 및 제2반도체칩(130b)을 외부환경으로부터 보호하기 위한 것으로, 예를 들어 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
The encapsulation resin 150 includes wires 135a and 135b to protect the first semiconductor chip 130a and the second semiconductor chip 130b from the external environment. For example, an epoxy molding compound (Epoxy Molding Compound: EMC) may be used, but is not particularly limited thereto.

< < 제2실시예Second Embodiment > >

도 13 내지 도 16은 본 발명의 제2실시 예에 따른 전력 모듈 패키지의 제조방법에서 제2기판 제조 공정 및 제1기판과 제2기판의 접합 공정을 순차적으로 나타낸 공정 단면도이다.13 to 16 are cross-sectional views sequentially illustrating a second substrate manufacturing process and a bonding process of a first substrate and a second substrate in a method of manufacturing a power module package according to a second embodiment of the present invention.

본 실시 예에서 제1기판 제조 공정은 상기 제1실시 예와 동일하므로 생략하고 제2기판 제조 공정부터 설명할 것이며, 상기 제1실시 예와 동일 구성에 대한 설명은 생략한다.
In the present embodiment, since the first substrate manufacturing process is the same as the first embodiment, the description will be omitted from the second substrate manufacturing process, and the description of the same configuration as the first embodiment will be omitted.

우선, 도 13을 참조하면, 양측에 비아(223)가 형성된 제2기판(220)을 준비한다.
First, referring to FIG. 13, a second substrate 220 having vias 223 formed on both sides thereof is prepared.

여기에서, 제2기판(220)은 단층 또는 다층 인쇄회로기판일 수 있으나, 특별히 이에 한정되는 것은 아니며, 제2기판(220)에는 비아(223) 및 비아(223)의 상부와 연결된 상부패드(223a), 하부와 연결된 하부패드(223b)를 포함하는 회로층이 형성될 수 있다.
Here, the second substrate 220 may be a single layer or a multilayer printed circuit board, but is not particularly limited thereto. The second substrate 220 may include a via 223 and an upper pad connected to an upper portion of the via 223. 223a) and a circuit layer including a lower pad 223b connected to the lower portion may be formed.

다음, 도 14를 참조하면, 제2기판(220)의 하면에 후속 공정에 의해 제1반도체칩(212)이 위치하는(도 16 참조) 오목부(220a)를 형성한다.
Next, referring to FIG. 14, a recess 220a in which the first semiconductor chip 212 is positioned (see FIG. 16) is formed on a lower surface of the second substrate 220 by a subsequent process.

이때, 오목부(220a)는 라우팅(routing) 공정에 의해 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.In this case, the recess 220a may be formed by a routing process, but is not particularly limited thereto.

또한, 오목부(220a)의 깊이는 제1기판(210) 상에 실장된 제1반도체칩(212)의 돌출높이 및 제1반도체칩(212)에 연결된 와이어(215)의 높이에 대응되도록 형성되는 것이 바람직하다.
In addition, the depth of the recess 220a is formed to correspond to the height of the protrusion of the first semiconductor chip 212 mounted on the first substrate 210 and the height of the wire 215 connected to the first semiconductor chip 212. It is preferable to be.

다음, 도 15를 참조하면, 제1기판(210)에 접합된 리드 프레임(230)의 일단(230a) 상면에 제2기판(220)에 형성된 비아(223)의 하부패드(223b)가 접하도록 배치한 다음, 도 16과 같이, 리드 프레임(230) 일단(230a) 상면에 제2기판(220)의 비아(223)의 하부패드(223b)를 접합한다.
Next, referring to FIG. 15, the lower pad 223b of the via 223 formed on the second substrate 220 is in contact with the upper surface of one end 230a of the lead frame 230 bonded to the first substrate 210. Then, as shown in FIG. 16, the lower pad 223b of the via 223 of the second substrate 220 is bonded to the upper surface of one end 230a of the lead frame 230.

이때, 리드 프레임(230)의 일단(230a) 상면과 제2기판(220)의 하부패드(223b)는 솔더링(233)에 의해 접합될 수 있다.In this case, the upper surface of one end 230a of the lead frame 230 and the lower pad 223b of the second substrate 220 may be bonded by soldering 233.

또한, 상기 제1실시 예에 따른 제2기판(120) 제조 단계에서 서술한 바와 같이, 가열 압착 또는 수지층 형성 등을 통하여 하부패드(223b)와 리드 프레임(230)의 일단(230a) 상면을 접합할 수 있다.
In addition, as described in the manufacturing process of the second substrate 120 according to the first embodiment, the upper surface of the lower pad 223b and the one end 230a of the lead frame 230 may be formed through heat compression or resin layer formation. Can be bonded.

이와 같이, 제1기판(210) 상면 양측에 리드 프레임(230)을, 리드 프레임(230) 상면에 제2기판(220)을 접합함으로써, 제1기판(210)과 제2기판(220)이 3차원적 구조로 배치되어 고전력 반도체칩인 제1반도체칩(212)과 저전력 반도체칩인 제2반도체칩(227)을 열적으로 분리하여 고전력 반도체칩으로부터 발생되는 열이 저전력 반도체칩에 미치는 영향을 최소화할 수 있다.As described above, the first substrate 210 and the second substrate 220 are bonded to each other by bonding the lead frame 230 to both sides of the upper surface of the first substrate 210 and the second substrate 220 to the upper surface of the lead frame 230. It is arranged in a three-dimensional structure and thermally separates the first semiconductor chip 212, which is a high power semiconductor chip, and the second semiconductor chip 227, which is a low power semiconductor chip, so that the heat generated from the high power semiconductor chip affects the low power semiconductor chip. It can be minimized.

또한, 고전력 반도체칩인 제1반도체칩(212)과 저전력 반도체칩인 제2반도체칩(227)을 각각 방열기판과 인쇄회로기판을 이용하여 분리 제작함으로써, 고가의 방열기판 사용을 줄여 제품 원가를 절감할 수 있다.
In addition, by separately manufacturing the first semiconductor chip 212, which is a high power semiconductor chip, and the second semiconductor chip 227, which is a low power semiconductor chip, using a heat dissipation substrate and a printed circuit board, respectively, the use of an expensive heat dissipation substrate is reduced, thereby reducing product cost. Can be saved.

다음, 도 16에 도시한 바와 같이, 제1기판(210)의 측면부터 제2기판(220) 상에 실장된 제2반도체칩(227) 및 이에 연결된 와이어(229)까지 감싸는 봉합 수지(240)를 형성하는 단계를 더 포함할 수 있으며, 이어서, 봉합 수지(240) 외부로 돌출된 리드 프레임(230)의 타단에 대하여 트림/포밍(trim/forming)공정을 포함하는 통상의 후속 공정을 진행할 수 있다.
Next, as shown in FIG. 16, the encapsulation resin 240 encapsulating the second semiconductor chip 227 mounted on the second substrate 220 and the wire 229 connected thereto from the side of the first substrate 210. The method may further include forming a step, and then proceeding with a conventional subsequent process including a trim / forming process with respect to the other end of the lead frame 230 protruding out of the sealing resin 240. have.

이와 같이, 본 실시 예에 따른 제2기판(220) 제조 방법은 상기 제1실시 예와 같이 두 개의 기판을 접합한 형태가 아닌, 하나의 인쇄회로기판에 오목부(220a)를 형성하므로, 상기 제1실시 예에 따른 제2기판(120)의 제조 공정과 비교하여 두 기판을 접합하는 공정이 삭제되므로, 공정 수가 감소하여 전체적인 제조 공정이 간소화될 수 있는 장점이 있다.
As described above, in the method of manufacturing the second substrate 220 according to the present embodiment, since the recesses 220a are formed in one printed circuit board rather than the two substrates as in the first embodiment, the concave portion 220a is formed. Compared with the manufacturing process of the second substrate 120 according to the first embodiment, the process of joining the two substrates is eliminated, so that the number of processes can be reduced and the overall manufacturing process can be simplified.

이상 본 발명의 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로 본 발명에 따른 전력 모듈 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
As described above in detail through specific embodiments of the present invention, this is for describing the present invention in detail and the power module package and its manufacturing method according to the present invention is not limited thereto, and the technical scope of the present invention It is apparent that modifications and improvements are possible to those skilled in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100, 200 : 전력 모듈 패키지(제1실시예, 제2실시예)
110, 210 : 제1기판 110a, 210a : 양극산화층
110b, 210b : 금속기판 112, 212 : 제1반도체칩
113, 213 : 리드 프레임 접합용 패드 115, 215 : 와이어
117, 217 : 솔더링 120, 220 : 제2기판
121 : 하부기판 123 : 제1비아
123a : 제1상부패드 123b : 제1하부패드
125 : 상부기판 126 : 제2비아
126a : 제2상부패드 126b : 제2하부패드
127, 227 : 제2반도체칩 129, 229 : 와이어
130, 230 : 리드 프레임 140, 240 : 봉합 수지
223 : 비아 223a : 상부패드
223b : 하부패드 133, 233 : 솔더링
122 : 솔더링 124a : 제1범프
124b : 제2범프 128 : 수지층100, 200: power module package (first embodiment, second embodiment)
110, 210: first substrate 110a, 210a: anodization layer
110b and 210b: Metal substrates 112 and 212: First semiconductor chip
113,213: Lead frame bonding pads 115,215: Wire
117, 217: soldering 120, 220: second substrate
121: lower substrate 123: first via
123a: first upper pad 123b: first lower pad
125: upper substrate 126: second via
126a: second lower pad 126b: second lower pad
127, 227: second semiconductor chip 129, 229: wire
130, 230: lead frame 140, 240: sealing resin
223: Via 223a: Upper Pad
223b: Lower pads 133, 233: Soldering
122: soldering 124a: the first bump
124b: second bump 128: resin layer

Claims (20)

일면에 제1반도체칩이 실장되는 제1기판;
상기 제1기판 상에 배치되고, 일면에는 제2반도체칩이 실장되고, 타면에는 상기 제1반도체칩이 위치하는 오목부가 형성된 제2기판; 및
일단은 상기 제1기판의 일면 및 상기 제2기판의 타면에 접합되고, 타단은 외부로 돌출되어 상기 제1기판과 제2기판을 수직으로 연결하는 리드 프레임
을 포함하는 전력 모듈 패키지.A first substrate on which one surface of the first semiconductor chip is mounted;
A second substrate disposed on the first substrate, the second substrate having one surface mounted with a second semiconductor chip and the other surface having a recess in which the first semiconductor chip is located; And
One end is joined to one surface of the first substrate and the other surface of the second substrate, the other end is protruded to the outside lead frame for vertically connecting the first substrate and the second substrate
Gt; power module package. &Lt; / RTI &gt; 청구항 1에 있어서,
상기 제2기판은,
상기 제2기판 양측에 형성된 비아;
상기 비아 상부와 연결된 상부패드; 및
상기 비아 하부와 연결된 하부패드
를 더 포함하고, 상기 리드 프레임과 상기 하부패드가 접합되는 전력 모듈 패키지.The method according to claim 1,
The second substrate,
Vias formed on both sides of the second substrate;
An upper pad connected to an upper portion of the via; And
A lower pad connected to the bottom of the via
The power module package further comprises a lead frame and the lower pad is bonded. 청구항 1에 있어서,
상기 제2기판은,
상기 제2반도체칩이 실장되는 상부기판; 및
상기 오목부에 대응되는 캐비티가 형성된 하부기판
을 포함하는 전력 모듈 패키지.The method according to claim 1,
The second substrate,
An upper substrate on which the second semiconductor chip is mounted; And
Lower substrate having a cavity corresponding to the recess
Gt; power module package. &Lt; / RTI &gt; 청구항 3에 있어서,
상기 제2기판은,
상기 상부기판 양측에 형성된 제1비아; 및
상기 하부기판의 상기 제1비아에 대응되는 위치에 형성되고, 상기 제1비아와 전기적으로 연결되는 제2비아
를 더 포함하는 전력 모듈 패키지.The method according to claim 3,
The second substrate,
First vias formed on both sides of the upper substrate; And
A second via formed at a position corresponding to the first via of the lower substrate and electrically connected to the first via;
&Lt; / RTI &gt; 청구항 4에 있어서,
상기 제2기판은,
상기 제1비아의 상부와 연결된 제1상부패드와 상기 제1비아의 하부와 연결된 제1하부패드; 및
상기 제2비아의 상부와 연결된 제2상부패드와 상기 제2비아의 하부와 연결된 제2하부패드
를 더 포함하며, 상기 제1하부패드 및 제2상부패드가 솔더링에 의해 접합된 형태인 전력 모듈 패키지.The method of claim 4,
The second substrate,
A first upper pad connected to an upper portion of the first via and a first lower pad connected to a lower portion of the first via; And
A second upper pad connected to an upper portion of the second via and a second lower pad connected to a lower portion of the second via
The power module package further includes a shape in which the first lower pad and the second upper pad are joined by soldering. 청구항 4에 있어서,
상기 제2기판은,
상기 제1비아의 상부와 연결된 제1상부패드와 상기 제1비아의 하부와 연결된 제1하부패드; 및
상기 제2비아의 상부와 연결된 제2상부패드와 상기 제2비아의 하부와 연결된 제2하부패드
를 더 포함하며, 상기 제1하부패드 및 제2상부패드는 상기 제1하부패드 및 제2상부패드의 측면을 감싸도록 형성된 수지층에 의해 접합된 형태인 전력 모듈 패키지.The method of claim 4,
The second substrate,
A first upper pad connected to an upper portion of the first via and a first lower pad connected to a lower portion of the first via; And
A second upper pad connected to an upper portion of the second via and a second lower pad connected to a lower portion of the second via
The power supply package of claim 1, wherein the first lower pad and the second upper pad are joined by a resin layer formed to surround side surfaces of the first lower pad and the second upper pad. 청구항 4에 있어서,
상기 제2기판은,
상기 제1비아의 상부와 연결된 제1상부패드와 상기 제1비아의 하부와 연결된 제1하부패드;
상기 제2비아의 상부와 연결된 제2상부패드와 상기 제2비아의 하부와 연결된 제2하부패드;
상기 제1하부패드에 형성된 제1범프; 및
상기 제2하부패드에 형성된 제2범프
를 더 포함하며, 상기 제1범프 및 제2범프가 열압착에 의해 접합된 형태인 전력 모듈 패키지.The method of claim 4,
The second substrate,
A first upper pad connected to an upper portion of the first via and a first lower pad connected to a lower portion of the first via;
A second upper pad connected to an upper portion of the second via and a second lower pad connected to a lower portion of the second via;
A first bump formed on the first lower pad; And
A second bump formed on the second lower pad
The power module package further includes, wherein the first bump and the second bump is bonded by thermal compression. 청구항 1에 있어서,
상기 제1기판의 측면부터 상기 제2기판 상에 실장된 제2반도체칩까지 감싸도록 형성된 봉합 수지를 더 포함하는 전력 모듈 패키지.The method according to claim 1,
The power module package further comprises a sealing resin formed to surround the second semiconductor chip mounted on the second substrate from the side of the first substrate. 청구항 1에 있어서,
상기 제1기판은 양극산화층을 갖는 금속기판인 전력 모듈 패키지.The method according to claim 1,
And the first substrate is a metal substrate having an anodization layer. 청구항 1에 있어서,
상기 제2기판은 인쇄회로기판인 전력 모듈 패키지.The method according to claim 1,
The second substrate is a printed circuit board power module package. 일면에 제1반도체칩이 실장되고, 상기 일면 양측에 리드 프레임이 접합된 제1기판을 준비하는 단계;
일면에는 제2반도체칩이 실장되고, 타면에는 상기 제1반도체칩이 위치하는 오목부를 갖는 제2기판을 준비하는 단계; 및
상기 제1기판 일면 양측에 접합된 리드 프레임 상에 상기 제2기판의 타면이 접하도록 상기 제2기판을 수직으로 접합하는 단계
를 포함하는 전력 모듈 패키지의 제조방법.Preparing a first substrate having a first semiconductor chip mounted on one surface thereof and a lead frame bonded to both sides of the one surface;
Preparing a second substrate having a second semiconductor chip mounted on one surface thereof and having a concave portion on which the first semiconductor chip is located; And
Vertically joining the second substrate so that the other surface of the second substrate is in contact with the lead frame joined to both sides of the first substrate;
&Lt; / RTI &gt; 청구항 11에 있어서,
상기 제1기판을 준비하는 단계는,
금속기판을 준비하는 단계;
상기 금속기판의 표면에 양극산화층을 형성하는 단계;
상기 양극산화층에 리드 프레임 접합용 패드를 포함하는 회로패턴을 형성하는 단계; 및
상기 리드 프레임 접합용 패드에 리드 프레임을 접합하는 단계
를 포함하는 전력 모듈 패키지의 제조방법.The method of claim 11,
Preparing the first substrate,
Preparing a metal substrate;
Forming an anodization layer on a surface of the metal substrate;
Forming a circuit pattern including a pad for lead frame bonding on the anodization layer; And
Bonding a lead frame to the lead frame bonding pad
&Lt; / RTI &gt; 청구항 11에 있어서,
상기 제2기판을 준비하는 단계는,
양측에 비아와 상기 비아의 상부와 연결된 상부패드 및 상기 비아의 하부와 연결된 하부패드를 갖는 기판을 준비하는 단계;
상기 기판의 하면에 오목부를 형성하는 단계; 및
상기 기판의 상면에 제2반도체칩을 실장하는 단계
를 포함하는 전력 모듈 패키지의 제조방법.The method of claim 11,
Preparing the second substrate,
Preparing a substrate having a via and an upper pad connected to an upper portion of the via and a lower pad connected to a lower portion of the via;
Forming a recess in a lower surface of the substrate; And
Mounting a second semiconductor chip on an upper surface of the substrate;
&Lt; / RTI &gt; 청구항 13에 있어서,
상기 오목부를 형성하는 단계는 라우팅(routing) 공정에 의해 수행되는 전력 모듈 패키지의 제조방법.The method according to claim 13,
Forming the recess is a method of manufacturing a power module package is performed by a routing (routing) process. 청구항 11에 있어서,
상기 제2기판을 준비하는 단계는,
양측에 제1비아, 상기 제1비아의 상부와 연결된 제1상부패드 및 상기 제1비아의 하부와 연결된 제1하부패드를 갖는 상부기판을 준비하는 단계;
상기 오목부에 대응되는 캐비티를 갖고, 상기 제1비아와 대응되는 위치에 형성된 제2비아와 상기 제2비아의 상부와 연결된 제2상부패드 및 상기 제2비아의 하부와 연결된 제2하부패드를 갖는 하부기판을 준비하는 단계;
상기 상부기판과 하부기판을 접합하는 단계; 및
상기 상부기판상에 제2반도체를 실장하는 단계
를 포함하는 전력 모듈 패키지의 제조방법.The method of claim 11,
Preparing the second substrate,
Preparing an upper substrate having both first vias, a first upper pad connected to an upper portion of the first via, and a first lower pad connected to a lower portion of the first via;
A second via pad having a cavity corresponding to the recess, a second upper pad connected to an upper portion of the second via, and a second lower pad connected to a lower portion of the second via; Preparing a lower substrate having;
Bonding the upper substrate and the lower substrate to each other; And
Mounting a second semiconductor on the upper substrate
&Lt; / RTI &gt; 청구항 15에 있어서,
상기 상부기판과 하부기판을 접합하는 단계는 상기 제1하부패드와 상기 제2상부패드를 솔더링하여 접합함으로써 수행되는 전력 모듈 패키지의 제조방법.The method according to claim 15,
The bonding of the upper substrate and the lower substrate is performed by soldering and bonding the first lower pad and the second upper pad. 청구항 15에 있어서,
상기 상부기판과 하부기판을 접합하는 단계는,
상기 상부기판의 제1하부패드 또는 상기 하부기판의 제2상부패드 측면을 감싸는 수지층을 형성하는 단계; 및
상기 상부기판의 하면 및 하부기판의 상면을 가열 압착하여 접합하는 단계
를 포함하는 전력 모듈 패키지의 제조방법.The method according to claim 15,
Bonding the upper substrate and the lower substrate,
Forming a resin layer surrounding side surfaces of the first lower pad of the upper substrate or the second upper pad of the lower substrate; And
Bonding the lower surface of the upper substrate and the upper surface of the lower substrate by heat pressing
&Lt; / RTI &gt; 청구항 15에 있어서,
상기 상부기판과 하부기판을 접합하는 단계는,
상기 제1하부패드에 제1범프를 형성하는 단계;
상기 제2상부패드에 제2범프를 형성하는 단계; 및
상기 제1범프와 제2범프를 가열 압착하여 접합하는 단계
를 포함하는 전력 모듈 패키지의 제조방법.The method according to claim 15,
Bonding the upper substrate and the lower substrate,
Forming a first bump on the first lower pad;
Forming a second bump on the second upper pad; And
Bonding the first bump and the second bump by heat compression;
&Lt; / RTI &gt; 청구항 11에 있어서,
상기 리드 프레임 상에 제2기판을 수직으로 접합하는 단계 이후에,
상기 제1기판의 측면부터 상기 제2기판 상에 실장된 제2반도체칩까지 감싸는 봉합 수지를 형성하는 단계를 더 포함하는 전력 모듈 패키지의 제조방법.The method of claim 11,
After the step of vertically bonding the second substrate on the lead frame,
And forming an encapsulation resin surrounding a side surface of the first substrate to a second semiconductor chip mounted on the second substrate. 청구항 19에 있어서,
상기 봉합 수지를 형성하는 단계 이후에,
상기 봉합 수지 외부로 돌출된 리드 프레임을 트림/포밍(trim/forming)하는 공정을 더 포함하는 전력 모듈 패키지의 제조방법.The method of claim 19,
After the step of forming the sealing resin,
And trimming / forming a lead frame protruding out of the sealing resin.
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