KR101215643B1 - Method for fabricating buried word line of semiconductor device - Google Patents

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Abstract

반도체 기판에 리세스홈(recess trench)을 형성하고, 산화물층을 형성하고, 리세스홈을 채우는 금속층으로 형성한다. 금속층에 대한 식각 가스 및 헬륨(He) 가스, 산소(O2) 가스의 플라즈마(plasma)를 이용하여 금속층을 에치백(etch back)하여 매몰 워드라인을 형성하는 반도체 소자의 매몰 워드라인 형성 방법을 제시한다. A recess trench is formed in the semiconductor substrate, an oxide layer is formed, and a metal layer filling the recess groove is formed. A method of forming a buried word line in a semiconductor device in which a buried word line is formed by etching back a metal layer using plasma of an etching gas, a helium (He) gas, and an oxygen (O 2 ) gas with respect to the metal layer. present.

Description

반도체 소자의 매몰 워드라인 형성 방법{Method for fabricating buried word line of semiconductor device}Method for fabricating buried word line of semiconductor device

본 발명은 반도체 소자 기술에 관한 것으로, 특히, 매몰 워드라인(BWL: Buried Word Line)을 형성하는 방법에 관한 것이다. The present invention relates to semiconductor device technology, and more particularly, to a method of forming a buried word line (BWL).

반도체 소자의 집적도가 높아지며, 회로 패턴의 디자인 룰(design rule) 또한 급격히 감소되고 있다. 디램(DRAM) 소자와 같은 메모리(memory) 반도체 소자의 크기가 급격히 감소되며, 디램 소자의 메모리 셀(cell)을 구성하는 트랜지스터(transistor)의 게이트(gate) 또는 워드라인(word line)의 선폭 또한 급격히 감소되고 있다. 이에 따라, 반도체 기판의 활성 영역(active region) 내에 워드라인을 매몰하는 매몰워드라인(BWL) 또는 매몰 게이트를 적용하고자 노력하고 있다. 이러한 매몰워드라인 구조는 30㎚ 급 메모리 반도체 소자에 유효하게 적용될 것으로 예상되고 있다. As the degree of integration of semiconductor devices increases, design rules of circuit patterns are also rapidly decreasing. The size of a memory semiconductor device, such as a DRAM device, is drastically reduced, and the line width of a gate or word line of a transistor constituting a memory cell of the DRAM device is also reduced. It is rapidly decreasing. Accordingly, efforts have been made to apply a buried word line BWL or a buried gate for buried a word line in an active region of a semiconductor substrate. Such a buried word line structure is expected to be effectively applied to a 30 nm class memory semiconductor device.

매몰 워드라인을 채용하는 트랜지스터를 적용한 반도체 소자는, 매몰 워드라인의 구조적 특징에 의해 워드라인과 트랜지스터 상측에 배치되는 비트라인(bit line) 사이에 기생 커패시턴스(capacitance)가 크게 억제되는 효과를 구현할 수 있을 것으로 예상된다. 기생 커패시턴스의 감소는 비트 라인의 센싱마진(sensing margin)을 보다 크게 확보하는 효과를 유도할 수 있어, 센싱 마진 확보를 위해 셀 커패시터의 커패시턴스를 크게 늘려야하는 과제를 극복할 수 있다. A semiconductor device employing a transistor employing a buried word line can realize an effect in which parasitic capacitance is greatly suppressed between a word line and a bit line disposed above the transistor due to the structural characteristics of the buried word line. It is expected to be. The reduction of parasitic capacitance may induce an effect of securing a larger sensing margin of the bit line, thereby overcoming the problem of increasing the capacitance of the cell capacitor to secure the sensing margin.

매몰 워드라인 구조는 활성 영역 내에 매몰되게 게이트 또는 워드라인이 형성되어야 하므로, 그 형성 과정에서 게이트 유전층(gate oxide)의 국부적 손실(loss)이 유발될 수 있다. 매몰 워드라인을 위한 도전층을 증착한 후, 도전층을 리세스(recess)하는 에치백(etch back)하는 과정에서, 도전층이 채워지는 홈의 입구 부분에 위치하는 게이트 유전층 부분이 손상되어 소실될 수 있다. 이러한 게이트 유전층의 국부적 손실에 의해 트랜지스터의 문턱 전압(Vt)의 열화 현상이 유발될 수 있고, DRAM 소자의 리프레시 시간(refresh time)이 급격히 감소될 수 있다. Since the buried word line structure has to be formed in the gate or the word line to be buried in the active region, local loss of the gate dielectric layer may be caused during the formation thereof. After depositing the conductive layer for the buried word line, in the process of etching back the recessed layer, the portion of the gate dielectric layer positioned at the inlet of the groove filled with the conductive layer is damaged and lost. Can be. The local loss of the gate dielectric layer may cause deterioration of the threshold voltage Vt of the transistor, and the refresh time of the DRAM device may be drastically reduced.

본 발명은 매몰워드라인을 위한 도전층의 리세스(recess) 과정에서 게이트 유전층의 손실을 억제할 수 있어 트랜지스터 동작 특성의 신뢰성을 개선할 수 있는 반도체 소자의 매몰 워드라인 형성 방법을 제시하고자 한다. The present invention is to provide a method of forming a buried word line of a semiconductor device that can suppress the loss of the gate dielectric layer during the recess (recess) of the conductive layer for the buried word line to improve the reliability of the transistor operating characteristics.

본 발명의 일 관점은, 반도체 기판에 리세스홈(recess trench)을 형성하는 단계; 상기 리세스홈 표면에 산화물층을 형성하는 단계; 상기 리세스홈을 채우는 금속층을 형성하는 단계; 및 상기 금속층에 대한 식각 가스 및 헬륨(He) 가스, 산소(O2) 가스의 플라즈마(plasma)를 이용하여 상기 금속층을 에치백(etch back)하여 매몰 워드라인을 형성하는 단계를 포함하는 반도체 소자의 매몰 워드라인 형성 방법을 제시한다. One aspect of the invention, forming a recess trench in the semiconductor substrate; Forming an oxide layer on the recess groove surface; Forming a metal layer filling the recess groove; And etching back the metal layer using plasma of an etching gas, helium (He) gas, and oxygen (O 2 ) gas with respect to the metal layer to form a buried word line. A method of forming a buried word line is presented.

상기 에치백은 20mTorr 내지 40mTorr의 압력의 공정 챔버 내에서 400W 내지 600W의 소스 파워(source power)를 사용하여 상기 플라즈마를 여기하고, 상기 반도체 기판 후면에 0V 내지 15V의 백 바이어스(back bias)를 인가하여 수행될 수 있다. The etch back excites the plasma using a source power of 400 W to 600 W in a process chamber at a pressure of 20 mTorr to 40 mTorr, and applies a back bias of 0V to 15V to the back surface of the semiconductor substrate. Can be performed.

상기 공정 챔버 내에 상기 식각 가스는 육불화황(SF6) 가스, 삼불화질소(NF3) 가스, 염소(Cl2) 가스 또는 브롬화수소(HBr) 가스를 포함하여 10sccm 내지 50sccm의 흐름량으로 공급되고, 상기 헬륨(He) 가스는 물리적 식각을 위해 상기 식각 가스의 흐름량 보다 많은 100sccm 내지 500sccm의 흐름량으로 공급되고, 상기 산소(O2) 가스는 5sccm 내지 20sccm의 흐름량으로 공급될 수 있다. The etching gas is supplied in the process chamber at a flow rate of 10 sccm to 50 sccm including sulfur hexafluoride (SF 6 ) gas, nitrogen trifluoride (NF 3 ) gas, chlorine (Cl 2 ) gas, or hydrogen bromide (HBr) gas. The helium (He) gas may be supplied at a flow rate of 100 sccm to 500 sccm more than the flow rate of the etching gas for physical etching, and the oxygen (O 2 ) gas may be supplied at a flow rate of 5 sccm to 20 sccm.

본 발명에 따르면, 매몰 워드라인을 위한 도전층의 리세스(recess) 과정에서 게이트 유전층의 손실을 억제할 수 있어 트랜지스터 동작 특성의 신뢰성을 개선할 수 있는 반도체 소자의 매몰 워드라인 형성 방법을 제시할 수 있다. According to the present invention, a method of forming a buried word line of a semiconductor device capable of suppressing a loss of a gate dielectric layer during a recess of a conductive layer for a buried word line can improve reliability of transistor operating characteristics. Can be.

도 1 내지 3은 본 발명의 실시예에 따른 반도체 소자의 매몰 워드라인 형성 방법을 보여주는 단면도들이다.
도 4 및 도 5는 본 발명의 실시예에 따른 매몰 워드라인 형성 방법에 의한 효과를 설명하기 위해서 제시한 단면 사진들이다.
도 6 및 도 7은 본 발명의 실시예에 따른 매몰 워드라인 형성 방법에 의한 효과를 설명하기 위해서 식각량을 측정한 그래프들이다. 1 to 3 are cross-sectional views illustrating a method of forming a buried word line in a semiconductor device according to an embodiment of the present invention.
4 and 5 are cross-sectional photographs provided to explain the effect of the buried word line forming method according to an embodiment of the present invention.
6 and 7 are graphs of etching amounts for explaining the effects of the buried word line forming method according to an exemplary embodiment of the present invention.

본 발명의 실시예는 반도체 기판에 형성된 리세스홈(recess trench)에 게이트층을 채우고, 게이트층을 에치백(etch back)하여 리세스(recess)할 때, 개선된 식각 레시피(recipe)를 적용하여 게이트층을 리세스하면서 리세스홈의 입구에 위치하는 게이트 산화물층의 손실을 유효하게 억제할 수 있다. Embodiments of the present invention apply an improved etch recipe when filling a gate layer in a recess trench formed in a semiconductor substrate and recessing by etching back the gate layer. Thus, the loss of the gate oxide layer located at the inlet of the recess groove can be effectively suppressed while the gate layer is recessed.

일반적인 금속층의 에치백과 달리 리세스홈을 채우는 금속 게이트층에 대한 에치백은 웨이퍼(wafer) 내의 리세스 균일도(recess uniformity)가 매몰된 매몰워드라인(또는 게이트)의 체적(volume)에 직결되어, 저항값과 같은 전기적 변수에 직접적인 영향을 미치게 된다. 따라서 일반적인 에치백과 달리 균일도의 향상을 위해서, 이방성의 식각 특성이 강하게 구현되게 식각 레시피가 구성되고 있다. 물리적 식각 특성이 강하게 작용하게 되어 에치백 시 리세스홈의 입구측에 위치하는 게이트 산화물층이 손실되는 원인으로 작용할 수 있다. Unlike an etch back of a general metal layer, an etch back for a metal gate layer filling a recess groove is directly connected to a volume of a buried word line (or gate) in which a recess uniformity in a wafer is buried. This has a direct effect on electrical variables such as resistance. Therefore, in order to improve the uniformity, unlike the general etch back, the etching recipe is configured so that the anisotropic etching characteristics are strongly implemented. The physical etching characteristic is strongly acted as a cause of the loss of the gate oxide layer located at the inlet side of the recess groove during the etch back.

이러한 게이트 산화물층의 손실을 극복하기 위해서, 본 발명의 실시예에서는 에치백을 위한 식각 과정이 수행되는 공정 챔버(process chamber)의 압력을 상대적으로 높이고, 산화물 선택비 향상을 위해 산소 가스(O2 gas)를 도입하고, 식각 균일도의 열화를 억제하기 위해서 식각 가스와 함께 사용되는 아르곤 가스(Ar gas)의 도입을 배제한다. 아르곤 가스를 대체하여 헬륨 가스(He)를 도입하여 식각 균일도를 구현하면서도 아르곤에 의한 물리적 식각을 배제하여 게이트 산화물층의 손실을 유효하게 억제하여, 게이트 산화물층의 손실량을 유효하게 개선할 수 있다. In order to overcome the loss of the gate oxide layer, in the embodiment of the present invention, the pressure of the process chamber in which the etching process for etching back is performed is relatively increased, and oxygen gas (O 2) is improved to improve the oxide selectivity. gas) and the introduction of argon gas (Ar gas) used together with the etching gas in order to suppress the deterioration of the etching uniformity. In addition to argon gas, helium gas (He) may be introduced to implement etching uniformity, but physical loss caused by argon may be excluded to effectively suppress the loss of the gate oxide layer, thereby effectively reducing the loss of the gate oxide layer.

도 1을 참조하면, 반도체 기판(100)에 트랜지스터의 게이트가 매몰될 리세스홈(recess trench: 101)를 형성한다. 리세스홈(101)의 바닥 아래의 반도체 기판(100) 부분은 트랜지스터의 채널(channel) 영역으로 이용되고, 리세스홈(101)의 양측의 반도체 기판(100) 부분은 소스나 드레인 영역(source or drain region)과 같은 정션 영역(junction region)으로 이용된다. Referring to FIG. 1, a recess trench 101 through which a gate of a transistor is buried is formed in a semiconductor substrate 100. A portion of the semiconductor substrate 100 under the bottom of the recess groove 101 is used as a channel region of the transistor, and portions of the semiconductor substrate 100 on both sides of the recess groove 101 are source or drain regions. or as a junction region such as a drain region.

리세스홈(101)을 형성하기 위해서, 반도체 기판(100) 상측 표면에 제1산화물층(210)을 열산화에 의한 실리콘 산화물층과 같은 산화물을 포함하여 형성한다. 제1산화물층(210) 상에 식각마스크(etch mask: 300)를 실리콘 산화물층과 같은 절연 물질을 이용하여 형성한 후, 식각마스크(300)에 노출된 반도체 기판(100) 부분을 선택적으로 식각하여 리세스홈(101)을 형성한다. 이후에, 리세스홈(101)의 내측 표면에 제2산화물층(230)을 열산화에 의한 실리콘 산화물과 같은 절연 물질의 층으로 형성한다. 제2산화물층(230)은 게이트 유전층으로 이용된다. 게이트 유전층(gate oxide)을 위해 제1 및 제2산화물층(210, 230)의 산화물층(200)을 형성한 후, 이러한 산화물층(200) 상에 게이트인 매몰 워드라인으로 작용할 도전층을 금속층으로 증착한다. In order to form the recess groove 101, the first oxide layer 210 is formed on the upper surface of the semiconductor substrate 100 including an oxide such as a silicon oxide layer by thermal oxidation. An etching mask 300 is formed on the first oxide layer 210 using an insulating material such as a silicon oxide layer, and then a portion of the semiconductor substrate 100 exposed to the etching mask 300 is selectively etched. To form the recess groove 101. Thereafter, the second oxide layer 230 is formed on the inner surface of the recess groove 101 by a layer of an insulating material such as silicon oxide by thermal oxidation. The second oxide layer 230 is used as the gate dielectric layer. After forming the oxide layer 200 of the first and second oxide layers 210 and 230 for the gate dielectric layer, the conductive layer to act as a gate buried word line on the oxide layer 200 is a metal layer. To be deposited.

도 2를 참조하면, 리세스홈(101)을 채우게 금속층(400)을 증착한다. 금속층(400)은 티타늄/티타늄질화물(Ti/TiN)의 장벽층(barrier layer) 및 텅스텐(W)층을 포함하여 형성될 수 있다. 이후에, 금속층(400)의 표면을 화학기계적연마(CMP)하여 1차 리세스(recess)한다. 이러한 CMP는 식각마스크(300) 상에서 종료될 수 있다. Referring to FIG. 2, the metal layer 400 is deposited to fill the recess groove 101. The metal layer 400 may include a barrier layer of titanium / titanium nitride (Ti / TiN) and a tungsten (W) layer. Thereafter, the surface of the metal layer 400 is first chemically polished by chemical mechanical polishing (CMP). This CMP may be terminated on the etching mask 300.

CMP에 의해 1차 리세스된 금속층(400)을 구비한 반도체 기판(100)을 플라즈마(plasma) 식각 장비의 공정 챔버(chamber) 내에 장착하고, 플라즈마 식각을 수행하여 금속층(400)을 에치백하여 리세스홈(101) 내로 매몰되게 2차 리세스한다. 이러한 플라즈마 식각을 이용한 금속층(400)의 식각 시에 리세스홈(101)의 입구측에 위치하는 제2산화물층(230)을 포함하는 산화물층(200) 부분에 손실이 억제되게 개선된 식각 레시피를 제시한다. The semiconductor substrate 100 having the first metal layer 400 recessed by CMP is mounted in a process chamber of a plasma etching apparatus, and plasma etching is performed to etch back the metal layer 400. The second recess is buried into the recess groove 101. In the etching of the metal layer 400 using the plasma etching, the etching recipe is improved such that the loss is suppressed in the portion of the oxide layer 200 including the second oxide layer 230 positioned at the inlet side of the recess groove 101. To present.

게이트 유전층으로 이용될 산화물층(200)의 손실은 주로 이방성 식각 특성을 위한 물리적 식각 기구(mechanism)에 의해 발생될 수 있다. 이러한 물질적 식각 기구에 의한 산화물층(200)의 손실을 유효하게 억제하기 위해서, 먼저, 플라즈마 식각이 수행되는 공정 챔버의 압력을 수십 mTorr로 일반적인 플라즈마 식각 또는 에치백 과정에서 사용되는 수 mTorr 비해 높은 압력 수준으로 조절한다. 공정 챔버의 압력은 20mTorr 내지 40mTorr 의 높은 공정 챔버 압력을 적용한다. 이때, 40mTorr 보다 더 높은 공정 챔버 압력의 경우 물리적 식각 능력이 급격히 감소되어 균일한 식각이 어려워지고, 20mTorr 보다 더 낮은 공정 챔버 압력의 경우 산화물층(200)에의 손실이 유발됨을 실험적으로 확인할 수 있다. 식각 균일도를 제어하기 위해서 수 mTorr의 저압 공정을 유효할 수 있지만, 본 발명의 실시예에서는 물리적 식각 특성을 최소화하기 위해서 공정을 비교적 높은 압력에서 진행한다. 따라서, 본 발명의 실시예에서는 20mTorr 내지 40mTorr 의 공정 챔버 압력을 적용하여 물리적 식각 능력을 유효하게 억제한다. The loss of the oxide layer 200 to be used as the gate dielectric layer may be mainly caused by a physical etching mechanism for anisotropic etching characteristics. In order to effectively suppress the loss of the oxide layer 200 by the material etching mechanism, first, the pressure in the process chamber in which the plasma etching is performed is several tens mTorr, which is higher than the number mTorr used in the general plasma etching or etch back process. Adjust to the level. The process chamber pressure applies a high process chamber pressure of 20 mTorr to 40 mTorr. In this case, it can be confirmed experimentally that the process etching pressure higher than 40mTorr is rapidly reduced in physical etching ability, so that uniform etching is difficult, and in the case of process chamber pressure lower than 20mTorr, loss in the oxide layer 200 is caused. Although a low pressure process of several mTorr may be effective to control etch uniformity, in embodiments of the present invention, the process is run at a relatively high pressure to minimize physical etch characteristics. Accordingly, in the embodiment of the present invention, the process chamber pressure of 20 mTorr to 40 mTorr is applied to effectively suppress the physical etching ability.

플라즈마(500)의 발생을 위해, 플라즈마 발생 코일(coil)과 같은 플라즈마 발생부(51)에 제공되는 소스 파워(503)는, 400W 내지 600W의 비교적 낮은 파워 영역을 사용한다. 이와 같이 낮은 소스 파워(503)를 이용할 경우 플라즈마 초기 기동(ignition)을 위해 초기의 수초 정도는 보다 높은 기동 파워를 인가할 수도 있다. 이와 같이 낮은 소스 파워(503)를 이용하여 여기된 플라즈마(500)는 금속층(300)에 다다르게 되어 식각 작용을 수행하게 된다. 이때, 반도체 기판(100)의 후면에 인가되는 백 바이어스(back bias: 507)는, 기판(100)이 장착되는 척(chuck: 505)을 통해 인가될 수 있으며, 0V 내지 15V 정도의 낮은 바이어스로 인가된다. 실질적으로 인가되지 않은 상태인 0V나 이에 근접하는 정도인 15V 이내로 바이어스가 인가되므로, 바이어스에 의해 반도체 기판(100) 쪽으로 플라즈마(500) 내의 이온(ion)들이 이끌리는 정도는 낮게 유지된다. 공정 압력이 비교적 높아 식각 속도 차이가 발생하여 식각 균일도가 불량해지는 것을 억제하기 위해서, 플라즈마 소스 파워(503)를 낮게 적용한다. For generating the plasma 500, the source power 503 provided to the plasma generating unit 51, such as a plasma generating coil, uses a relatively low power region of 400W to 600W. As such, when the low source power 503 is used, a higher initial power may be applied for a few seconds for the initial plasma ignition. As such, the plasma 500 excited by using the low source power 503 approaches the metal layer 300 to perform an etching operation. In this case, a back bias 507 applied to the rear surface of the semiconductor substrate 100 may be applied through a chuck 505 on which the substrate 100 is mounted, and has a low bias of about 0V to about 15V. Is approved. Since the bias is applied within 0 V, which is substantially unapplied, or 15 V, which is close to the state, the degree of attracting ions in the plasma 500 toward the semiconductor substrate 100 by the bias is kept low. The plasma source power 503 is applied low in order to suppress the etching uniformity due to a relatively high process pressure and an etching rate difference.

플라즈마(500)의 여기를 위해서 제공되는 식각 가스(etchant gas)는, 육불화황(SF6) 가스, 삼불화질소(NF3) 가스, 염소(Cl2) 가스 및 브롬화수소(HBr) 가스를 포함할 수 있으며, 이러한 식각 가스들은 Ti/TiN 및 W의 금속층(400)을 식각하기 위해 제시될 있으며, 금속층(400)이 다른 금속으로 구성될 경우 이러한 식각 가스들은 달라질 수 있다. 이러한 식각 가스는 10sccm 내지 50sccm의 흐름량으로 공정 챔버 내에 공급되어 플라즈마(500)로 여기된다. 이와 같이 식각 가스를 소량을 사용함으로써, 식각 균일도를 저해하는 상대적으로 높은 공정 압력에도 불구하고, 식각 속도 조절과 평균자유행로(MEAN FREE PATH)를 크게 할 수 있어, 깊은 리세스홈(101) 내의 금속층(400)을 보다 유효하게 식각할 수 있다. 이에 따라, 균일한 식각이 이루어지게 유도할 수 있다. 50sccm 보다 큰 흐름량으로 식각 가스를 제공할 경우 불균일한 식각 특성이 확인되고, 10sccm 보다 낮은 흐름량으로 식각 가스를 제공할 경우 너무 낮은 식각 속도가 확인된다. 따라서, 식각 가스는 10sccm 내지 50sccm의 흐름량으로 제공되는 것이 유효함이 실험적으로 확인된다. Etchant gas provided for the excitation of the plasma 500 may include sulfur hexafluoride (SF 6 ) gas, nitrogen trifluoride (NF 3 ) gas, chlorine (Cl 2 ) gas, and hydrogen bromide (HBr) gas. These etching gases may be provided for etching the metal layer 400 of Ti / TiN and W, and the etching gases may be different when the metal layer 400 is formed of another metal. This etching gas is supplied into the process chamber at a flow rate of 10 sccm to 50 sccm, and excited to the plasma 500. By using a small amount of the etching gas in this way, despite the relatively high process pressure that inhibits the etching uniformity, the etching rate control and the MEAN FREE PATH can be increased, so that the deep recess groove 101 The metal layer 400 may be more effectively etched. As a result, uniform etching may be induced. When the etching gas is provided with a flow rate larger than 50 sccm, the non-uniform etching characteristics are confirmed, and when the etching gas is provided with a flow rate lower than 10 sccm, the etching rate is too low. Therefore, it is experimentally confirmed that the etching gas is effective to be provided at a flow amount of 10 sccm to 50 sccm.

플라즈마 식각을 위한 식각 가스 레시피에 헬륨(He) 가스를 도입한다. 헬륨(He)은 아르곤(Ar)에 비해 작은 분자 크기로, 식각 가스를 희석하여 식각 속도를 조절하면서 적절하게 리세스홈(101) 내측에까지 전달되어 식각 깊이가 깊어질수록 발생하는 식각 균일도 열화를 억제할 수 있다. 낮은 바이어스 및 높은 공정 챔버 압력에 의해 증가될 수 있는 균일도 열화를 헬륨 가스를 도입함으로써 보상할 수 있다. Helium (He) gas is introduced into an etching gas recipe for plasma etching. Helium (He) has a smaller molecular size than argon (Ar), and dilutes the etching gas to adjust the etching rate, and is properly delivered to the recess groove 101 to reduce the etching uniformity that occurs as the etching depth becomes deeper. It can be suppressed. Uniform degradation, which can be increased by low bias and high process chamber pressure, can be compensated by introducing helium gas.

플라즈마 식각을 위한 식각 가스 레시피에 산소(O2) 가스를 도입한다. 산소 가스는 금속층(400)에 대한 산화물층(200)의 식각 선택비를 증가시켜, 산화물층(200)에 대한 손상이 유효하게 억제되게 유도한다. 산소 가스는 5sccm 내지 20sccm의 흐름량으로 공급되며, 20sccm 보다 큰 흐름량으로 공급될 때 선택비는 증가되지만 금속층(400)에 대한 식각율이 저하될 수 있으며, 5sccm 보다 낮은 흐름량을 공급될 때 유효한 식각 선택비를 구현하기 어려움이 확인된다. Oxygen (O 2 ) gas is introduced into the etching gas recipe for plasma etching. The oxygen gas increases the etching selectivity of the oxide layer 200 with respect to the metal layer 400, thereby inducing damage to the oxide layer 200 effectively. Oxygen gas is supplied in a flow rate of 5sccm to 20sccm, the selectivity is increased when supplied in a flow rate larger than 20sccm, but the etching rate for the metal layer 400 may be lowered, and an effective etch selection when a flow rate lower than 5sccm is supplied. Difficulties in implementing rain are identified.

이러한 식각 레시피를 이용한 플라즈마 식각으로 금속층(400)을 리세스함으로써, 웨이퍼의 전 영역에 걸쳐 보다 균일한 식각을 구현하여 리세스된 깊이 균일도를 구현하면서, 매몰 워드라인(410)을 형성하는 에치 백 과정에서 산화물층(200)의 손상을 억제할 수 있다. 특히, 도 3에 제시된 바와 같이 리세스홈(101)의 입구측의 모서리부분(201)에서의 산화물층(200), 특히, 제2산화물층(230)의 손실을 억제하여 게이트 유전층의 손실을 유효하게 억제할 수 있다. By etching the metal layer 400 by plasma etching using the etching recipe, an etch back is formed to form a buried word line 410 while implementing recessed depth uniformity by implementing more uniform etching over the entire area of the wafer. In this process, damage to the oxide layer 200 may be suppressed. In particular, as shown in FIG. 3, the loss of the oxide layer 200, particularly the second oxide layer 230, at the corner 201 of the inlet side of the recess groove 101 is suppressed to reduce the loss of the gate dielectric layer. It can be effectively suppressed.

이와 같은 본 발명의 실시예에 따른 산화물층(200)에의 손상을 억제하는 효과는 도 4의 단면 사진으로 확인할 수 있다. 도 4는 본 발명의 실시예에 따른 매몰 워드라인 형성 방법에 따른 결과물의 단면 사진을 보여주고, 도 5는 비교예로 제시한 단면 사진이다. 도 5는 아르곤(Ar)을 도입하여 상대적으로 높은 이방성 식각 특성을 가지는 에치 백 과정에서 매몰 워드라인(41)을 형성하는 금속층 에치 백시에 모서리부분(21)에서 산화물층(20)에의 손실이 유발됨을 보여준다. 게이트 유전층으로 형성된 산화물층(20)이 대략 80Å 두께로 형성될 때, 모서리부분(21)에서 14Å만이 잔류하는 데 비해, 도 4의 본 발명의 실시예에 따른 에치 백 과정에서는 모서리부분(201)에서 42Å이 잔류되는 결과를 확인할 수 있다. 따라서, 도 4의 결과는 본 발명의 실시예에 따른 금속층(400)의 에치 백 시에 산화물층(200)의 손상이 억제됨을 입증한다. Such an effect of suppressing damage to the oxide layer 200 according to the embodiment of the present invention can be confirmed by the cross-sectional photograph of FIG. Figure 4 shows a cross-sectional picture of the result of the buried word line forming method according to an embodiment of the present invention, Figure 5 is a cross-sectional picture presented as a comparative example. FIG. 5 shows the loss of the oxide layer 20 at the edge portion 21 during the metal layer etch back forming the buried word line 41 during the etch back process having the relatively high anisotropic etching characteristic by introducing argon (Ar). Shows When the oxide layer 20 formed of the gate dielectric layer is formed to have a thickness of approximately 80 μs, only 14 μs remain at the edge portion 21, whereas the edge portion 201 is used in the etch back process according to the exemplary embodiment of FIG. 4. At 42 를 remaining results can be seen. Thus, the results of FIG. 4 demonstrate that damage to the oxide layer 200 is suppressed at the time of etch back of the metal layer 400 according to the embodiment of the present invention.

도 6 및 도 7은 매몰 워드라인(410)이 리세스된 깊이(Å)를 웨이퍼의 여러 측정지점에서 측정한 결과를 도시한 분포 그래프들이다. 본 발명의 실시예를 따르는 매몰 워드라인 형성 방법으로 에치 백이 실시된 경우를 보여주는 도 6의 결과는, 아르곤을 사용한 경우를 보여주는 도7의 경우에 비해 보다 균일한 식각이 이루어짐을 알 수 있다. 이러한 리세스된 깊이의 분포를 고려하면, 본 발명의 실시예를 따르는 경우에 보다 낮은 3시그마(sigma) 분포를 나타내고, 분포 범위 또한 개선됨을 알 수 있다. 6 and 7 are distribution graphs showing the results of measuring the depth at which the buried word line 410 is recessed at various measurement points of the wafer. The result of FIG. 6 showing the case where the etch back is performed by the method of forming the buried word line according to the embodiment of the present invention can be seen that the etching is more uniform than the case of FIG. 7 showing the case of using argon. In view of this recessed depth distribution, it can be seen that when following the embodiment of the present invention, a lower three sigma distribution is shown, and the distribution range is also improved.

상술한 바와 같이 본 발명의 실시예에 따른 매몰 워드라인 형성 방법은 50㎚ 이하의 선폭을 가지는 매몰 워드라인 또는 매몰 게이트를 형성할 때, 리세스홈의 입구 모서리부분에서의 게이트 유전층으로 도입된 산화물층의 손실을 유효하게 억제하여, 메모리 반도체 소자의 리프레시(refresh) 특성을 향상시키는 효과를 구현할 수 있다. As described above, the buried word line forming method according to the embodiment of the present invention is an oxide introduced into the gate dielectric layer at the inlet corner of the recess groove when forming a buried word line or a buried gate having a line width of 50 nm or less. By effectively suppressing the loss of the layer, it is possible to realize the effect of improving the refresh characteristics of the memory semiconductor device.

100...반도체 기판 101...리세스홈
200...산화물층 410...매몰 워드라인. 100 ... semiconductor board 101 ... recess groove
200 oxide layer 410 buried word line.

Claims (3)

반도체 기판에 리세스홈(recess trench)을 형성하는 단계;
상기 리세스홈 표면에 산화물층을 형성하는 단계;
상기 리세스홈을 채우는 텅스텐(W)층을 포함하는 금속층을 형성하는 단계; 및
상기 텅스텐(W)층에 대한 식각 가스 및 헬륨(He) 가스, 산소(O2) 가스의 플라즈마(plasma)를 이용하여 상기 금속층을 에치백(etch back)하여 매몰 워드라인을 형성하는 단계를 포함하고,
상기 에치백은
20mTorr 내지 40mTorr의 압력의 공정 챔버 내에서 400W 내지 600W의 소스 파워(source power)를 사용하여 상기 플라즈마를 여기하고, 상기 반도체 기판 후면에 0V 내지 15V의 백 바이어스(back bias)를 인가하여 수행되고
상기 식각 가스는 상기 공정 챔버 내에 육불화황(SF6) 가스, 삼불화질소(NF3) 가스, 염소(Cl2) 가스 또는 브롬화수소(HBr) 가스를 포함하여 10sccm 내지 50sccm의 흐름량으로 공급되고,
상기 헬륨(He) 가스는 상기 산화물층의 손실을 억제하며 상기 텅스텐층에 대한 물리적 식각을 위해 아르곤(Ar) 가스의 공급없이 상기 식각 가스의 흐름량 보다 많은 100sccm 내지 500sccm의 흐름량으로 공급되고,
상기 산소(O2) 가스는 5sccm 내지 20sccm의 흐름량으로 공급되는 반도체 소자의 매몰 워드라인 형성 방법.
Forming a recess trench in the semiconductor substrate;
Forming an oxide layer on the recess groove surface;
Forming a metal layer including a tungsten (W) layer filling the recess groove; And
Etching back the metal layer using plasma of an etching gas, helium (He) gas, and oxygen (O 2 ) gas with respect to the tungsten (W) layer to form a buried word line; and,
The etch back is
Is performed by exciting the plasma using a source power of 400W to 600W in a process chamber at a pressure of 20mTorr to 40mTorr, and applying a back bias of 0V to 15V to the back surface of the semiconductor substrate.
The etching gas is supplied in the process chamber at a flow rate of 10 sccm to 50 sccm including sulfur hexafluoride (SF 6 ) gas, nitrogen trifluoride (NF 3 ) gas, chlorine (Cl 2 ) gas, or hydrogen bromide (HBr) gas. ,
The helium (He) gas is supplied in a flow rate of 100sccm to 500sccm more than the flow rate of the etching gas without the supply of argon (Ar) gas for suppressing the loss of the oxide layer and physical etching to the tungsten layer,
The oxygen (O 2 ) gas is a buried word line forming method of a semiconductor device is supplied in a flow amount of 5sccm to 20sccm.
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