KR20110125385A - Semiconductor device with buried gate and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor device equipped with a buried gate and a manufacturing method thereof are provided to prevent the generation of short by forming the upper side of a barrier metal film to be lower than the upper side of a gate electrode and increasing the interval between a plug and the barrier metal film. CONSTITUTION: A plurality of recess patterns(23) is formed on a substrate. A gate insulating layer(24) is formed on the surface of the recess patterns. A barrier metal film is formed according to the surface of a structure which includes the gate insulating layer. A gate conductive film is formed in order to cover the front surface of the substrate on the barrier metal film. A gate electrode(26B) which is buried to the recess pattern is formed by flattening the gate conductive film.

Description

매립게이트를 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor device with buried gate and manufacturing method therefor {SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에 관한 것이다.
TECHNICAL FIELD This invention relates to the manufacturing technique of a semiconductor device. Specifically, It is related with the semiconductor device provided with the buried gate (BG).

현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.As micronization progresses in the semiconductor process, various device characteristics and process implementations are becoming difficult. In particular, the formation of the gate structure, the bit line structure, and the contact structure is showing a limit as it goes down to 40 nm or less. For example, even if the structure is formed, it is possible to secure a resistance characteristic, a refresh (refresh) or a low fail that can satisfy the device characteristics. And breakdown voltage (BV) characteristics are present. Recently, the buried gate (BG) process, in which the gate is buried in the active region, is introduced to reduce parasitic capacitance, increase process margin, and minimize the formation of a smallest cell transistor. .

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to the prior art, and FIG. 2 is an image illustrating a problem according to the prior art.

도 1a에 도시된 바와 같이, 기판(11) 상에 하드마스크패턴(12)을 형성한 후에 하드마스크패턴(12)을 식각장벽(etch barrier)으로 기판(11)을 식각하여 다수의 리세스패턴(13)을 형성한다. 그 다음, 리세스패턴(13) 표면에 게이트절연막(14)을 형성한 후에 기판(11) 표면을 따라 장벽금속막(15)을 형성하고, 장벽금속막(15) 상에 리세스패턴(13)을 매립하면서 기판(11) 전면을 덮는 게이트전극(16)을 형성한다. 그 다음, 하드마스크패턴(12)의 상부면이 노출되도록 화학적기계적연마(CMP)를 실시한다. As illustrated in FIG. 1A, after forming the hard mask pattern 12 on the substrate 11, the plurality of recess patterns may be etched by etching the substrate 11 using the hard mask pattern 12 as an etch barrier. (13) is formed. Next, after the gate insulating film 14 is formed on the surface of the recess pattern 13, a barrier metal film 15 is formed along the surface of the substrate 11, and the recess pattern 13 is formed on the barrier metal film 15. ) And the gate electrode 16 covering the entire surface of the substrate 11 is formed. Then, chemical mechanical polishing (CMP) is performed to expose the top surface of the hard mask pattern 12.

도 1b에 도시된 바와 같이, 장벽금속막(15) 및 게이트전극(16)이 리세스패턴(13) 일부를 매립하는 구조를 갖도록 에치백공정(etchback process)을 실시한다. 이하, 식각된 장벽금속막(15) 및 게이트전극(16)의 도면부호를 '15A', '16A'로 변경하여 표기한다. As shown in FIG. 1B, an etchback process is performed such that the barrier metal film 15 and the gate electrode 16 have a structure filling a portion of the recess pattern 13. Hereinafter, the reference numerals of the etched barrier metal film 15 and the gate electrode 16 are changed to '15A' and '16A'.

도 1c에 도시된 바와 같이, 하드마스크패턴(12)을 제거한 후에 나머지 리세스패턴(13)을 매립하면서 기판(11) 전면을 덮는 실링막(17)을 형성한 후에 실링막(17)을 관통하여 기판(11)에 접하는 플러그(18)를 형성한다. As shown in FIG. 1C, after the hard mask pattern 12 is removed, the remaining recess pattern 13 is filled with a sealing film 17 covering the entire surface of the substrate 11, and then penetrating the sealing film 17. The plug 18 which contacts the board | substrate 11 is formed.

하지만, 종래기술은 반도체 장치의 디자인룰이 감소함에 따라 매립게이트의 면적(dimension)이 감소하게 되면서 게이트전극(16A)의 체적(volum)이 감소하는 문제점이 있다. 또한, 종래기술에서 게이트전극(16A)은 매립게이트의 저항을 감소시키기 위하여 금속막을 형성하기 때문에 필수적으로 적정 두께의 장벽금속막(15A)을 필요로하며, 매립게이트의 면적이 감소하여도 장벽금속막(15A)의 두께는 쉽게 감소시킬 수 없기 때문에 게이트전극(16A)의 체적이 더 감소하는 문제점이 있다. 이처럼, 게이트전극(16A)의 체적이 감소하게 되면 매립게이트의 저항이 증가하여 반도체 장치의 동작특성이 열화되는 문제점이 발생한다. However, in the related art, as the design rule of the semiconductor device decreases, the volume of the buried gate decreases, thereby decreasing the volume of the gate electrode 16A. In addition, since the gate electrode 16A forms a metal film in order to reduce the resistance of the buried gate in the related art, an essential thickness of the barrier metal film 15A is necessary, and the barrier metal is reduced even when the buried gate area is reduced. Since the thickness of the film 15A cannot be easily reduced, the volume of the gate electrode 16A is further reduced. As such, when the volume of the gate electrode 16A is decreased, the resistance of the buried gate is increased, resulting in a deterioration of operating characteristics of the semiconductor device.

또한, 종래기술은 장벽금속막(15A) 및 게이트전극(16A)이 리세스패턴(13) 일부를 매립하는 구조를 갖도록 에치백공정을 실시하는 과정에서 리세스패턴(13) 상부영역의 게이트절연막(14)이 손상되는 문제점이 발생한다(도 1b 및 도 2의 도면부호 'A' 참조). 이러한 게이트절연막(14)의 손상은 누설전류(leakage current)를 증가시키고, 반도체 장치 예컨대, DRAM의 리프레쉬(refresh) 특성을 열화시키는 문제점을 유발한다. In addition, the conventional technique is a gate insulating film in the upper region of the recess pattern 13 in the process of performing an etch back process so that the barrier metal film 15A and the gate electrode 16A fill a portion of the recess pattern 13. There arises a problem that 14 is damaged (see reference numeral 'A' in FIGS. 1B and 2). Such damage to the gate insulating film 14 causes a problem of increasing leakage current and degrading the refresh characteristics of a semiconductor device, for example, DRAM.

또한, 종래기술은 장벽금속막(15A)과 플러그(18) 사이의 간격이 작기 때문에 이들 사이에 쇼트가 발생하는 문제점이 있다.
In addition, the prior art has a problem in that shorting occurs between the barrier metal film 15A and the plug 18 because the gap is small.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 구비한 반도체 장치의 집적도가 증가하여도 매립게이트의 저항이 증가하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor device and a method of manufacturing the same, which can prevent the resistance of the buried gate from increasing even when the degree of integration of the semiconductor device having the buried gate increases. Its purpose is to.

또한, 본 발명은 매립게이트를 형성하는 과정에서 리세스패턴 상부영역의 게이트절연막이 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다. Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent the gate insulating layer of the recess pattern upper region from being damaged in the process of forming the buried gate.

또한, 본 발명은 매립게이트를 구비한 반도체 장치에서 장벽금속막과 플러그 사이에 쇼트가 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent a short from occurring between a barrier metal film and a plug in a semiconductor device having a buried gate.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 다수의 리세스패턴; 상기 리세스패턴 표면에 형성된 게이트절연막; 상기 게이트절연막 상에서 상기 리세스패턴을 일부 매립하는 게이트전극; 및 상기 게이트절연막과 상기 게이트전극 사이 일부에 개재되어 상기 게이트전극의 상부면보다 낮은 상부면을 갖는 장벽금속막을 포함하는 반도체 장치를 제공한다. According to an aspect of the present invention, there is provided a plurality of recess patterns formed on a substrate; A gate insulating film formed on a surface of the recess pattern; A gate electrode partially filling the recess pattern on the gate insulating layer; And a barrier metal film interposed between the gate insulating film and the gate electrode and having a lower top surface than the top surface of the gate electrode.

또한, 본 발명은 반도체 장치는 나머지 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 실링막; 및 상기 실링막을 관통하여 상기 리세스패턴 양측의 상기 기판에 접하는 플러그를 더 포함할 수 있다. In addition, the present invention is a semiconductor device comprising a sealing film covering the entire surface of the substrate while filling the remaining recess pattern; And a plug penetrating the sealing film and in contact with the substrate on both sides of the recess pattern.

상기 게이트전극과 상기 장벽금속막이 접하지 않는 영역의 상기 게이트전극은 상기 게이트절연막으로부터 이격된 구조를 가질 수 있다.
The gate electrode in a region where the gate electrode and the barrier metal film do not contact each other may have a structure spaced apart from the gate insulating film.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판을 선택적으로 식각하여 다수의 리세스패턴을 형성하는 단계; 상기 리세스패턴 표면에 게이트절연막을 형성하는 단계; 상기 리세스패턴을 매립하는 게이트전극을 형성함과 동시에 상기 게이트절연막과 상기 게이트전극 사이에 장벽금속막을 형성하는 단계; 및 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of forming a plurality of recess patterns by selectively etching a substrate; Forming a gate insulating film on a surface of the recess pattern; Forming a barrier metal film between the gate insulating film and the gate electrode while forming a gate electrode to fill the recess pattern; And selectively etching the gate electrode and the barrier metal film such that an upper surface of the barrier metal film is lower than an upper surface of the gate electrode.

상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는, 상기 기판 표면을 따라 장벽금속막을 형성하는 단계; 상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계; 및 상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계를 포함할 수 있다. 이 경우, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 건식식각법을 사용하여 실시할 수 있다. The forming of the gate electrode and the barrier metal film may include forming a barrier metal film along a surface of the substrate; Forming a gate electrode covering the entire surface of the substrate while filling the recess pattern on the barrier metal layer; And performing a planarization process so that the barrier metal layer and the gate electrode remain only inside the recess pattern. In this case, the step of selectively etching the gate electrode and the barrier metal film so that the upper surface of the barrier metal film is lower than the upper surface of the gate electrode may be performed using a dry etching method.

또한, 상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는, 상기 기판 표면을 따라 장벽금속막을 형성하는 단계; 상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계; 상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계; 및 전면식각공정을 실시하여 상기 기판의 상부면보다 상기 장벽금속막 및 상기 게이트전극의 상부면을 낮게 형성하는 단계를 포함할 수 있다. 이 경우, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 습식식각법을 사용하여 실시할 수 있다. The forming of the gate electrode and the barrier metal film may include forming a barrier metal film along a surface of the substrate; Forming a gate electrode covering the entire surface of the substrate while filling the recess pattern on the barrier metal layer; Performing a planarization process so that the barrier metal film and the gate electrode remain only inside the recess pattern; And forming an upper surface of the barrier metal layer and the gate electrode lower than an upper surface of the substrate by performing an entire surface etching process. In this case, the step of selectively etching the gate electrode and the barrier metal film so that the upper surface of the barrier metal film is lower than the upper surface of the gate electrode may be performed using a wet etching method.

상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 상기 게이트전극 및 상기 게이트절연막에 대한 식각속도보다 상기 장벽금속막에 대한 식각속도가 더 빠른 식각제를 사용하여 실시할 수 있다. 예컨대, 상기 게이트전극은 텅스텐막을 포함하고, 상기 장벽금속막은 티타늄질화막을 포함하며, 상기 게이트절연막은 산화막을 포함하는 경우에 다음과 같은 방법이 가능하다. The forming of the upper surface of the barrier metal film to be lower than the upper surface of the gate electrode may be performed by using an etchant having an etching rate higher than that of the gate electrode and the gate insulating layer. have. For example, the gate electrode may include a tungsten film, the barrier metal film may include a titanium nitride film, and the gate insulating film may include an oxide film.

상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 염소가스(Cl2), 브롬화수소가스(HBr) 및 육불화황가스(SF6)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상이 혼합된 가스를 사용하여 건식식각으로 실시할 수 있다. 또한, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 산소가스(O2) 및 아르곤가스(Ar)를 더 첨가하여 실시할 수 있다. 또한, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 10mtorr ~ 50mtorr 범위의 압력, 0W ~ 100W 범위의 바이어스파워를 사용하여 실시할 수 있다. The forming of the upper surface of the barrier metal film to be lower than the upper surface of the gate electrode may include any one gas selected from the group consisting of chlorine gas (Cl 2 ), hydrogen bromide gas (HBr), and sulfur hexafluoride gas (SF 6 ). Or it may be carried out by dry etching using a gas mixture of two or more. In addition, the step of forming the upper surface of the barrier metal film lower than the upper surface of the gate electrode may be performed by further adding oxygen gas (O 2 ) and argon gas (Ar). In addition, the step of forming the upper surface of the barrier metal film lower than the upper surface of the gate electrode may be performed using a pressure in the range of 10mtorr ~ 50mtorr, bias power in the range of 0W ~ 100W.

그리고, 상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 인산용액을 이용한 습식식각으로 실시할 수도 있다.
In addition, the forming of the upper surface of the barrier metal film to be lower than the upper surface of the gate electrode may be performed by wet etching using a phosphate solution.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 장벽금속막의 상부면보다 게이트전극의 상부면이 더 높이 매립게이트를 제공함으로써, 매립게이트의 저항이 증가하는 것을 방지할 수 있는 효과가 있다. The present invention based on the above-described problem solving means has an effect that the resistance of the buried gate can be prevented from increasing by providing the buried gate in which the top surface of the gate electrode is higher than the top surface of the barrier metal film.

또한, 본 발명은 매립게이트를 형성하는 과정에서 게이트전극 및 게이트절연막에 대한 식각속도보다 장벽금속막에 대한 식각속도가 더 빠른 식각제를 사용함으로써, 공정간 게이트절연막이 손상되는 것을 방지할 수 있는 효과가 있다. 이를 통해, 게이트절연막 손상에 기인한 누설전류 발생 및 리프레쉬 특성 열화를 방지할 수 있는 효과가 있다. In addition, the present invention uses an etchant having a higher etching rate for the barrier metal film than the etching rate for the gate electrode and the gate insulating film in the process of forming the buried gate, thereby preventing damage to the gate insulating film between processes It works. Through this, leakage current caused by damage to the gate insulating film and deterioration of the refresh characteristics can be prevented.

또한, 본 발명은 장벽금속막이 상부면을 게이트전극 상부면보다 낮게 형성함으로써, 플러그와 장벽금속막 사이의 간격을 증가시켜 이들 사이에 쇼트가 발생하는 것을 방지할 수 있는 효과가 있다.
In addition, according to the present invention, since the barrier metal film has an upper surface lower than the gate electrode upper surface, the gap between the plug and the barrier metal film is increased to prevent the short from occurring.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 제1실시예에 따라 형성된 매립게이트를 나타낸 이미지.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 6a 및 도 6b는 본 발명의 제2실시예에 따라 형성된 매립게이트를 나타낸 이미지. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to the prior art.
Figure 2 is an image showing a problem according to the prior art.
3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a first embodiment of the present invention.
4 is an image showing a buried gate formed according to the first embodiment of the present invention.
5A through 5D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a second embodiment of the present invention.
6A and 6B are images showing a buried gate formed according to the second embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 반도체 장치의 집적도가 증가하여도 게이트전극의 체적을 증가킬 수 있고, 리세스패턴 상부영역의 게이트절연막이 손상되는 것을 방지할 수 있으며, 장벽금속막과 플러그 사이에 쇼트가 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다.The present invention to be described later may increase the volume of the gate electrode even when the degree of integration of the semiconductor device is increased in a semiconductor device having a buried gate (BG), and prevents the gate insulating film in the upper region of the recess pattern from being damaged. It is possible to provide a semiconductor device and a method of manufacturing the same, which can prevent the short from occurring between the barrier metal film and the plug.

이를 위해, 본 발명은 기판에 형성된 다수의 리세스패턴, 리세스패턴의 표면에 형성된 게이트절연막, 게이트절연막 상에서 리세스패턴을 일부 매립하는 게이트전극 및 게이트절연막과 게이트전극 사이에 일부 개재되어 게이트전극의 상부면보다 낮은 상부면을 갖는 장벽금속막을 포함하는 매립게이트를 제공한다.
To this end, the present invention provides a plurality of recess patterns formed on a substrate, a gate insulating film formed on a surface of the recess pattern, a gate electrode partially filling the recess pattern on the gate insulating film, and a part of the gate electrode interposed between the gate insulating film and the gate electrode. A buried gate comprising a barrier metal film having an upper surface lower than an upper surface thereof is provided.

이하, 본 발명의 제1 및 제2실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 통해 본 발명에 대하여 구체적으로 설명한다. Hereinafter, the present invention will be described in detail through a method of manufacturing a semiconductor device having a buried gate according to the first and second embodiments of the present invention.

도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이고, 도 4는 본 발명의 제1실시예에 따라 형성된 매립게이트를 나타낸 이미지이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a first embodiment of the present invention, and FIG. 4 is an image showing a buried gate formed according to the first embodiment of the present invention. .

도 3a에 도시된 바와 같이, 기판(21) 상에 하드마스크패턴(22)을 형성한 후에 하드마스크패턴(22)을 식각장벽(etch barrier)으로 기판(21)을 식각하여 다수의 리세스패턴(23)을 형성한다. As shown in FIG. 3A, after forming the hard mask pattern 22 on the substrate 21, the plurality of recess patterns may be etched by etching the substrate 21 using the hard mask pattern 22 as an etch barrier. (23) is formed.

다음으로, 리세스패턴(23) 표면에 게이트절연막(24)을 형성한다. 이때, 게이트절연막(24)은 산화막으로 형성할 수 있으며, 산화공정을 통해 리세스패턴(23) 표면에만 형성하거나, 또는 증착공정을 통해 하드마스크패턴(22)을 포함한 구조물 표면을 따라 형성할 수도 있다. Next, a gate insulating film 24 is formed on the surface of the recess pattern 23. In this case, the gate insulating film 24 may be formed of an oxide film, and may be formed only on the surface of the recess pattern 23 through an oxidation process, or may be formed along the surface of the structure including the hard mask pattern 22 through a deposition process. have.

도 3b에 도시된 바와 같이, 게이트절연막(24)을 포함한 구조물 표면을 따라 장벽금속막(25)을 형성한다. 이때, 장벽금속막(25)은 티타늄질화막(TiN)으로 형성할 수 있다. As shown in FIG. 3B, the barrier metal film 25 is formed along the surface of the structure including the gate insulating film 24. In this case, the barrier metal layer 25 may be formed of a titanium nitride layer TiN.

다음으로, 장벽금속막(25) 상에 리세스패턴(23)를 매립하면서 기판(21) 전면을 덮도록 게이트도전막(26)을 형성한다. 이때, 게이트도전막(26)은 텅스텐막(W)으로 형성할 수 있다. Next, the gate conductive layer 26 is formed to cover the entire surface of the substrate 21 while filling the recess pattern 23 on the barrier metal layer 25. In this case, the gate conductive film 26 may be formed of a tungsten film (W).

도 3c에 도시된 바와 같이, 하드마스크패턴(22)의 상부면이 노출되도록 게이트도전막(26) 및 장벽금속막(25)을 평탄화하여 리세스패턴(23)에 매립된 장벽금속막(25A) 및 게이트전극(26A)을 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. As shown in FIG. 3C, the gate conductive layer 26 and the barrier metal layer 25 are planarized so that the top surface of the hard mask pattern 22 is exposed, and the barrier metal layer 25A embedded in the recess pattern 23 is formed. ) And gate electrode 26A. In this case, the planarization process may be performed using chemical mechanical polishing (CMP).

도 3d에 도시된 바와 같이, 게이트전극(26A) 및 장벽금속막(25A)이 기판(21)에 매립된 구조를 갖도록 게이트전극(26A) 및 장벽금속막(25A)을 식각하되, 장벽금속막(25A)의 상부면을 게이트전극(26A)의 상부면보다 낮게 형성한다(도 4 참조). 이하, 식각된 장벽금속막(25A) 및 게이트전극(26A)의 도면부호를 각각 '25B' 및 '26B'로 변경하여 표기한다. As shown in FIG. 3D, the gate electrode 26A and the barrier metal film 25A are etched so that the gate electrode 26A and the barrier metal film 25A are embedded in the substrate 21, and the barrier metal film is etched. The upper surface of 25A is formed lower than the upper surface of the gate electrode 26A (see FIG. 4). Hereinafter, the reference numerals of the etched barrier metal film 25A and the gate electrode 26A are changed to '25B' and '26B', respectively.

식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 식각공정시 리세스패턴(23) 상부영역의 게이트절연막(24)이 손상(또는 손실)되는 것을 방지하기 위하여 게이트절연막(24) 및 게이트전극(26B)에 대해서는 식각선택비를 갖는 식각가스를 사용하여 실시하는 것이 바람직하다. 즉, 게이트절연막(24) 및 게이트전극(26B)에 대한 식각속도보다 장벽금속막(25B)에 대한 식각속도가 더 빠른 식각가스를 사용하여 식각공정을 실시하는 것이 바람직하다. The etching process may be performed using a dry etch, and the gate insulating film 24 may be prevented from being damaged (or lost) in the upper portion of the recess pattern 23 during the etching process. ) And the gate electrode 26B are preferably performed using an etching gas having an etching selectivity. That is, it is preferable to perform the etching process using an etching gas whose etching rate is faster for the barrier metal film 25B than for the gate insulating film 24 and the gate electrode 26B.

예를 들어, 게이트절연막(24)이 산화막, 게이트전극(26B)이 텅스텐막, 장벽금속막(25B)이 티타늄질화막일 경우에 식각공정은 염소가스(Cl2), 브롬화수소가스(HBr) 및 육불화황(SF6)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상의 가스가 혼합된 혼합가스를 사용하여 실시할 수 있다. 상술한 가스들은 산화막 및 텅스텐막에 대한 식각속도가 느리고(즉, 식각선택비를 갖고), 티타늄질화막에 대한 식각속도가 빠른 가스이다. For example, when the gate insulating film 24 is an oxide film, the gate electrode 26B is a tungsten film, and the barrier metal film 25B is a titanium nitride film, the etching process includes chlorine gas (Cl 2 ), hydrogen bromide gas (HBr), and the like. It can be carried out using any one gas selected from the group consisting of sulfur hexafluoride (SF 6 ) or a mixed gas of two or more gases. The above-mentioned gases are gases having a low etching rate for the oxide film and a tungsten film (that is, having an etching selectivity) and a high etching rate for the titanium nitride film.

그리고, 식각공정은 10mtorr ~ 50mtorr 범위의 압력에서 0W ~ 100W 범위의 바이어스파워(bias power)를 사용하여 실시할 수 있다. 이때, 0W의 바이어스파워는 바이어스파워를 인가하지 않은 상태에서 식각공정을 진행하는 것을 의미하며, 식각공정시 바이어스파워를 인가하지 않거나, 100W 이하의 바이어스파워를 인가하는 것은 식각공정시 등방성식각이 이루어짐을 의미하는 것이다. 이때, 식각공정을 등방성식각으로 진행하는 이유는 식각선택비를 갖지 않는 물리적식각이 발생하는 것을 방지하기 위함이다. The etching process may be performed using a bias power in a range of 0W to 100W at a pressure in a range of 10mtorr to 50mtorr. At this time, the bias power of 0W means that the etching process is performed in the state in which the bias power is not applied, and the bias power is not applied in the etching process or applying the bias power of 100W or less isotropic etching is performed in the etching process. It means. At this time, the reason why the etching process is isotropic etching is to prevent the physical etching does not have an etching selectivity.

또한, 식각공정시 효율을 향상시키기 위해 상술한 식각가스(Cl2, HBr, SF6)에 산소가스(O2) 및 아르곤가스(Ar)를 더 첨가하여 실시할 수 있다. 이때, 산소가스는 식각공정시 발생된 부산물(예컨대, 폴리머)를 제거하는 역할을 수행하며, 아르곤가스는 플라즈마 생성효율을 향상시키는 역할을 수행한다. In addition, oxygen gas (O 2 ) and argon gas (Ar) may be further added to the above-described etching gas (Cl 2 , HBr, SF 6 ) to improve the efficiency during the etching process. At this time, the oxygen gas serves to remove the by-products (eg, polymer) generated during the etching process, the argon gas serves to improve the plasma generation efficiency.

상술한 공정과정을 통해 형성된 게이트전극(26B)은 장벽금속막(25B)의 상부면보다 더 높은 상부면을 가짐으로써, 종래기술과 동일한 수준으로 장벽금속막(25B)을 형성한다고 가정할 때, 상대적으로 게이트전극(26B)의 체적을 증가시켜 매립게이트의 저항을 감소시킬 수 있다. Assuming that the gate electrode 26B formed through the above-described process has a higher upper surface than the upper surface of the barrier metal film 25B, the barrier metal film 25B is formed at the same level as the prior art. As a result, the resistance of the buried gate may be reduced by increasing the volume of the gate electrode 26B.

또한, 장벽금속막(25B)과 접하지 않는 게이트전극(26B)은 게이트절연막(24)으로부터 이격된 구조를 갖기 때문에 매립게이트의 저항을 감소시킴과 동시에 게이트전극(26B)의 다이랙트터널링(direct tunneling)에 의한 동작특성 열화를 방지할 수 있다. 참고로, 게이트전극(26B)을 금속막으로 형성하는 경우에 게이트전극(26B), 장벽금속막(25B) 및 게이트절연막(24)이 모두 중첩되는 영역의 리세스패턴(23) 표면에 채널이 형성되며, 장벽금속막(25B) 없이 게이트전극(26B)과 게이트절연막(24)이 접하게되면 이들 사이의 다이랙트터널링에 기인한 누설전류로 인해 반도체 장치의 동작특성이 급격히 열화되는 문제점이 발생한다. In addition, since the gate electrode 26B which is not in contact with the barrier metal film 25B has a structure spaced apart from the gate insulating film 24, the resistance of the buried gate is reduced and direct tunneling of the gate electrode 26B is performed. Deterioration of operating characteristics due to tunneling can be prevented. For reference, in the case where the gate electrode 26B is formed of a metal film, a channel is formed on the surface of the recess pattern 23 in a region where the gate electrode 26B, the barrier metal film 25B, and the gate insulating film 24 all overlap. When the gate electrode 26B and the gate insulating film 24 come into contact with each other without the barrier metal film 25B, a problem arises in that the operating characteristics of the semiconductor device rapidly deteriorate due to leakage current due to direct tunneling therebetween. .

또한, 리세스패턴(23) 상부영역의 게이트절연막(24)이 손상되는 것을 방지하여 게이트절연막(24)의 손상에 따른 누설전류 발생 및 리프레쉬 특성 열화를 방지할 수 있다. In addition, damage to the gate insulating layer 24 in the upper region of the recess pattern 23 may be prevented, thereby preventing leakage current and deterioration of the refresh characteristics due to the damage of the gate insulating layer 24.

도 3e에 도시된 바와 같이, 하드마스크패턴(22)을 제거한 후에 나머지 리세스패턴(23)을 매립하면서 기판(21) 전면을 덮는 실링막(27)을 형성한다. 이때, 실링막(27)은 절연막 예컨대, 질화막으로 형성할 수 있다. As shown in FIG. 3E, after the hard mask pattern 22 is removed, the sealing film 27 covering the entire surface of the substrate 21 is formed while the remaining recess pattern 23 is embedded. In this case, the sealing film 27 may be formed of an insulating film, for example, a nitride film.

다음으로, 실링막(27)을 관통하여 리세스패턴(23) 양측 기판(21)에 접하는 플러그(28)를 형성한다. Next, a plug 28 is formed through the sealing film 27 and in contact with the substrate 21 on both sides of the recess pattern 23.

여기서, 게이트전극(26B)의 상부면보다 장벽금속막(25B)의 상부면이 더 낮은 표면을 갖도록 형성함에 따라 플러그(28)와 장벽금속막(25B) 사이의 간격을 증가시킬 수 있으며, 이를 통해, 플러그(28)와 장벽금속막(25B) 사이에 쇼트가 발생하는 것을 방지할 수 있다.Here, as the upper surface of the barrier metal film 25B is formed to have a lower surface than the upper surface of the gate electrode 26B, the gap between the plug 28 and the barrier metal film 25B may be increased. The short can be prevented from occurring between the plug 28 and the barrier metal film 25B.

이와 같이, 상술한 본 발명의 제1실시예에 따라 형성된 반도체 장치는 게이트전극(26B)의 체적을 증가시켜 매립게이트의 저항이 증가하는 것을 방지할 수 있고, 게이트절연막(24)의 손상에 따른 누설전류 발생을 방지할 수 있으며, 장벽금속막(25B)과 플러그(28) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
As described above, the semiconductor device formed in accordance with the first embodiment of the present invention can increase the volume of the gate electrode 26B to prevent the resistance of the buried gate from increasing, resulting in damage to the gate insulating film 24. It is possible to prevent the occurrence of leakage current, and to prevent the occurrence of short between the barrier metal film 25B and the plug 28.

도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 매립게이트를 구비한 반도체 장치 제조방법을 도시한 공정단면도이고, 도 6a 및 도 6b는 본 발명의 제2실시예에 따라 형성된 매립게이트를 나타낸 이미지이다. 5A through 5D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to a second embodiment of the present invention, and FIGS. 6A and 6B illustrate a buried gate formed according to the second embodiment of the present invention. Image shown.

도 5a에 도시된 바와 같이, 기판(41) 상에 하드마스크패턴(42)을 형성한 후에 하드마스크패턴(42)을 식각장벽(etch barrier)으로 기판(41)을 식각하여 다수의 리세스패턴(43)을 형성한다. As shown in FIG. 5A, after the hard mask pattern 42 is formed on the substrate 41, the plurality of recess patterns may be etched by etching the substrate 41 using the hard mask pattern 42 as an etch barrier. To form 43.

다음으로, 리세스패턴(43) 표면에 게이트절연막(44)을 형성한다. 이때, 게이트절연막(44)은 산화막으로 형성할 수 있으며, 산화공정을 통해 리세스패턴(43) 표면에만 형성하거나, 또는 증착공정을 통해 하드마스크패턴(42)을 포함한 구조물 표면을 따라 형성할 수도 있다. Next, a gate insulating film 44 is formed on the surface of the recess pattern 43. In this case, the gate insulating layer 44 may be formed of an oxide layer, and may be formed only on the surface of the recess pattern 43 through an oxidation process, or may be formed along the surface of the structure including the hard mask pattern 42 through a deposition process. have.

다음으로, 게이트절연막(44)을 포함한 구조물 표면을 따라 장벽금속막(45)을 형성하고, 장벽금속막(45) 상에 리세스패턴(43)를 매립하면서 기판(41) 전면을 덮도록 게이트도전막을 형성한다. 이때, 장벽금속막(45)은 티탄늄질화막(TiN)으로 형성할 수 있고, 게이트도전막은 텅스텐막(W)으로 형성할 수 있다. Next, a barrier metal film 45 is formed along the surface of the structure including the gate insulating film 44, and the gate is covered to cover the entire surface of the substrate 41 by filling the recess pattern 43 on the barrier metal film 45. A conductive film is formed. In this case, the barrier metal film 45 may be formed of a titanium nitride film (TiN), and the gate conductive film may be formed of a tungsten film (W).

다음으로, 하드마스크패턴(42)의 상부면이 노출되도록 게이트도전막 및 장벽금속막(45)을 평탄화하여 리세스패턴(43)에 매립된 장벽금속막(45) 및 게이트전극(46)을 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. Next, the gate conductive film and the barrier metal film 45 are planarized so that the top surface of the hard mask pattern 42 is exposed, so that the barrier metal film 45 and the gate electrode 46 embedded in the recess pattern 43 are formed. Form. In this case, the planarization process may be performed using chemical mechanical polishing (CMP).

도 5b에 도시된 바와 같이, 전면식각공정을 실시하여 기판(41) 상부면보다 게이트전극(46) 및 장벽금속막(45)의 상부면이 낮도록 이들을 일부 식각한다(도 6a 참조). 이하, 식각된 게이트전극(46) 및 장벽금속막(45)의 도면부호를 각각 '46A' 및 '45A'로 변경하여 표기한다. As shown in FIG. 5B, the entire surface etching process may be performed to partially etch the upper surfaces of the gate electrode 46 and the barrier metal layer 45 than the upper surface of the substrate 41 (see FIG. 6A). Hereinafter, the reference numerals of the etched gate electrode 46 and the barrier metal layer 45 are changed to '46A' and '45A', respectively.

여기서, 전면식각공정은 에치백(etchback)을 사용하여 실시할 수 있으며, 에치백을 사용하여 게이트전극(46A) 및 장벽금속막(45A)을 식각하더라도 이들이 식각되는 식각량이 소량이기 때문에 공정간 노출된 게이트절연막(44)이 손상되는 것을 방지할 수 있다. 참고로, 종래기술은 하드마스크패턴(42)이 노출되도록 평탄화공정을 실시한 이후에 게이트전극(46A) 및 장벽금속막(45A)을 타겟 높이(또는 깊이)까지 한번에 다량을 식각하기 때문에 노출된 게이트절연막(44)에 가해지는 식각부담이 매우크다. 하지만, 본 발명의 제2실시예에서는 기판(41)의 상부면보다 게이트전극(46A) 및 장벽금속막(45A)의 상부면이 더 낮도록 이들이 소량 식각하기 때문에 식각공정시 노출된 게이트절연막(44)에 가해지는 식각부담을 감소시켜 게이트절연막(44)이 손상되는 것을 방지할 수 있다. In this case, the entire surface etching process may be performed using an etchback, and even though the gate electrode 46A and the barrier metal layer 45A are etched using the etchback, they may be etched. Damage to the gate insulating film 44 can be prevented. For reference, in the related art, after the planarization process is performed to expose the hard mask pattern 42, the gate electrode 46A and the barrier metal layer 45A are etched in a large amount at a time to the target height (or depth). The etching burden applied to the insulating film 44 is very large. However, in the second embodiment of the present invention, the gate insulating film 44 exposed during the etching process is etched because a small amount of etching is performed such that the upper surface of the gate electrode 46A and the barrier metal film 45A is lower than the upper surface of the substrate 41. ), The etching burden on the () may be reduced to prevent the gate insulating layer 44 from being damaged.

도 5c에 도시된 바와 같이, 게이트전극(46A) 및 장벽금속막(45A)이 기판(41)에 매립된 구조를 갖도록 게이트전극(46A) 및 장벽금속막(45A)을 식각하되, 장벽금속막(45A)의 상부면을 게이트전극(46A)의 상부면보다 낮게 형성한다(도 6b 참조). 이하, 식각된 장벽금속막(45A) 및 게이트전극(46A)의 도면부호를 각각 '45B' 및 '46B'로 변경하여 표기한다. As shown in FIG. 5C, the gate electrode 46A and the barrier metal film 45A are etched so that the gate electrode 46A and the barrier metal film 45A are embedded in the substrate 41. The upper surface of the 45A is formed lower than the upper surface of the gate electrode 46A (see FIG. 6B). Hereinafter, the reference numerals of the etched barrier metal film 45A and the gate electrode 46A are changed to '45B' and '46B', respectively.

식각공정은 습식식각법(wet etch)을 사용하여 실시할 수 있으며, 식각공정시 리세스패턴(43) 상부영역의 게이트절연막(44)이 손상(또는 손실)되는 것을 방지하기 위하여 게이트절연막(44) 및 게이트전극(46B)에 대해서는 식각선택비를 갖는 식각용액을 사용하여 실시하는 것이 바람직하다. 즉, 게이트절연막(44) 및 게이트전극(46B)에 대한 식각속도보다 장벽금속막(45B)에 대한 식각속도가 더 빠른 식각가스를 사용하여 식각공정을 실시하는 것이 바람직하다. The etching process may be performed using a wet etch, and the gate insulating layer 44 may be prevented from being damaged (or lost) in the gate insulating layer 44 in the upper region of the recess pattern 43 during the etching process. ) And the gate electrode 46B are preferably performed using an etching solution having an etching selectivity. That is, it is preferable to perform the etching process using an etching gas whose etching rate is faster for the barrier metal film 45B than for the gate insulating film 44 and the gate electrode 46B.

예를 들어, 게이트절연막(44)이 산화막, 게이트전극(46B)이 텅스텐막, 장벽금속막(45B)이 티타늄질화막일 경우에 식각공정은 인산용액을 사용하여 실시할 수 있다. 참고로, 인산용액은 산화막 및 텅스텐막에 대한 식각속도가 느리고(즉, 식각선택비를 갖고), 티타늄질화막에 대한 식각속도가 빠른 식각용액이다. For example, when the gate insulating film 44 is an oxide film, the gate electrode 46B is a tungsten film, and the barrier metal film 45B is a titanium nitride film, the etching process may be performed using a phosphoric acid solution. For reference, the phosphoric acid solution is an etching solution having a low etching rate for the oxide film and a tungsten film (that is, having an etching selectivity) and a fast etching rate for the titanium nitride film.

상술한 공정과정을 통해 형성된 게이트전극(46B)은 장벽금속막(45B)의 상부면보다 더 높은 상부면을 가짐으로써, 종래기술과 동일한 수준으로 장벽금속막(45B)을 형성한다고 가정할 때, 상대적으로 게이트전극(46B)의 체적을 증가시켜 매립게이트의 저항을 감소시킬 수 있다. Assuming that the gate electrode 46B formed through the above-described process has a higher upper surface than the upper surface of the barrier metal film 45B, the barrier metal film 45B is formed at the same level as the prior art. As a result, the resistance of the buried gate may be reduced by increasing the volume of the gate electrode 46B.

또한, 장벽금속막(45B)과 접하지 않는 게이트전극(46B)은 게이트절연막(44)으로부터 이격된 구조를 갖기 때문에 매립게이트의 저항을 감소시킴과 동시에 게이트전극(46B)의 다이랙트터널링(direct tunneling)에 의한 동작특성 열화를 방지할 수 있다. 참고로, 게이트전극(46B)을 금속막으로 형성하는 경우에 게이트전극(46B), 장벽금속막(45B) 및 게이트절연막(44)이 모두 중첩되는 영역의 리세스패턴(43) 표면에 채널이 형성되며, 장벽금속막(45B) 없이 게이트전극(46B)과 게이트절연막(44)이 접하게되면 이들 사이의 다이랙트터널링에 기인한 누설전류로 인해 반도체 장치의 동작특성이 급격히 열화되는 문제점이 발생한다. In addition, since the gate electrode 46B which is not in contact with the barrier metal film 45B has a structure spaced apart from the gate insulating film 44, it reduces the resistance of the buried gate and direct tunneling of the gate electrode 46B. Deterioration of operating characteristics due to tunneling can be prevented. For reference, when the gate electrode 46B is formed of a metal film, a channel is formed on the surface of the recess pattern 43 in a region where the gate electrode 46B, the barrier metal film 45B, and the gate insulating film 44 overlap with each other. When the gate electrode 46B and the gate insulating film 44 come into contact with each other without the barrier metal film 45B, a leakage current due to direct tunneling between them causes a problem of rapid deterioration of operating characteristics of the semiconductor device. .

또한, 리세스패턴(43) 상부영역의 게이트절연막(44)이 손상되는 것을 방지하여 게이트절연막(44)의 손상에 따른 누설전류 발생 및 리프레쉬 특성 열화를 방지할 수 있다. In addition, damage to the gate insulating layer 44 in the upper region of the recess pattern 43 may be prevented, thereby preventing leakage current and deterioration of the refresh characteristics due to the damage of the gate insulating layer 44.

도 5d에 도시된 바와 같이, 하드마스크패턴(42)을 제거한 후에 나머지 리세스패턴(43)을 매립하면서 기판(41) 전면을 덮는 실링막(47)을 형성한다. 이때, 실링막(47)은 절연막 예컨대, 질화막으로 형성할 수 있다. As shown in FIG. 5D, after removing the hard mask pattern 42, the sealing film 47 covering the entire surface of the substrate 41 is formed while filling the remaining recess patterns 43. In this case, the sealing film 47 may be formed of an insulating film, for example, a nitride film.

다음으로, 실링막(47)을 관통하여 리세스패턴(43) 양측 기판(41)에 접하는 플러그(48)를 형성한다. Next, a plug 48 that penetrates the sealing film 47 and contacts the substrate 41 on both sides of the recess pattern 43 is formed.

여기서, 게이트전극(46B)의 상부면보다 장벽금속막(45B)의 상부면이 더 낮은 표면을 갖도록 형성함에 따라 플러그(48)와 장벽금속막(45B) 사이의 간격을 증가시킬 수 있으며, 이를 통해, 플러그(48)와 장벽금속막(45B) 사이에 쇼트가 발생하는 것을 방지할 수 있다.Here, as the upper surface of the barrier metal film 45B is formed to have a lower surface than the upper surface of the gate electrode 46B, the gap between the plug 48 and the barrier metal film 45B may be increased. The short can be prevented from occurring between the plug 48 and the barrier metal film 45B.

이와 같이, 상술한 본 발명의 제2실시예에 따라 형성된 반도체 장치는 게이트전극(46B)의 체적을 증가시켜 매립게이트의 저항이 증가하는 것을 방지할 수 있고, 게이트절연막(44)의 손상에 따른 누설전류 발생을 방지할 수 있으며, 장벽금속막(45B)과 플러그(48) 사이에 쇼트가 발생하는 것을 방지할 수 있다.
As described above, the semiconductor device formed in accordance with the second embodiment of the present invention can increase the volume of the gate electrode 46B and prevent the resistance of the buried gate from increasing, resulting in damage to the gate insulating film 44. The leakage current can be prevented and a short can be prevented from occurring between the barrier metal film 45B and the plug 48.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

21, 41 : 기판 22, 42 : 하드마스크패턴
23, 43 : 리세스패턴 24, 44 : 게이트절연막
26 : 게이트도전막 27, 47 : 실링막
28, 48 : 플러그
26A, 26B, 46, 46A, 46B : 게이트전극
25, 25A, 25B, 45, 45A, 45B : 장벽금속막21, 41: substrate 22, 42: hard mask pattern
23 and 43 recess patterns 24 and 44 gate insulating films
26: gate conductive film 27, 47: sealing film
28, 48: plug
26A, 26B, 46, 46A, 46B: gate electrode
25, 25A, 25B, 45, 45A, 45B: Barrier Metal Film

Claims (14)

기판에 형성된 다수의 리세스패턴;
상기 리세스패턴 표면에 형성된 게이트절연막;
상기 게이트절연막 상에서 상기 리세스패턴을 일부 매립하는 게이트전극; 및
상기 게이트절연막과 상기 게이트전극 사이 일부에 개재되어 상기 게이트전극의 상부면보다 낮은 상부면을 갖는 장벽금속막
을 포함하는 반도체 장치.
A plurality of recess patterns formed on the substrate;
A gate insulating film formed on a surface of the recess pattern;
A gate electrode partially filling the recess pattern on the gate insulating layer; And
A barrier metal film interposed between the gate insulating film and the gate electrode and having a lower top surface than the top surface of the gate electrode.
≪ / RTI >
제1항에 있어서,
나머지 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 실링막; 및
상기 실링막을 관통하여 상기 리세스패턴 양측의 상기 기판에 접하는 플러그
를 더 포함하는 반도체 장치.
The method of claim 1,
A sealing film covering the entire surface of the substrate while filling the remaining recess pattern; And
A plug penetrating the sealing film and in contact with the substrate on both sides of the recess pattern.
The semiconductor device further comprising.
제1항에 있어서,
상기 게이트전극과 상기 장벽금속막이 접하지 않는 영역의 상기 게이트전극은 상기 게이트절연막으로부터 이격된 반도체 장치.
The method of claim 1,
And the gate electrode in a region where the gate electrode and the barrier metal film are not in contact with each other and spaced apart from the gate insulating film.
기판을 선택적으로 식각하여 다수의 리세스패턴을 형성하는 단계;
상기 리세스패턴 표면에 게이트절연막을 형성하는 단계;
상기 리세스패턴을 매립하는 게이트전극을 형성함과 동시에 상기 게이트절연막과 상기 게이트전극 사이에 장벽금속막을 형성하는 단계; 및
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계
를 포함하는 반도체 장치 제조방법.
Selectively etching the substrate to form a plurality of recess patterns;
Forming a gate insulating film on a surface of the recess pattern;
Forming a barrier metal film between the gate insulating film and the gate electrode while forming a gate electrode to fill the recess pattern; And
Selectively etching the gate electrode and the barrier metal film such that an upper surface of the barrier metal film is lower than an upper surface of the gate electrode
Semiconductor device manufacturing method comprising a.
제4항에 있어서,
상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는,
상기 기판 표면을 따라 장벽금속막을 형성하는 단계;
상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계; 및
상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 4, wherein
Forming the gate electrode and the barrier metal film,
Forming a barrier metal film along the surface of the substrate;
Forming a gate electrode covering the entire surface of the substrate while filling the recess pattern on the barrier metal layer; And
Performing a planarization process so that the barrier metal film and the gate electrode remain only inside the recess pattern
Semiconductor device manufacturing method comprising a.
제5항에 있어서,
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 건식식각법을 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 5,
Selectively etching the gate electrode and the barrier metal film so that an upper surface of the barrier metal film is lower than an upper surface of the gate electrode using a dry etching method.
제4항에 있어서,
상기 게이트전극 및 상기 장벽금속막을 형성하는 단계는,
상기 기판 표면을 따라 장벽금속막을 형성하는 단계;
상기 장벽금속막 상에 상기 리세스패턴을 매립하면서 상기 기판 전면을 덮는 게이트전극을 형성하는 단계;
상기 장벽금속막 및 상기 게이트전극이 상기 리세스패턴 내부에만 잔류하도록 평탄화공정을 실시하는 단계; 및
전면식각공정을 실시하여 상기 기판의 상부면보다 상기 장벽금속막 및 상기 게이트전극의 상부면을 낮게 형성하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 4, wherein
Forming the gate electrode and the barrier metal film,
Forming a barrier metal film along the surface of the substrate;
Forming a gate electrode covering the entire surface of the substrate while filling the recess pattern on the barrier metal layer;
Performing a planarization process so that the barrier metal film and the gate electrode remain only inside the recess pattern; And
Forming an upper surface of the barrier metal layer and the gate electrode lower than an upper surface of the substrate by performing an entire surface etching process;
Semiconductor device manufacturing method comprising a.
제7항에 있어서,
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 상기 게이트전극 및 상기 장벽금속막을 선택적으로 식각하는 단계는 습식식각법을 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 7, wherein
Selectively etching the gate electrode and the barrier metal film such that an upper surface of the barrier metal film is lower than an upper surface of the gate electrode using a wet etching method.
제4항에 있어서,
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 상기 게이트전극 및 상기 게이트절연막에 대한 식각속도보다 상기 장벽금속막에 대한 식각속도가 더 빠른 식각제를 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 4, wherein
The forming of the upper surface of the barrier metal layer to be lower than the upper surface of the gate electrode may be performed by using an etchant having an etching rate higher than that of the gate electrode and the gate insulating layer. Device manufacturing method.
제9항에 있어서,
상기 게이트전극은 텅스텐막을 포함하고, 상기 장벽금속막은 티타늄질화막을 포함하며, 상기 게이트절연막은 산화막을 포함하는 반도체 장치 제조방법.
10. The method of claim 9,
And the gate electrode comprises a tungsten film, the barrier metal film comprises a titanium nitride film, and the gate insulating film comprises an oxide film.
제10항에 있어서,
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 염소가스(Cl2), 브롬화수소가스(HBr) 및 육불화황가스(SF6)로 이루어진 그룹으로부터 선택된 어느 하나의 가스 또는 둘 이상이 혼합된 가스를 사용하여 건식식각으로 실시하는 반도체 장치 제조방법.
The method of claim 10,
The forming of the upper surface of the barrier metal film to be lower than the upper surface of the gate electrode may include any one gas selected from the group consisting of chlorine gas (Cl 2 ), hydrogen bromide gas (HBr), and sulfur hexafluoride gas (SF 6 ). Or dry etching using two or more mixed gases.
제11항에 있어서,
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 산소가스(O2) 및 아르곤가스(Ar)를 더 첨가하여 실시하는 반도체 장치 제조방법.
The method of claim 11,
And forming an upper surface of the barrier metal film lower than an upper surface of the gate electrode by further adding oxygen gas (O 2 ) and argon gas (Ar).
제11항에 있어서,
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 10mtorr ~ 50mtorr 범위의 압력, 0W ~ 100W 범위의 바이어스파워를 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 11,
And forming an upper surface of the barrier metal layer lower than an upper surface of the gate electrode using a pressure in a range of 10 mtorr to 50 mtorr and a bias power in a range of 0W to 100W.
제10항에 있어서,
상기 장벽금속막의 상부면이 상기 게이트전극의 상부면보다 낮도록 형성하는 단계는 인산용액을 이용한 습식식각으로 실시하는 반도체 장치 제조방법.
The method of claim 10,
And forming an upper surface of the barrier metal film lower than an upper surface of the gate electrode by wet etching using a phosphoric acid solution.
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