KR101213969B1 - 불균일한 표면요철부를 갖는 나노 스케일의 구조물 제조 방법 - Google Patents

Abstract

본 발명은 불균일한 표면요철부를 갖는 나노(nano) 스케일의 구조물을 제조하는 방법에 관한 것이다.

Description

불균일한 표면요철부를 갖는 나노 스케일의 구조물 제조 방법{A METHOD OF FABRICATING NANO-SCALED STRUCTURE WITH UNEVEN SURFACE}

본 발명은 불균일한 표면요철부를 갖는 나노(nano) 스케일의 구조물을 제조하는 방법에 관한 것이다.

소자 소형화의 종착점이라 여겨지는 나노소자 또는 양자소자는 그 크기에 따른 효과 뿐만 아니라 높은 효율, 낮은 전력 소모 및 우수한 온도 안전성을 가진 소자로서 다양한 분야에서 응용이 연구되고 있다.

나노 또는 마이크로 구조물은 전기, 전자적인 소자가 미소화됨에 따라 높은 가공기술을 요구하는데, 대부분은 하나의 기판에 대해 박막의 성장 및 형성, 그리고 이들을 소정의 형상으로 물리, 화학적으로 절삭하는 과정을 통해 얻게 된다.

나노 스케일의 구조물, 즉 나노 구조물은 양자 우물 레이저(Quantum well lasers), 포토루미네센스(Photoluminescence), 일렉트로미터(electrometer), 나노크리스탈 메모리 등에 응용될 수 있다.

나노 구조물을 제작하는 방법은 크게 두 가지 방식으로 구분할 수 있다. 그 중 하나는, 리소그래픽 과정(Lithographic Process)을 이용하는 것이고, 다른 하나는 자가 조직(Self-organized process) 과정을 이용하는 것이다.

일반적으로 구조물을 형성함에 있어서 패터닝이라고 하여 포토 리소그래피 공정, 플라즈마 에칭 공정, 임프린트 리소그래피 공정 등이 적용되며, 대부분 규칙적으로 정규화된 형태의 구조물을 형성하는 과정에서 사용되어 진다.

다만, 특별한 경우에는 이러한 정규화된 형태의 구조물 이외에 마이크로 단위 또는 나노 단위로 무질서한 외형을 가지는 구조물들이 요구되는 경우가 있다. 특히 구조물이 외부와의 접촉하는 면을 최대한 넓게 하기 위해서는 나노 단위의 무질서한 표면요철부를 가지는 구조물들이 필요하게 된다. 예를 들어, 전계방출소자에서 전자방출원인 마이크로 팁은 단일의 전자 방출에지보다 복수 개의 에지를 가지는 것이 전자 방출면에서 크게 유리한 것으로 알려져 있다. 또한, 표면적을 높이는 것은 캐패서티의 용량을 증대시키는 데 있어서도 기능을 발휘할 수도 있다.

이러한 무질서한 표면요철부를 가지는 구조물을 얻는 방법으로는 현재까지 사용되는 일반적인 공정은 적합하지 않기 때문에, 새로운 제작 방법이 요구되고 있다.

종래의 한국공개특허에서는 1) 기판에 마이크로 구조물을 형성하고, 2) 카본 폴리머층을 형성하고, 3) 카본 폴리머 층에 대한 식각성을 가지는 O2가스와 마이크로 구조물에 대해 식각성을 가지는 가스를 혼합한 반응 가스를 이용하여 플라즈마 에칭법으로 카본 폴리머 층을 제1차 식각하며, 4) 카본 폴리머 층의 잔류물에 의한 마스크층을 형성하고, 5) 상기 가스로 제2차 식각을 수행하여 마스크층을 제거하면서 나노 표면 거칠기를 생성하는 방법에 대해 개시되어 있다.

다만, 이 경우, 카본 폴리머 층의 잔류물에 의한 마스크층을 형성하는 과정에서 1차 식각을 진행하고, 이후 2차 식각을 다시 진행하게 되어 식각 공정이 2회에 걸쳐 수행되므로 공정상 시간 및 비용이 큰 문제가 발생한다. 또한, 1차 식각을 통하여 형성되는 카본 폴리머 층의 잔류물에 의한 마스크층의 두께를 조절하는 것에 의해 2차 식각 공정시 표면 표면요철부가 결정되는데, 이러한 마스크층의 두께를 조절하는 것은 매우 기술적으로 어려운 일이다.

특히, 결정적으로 종래와 같이 카본 폴리머 층의 잔류물에 의한 마스크층의 두께를 조절하기 위해서는 O2 플라즈마를 이용하여 식각을 하게 되는데, 이때 발생하는 열로 인해 기판(substrate)에 열변형에 의한 손상 및 물성 변화의 문제가 발생하게 된다. 특히, 기판이 유리의 경우에는 더욱 더 큰 문제가 발생하게 된다.

본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로서, 첫째, 나노 및 마이크로 구조물의 표면에 불균일한 표면요철부를 생성하기 위함이다.

둘째, 종래의 불균일한 표면요철부를 생성하던 공정에 비해 공정의 수를 감소시켜 제조원가를 절감시키고, 작동 환경상의 재질에 가해질 수 있었던 위험 요소를 제거하여 제품의 신뢰도를 향상시키는 새로운 공정을 제공하기 위함이다.

본 발명은 상기의 과제를 해결하기 위해 다음과 같은 해결 수단을 포함한다.

본 발명은 불균일한 표면요철부를 갖는 나노(nano) 스케일의 구조물을 제조하는 방법이고, 기판(substrate)(10)의 표면에 산화층(oxidation layer)(20)을 형성하는 제1 단계와, 상기 산화층(20)의 상측에 다결정 실리콘 구조물(11)을 형성하는 제2 단계와, 상기 다결정 실리콘 구조물(11)의 상측에 다공성 고분자층(30)을 형성하는 제3 단계와, 식각(etching) 공정을 통해 상기 다결정 실리콘 구조물(11)에 불균일한 표면요철부(13)를 형성하는 제4 단계를 포함한다.

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본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로서, 첫째, 나노 및 마이크로 구조물의 표면에 불균일한 표면요철부를 생성하는 효과가 있다.

둘째, 종래의 불균일한 표면요철부를 생성하던 공정에 비해 공정의 수를 감소시켜 제조원가를 절감시키고, 작동 환경상의 재질에 가해질 수 있었던 위험 요소를 제거하여 제품의 신뢰도를 향상시키는 새로운 공정을 제공하는 효과가 있다.

도 1은 본 발명의 나노 구조물을 제작하기 위한 공정도.
도 2는 본 발명의 나노 구조물을 제작하기 위한 흐름도.

이하, 첨부된 도면을 참조하여 본 발명에 대해 구체적으로 설명하기로 한다. 다만, 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 또한, 도 1은 일반적인 공정도를 도시하고 있는 것으로, 용어가 동일하더라도 표시하는 부분이 상이하면 도면 부호가 일치하지 않음을 미리 말해두는 바이다.

그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 설정된 용어들로서 이는 실험자 및 측정자와 같은 사용자의 의도 또는 관례에 따라 달라질 수 있으므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 1을 참조하여, 본 발명에 의한 불균일한 표면요철부를 갖는 나노 스케일의 구조물을 제조하는 방법에 대해 설명하기로 한다.

(1)에서 (2)의 단계는 기판(substrate)(10)의 표면에 산화층(oxidation layer)(20)을 형성하는 단계이다. 기판(substrate)으로 사용되는 재질은 실리콘 웨이퍼가 바람직하나, 유리 기판이 사용될 수도 있고, 그 재질에 본 발명의 권리범위가 한정되는 것은 아니다.

만일 기판의 재질이 실리콘 웨이퍼가 사용된다면 표면에 실리콘 옥사이드(silicon oxide)를 통해 2000Å의 습식 산화(wet oxidation)층(20)을 형성시키는 단계가 수반되어야 한다. 실리콘 웨이퍼 자체의 표면에서는 다결정 실리콘 웨이퍼 구조물을 증착시키기 어렵다. 또한, 산화층(20)은 구조물의 용도에 따라 절연층으로서 기능을 수행할 수도 있다.

(2)에서 (3)의 단계는 산화층(20)의 상측에 다결정 실리콘 구조물(11)을 형성하는 단계이다.

다결정 실리콘 구조물(11)을 형성하는 단계는, 기판위에 형성된 산화층위에 다결정 실리콘을 증착하는 공정을 통해 이루어진다. 다결정 실리콘의 전기전도도 등의 특성은 불순물의 함유량에 따라서 달라진다.

이를 증착하는 방식은 고온 방식과 저온 방식이 있는데, 고온 방식은 결정화하는 방법이 600℃ 이상의 고온에서 수시간 진행하여 결정화시키는 것이고, 저온 방식은 350℃ 근방에서 아모실리막에 엑시머레이져를 주입해서 진행해 결정화하는 것이 일반적이다.

본 발명의 장점은 불순물이 함유된 다결정 실리콘 뿐만 아니라 불순물이 전혀 함유되지 않은 다결정 실리콘에 대해서도 불균일한 표면요철부를 생성할 수 있다는 데에 있다. 이에 대해서는 추후에 자세하게 설명하기로 한다.

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고온 방식은 균일한 공정 특성을 가지나 장시간 진행하기 때문에 기판의 열팽창에 의한 변화가 있어서 가격이 고가인 석영기판을 사용하기 때문에 생산단가가 올라가고 장시간 공정이라 생산성이 낮아지는 문제가 있다. 저온 방식은 시간이 단축되고 저가의 유리기판에서 생산이 가능한 부분이 있지만, 레이져 스캔에 의한 자국이 남는 문제와 장비의 구성이 복잡하다는 문제가 있다.

다결정 실리콘(poly-Si)는 비정질 실리콘(amorphous-Si)과 차이가 있는데, 비정질(amorphous)이란 원자배열에서 매우 가까운 원자끼리는 원자의 수, 결합거리 등에 규칙성이 존재하지만, 거리가 떨어져 있는 3차원 범위에서는 규칙성이 존재하지 않는 물질을 말한다. 반면, 결정질(Poly) 물질은 단거리는 물론 장거리 규칙성이 존재하는 물질을 말한다.

비정질 실리콘과 결정질 실리콘의 물질 특성 차이로 인해 전하를 운반하는 운반체(carrier/擔體)의 이동도에도 차이가 발생한다. 예를 들어 비정질 실리콘 방식으로 제작된 제품은 결정질 실리콘에 비해 운반체의 이동도가 매우 낮다. 예를 들어, TFT에 전류를 흘려줘 화면이 구동되는 AM OLED는 고해상도 및 대면적을 구현하기 위해서는 결정질 실리콘을 사용하는 것이 필수적이다.

결정질 실리콘 제품의 제조에서 일어나는 대부분의 문제점은 취약한 유리기판의 내열성으로 인해 공정 온도를 높은 온도로 충분히 올릴 수 없는 것과 연관이 되어 있다. 만일, 기판으로 유리를 사용하는 경우, 지금까지 개발된 내열성 유리의 경우, 670℃ 근처에서 왜곡점(strain point)이 있으며, 640℃ 이상의 온도에서 수분이상 열처리를 받을 경우 급격한 자체 변형이 일어나게 된다. 또한, 450℃이상에서는 급격히 유리 수축(shrink)이 일어나게 된다. 이러한 유리기판의 변형 및 수축은 결정질 실리콘을 사용한 제품의 제조 공정의 허용온도를 600℃ 미만으로 제한하게 되는 원인이다.

(3)에서 (4)의 단계는, 다결정 실리콘 구조물(11)의 상측에 다공성 고분자층(30)을 형성하는 단계이다. 이는 다공성 고분자를 코팅하는 방식으로 진행되는 것이 바람직하다.

다공성 고분자층으로 활용되는 가장 바람직한 물질은 PDMS(polydimethylsiloane)이다.

이는 뼈대가 탄소가 아닌 실리콘(Si)로 이루어진 고분자로서, 고분자 쇄간 인력이 작은 대표적인 고분자로서 높은 기체 투과도를 나타내고 있다. 이는 PDMS의 제조 과정에서 다공성의 성질을 가지게 되기 때문이다. 물론 본 발명에서는 PDMS 재질에 한정하지 않고, 다공성을 포함하는 고분자 재질의 경우에는 모두 이용이 가능하다.

다공성 고분자층(30)이 코팅된 후의 모습을 보면, 기공(31)이 다수 존재함을 알 수 있다. 이러한 기공(31)은 식각 공정에서 반응 가스가 다결정 실리콘 구조물(11)과 접촉하는 시간 및 거리의 불균일성을 유발시키게 된다.

(4)에서 (5)의 단계는, 식각(etching) 공정을 통해 다결정 실리콘 구조물(11)에 불균일한 표면요철부(13)를 형성하는 단계이다.

미세 가공에서 실리콘 등의 식각을 위하여 사용되는 식각제들은 EDP(Ethylene Diamine Pyrocatechol), KOH 등과 같은 액상과 Cl2 또는 SF6와 함께 사용되는 높은 에너지의 플라즈마에 이르기까지 다양하다. 이플루오르화크세논(이하에서 XeF2라 함)은 상기한 실리콘 식각제에 비하여 몇 가지 장점이 있는 건조한 기상의 실리콘 식각제이다. XeF2는 실온의 대기압에서는 흰색의 고체이며, 상온(25℃)에서 3.8Torr 이하의 압력에서 승화되는 특성이 있다. 승화된 XeF2를 이용한 식각 방법은 알루미늄이나 사진감광제 등의 물질에 대하여 높은 선택도를 가지며, 기상에서 실리콘을 식각하므로 구현된 구조물이 바닥에 붙는 부착의 문제를 최소화할 수 있다. 또한 등방적 식각 특성과 빠른 식각율을 가지는 특성으로 큰 구조물의 밑부분을 빨리 식각할 수 있다.

따라서 식각 공정에는 건식 식각 공정으로 XeF2의 불소계 화합물을 이용하는 것이 바람직하다. 이는 PDMS의 다공성 고분자층(30) 및 다결정 실리콘 구조물(11)에 모두 반응성을 가지고 있는 물질이다. 다만, 산화층(20)에는 반응성을 보이지 않는다.

(5)는 최종적은 단계를 거쳐 얻게 되는 불균일한 표면요철부를 가지는 나노 스케일의 구조물의 형상이다. 본 발명은 표면의 불균일한 표면요철부를 가지는 나노 구조물을 제작하여 표면적을 넓히는 효과를 제공할 수도 있고, 표면요철부의 스케일이 서로 상이한 구조물을 제공할 수도 있다. 즉, (5)에서 다결정 실리콘 구조물(11)이 기판(10)에 대해 큰 스케일의 표면요철부라고 할 때, 다결정 실리콘 구조물(11)의 표면에는 작은 스케일의 표면요철부가 제공되는 것이다.

이러한 불균일한 표면요철부를 가지는 나노 스케일의 구조물은 슈퍼 캐패시터의 제작 공정에 응용될 수 있다. 슈퍼 캐패시터란 비축전 용량이 종래의 것에 비해 100~1000배 이상 향상된 것을 말하는데, 슈퍼 캐패시터는 2차전지에 비하여 전력밀도가 높고, 사이클 수명이 길며, 방전율도 높고, 기타 여러가지 장점을 갖는다. 슈퍼 캐패시터의 경우 표면적을 증대시킴으로서 제작할 수 있는데, 본 발명에 의한 불균일한 표면요철부를 가지는 나노 스케일 구조물의 경우 평평한 구조물에 비해 표면적은 10배이상 증가할 수 있다.

캐패시터는 두 개의 평평한 전극층과 그 사이에 제공되는 유전층으로 구성이 되는데, 상기 전극층을 생성하는 과정에서 본 발명에 의한 불균일한 표면요철부를 가지는 나노 스케일의 구조물을 생성하는 경우에는, 그 표면적이 크게 증가하기 때문에 그 용량을 증대시킬 수 있고, 정확성을 향상시킬 수 있는 장점이 있다.

또한, 본 발명에 의한 불균일한 표면요철부를 가지는 나노 스케일 구조물은 이중 표면요철부를 가지는 구조물을 생성하는데 이용될 수 있다. 이를 통하여 액체와 고체의 접촉각(contact angle)을 조절할 수 있게 된다. 즉, 이중 표면요철부가 제공되는 표면에 액체가 존재하는 경우, 접촉각이 크게 증가하여 소수성(super-hydrophobic)이 증가하는 표면을 만들 수 있게 된다.

본 발명은 상기와 같은 실시예에 의해 권리범위가 한정되는 것은 아니며, 본 발명의 기술적인 사상을 가지고 있다면 모두 본 발명의 권리범위에 해당된다고 볼 수 있으며, 본 발명은 특허청구범위에 의해 권리범위가 정해짐을 밝혀둔다

10 : 기판(substrate), 11 : 다결정 실리콘 구조물, 13 : 표면요철부, 20 : 산화층, 30 : 다공성 고분자층, 31 : 기공

Claims (7)

1. 불균일한 표면요철부를 갖는 나노(nano) 스케일의 구조물을 제조하는 방법에 있어서,
   기판(substrate)의 표면에 산화층(oxidation layer)을 형성하는 제1 단계와,
   상기 산화층의 상측에 다결정 실리콘 구조물을 형성하는 제2 단계와,
   상기 다결정 실리콘 구조물의 상측에 다공성 고분자층을 형성하는 제3 단계와,
   식각(etching) 공정을 통해 상기 다결정 실리콘 구조물에 불균일한 표면요철부를 형성하는 제4 단계를 포함하는,
   불균일한 표면요철부를 갖는 나노 스케일의 구조물 제조 방법.
2. 청구항 1에 있어서,
   상기 제1 단계에서 사용되는 기판은 실리콘 웨이퍼인,
   불균일한 표면요철부를 갖는 나노 스케일의 구조물 제조 방법.
   
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5. 청구항 1에 있어서,
   상기 제3 단계에서 사용되는 다공성 고분자는 PDMS인,
   불균일한 표면요철부를 갖는 나노 스케일의 구조물 제조 방법.
6. 청구항 1에 있어서,
   상기 제3 단계에서 상기 다공성 고분자층은 코팅 방식으로 형성되는,
   불균일한 표면요철부를 갖는 나노 스케일의 구조물 제조 방법.
7. 청구항 1에 있어서,
   상기 제4 단계에서 상기 식각 공정은 XeF2를 이용하는,
   불균일한 표면요철부를 갖는 나노 스케일의 구조물 제조 방법.

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