KR101213878B1 - 평판 표시 장치 및 이의 제조 방법 - Google Patents

평판 표시 장치 및 이의 제조 방법 Download PDF

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Abstract

평판 표시 장치에 관한 것으로, 기판; 상기 기판상에 형성된 다수의 게이트 배선 및 게이트 전극; 상기 게이트 배선 및 게이트 전극을 포함하는 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성된 반도체층, 소스/드레인 전극 및 데이터 배선; 상기 반도체층, 소스/드레인 전극 및 데이터 배선을 포함하는 게이트 절연막상에 형성된 보호막; 상기 보호막상에 형성하되, 상기 드레인 전극과 연결된 화소전극; 및 상기 다수의 게이트 배선과 각각 연결된 제 1, 제 2 게이트 패드라인을 포함하며, 상기 제 1, 제 2 게이트 패드라인은 서로 다른 층에 형성하는 평판 표시 장치 및 이의 제조 방법을 제공한다.
소형, 게이트 패드 라인, 평판 표시 장치

Description

평판 표시 장치 및 이의 제조 방법{flat panel display device and fabricating method of the same}
도 1은 종래의 평판 표시 장치의 평면을 도시한 도면이다.
도 2는 본 발명에 따른 평판 표시 장치의 평면을 개략적으로 도시한 도면이다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 제조 공정을 도시한 도면들이다.
도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다.
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 평판 표시 장치의 제조 공정을 도시한 도면들이다.
도 7a 및 도 7b는 본 발명의 제 3 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다.
도 8a 및 도 8b는 본 발명의 제 3 실시예에 따른 평판 표시 장치의 제조 공 정을 도시한 도면들이다.
도 9a 및 도 9b는 본 발명의 제 4 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다.
도 10a 및 도 10b는 본 발명의 제 4 실시예에 따른 평판 표시 장치의 제조 공정을 도시한 도면들이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 기판 110 : 게이트 배선
120 : 데이터 배선 130 : 게이트 패드
140 : 데이터 패드 150 : 게이트 패드라인
150a, 250a, 350a, 450a : 제 1 게이트 패드라인
150b, 250b, 350b, 450b : 제 2 게이트 패드라인
450c : 제 3 게이트 패드라인
본 발명은 평판 표시 장치에 관한 것으로서, 더욱 구체적으로 소형화에 유리한 평판 표시 장치 및 이의 제조 방법에 관한 것이다.
오늘날 평판 표시 장치는 모바일 제품의 급성장, 디지털 방송의 실시, PC시장의 급성장에 따라 기존의 CRT를 대체할 수 있는 디스플레이로서 급성장하고 있 다. 이는 상기 평판 표시 장치가 경박단소, 저 소비전력, 이동의 용이성, 대형 화면에 있어서 유리하기 때문이다.
상기 평판 표시 장치 중 소형 디스플레이로는 액정 표시 장치(Liquid Crystal Display; LCD)와 유기 전계 발광 표시 장치(organic electroluminescence display; OELD)가 각축을 벌이고 있다.
도 1은 종래의 평판 표시 장치의 평면을 도시한 도면이다.
도 1을 참조하면, 상기 평판 표시 장치는 표시부(A)와 비표시부(B)로 정의된 패널을 포함하고, 상기 표시부(A)에 대응된 영역에는 다수의 게이트 배선(10)과 데이터 배선(20)이 교차되어 다수의 화소가 정의되어 있으며, 상기 표시부(A)의 하단부에 대응된 비표시부(B')에 게이트 패드(30) 및 데이터 패드(40)가 위치한다. 이때, 상기 비표시부(B)에 대응된 일측 또는 양측에는 상기 각 게이트 배선(10)과 상기 게이트 패드(30)를 서로 연결하는 게이트 패드 라인(50)들이 다수개 형성되어 있다. 즉, 상기 게이트 패드 라인(50)의 개수는 상기 게이트 배선(10)의 수와 동일하게 형성된다.
이때, 상기 평판 표시 장치가 고해상도로 갈수록, 상기 화소의 수는 증가하게 되고, 이에 따라 상기 게이트 패드라인(50)도 증가하게 된다. 이때, 상기 게이트 패드라인(50)은 동일한 층에 형성되므로, 상기 게이트 패드라인(50)이 형성되는 상기 비표시부(B)의 크기는 확장되어야 하며, 결국에는 패널의 크기가 증가하게 된다.
본 발명은 고해상도의 평판 표시 장치에 있어서, 비표시부를 축소하여 패널의 크기를 줄여 소형화에 유리한 평판 표시 장치 및 이의 제조 방법을 제공하는 데 그 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 평판 표시 장치를 제공한다. 상기 평판 표시 장치는 기판; 상기 기판상에 형성된 다수의 게이트 배선 및 게이트 전극; 상기 게이트 배선 및 게이트 전극을 포함하는 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성된 반도체층, 소스/드레인 전극 및 데이터 배선; 상기 반도체층, 소스/드레인 전극 및 데이터 배선을 포함하는 게이트 절연막상에 형성된 보호막; 상기 보호막상에 형성하되 상기 드레인 전극과 연결된 화소전극; 및 상기 다수의 게이트 배선과 각각 연결된 제 1, 제 2 게이트 패드라인을 포함하며, 상기 제 1, 제 2 게이트 패드라인은 서로 다른 층에 형성된다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 평판 표시 장치의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판상에 위치하는 다수의 게이트 배선, 게이트 전극 및 제 1 게이트 패드라인을 동시에 형성하는 단계; 상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 위치하는 반도체층, 소스/드레인 전극, 데이터 배선 및 제 2 게이트 패드라인을 형성하는 단계; 상기 소스/드레인 전극을 포함하 는 게이트 절연막 전면에 보호막을 형성하는 단계; 및 상기 보호막상에 상기 드레인 전극과 연결된 화소전극을 형성하는 단계를 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 평판 표시 장치의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판상에 위치하는 다수의 게이트 배선, 게이트 전극 및 제 1 게이트 패드라인을 동시에 형성하는 단계; 상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 위치하는 반도체층, 소스/드레인 전극, 데이터 배선을 형성하는 단계; 상기 소스/드레인 전극을 포함하는 게이트 절연막 전면에 보호막을 형성하는 단계; 및 상기 보호막상에 상기 드레인 전극과 연결된 화소전극과, 상기 게이트 배선과 연결된 제 2 게이트 패드라인을 형성하는 단계를 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 평판 표시 장치의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판상에 위치하는 다수의 게이트 배선, 게이트 전극을 동시에 형성하는 단계; 상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 위치하는 반도체층, 소스/드레인 전극, 데이터 배선 및 상기 게이트 배선과 연결된 제 1 게이트 패드라인을 형성하는 단계; 상기 소스/드레인 전극을 포함하는 게이트 절연막 전면에 보호막을 형성하는 단계; 및 상기 보호막상에 상기 드레인 전극과 연결된 화소전극과, 상기 게이트 배선과 연결된 제 2 게이트 패드라인을 형성하는 단계를 포함한다.
이하, 본 발명에 의한 평판 표시 장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명에 따른 평판 표시 장치의 평면을 개략적으로 도시한 도면이다.
도 2를 참조하면, 평판 표시 장치는 표시부(D)와 비표시부(ND)로 구분된 패널을 포함한다. 상기 표시부(D)에는 다수의 게이트 배선(110)과 데이터 배선(120)이 교차되어 다수개의 화소를 정의한다. 상기 각 화소에는 적어도 하나의 박막트랜지스터와, 상기 박막트랜지스터와 연결된 화소전극이 형성되어 있다.
한편, 상기 비표시부(ND)에 대응된 상기 패널의 하단부에는 외부신호부와 연결되어, 외부신호를 인가받는 게이트 패드(130)와 데이터 패드(140)가 형성되어 있다.
이때, 상기 평판 표시 장치의 해상도 증가와 함께, 상기 게이트 패드라인(150)의 수가 증가할 수 있어, 상기 패널의 양 측면에 대응된 비 표시부(ND)가 확장될 수 있다.
이로 인하여, 상기 게이트 패드(130)는 제 1 게이트 패드(130a)와 제 2 게이 트 패드(130b)로 분리되어, 상기 데이터 패드(140)를 중심으로 상기 데이터 패드(140)의 양측에 각각 형성한다. 여기서, 상기 제 1 게이트 패드(130a)와 연결되는 게이트 배선과 상기 제 2 게이트 패드(130b)와 연결되는 게이트 배선은 서로 교번적으로 엇갈리게끔 연결되며, 이에 따라, 상기 제 1 게이트 패드(130a)와 상기 제 2 게이트 패드(130b)가 상기 패널의 양측에 위치함에 따라, 상기 비표시부(ND)의 양 측면에는 상기 게이트 배선(110)과 상기 게이트 패드부를 연결하는 다수의 게이트 패드라인(150)들이 배분하여 위치한다.
그러나, 상기 다수의 게이트 패드라인(150)을 양측에 배분하는 데, 한계가 있으며, 더욱 콤팩트(compact)한 평판 표시 장치를 제조하는 데 역부족이다.
이로써, 상기 다수의 게이트 패드라인(150)을 다른 층에 형성함으로써, 이를 해결할 수 있다.
이하, 도 2의 W영역을 확대하여 도시한 도면들을 참조하여, 상기 게이트 패드라인(150)을 서로 다른 층에 형성할 수 있는 여러 실시예를 설명한다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다. 도 3a는 도 2의 W영역을 확대한 평면도이고, 도 3b는 도 3a를 I-I'로 취한 단면도이다.
도 3a 및 도 3b를 참조하면, 상기 게이트 패드라인(150)은 상기 기판(100)상에 위치하며, 상기 게이트 배선(110)과 연장되어 형성되는 제 1 게이트 패드라인(150a)과 상기 게이트 절연막(105)상에 위치하며, 상기 게이트 절연막(105)에 형성된 콘텍홀에 의해 상기 게이트 배선(110)과 연결되는 제 2 게이트 패드라인(150b) 을 포함할 수 있다. 여기서, 상기 제 2 게이트 패드라인(150b)은 상기 데이터 배선(120)과 동일 층에 형성되며, 상기 제 2 게이트 패드라인(150b)은 상기 데이터 배선(120)과 동일한 도전 물질로 형성될 수 있다.
이때, 상기 제 1 게이트 패드라인(150a)과 상기 제 2 게이트 패드라인(150b)을 중첩되도록 형성하여, 상기 비표시부(DA)를 효율적으로 축소화시킬 수 있으나, 상기 제 1 게이트 패드라인(150a)과 상기 제 2 게이트 패드라인(150b)은 서로 중첩되지 않고, 교대로 배치되는 것이 바람직하다. 이는, 상기 제 1 게이트 패드라인(150a)과 상기 제 2 게이트 패드라인(150b)사이에 게이트 절연막(105)이 개재되어 있는바, 상기 제 1 게이트 패드라인(150a)과 상기 제 2 게이트 패드라인(150b)이 중첩되어 형성되면, 기생 캐패시턴스가 발생할 수 있어, 상기 표시부(D)로 인가된 신호가 지연될 수 있어, 휘도의 불균일을 초래할 수 있기 때문이다.
자세하게, 표시부(D)와 비표시부(ND)로 정의된 기판(100)이 위치하고, 상기 표시부(D)에 대응된 기판(100)상에 다수의 게이트 배선(110), 상기 게이트 배선(110)에서 분기된 게이트 전극(102)이 형성된다. 한편, 상기 비표시부(D)에 대응된 기판(100)상에 상기 다수의 게이트 배선(110)중 일부의 게이트 배선과 각각 연장되어 있는 제 1 게이트 패드라인(150a)이 형성된다. 즉, 상기 제 1 게이트 패드라인(150a)은 상기 게이트 배선(110)과 동일한 도전 물질로 형성할 수 있다.
또, 상기 게이트 배선(120), 게이트 전극(102) 및 상기 제 1 게이트 패드라인(150a)을 포함하는 기판(100)상에 게이트 절연막(105)이 형성된다. 여기서, 상기 게이트 절연막(105)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막으로 형성 될 수 있다. 또, 상기 게이트 절연막(105)은 상기 다수의 게이트 배선(120) 중 일부, 즉, 상기 제 1 게이트 패드라인(150a)이 형성되지 않은 게이트 배선(120)의 끝단을 노출하는 콘텍홀(P)이 형성되어 있다.
상기 게이트 전극(102)에 대응된 상기 게이트 절연막(105)상에 채널층(112a)과 오믹콘텍층(112b)으로 이루어진 반도체층(112)이 위치한다.
상기 반도체층(112)의 양단부상에 각각 소스/드레인 전극(122a, 122b)이 형성되고, 이와 동시에 상기 게이트 절연막(105)상에 상기 게이트 배선(120)과 교차되는 데이터 배선(120)과, 상기 콘텍홀(P1)에 의해 노출된 게이트 배선(120)과 연결된 제 2 게이트 패드라인(150b)이 형성된다. 상기 제 2 게이트 패드라인(150b)은 상기 데이터 배선(120) 및 상기 소스/드레인 전극(122a, 122b)과 동일한 도전물질로 이루어질 수 있다.
이로써, 상기 다수의 게이트 패드라인(150) 중 상기 제 1 게이트 패드라인(150a)은 상기 기판(100)상에 형성되고, 상기 제 2 게이트 패드라인(150b)은 게이트 절연막(105)상에 형성된다. 이로써, 상기 다수의 게이트 패드라인(150)을 서로 다른 층에 형성함으로써, 상기 게이트 패드라인(150)의 수가 증가되어도, 비표시부(DA)를 확장시키지 않아도 된다.
상기 반도체층, 소스/드레인 전극 및 데이터 배선을 포함하는 게이트 절연막상에 보호막(115)이 형성되고, 상기 보호막(115)상에 상기 드레인 전극(122b)와 전기적으로 연결된 화소전극(160)이 위치한다.
도면에는 도시하지 않았으나, 상기 평판 표시 장치는 액정 표시 장치 또는 유기 전계 발광 표시 장치일 수 있다.
이때, 상기 평판 표시 장치가 액정 표시 장치일 경우, 상기 기판(100)과 일정간격으로 이격되어 배치되며, 공통전극을 구비하는 상부기판과, 두 기판 사이에 개재된 액정층을 더 포함할 수 있다.
또는 상기 평판 표시 장치가 유기 전계 발광 표시 장치일 경우, 상기 화소전극상에 적어도 유기 발광층을 포함하는 유기층이 형성되고, 상기 유기층 상에 형성된 공통전극을 더 포함할 수 있다. 여기서, 상기 유기층은 전하 수송층 또는 전하 주입층을 더욱 포함할 수 있다.
이로써, 서로 다른 층에, 상기 게이트 패드라인(150)을 배분하여 형성함에 따라, 고해상도의 평판 표시 장치를 제조하기 위해, 비표시부(DA)의 확장을 하지 않아도 되므로, 콤팩트한 평판 표시 장치를 제조할 수 있어, 제품의 경쟁력을 확보할 수 있다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 제조 공정을 도시한 도면들이다.
도 4a를 참조하면, 기판(100) 상에 도전막을 형성한 뒤, 패터닝하여 다수의 게이트 배선(110), 게이트 전극(102)을 형성한다. 이와 동시에, 상기 다수의 게이트 배선 중 일부분은 상기 게이트 배선(110)과 연장되는 제 1 게이트 패드라인(150a)을 동시에 형성한다. 여기서, 상기 도전막은 저 저항체의 도전물질로, Al, AlNd, Cr, Al/Cu, Au/Ti, Au/Cr 및 MoW로 이루어진 군에서 선택된 적어도 하나를 포함하여 형성할 수 있다.
상기 게이트 전극(102)을 포함하는 기판(100) 상에 게이트 절연막(105)을 형성한다. 상기 게이트 절연막(105)은 화학기상증착법에 의해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막중에 어느 하나일 수 있다.
또, 상기 게이트 절연막(105)에 상기 제 1 게이트 패드 라인(150a)이 형성되지 않은 게이트 배선을 노출하는 콘텍홀(P1)을 형성한다.
도 4b를 참조하면, 상기 게이트 절연막(105) 상부에 비정질 실리콘(a-Si)을 화학기상증착법을 이용하여 증착한 뒤, 상기 비정질 실리콘(a-Si)층(112a) 상부로 불순물을 도핑하여 불순물이 첨가된 비정질 실리콘(n+a-Si)층(112b)을 형성한다.
상기 비정질 실리콘층(112a)과 불순물이 첨가된 실리콘(n+a-Si)층(112b)을 게이트 전극(102)과 대응되도록 일부분만 남도록 이방성 식각을 이용한 사진식각 공정을 패터닝하여 반도체층(112)을 형성한다.
상기 반도체층(112)을 포함하는 상기 게이트 절연막(105)상에 도전막을 형성한 뒤, 패터닝하여 상기 반도체층(112)의 양 단부상에 각각 위치하는 소스/드레인 전극(122a, 122b)과, 상기 게이트 배선(110)과 교차되는 데이터 배선과, 상기 게이트 배선과 전기적으로 연결된 제 2 게이트 패드라인(150b)을 형성한다. 여기서, 도전막은 Cr, Mo, Al 중 적어도 하나를 포함하여 형성할 수 있다.
도 4c를 참조하면, 상기 소스/드레인 전극(122a, 122b)을 포함하는 상기 게이트 절연막(105)상에 보호막(115)을 형성한다. 여기서, 상기 보호막(115)은 질화실리콘, 산화실리콘, 아크릴계 화합물, BCB 또는 PFCB로 형성할 수 있다.
상기 보호막(115)에 상기 드레인 전극(122b)의 일부분을 노출하는 콘텍홀을 형성한 뒤, 상기 콘텍홀을 통하여 상기 드레인 전극(122b)과 전기적으로 연결되도록 상기 보호막(115)상에 화소전극(160)을 형성한다.
도면에는 도시되지 않았으나, 상기 평판표시장치가 액정표시장치일 경우에는 컬러필터와 투명전극을 구비하는 상부기판을 상술한 기판과 부착시킨후 액정을 주입하는 단계를 수행하여 액정표시장치를 제조할 수 있다.
또한, 상기 평판표시장치가 유기 전계 발광 표시 장치일 경우에는 상기 화소 전극상에 유기 발광층을 포함한 유기층을 형성한 후, 상기 유기층 상에 대향전극을 형성함으로써 유기 전계 발광 표시 장치를 제조할 수 있다.
도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다. 도 5a는 도 2의 W영역을 확대한 평면도이고, 도 5b는 도5a를 Ⅱ-Ⅱ'로 취한 단면도이다. 여기서, 상기 제 2 게이트 패드라인을 보호막상에 형성하는 것을 제외하고, 상술한 제 1 실시예의 평판 표시 장치와 동일한 구성요소를 구비한다. 이로써, 동일한 참조번호는 동일한 구성 요소를 지칭하며, 반복되는 설명은 생략하여 기술한다.
도 5a 및 도 5b를 참조하면, 다수의 게이트 배선과 게이트 패드를 전기적으로 연결하기 위한 게이트 패드라인은 기판(100)상에 위치하는 제 1 게이트 패드라인(150a)과 보호막(115)상에 위치하는 제 2 게이트 패드라인(250b)을 포함할 수 있다.
이때, 상기 제 1 게이트 패드라인(150a)은 상기 다수의 게이트 배선(110) 중 일부가 연장되어 형성된 것으로, 상기 제 1 게이트 패드라인(150a)은 상기 게이트 배선(110)과 동일한 도전물질로 형성될 수 있다.
한편, 상기 제 2 게이트 패드라인(250b)은 상기 제 1 게이트 패드라인(150a)이 형성되지 않은 상기 게이트 배선을 노출하도록, 게이트 절연막(105)과 상기 보호막(115)을 관통하는 콘텍홀(P2)에 의해 연결된다. 이때, 상기 제 2 게이트 패드라인(250b)은 화소전극(160)을 형성할 때에 동시에 형성할 수 있다.
이때, 상기 제 1 게이트 패드라인(150a)과 상기 제 2 게이트 패드라인(250b)은 상술한 바와 같이, 서로 어긋나게 교대로 형성하는 것이 바람직하다. 그러나, 상기 제 1 게이트 패드라인(150a)과 상기 제 2 게이트 패드라인(250b)사이에 게이트 절연막(105)와 보호막(115)이 개재되어 있는바, 기생 캐패시턴스가 생성이 잘 되지 않으므로 상기 제 1 게이트 패드라인(150a)과 상기 제 2 게이트 패드라인(250b)을 서로 중첩하도록 형성할 수도 있다.
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 평판 표시 장치의 제조 공정을 도시한 도면들이다. 여기서, 상기 제 2 게이트 패드라인을 보호막상에 형성하는 것을 제외하고, 상술한 제 1 실시예의 평판 표시 장치와 동일한 공정을 거쳐, 제조되는 바, 동일한 참조번호는 동일한 구성 요소를 지칭하며, 반복되는 설명은 생략하여 기술한다.
도 6a를 참조하면, 기판(100) 상에 도전막을 형성한 뒤, 패터닝하여 다수의 게이트 배선(110), 게이트 전극(102)을 형성한다. 이와 동시에, 상기 다수의 게이트 배선 중 일부분은 상기 게이트 배선(110)과 연장되는 제 1 게이트 패드라인(150a)을 동시에 형성한다.
상기 게이트 전극(102)을 포함하는 기판(100) 상에 게이트 절연막(105)을 형성한다. 상기 게이트 절연막(105)은 화학기상증착법에 의해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막중에 어느 하나일 수 있다.
상기 게이트 절연막(105)상에 상기 비정질 실리콘(a-Si)층(112a)과, 불순물이 첨가된 비정질 실리콘(n+a-Si)층(112b)을 순차적으로 형성한 뒤, 패터닝하여 반도체층(112)을 형성한다. 상기 반도체층(112)의 양 단부상에 각각 위치하는 소스/드레인 전극(122a, 122b)과, 상기 게이트 배선(110)과 교차되는 데이터 배선을 형성한다.
이후, 상기 소스/드레인 전극(122a, 122b)을 포함하는 상기 게이트 절연막(105)상에 보호막(115)을 형성한다. 여기서, 상기 보호막(115)은 질화실리콘, 산화실리콘, 아크릴계 화합물, BCB 또는 PFCB로 형성할 수 있다.
도 6b를 참조하면, 상기 보호막(115)에 상기 드레인 전극(122b)의 일부분을 노출하는 콘텍홀(C)을 형성한다. 이와 동시에, 상기 제 1 게이트 패드라인(150a)이 형성되지 않은 게이트 배선의 끝단을 노출하는 콘텍홀(P2)을 동시에 형성한다.
도 6c를 참조하면, 상기 보호막(115)상에 도전막을 형성한 뒤 패터닝하여, 상기 드레인 전극(122b)과 연결되는 화소전극(160), 상기 콘텍홀(P2)에 노출된 게이트 배선과 연결되는 제 2 게이트 패드라인(250b)을 동시에 형성한다.
이로써, 상기 제 2 게이트 패드라인(250b)과 상기 게이트 배선(110)을 연결하기 위한 콘텍홀을 형성하기 위한 별도의 마스크 공정을 추가하지 않고, 상기 게이트 패드라인을 서로 다른 층에 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 제 3 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다. 도 7a는 도 2의 W영역을 확대한 평면도이고, 도 7b는 도7a를 Ⅲ-Ⅲ'로 취한 단면도이다. 여기서, 상기 제 1 게이트 패드라인을 게이트 절연막상에 형성하는 것을 제외하고, 상술한 제 2 실시예의 평판 표시 장치와 동일한 구성요소를 구비한다. 이로써, 동일한 참조번호는 동일한 구성 요소를 지칭하며, 반복되는 설명은 생략하여 기술한다.
도 7a 및 도 7b를 참조하면, 다수의 게이트 배선과 게이트 패드를 전기적으로 연결하기 위한 게이트 패드라인은 게이트 절연막(105)상에 위치하는 제 1 게이트 패드라인(350a)과 보호막(115)상에 위치하는 제 2 게이트 패드라인(350b)을 포함할 수 있다.
이때, 상기 게이트 절연막(105)은 다수의 게이트 배선(110) 중 일부분을 노출하는 콘텍홀(P1)을 구비하며, 상기 콘텍홀(P1)에 노출된 게이트 배선(110)과 상기 제 1 게이트 패드라인(350a)은 연결된다.
한편, 상기 제 2 게이트 패드라인(350b)은 상기 게이트 절연막(105)에 형성된 콘텍홀(P1)에 노출되지 않은 게이트 배선을 노출하도록 형성된 상기 게이트 절연막(105)과 상기 보호막(115)을 관통하는 콘텍홀(P2)에 의해 연결된다. 이때, 상 기 제 2 게이트 패드라인(350b)은 화소전극(160)을 형성할 때에 동시에 형성할 수 있다.
도 8a 및 도 8b는 본 발명의 제 3 실시예에 따른 평판 표시 장치의 제조 공정을 도시한 도면들이다. 여기서, 상기 제 1 게이트 패드라인을 게이트 절연막상에 형성하는 것을 제외하고, 상술한 제 2 실시예의 평판 표시 장치와 동일한 공정을 거쳐, 제조되는 바, 동일한 참조번호는 동일한 구성 요소를 지칭하며, 반복되는 설명은 생략하여 기술한다.
도 8a를 참조하면, 기판(100) 상에 도전막을 형성한 뒤, 패터닝하여 다수의 게이트 배선(110), 게이트 전극(102)을 형성한다.
상기 게이트 전극(102)을 포함하는 기판(100) 상에 게이트 절연막(105)을 형성한다. 상기 게이트 절연막(105)은 화학기상증착법에 의해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막중에 어느 하나일 수 있다.
상기 게이트 절연막(105)에 상기 다수의 게이트 배선(110)중 일부를 노출하는 콘텍홀(P1)을 형성한다.
상기 게이트 절연막(105)상에 상기 비정질 실리콘(a-Si)층(112a)과, 불순물이 첨가된 비정질 실리콘(n+a-Si)층(112b)을 순차적으로 형성한 뒤, 패터닝하여 반도체층(112)을 형성한다. 상기 반도체층(112)의 양 단부상에 각각 위치하는 소스/드레인 전극(122a, 122b)과, 상기 게이트 배선(110)과 교차되는 데이터 배선을 형성한다.
상기 반도체층(112)을 포함하는 상기 게이트 절연막(105)상에 도전막을 형성한 뒤, 패터닝하여 상기 반도체층(112)의 양 단부상에 각각 위치하는 소스/드레인 전극(122a, 122b)과, 상기 게이트 배선(110)과 교차되는 데이터 배선과, 상기 게이트 배선과 전기적으로 연결된 제 1 게이트 패드라인(350b)을 형성한다.
도 8b를 참조하면, 상기 소스/드레인 전극(122a, 122b)을 포함하는 상기 게이트 절연막(105)상에 보호막(115)을 형성한다. 여기서, 상기 보호막(115)은 질화실리콘, 산화실리콘, 아크릴계 화합물, BCB 또는 PFCB로 형성할 수 있다.
상기 보호막(115)에 상기 드레인 전극(122b)의 일부분을 노출하는 콘텍홀(C)을 형성한다. 이와 동시에, 상기 제 1 게이트 패드라인(350a)이 형성되지 않은 게이트 배선의 끝단을 노출하는 콘텍홀(P2)을 동시에 형성한다. 이후, 상기 보호막(115)상에 도전막을 형성한 뒤 패터닝하여, 상기 드레인 전극(122b)와 연결되는 화소전극(160)과, 상기 콘텍홀(P2)에 노출된 게이트 배선과 연결되는 제 2 게이트 패드라인(350b)을 동시에 형성한다.
도 9a 및 도 9b는 본 발명의 제 4 실시예에 따른 평판 표시 장치를 설명하기 위해 도시한 도면들이다. 도 9a는 도 2의 W영역을 확대한 평면도이고, 도 9b는 도9a를 Ⅳ-Ⅳ'로 취한 단면도이다. 여기서, 보호막상에 제 3 게이트 패드라인을 더 형성하는 것을 제외하고, 상술한 제 1 실시예의 평판 표시 장치와 동일한 구성요소를 구비한다. 이로써, 동일한 참조번호는 동일한 구성 요소를 지칭하며, 반복되는 설명은 생략하여 기술한다.
도 9a 및 도 9b를 참조하면, 다수의 게이트 배선과 게이트 패드를 전기적으로 연결하기 위한 게이트 패드라인은 기판(100)상에 위치하는 제 1 게이트 패드라인(450a)과, 게이트 절연막(105)상에 위치하는 제 2 게이트 패드라인(450b)과, 보호막(115)상에 위치하는 제 3 게이트 패드라인(450c)을 포함할 수 있다.
이로써, 상기 다수의 게이트 패드라인을 서로 다른 세층에 분리하여 형성함에 따라, 비표시부(DA)의 면적을 더욱 작게 형성해도 되므로, 소형화에 더욱 유리하다.
도 10a 및 도 10b는 본 발명의 제 4 실시예에 따른 평판 표시 장치의 제조 공정을 도시한 도면들이다. 여기서, 보호막상에 제 3 게이트 패드라인을 더 형성하는 것을 제외하고, 상술한 제 1 실시예의 평판 표시 장치와 동일한 공정을 거쳐, 제조되는 바, 동일한 참조번호는 동일한 구성 요소를 지칭하며, 반복되는 설명은 생략하여 기술한다.
도 10a를 참조하면, 기판(100) 상에 도전막을 형성한 뒤, 패터닝하여 다수의 게이트 배선(110), 게이트 전극(102)을 형성한다. 이와 동시에, 상기 다수의 게이트 배선 중 일부를 상기 게이트 배선(110)과 연장되는 제 1 게이트 패드라인(450a)을 동시에 형성한다.
상기 게이트 전극(102)을 포함하는 기판(100) 상에 게이트 절연막(105)을 형성한다. 상기 게이트 절연막(105)은 화학기상증착법에 의해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막중에 어느 하나일 수 있다.
상기 게이트 절연막(105)에 상기 다수의 게이트 배선(110)중 일부를 노출하는 콘텍홀(P1)을 형성한다.
상기 게이트 절연막(105)상에 상기 비정질 실리콘(a-Si)층(112a)과, 불순물이 첨가된 비정질 실리콘(n+a-Si)층(112b)을 순차적으로 형성한 뒤, 패터닝하여 반도체층(112)을 형성한다. 상기 반도체층(112)의 양 단부상에 각각 위치하는 소스/드레인 전극(122a, 122b)과, 상기 게이트 배선(110)과 교차되는 데이터 배선을 형성한다.
상기 반도체층(112)을 포함하는 상기 게이트 절연막(105)상에 도전막을 형성한 뒤, 패터닝하여 상기 반도체층(112)의 양 단부상에 각각 위치하는 소스/드레인 전극(122a, 122b)과, 상기 게이트 배선(110)과 교차되는 데이터 배선과, 상기 게이트 배선과 전기적으로 연결된 제 2 게이트 패드라인(450b)을 형성한다.
도 10b를 참조하면, 상기 소스/드레인 전극(122a, 122b)을 포함하는 상기 게이트 절연막(105)상에 보호막(115)을 형성한다. 여기서, 상기 보호막(115)은 상기 보호막은 질화실리콘, 산화실리콘, 아크릴계 화합물, BCB 또는 PFCB로 형성할 수 있다.
상기 보호막(115)에 상기 드레인 전극(122b)의 일부분을 노출하는 콘텍홀(C)을 형성한다. 이와 동시에, 상기 제 1, 제 2 게이트 패드라인(450a, 450b)이 형성되지 않은 게이트 배선의 끝단을 노출하는 콘텍홀(P2)을 동시에 형성한다. 이후, 상기 보호막(115)상에 도전막을 형성한 뒤 패터닝하여, 상기 드레인 전극(122b)와 연결되는 화소전극(160)과, 상기 콘텍홀(P2)에 노출된 게이트 배선과 연결되는 제 3 게이트 패드라인(450c)을 동시에 형성한다.
상기한 바와 같이 본 발명에 따르면, 다수의 게이트 패드 라인을 서로 다른 층에 형성함에 따라, 비표시부를 축소화할 수 있어, 소형화 모델에 경쟁력을 확보할 수 있는 평판 표시 장치를 제공할 수 있었다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 기판;
    상기 기판상에 형성된 다수의 게이트 배선 및 게이트 전극;
    상기 게이트 배선 및 게이트 전극을 포함하는 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막상에 형성된 반도체층, 소스/드레인 전극 및 데이터 배선;
    상기 반도체층, 소스/드레인 전극 및 데이터 배선을 포함하는 게이트 절연막상에 형성된 보호막;
    상기 보호막상에 형성하되, 상기 드레인 전극과 연결된 화소전극;
    상기 다수의 게이트 배선들 중 제 1 게이트 배선들과 각각 연장된 제 1 게이트 패드라인들; 및
    상기 다수의 게이트 배선들 중 제 2 게이트 배선들과 각각 연결된 제 2 게이트 패드 라인들을 포함하며,
    상기 제 1 게이트 패드라인들은 상기 제 2 게이트 패드라인들과 서로 다른 층에 형성되는 것을 특징으로 하는 평판 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 패드라인은 상기 기판 상에 형성되고, 상기 제 2 게이트 패드라인은 상기 게이트 절연막상에 형성되는 것을 특징으로 하는 평판 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 1 게이트 패드라인은 상기 게이트 배선과 동일한 도전물질로 형성되고, 상기 제 2 게이트 패드라인은 상기 데이터 배선과 동일한 도전물질로 형성된 것을 특징으로 하는 평판 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 게이트 패드라인은 상기 기판 상에 형성되고, 상기 제 2 게이트 패드라인은 상기 보호막상에 형성되는 것을 특징으로 하는 평판 표시 장치.
  5. 제 4 항에 있어서,
    상기 제 1 게이트 패드라인은 상기 게이트 배선과 동일한 도전물질로 형성되고, 상기 제 2 게이트 패드라인은 상기 화소전극과 동일한 도전물질로 형성된 것을 특징으로 하는 평판 표시 장치.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 패드라인은 상기 게이트 절연막 상에 형성되고, 상기 제 2 게이트 패드라인은 상기 보호막상에 형성되는 것을 특징으로 하는 평판 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 1 게이트 패드라인은 상기 데이터 배선과 동일한 도전물질로 형성되고, 상기 제 2 게이트 패드라인은 상기 화소전극과 동일한 도전물질로 형성된 것을 특징으로 하는 평판 표시 장치.
  8. 제 1 항에 있어서,
    상기 제 1 게이트 패드라인과 상기 제 2 게이트 패드라인은 서로 교대로 배치된 것을 특징으로 하는 평판 표시 장치.
  9. 제 2 항에 있어서,
    상기 보호막 상에 형성되며, 상기 다수의 게이트 배선들 중 제 3 게이트 배선들과 각각 연결된 제 3 게이트 패드라인들을 더 포함하는 것을 특징으로 하는 평판 표시 장치.
  10. 제 9 항에 있어서,
    상기 제 1, 제 2, 제 3 게이트 패드라인은 서로 교대로 배열된 것을 특징으로 하는 평판 표시 장치.
  11. 제 9 항에 있어서,
    상기 제 3 게이트 패드라인은 상기 화소전극과 동일한 도전물질로 형성된 것을 특징으로 하는 평판 표시 장치.
  12. 기판을 제공하는 단계;
    상기 기판상에 위치하는 다수의 게이트 배선, 게이트 전극 및 상기 다수의 게이트 배선 중 제 1 게이트 배선들과 각각 연장된 제 1 게이트 패드라인들을 동시에 형성하는 단계;
    상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 위치하는 반도체층, 소스/드레인 전극, 데이터 배선 및 상기 다수의 게이트 배선들 중 제 2 게이트 배선들과 각각 연결된 제 2 게이트 패드라인들을 형성하는 단계;
    상기 소스/드레인 전극을 포함하는 게이트 절연막 전면에 보호막을 형성하는 단계; 및
    상기 보호막상에 상기 드레인 전극과 연결된 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 게이트 절연막에 상기 다수의 게이트 배선 중 상기 제 2 게이트 배선들을 각각 노출하는 콘텍홀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 2 게이트 패드라인은 상기 데이터 배선과 동일한 도전물질로 형성하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 화소전극을 형성하는 단계에서, 상기 게이트 배선과 연결되는 제 3 게이트 패드라인을 더 형성하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  16. 기판을 제공하는 단계;
    상기 기판상에 위치하는 다수의 게이트 배선, 게이트 전극 및 제 1 게이트 패드라인을 동시에 형성하는 단계;
    상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 위치하는 반도체층, 소스/드레인 전극, 데이터 배선을 형성하는 단계;
    상기 소스/드레인 전극을 포함하는 게이트 절연막 전면에 보호막을 형성하는 단계; 및
    상기 보호막상에 상기 드레인 전극과 연결된 화소전극과, 상기 게이트 배선과 연결된 제 2 게이트 패드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 게이트 패드라인은 상기 화소전극과 동일한 도전물질로 형성된 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 게이트 절연막과 상기 보호막에 상기 다수의 게이트 배선 중 상기 제 1 게이트 패드라인이 형성되지 않은 게이트 배선을 노출하는 콘텍홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  19. 기판을 제공하는 단계;
    상기 기판상에 위치하는 다수의 게이트 배선, 게이트 전극을 동시에 형성하는 단계;
    상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 위치하는 반도체층, 소스/드레인 전극, 데이터 배선 및 상기 게이트 배선과 연결된 제 1 게이트 패드라인을 형성하는 단계;
    상기 소스/드레인 전극을 포함하는 게이트 절연막 전면에 보호막을 형성하는 단계; 및
    상기 보호막상에 상기 드레인 전극과 연결된 화소전극과, 상기 게이트 배선과 연결된 제 2 게이트 패드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 게이트 절연막에 상기 다수의 게이트 배선 중 일부를 각각 노출하는 콘텍홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  21. 제 19 항에 있어서,
    상기 보호막에 상기 다수의 게이트 배선 중 일부를 각각 노출하는 콘텍홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
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