KR101213729B1 - Semiconductor memory device a method of driving the same - Google Patents
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Abstract
본 발명은 선택 워드 라인에 프로그램 전압을 인가하기 이전에 선택 워드 라인과 인접한 워드 라인들에 패스 전압보다 낮은 프리 패스 전압(pre pass voltage)를 인가하여 프리차지하여 프로그램 디스터브 및 패스 디스터브를 최소화할 수 있는 반도체 메모리 장치 및 그 구동 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 어드레스 신호에 기초하여 선택 워드 라인과 인접한 적어도 하나의 비선택 인접 워드 라인에 대하여 패스 전압보다 낮은 프리 패스(pre-pass) 전압을 인가하는 행 선택 회로, 및 행 선택 회로와 복수의 워드 라인들을 통하여 연결되며, 비선택 인접 워드 라인에 연결되고 프리 패스 전압에 기초하여 프리차지되는 비선택 인접 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다.The present invention can minimize the program disturb and pass disturb by precharging the prepass voltage lower than the pass voltage to the word lines adjacent to the select word line before applying the program voltage to the select word line. A semiconductor memory device and a driving method thereof are provided. A semiconductor memory device according to an embodiment of the present invention provides a row select circuit for applying a pre-pass voltage lower than a pass voltage to at least one unselected adjacent word line adjacent to a selected word line based on an address signal. And a memory cell array coupled to the row select circuit through a plurality of word lines, the unselected adjacent memory cells coupled to the unselected adjacent word line and precharged based on the prepass voltage.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 하는 메모리 셀들에 인접한 메모리 셀들에 대하여 프리차지(precharge)를 수행하여 인접 메모리 셀들 사이의 간섭을 최소화할 수 있는 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of minimizing interference between adjacent memory cells by precharging the memory cells adjacent to the programmed memory cells. It is about.
휴대용 장치에 이용되는 반도체 메모리 장치는 휴대용 장치의 특성상 고집적화가 요구되고 있다. 반도체 메모리 장치는 전원이 차단되었을 경우에 데이터를 유지할 수 있는지 여부에 따라 휘발성 메모리 장치 및 비휘발성 메모리 장치로 나뉠 수 있다.Semiconductor memory devices used in portable devices are required to be highly integrated due to the characteristics of the portable devices. The semiconductor memory device may be divided into a volatile memory device and a nonvolatile memory device according to whether data can be maintained when power is cut off.
비휘발성 메모리 장치에 포함되는 플래시 메모리 장치는 메모리 셀의 구조에 따라 NOR 플래시 메모리 장치 및 NAND 플래시 메모리 장치로 구분될 수 있다. NOR 플래시 메모리 장치는 서로 교차하는 비트 라인과 워드 라인 사이에 각각 메모리 셀이 연결되고, NAND 플래시 메모리 장치는 하나의 비트 라인에 상응하는 워드 라인을 통하여 각각 직렬로 연결된 복수의 메모리 셀들이 NAND 셀 스트링을 형성한다. NOR 플래시 메모리는 메모리 셀 단위로 접근이 가능하며, NAND 플래시 메모리는 메모리 셀의 집적도가 높아 소형화에 적합하다. NOR 플래시 메모리 장치는 코드 저장 장치로, NAND 플래시 메모리 장치는 데이터 저장 장치로 사용될 수 있다.The flash memory device included in the nonvolatile memory device may be classified into a NOR flash memory device and a NAND flash memory device according to the structure of the memory cell. In NOR flash memory devices, memory cells are connected between bit lines and word lines that cross each other, and in NAND flash memory devices, a plurality of memory cells connected in series through word lines corresponding to one bit line are respectively NAND cell strings. To form. NOR flash memory can be accessed in units of memory cells, and NAND flash memory is suitable for miniaturization due to high integration of memory cells. The NOR flash memory device may be used as a code storage device, and the NAND flash memory device may be used as a data storage device.
본 발명이 이루고자 하는 기술적 과제는 프로그램 동작을 수행하는 동안에 선택된 워드 라인과 인접한 워드 라인들에 대하여 패스 전압보다 낮은 프리 패스(pre pass) 전압을 제공하여 선택된 워드 라인에 프로그램 전압이 인가되는 경우, 비선택된 메모리 셀들이 프로그램 되는 것을 방지하는 반도체 메모리 장치 및 그 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a prepass voltage lower than a pass voltage for a word line adjacent to a selected word line during a program operation so that a program voltage is applied to a selected word line. The present invention provides a semiconductor memory device and a driving method thereof for preventing selected memory cells from being programmed.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 어드레스 신호에 기초하여 선택 워드 라인과 인접한 적어도 하나의 비선택 인접 워드 라인에 대하여 패스 전압보다 낮은 프리 패스(pre-pass) 전압을 인가하는 행 선택 회로, 및 상기 행 선택 회로와 복수의 워드 라인들을 통하여 연결되며, 상기 비선택 인접 워드 라인에 연결되고 상기 프리 패스 전압에 기초하여 프리차지(precharge)되는 비선택 인접 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다.A semiconductor memory device according to an embodiment of the present invention provides a row select circuit for applying a pre-pass voltage lower than a pass voltage to at least one unselected adjacent word line adjacent to a selected word line based on an address signal. And a non-selected adjacent memory cell connected to the row select circuit through a plurality of word lines and connected to the unselected adjacent word line and precharged based on the pre-pass voltage. Include.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법은, 프리 패스 활성화 신호에 응답하여 선택 워드 라인과 인접한 비선택 인접 워드 라인에 대하여 패스 전압보다 작은 전압 레벨을 가지는 프리 패스(pre pass) 전압을 인가하는 단계, 패스 활성화 신호에 응답하여, 메모리 셀 어레이에 포함된 복수의 워드 라인들에 상기 패스 전압을 인가하는 단계, 및 프로그램 활성화 신호에 응답하여 상기 선택 워드 라인에 프로그램 전압을 인가하는 단계를 포함한다. A method of driving a semiconductor memory device according to an embodiment of the present invention may include a prepass voltage having a voltage level smaller than a pass voltage for an unselected adjacent word line adjacent to a selected word line in response to a prepass activation signal. Applying a pass voltage to the plurality of word lines included in the memory cell array in response to a pass activation signal, and applying a program voltage to the selected word line in response to a program activation signal. It includes.
본 발명의 실시예들에 따른 반도체 메모리 장치는 프로그램 하고자 하는 선택 메모리 셀에 인접한 비선택 인접 워드 라인들에 패스 전압 보다 낮은 전압 레벨을 가지는 프리 패스 전압을 인가하여 프리차지함으로써, 프로그램 디스터브 현상을 최소화할 수 있다. The semiconductor memory device according to the embodiments of the present invention minimizes program disturb by applying a pre-pass voltage having a voltage level lower than the pass voltage to unselected adjacent word lines adjacent to a selected memory cell to be programmed. can do.
또한, 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 방법은 프로그램 메모리 셀에 인접한 비선택 인접 워드 라인들에 서로 상이한 프리 패스 전압을 인가함으로써 적응적으로 프로그램 디스터브 현상을 감소시켜, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.In addition, the method of driving the semiconductor memory device according to the embodiments of the present invention adaptively reduces the program disturb phenomenon by applying different pre-pass voltages to unselected adjacent word lines adjacent to the program memory cell. Can improve the operation reliability.
도 1은 본 발명의 일 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2a 및 도 2b는 프로그램 디스터브 및 패스 디스터브 현상을 설명하기 위한 도면들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 흐름도이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 전압 변화를 도시한 파형도들이다.1 is a circuit diagram illustrating a memory cell array in accordance with an embodiment of the present invention.
2A and 2B are diagrams for describing a program disturb and a pass disturb phenomenon.
3 is a diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
4 is a flowchart illustrating a method of driving a semiconductor memory device according to an embodiment of the present invention.
5 to 7 are waveform diagrams illustrating voltage changes for explaining a method of driving a semiconductor memory device according to example embodiments.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 메모리 셀 어레이를 나타내는 회로도이다.1 is a circuit diagram illustrating a memory cell array in accordance with an embodiment of the present invention.
도 1에는 예시적으로 NAND 형 메모리 셀 어레이가 도시되어 있으나, 본 발명은 이에 한정되지 않는다.1 illustrates a NAND type memory cell array, but the present invention is not limited thereto.
도 1을 참조하면, 메모리 셀 어레이는 복수의 비트 라인들(BL1, BL2, BL3, ..., BLn), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 선택 라인들에 결합된 선택 메모리 셀들(ST11, ..., ST1n, GT11, ..., GT1n), 및 복수의 워드 라인들(WL1, ..., WL16)에 결합된 메모리 셀들(M11, ..., M16n)을 포함한다. Referring to FIG. 1, a memory cell array includes a selection coupled to a plurality of bit lines BL1, BL2, BL3,..., BLn, a string select line SSL, a ground select line GSL, and select lines. The memory cells M11, ..., M16n coupled to the memory cells ST11, ..., ST1n, GT11, ..., GT1n, and the plurality of word lines WL1, ..., WL16 Include.
예를 들어, 메모리 셀(M32)이 프로그램 되는 경우, 메모리 셀(M32)에 결합된 선택 워드 라인(WL3)에는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들(WL1, WL2, WL4, ..., WL16)에는 패스 전압(Vpass)이 인가된다. For example, when the memory cell M32 is programmed, the program voltage Vpgm is applied to the select word line WL3 coupled to the memory cell M32, and the unselected word lines WL1, WL2, WL4, ..., a pass voltage Vpass is applied to WL16.
프로그램 동작은 트랜지스터 형태로 구현된 메모리 셀의 플로팅 게이트(Floating gate)에 전자가 축적되어 있는 상태를 말한다. 소거(erase) 동작은 플로팅 게이트에 축적되어 있던 전자를 채널의 표면으로 밀어내어 플로팅 게이트에 있던 전자를 없애는 동작을 말하고, 소거 동작이 수행되면 문턱전압(threshold voltage; Vth)이 감소한다. 예를 들어, 메모리 셀(M32)이 데이터 '0'으로 프로그램 된 경우, 문턱전압(Vth)이 증가하고, 데이터 '1'로 프로그램 된 경우, 소거된 상태의 문턱전압(Vth)을 유지할 수 있다. The program operation refers to a state in which electrons are accumulated in a floating gate of a memory cell implemented in a transistor form. The erase operation refers to an operation of removing electrons stored in the floating gate by removing the electrons stored in the floating gate to the surface of the channel. When the erase operation is performed, a threshold voltage Vth decreases. For example, when the memory cell M32 is programmed with the data # 0 ', the threshold voltage Vth increases, and when the memory cell M32 is programmed with the data # 1', the threshold voltage Vth of the erased state can be maintained. .
실시예에 따라, 비선택 워드 라인들(WL1, WL3, ..., WL16)에 인가되는 패스전압(Vpass)이 증가하는 경우, 데이터 '0'으로 프로그램되는 메모리 셀(M32)과 인접한 비선택된 메모리 셀들(M12, M22, M42, ..., M162)의 문턱전압들이 증가할 수 있다. 즉, 비선택된 메모리 셀들(M1n, M2n, M4n, ..., M16n)이 프로그램 될 수 있다. 예를 들어, 이러한 현상을 패스 디스터브(Vpass disturbance)라 일컫는다. According to an embodiment, when the pass voltage Vpass applied to the unselected word lines WL1, WL3,..., WL16 is increased, the non-selected adjacent to the memory cell M32 programmed to the data # 0 'is increased. Threshold voltages of the memory cells M12, M22, M42,..., And M162 may increase. That is, unselected memory cells M1n, M2n, M4n, ..., M16n may be programmed. For example, this phenomenon is called Vpass disturbance.
실시예에 따라, 비선택 워드 라인들(WL1, WL2, WL4, ..., WL16)에 인가되는 패스전압(Vpass)이 감소하는 경우, 선택된 메모리 셀(M32)과 결합된 워드 라인(WL3)을 따라 연결된 메모리 셀들(M31, M33)에도 동시에 프로그램 전압(Vpgm)이 인가된다. 따라서 프로그램 전압(Vpgm)의 영향으로 인접한 메모리 셀들(M21, M23)의 채널 영역과 플로팅 게이트 사이의 커플링으로 인하여 부스팅된 채널 포텐셜에 의하여 플로팅 게이트에 전하가 충전되어 문턱 전압이 변화한다. 따라서 의도하지 않은 프로그램이 수행될 수 있다. 이러한 현상을 프로그램 디스터브(Vpgm disturbance)로 일컫는다.According to an embodiment, when the pass voltage Vpass applied to the unselected word lines WL1, WL2, WL4,..., WL16 decreases, the word line WL3 coupled to the selected memory cell M32 is reduced. The program voltage Vpgm is simultaneously applied to the memory cells M31 and M33 connected along the same. Therefore, due to the coupling between the channel region of the adjacent memory cells M21 and M23 and the floating gate under the influence of the program voltage Vpgm, the charge is charged in the floating gate to change the threshold voltage. Therefore, an unintended program can be executed. This phenomenon is referred to as program disturb (Vpgm disturbance).
도 2a 및 도 2b는 프로그램 디스터브 및 패스 디스터브 현상을 설명하기 위한 도면들이다.2A and 2B are diagrams for describing a program disturb and a pass disturb phenomenon.
도 2a는 패스 전압의 증가에 따른 문턱전압의 변화를 나타내는 도면이다.2A is a diagram illustrating a change in threshold voltage according to an increase in a pass voltage.
도 2a에서 X축은 비선택 워드 라인들에 인가되는 패스 전압(Vpass)의 전압 레벨을 나타내고, Y축은 메모리 셀들의 문턱 전압의 변화를 나타낸다.In FIG. 2A, the X axis represents a voltage level of a pass voltage Vpass applied to unselected word lines, and the Y axis represents a change in threshold voltages of memory cells.
도 2a를 참조하면, 프로그램 디스터브 현상은 패스 전압(Vpass)이 약 8V 정도의 크기를 가질 때 가장 심하게 나타난다. 패스 전압(Vpass)의 크기가 커지면서 프로그램 디스터브 현상은 감소하지만, 패스 디스터브(Vpass disturb) 현상이 발생한다.Referring to FIG. 2A, the program disturb phenomenon is most severe when the pass voltage Vpass has a magnitude of about 8V. As the magnitude of the pass voltage Vpass increases, the program disturb phenomenon decreases, but a pass disturb phenomenon occurs.
메모리 셀들의 문턱 전압이 변화하게 되면 원하는 프로그램 전압(Vpgm)을 인가하였다고 하더라도 플로팅 게이트에 전하가 충전되지 않을 수 있어 프로그램 동작 페일이 발생하기 쉽고 프로그램 상태 분포 특성이 저하되어 결과적으로 반도체 메모리 장치의 신뢰성이 저하된다.If the threshold voltage of the memory cells is changed, even if the desired program voltage Vpgm is applied, the charge may not be charged to the floating gate, which may cause a program operation failure and reduce the program state distribution characteristic. Is lowered.
프로그램 디스터브 현상과 패스 디스터브 현상은 일종의 트레이드 오프(trade off) 관계에 있는 것으로, 두 가지 현상에 대하여 가장 최적의 패스 전압 레벨을 선택할 수 있다.The program disturb and the pass disturb are in a trade off relationship, and the most optimal pass voltage level can be selected for the two phenomena.
도 2b는 도 2a에서 관찰된 프로그램 디스터브 및 패스 디스터브 현상에 따라 각각의 현상을 방지하기 위한 패스 전압(Vpass) 구간을 나타내는 도면이다.FIG. 2B is a diagram illustrating a pass voltage section for preventing each phenomenon according to the program disturb and pass disturb phenomenon observed in FIG. 2A.
상기한 바와 같이 패스 전압(Vpass)이 작아짐에 따라 프로그램 디스터브 현상이 발생하고, 패스 전압(Vpass)이 증가함에 따라 패스 디스터브 현상이 발생한다. 프로그램 디스터브와 패스 디스터브를 방지하기 위한 패스 전압(Vpass) 구간에 따라 패스 전압(Vpass) 레벨이 결정된다.As described above, the program disturb phenomenon occurs as the pass voltage Vpass decreases, and the pass disturb phenomenon occurs as the pass voltage Vpass increases. The pass voltage Vpass level is determined according to a pass voltage Vpass section for preventing program disturb and pass disturb.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.3 is a diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
도 3을 참조하면, 반도체 메모리 장치는, 제어부(200), 전압 생성부(300), 어드레스 버퍼(500), 행 선택 회로(400), 메모리 셀 어레이(100), 열 선택 회로(600), 및 입출력 버퍼(700)를 포함할 수 있다.Referring to FIG. 3, the semiconductor memory device may include a
제어부(200)는 호스트와 같은 외부 장치와 통신할 수 있으며, 전압 생성 제어 신호(VCON), 어드레스 신호(ADDR), 프리 패스 활성화 신호(PREN), 패스 활성화 신호(PASSEN), 및 프로그램 활성화 신호(PGMEN)를 생성할 수 있다. The
제어부(200)는 전압 생성부(300), 어드레스 버퍼(500), 및 행 선택 회로(400) 등에 생성된 신호들을 제공하여 반도체 메모리 장치(10)의 전체 동작을 제어할 수 있다.The
제어부(200)는 별도로 구현된 프로그램 제어 회로를 포함할 수 있으며, 프로그램 제어 회로는 반도체 메모리 장치(10)의 프로그램 동작을 제어할 수 있다.The
전압 생성부(300)는 전압 생성 제어 신호(VCON)에 기초하여 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 프리 패스 전압(Vprep)을 생성할 수 있다. 메모리 셀 어레이(100)에 프로그램 수행을 하는 경우, 프로그램 전압(Vpgm)과 패스 전압(Vpass)의 차이를 일정한 수준으로 유지하는 것이 요구된다. 본 발명에 따른 전압 생성부(300)는 프로그램 전압(Vpgm)과 패스 전압(Vpass), 및 프리 패스 전압(Vprep)을 생성한다. 프리 패스 전압(Vprep)은 프로그램 전압(Vpgm) 및 패스 전압(Vpass)보다 작은 전압 레벨을 가진다.The
실시예에 따라, 프리 패스 전압(Vprep)은 프로그램 전압(Vpgm)과 패스 전압(Vpass)이 인가되기 이전에 제공될 수 있다. In some embodiments, the pre-pass voltage Vprep may be provided before the program voltage Vpgm and the pass voltage Vpass are applied.
행 선택 회로(400)는 어드레스 버퍼(500)를 통하여 제공 받은 행 선택 신호(XADDR)에 기초하여 메모리 셀 어레이(100)의 각 워드 라인에 상응하는 전압을 제공한다. 예를 들어, 행 선택 회로(400)는 선택된 메모리 셀에 연결된 선택 워드 라인에 대하여 프로그램 전압(Vpgm)을 제공하고, 선택 워드 라인을 제외한 복수의 비선택 워드 라인들에 대하여 패스 전압(Vpass)을 제공할 수 있다. 다만, 본 발명의 일 실시예에 따른 행 선택 회로(400)는 복수의 비선택 워드 라인들 중에서 선택 워드 라인과 인접한 비선택 인접 워드 라인에 대하여, 프로그램 전압(Vpgm)과 패스 전압(Vpass)을 인가하기 이전에 프리 패스 전압(Vprep)을 인가한다. 프리 패스 전압(Vprep)을 먼저 인가함으로써, 이후에 선택 워드 라인에 프로그램 전압(Vpgm)이 인가되었을 때 발생할 수 있는 프로그램 디스터브 및 패스 디스터브를 방지할 수 있다. The row
프로그램 전압(Vpgm)은 제어부(200)에서 제공되는 프로그램 활성화 신호(PGMEN)에 응답하여 메모리 셀 어레이(100)의 선택 워드 라인에 제공되며, 프리 패스 전압(Vprep)은 프리 패스 활성화 신호(PREN)에 응답하여 메모리 셀 어레이(100)의 비선택 인접 워드 라인에 제공되고, 패스 전압(Vpass)은 패스 활성화 신호(PASSEN)에 응답하여 메모리 셀 어레이(100)의 선택 및 비선택 워드 라인들에 모두 제공될 수 있다.The program voltage Vpgm is provided to the selected word line of the
예를 들어, 프리 패스 활성화 신호(PREN), 패스 활성화 신호(PASSEN), 및 프로그램 활성화 신호(PGMEN)는 순차적으로 활성화될 수 있다.For example, the free pass activation signal PREN, the pass activation signal PASSEN, and the program activation signal PGMEN may be sequentially activated.
열 선택 회로(600)는 어드레스 버퍼(500)를 통하여 열 어드레스(YADDR)를 수신하여 메모리 셀 어레이(100)에 대하여 적절한 전압을 제공할 수 있다. 열 선택 회로(600)는 비트 라인을 통하여 메모리 셀 어레이(100)와 연결될 수 있으며, 프로그램 동작 동안에는 선택 비트 라인에 대하여 기입될 데이터에 상응하는 전압을 제공할 수 있으며, 독출 동작 동안에는 비트 라인을 통하여 선택된 어드레스에 해당하는 메모리 셀로부터 데이터를 독출할 수 있다.The column
입출력 버퍼(700)는 입력 신호를 수신하여 열 선택 회로(600)에 대하여 기입 데이터를 입력하거나 열 선택 회로(600)로부터 출력 신호를 수신하여 외부로 출력 신호를 제공할 수 있다. 도 3에서는 입력 신호 및 출력 신호를 포함하여 입출력 신호(I/O)로 나타낸다.The input /
따라서 본 발명의 일 실시예에 따른 반도체 메모리 장치(10)는 프로그램 전압(Vpgm)이 제공되는 선택 워드 라인과 인접한 비선택 인접 워드 라인들에 대하여 프리 패스 전압(Vprep)을 미리 제공하여 프리차지 함으로써, 선택된 메모리 셀과 인접한 메모리 셀들의 채널 전압을 상승시켜, 프로그램 전압(Vpgm)이 인가되는 경우에 발생할 수 있는 프로그램 디스터브 및 패스 디스터브 현상을 방지할 수 있다.Therefore, the
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 흐름도이다.4 is a flowchart illustrating a method of driving a semiconductor memory device according to an embodiment of the present invention.
도 4를 참조하면, 제어부(200)에서 제공된 전압 생성 제어 신호(VCON)에 기초하여 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 프리 패스 전압(Vprep)이 생성될 수 있다 (단계 S410). 전압 생성 제어 신호(VCON)는 각각의 전압들의 전압 레벨을 제어하고, 전압 생성 시점을 제어할 수도 있다. Referring to FIG. 4, a program voltage Vpgm, a pass voltage Vpass, and a free pass voltage Vprep may be generated based on the voltage generation control signal VCON provided by the controller 200 (step S410). . The voltage generation control signal VCON may control the voltage levels of the respective voltages and control the voltage generation time.
행 선택 회로(400)는 프리 패스 활성화 신호(PREN)에 응답하여 행 선택 신호(XADDR)에 기초하여 선택 워드 라인과 인접한 비선택 인접 워드 라인에 프리 패스 전압(Vprep)을 인가한다 (단계 S420). The row
예를 들어, 도 1에서 선택 메모리 셀(M32)과 연결된 선택 워드 라인인 제3 워드 라인(WL3)과 인접한 제2 및 제4 워드 라인들(WL2, WL4)과 제1 및 제5 워드 라인들(WL1, WL5)이 비선택 인접 워드 라인에 상응할 수 있다. 실시예에 따라 선택 워드 라인인 제3 워드 라인(WL3)과 직접적으로 인접한 제2 및 제4 워드 라인들(WL2, WL4)을 제1 비선택 인접 워드 라인으로, 선택 워드 라인과 제1 비선택 인접 워드 라인을 사이에 두고 인접하는 제1 및 제5 워드 라인들(WL1, WL5)을 제2 비선택 인접 워드 라인으로 나타낼 수 있다.For example, in FIG. 1, second and fourth word lines WL2 and WL4 and first and fifth word lines adjacent to a third word line WL3, which is a selected word line connected to the selection memory cell M32. (WL1, WL5) may correspond to an unselected adjacent word line. According to an exemplary embodiment, the second and fourth word lines WL2 and WL4, which are directly adjacent to the third word line WL3, which is the selected word line, may be the first non-selected adjacent word line, and the selected word line and the first non-selected word line. Adjacent first and fifth word lines WL1 and WL5 may be represented as a second non-selected adjacent word line with an adjacent word line therebetween.
실시예에 따라, 제1 비선택 인접 워드 라인과 제2 비선택 인접 워드 라인에 인가되는 프리 패스 전압(Vprep)은 서로 상이한 값을 가질 수 있다. 예를 들어, 제1 비선택 인접 워드 라인에 제공되는 프리 패스 전압(Vprep)을 제1 프리 패스 전압(Vprep1)으로, 제2 비선택 인접 워드 라인에 제공되는 프리 패스 전압(Vprep)을 제2 프리 패스 전압(Vprep2)으로 나타낼 수 있다. 제1 프리 패스 전압(Vprep1)은 제2 프리 패스 전압(Vprep2)보다 높은 전압 레벨을 가질 수 있다. 다만, 제1 프리 패스 전압(Vprep1) 및 제2 프리 패스 전압(Vprep2)은 프리 패스 활성화 신호(PREN)에 응답하여 각각 제1 비선택 인접 워드 라인 및 제2 비선택 인접 워드 라인에 제공될 수 있으므로 메모리 셀 어레이(100)에 인가되는 시점은 실질적으로 동일할 수 있다.In some embodiments, the pre-pass voltage Vprep applied to the first non-selected adjacent word line and the second non-selected adjacent word line may have different values. For example, the pre-pass voltage Vprep provided to the first non-selected adjacent word line is the first pre-pass voltage Vprep1, and the pre-pass voltage Vprep provided to the second non-selected adjacent word line is the second. It may be represented by the free pass voltage Vprep2. The first prepass voltage Vprep1 may have a voltage level higher than the second prepass voltage Vprep2. However, the first pre-pass voltage Vprep1 and the second pre-pass voltage Vprep2 may be provided to the first non-selected adjacent word line and the second non-selected adjacent word line, respectively, in response to the pre-pass activation signal PREN. Therefore, the time points applied to the
프리 패스 전압(Vprep)이 비선택 인접 워드 라인에 인가되면, 비선택 인접 워드 라인에 연결된 메모리 셀들의 채널 전압이 상승하며, 또한 선택 워드 라인에 연결되지만 프로그램 되지 않는 메모리 셀들(M31, M33, ...., M3n) 또한, 비선택 인접 워드라인과의 용량성 커플링(capacitive coupling)에 의하여 채널 전압이 상승하여 선택 워드 라인에 프로그램 전압(Vpgm)이 인가되는 경우에도 프로그램 되지 않는다.When the pre-pass voltage Vprep is applied to the unselected adjacent word line, the channel voltage of the memory cells connected to the unselected adjacent word line rises, and also the memory cells M31, M33, which are connected to the selected word line but not programmed. ..., M3n) Also, the channel voltage is increased due to capacitive coupling with an unselected adjacent word line, so that the program voltage Vpgm is not applied to the selected word line.
행 선택 회로(400)는 패스 활성화 신호(PASSEN)에 응답하여 메모리 셀 어레이에 포함된 모든 워드 라인들에 대하여 패스 전압(Vpass)을 인가한다 (단계 S430). 상기한 바와 같이 패스 전압(Vpass)은 프로그램 전압(Vpgm)보다 낮은 전압 레벨을 가지기 때문에 선택 워드 라인에 프로그램 전압(Vpgm)을 바로 인가하는 것보다 패스 전압(Vpass)을 인가한 이후에 전압 레벨을 높여 프로그램 전압(Vpgm)을 인가하는 것이 선택 메모리 셀과 인접한 메모리 셀들에 대한 커플링을 최소화할 수 있다.The row
행 선택 회로(400)는 프로그램 활성화 신호(PGMEN)에 응답하여 선택 메모리 셀이 연결된 선택 워드 라인에 대하여 프로그램 전압(Vpgm)을 인가한다 (단계 S440). 선택 워드 라인에 대하여 프로그램 전압(Vpgm)을 인가하는 단계는 구체적으로는 반도체 메모리 장치(10)에 사용되는 프로그램 방법에 따라 상이할 수 있다. The row
실시예에 따라, 반도체 메모리 장치(10)의 프로그램 방법은 증가형 스텝 펄스 프로그램(Incremental step pulse program) 방법을 포함할 수 있다. 증가형 스텝 펄스 프로그램 방법에 기초하여 프로그램 전압(Vpgm)은 순차적으로 증가할 수 있으며, 프로그램 전압(Vpgm)이 증가하는 시간 사이에 프로그램 상태를 검증하기 위한 검증 전압이 인가될 수 있다.According to an embodiment, the programming method of the
선택 메모리 셀에 대한 프로그램이 완료되는 경우, 메모리 셀 어레이(100)의 복수의 워드 라인들에 접지 전압(GND)이 제공되어 워드 라인을 비활성화할 수 있다. 실시예에 따라 선택 워드 라인과 비선택 워드 라인들을 비활성화하는 시점을 다르게 제어할 수 있다. 프로그램 동작이 완료되는 시점에서 프로그램 전압(Vpgm)의 전압 레벨이 패스 전압(Vpass)의 전압 레벨보다 높기 때문에 프로그램 전압(Vpgm)이 접지 전압(GND) 레벨로 낮아지는 데에 소요되는 시간이 패스 전압(Vpass)이 접지 전압(GND) 레벨로 낮아지는 데에 소요되는 시간 보다 상대적으로 길다. 따라서 선택 워드 라인을 비활성화하는 시점을 비선택 워드 라인을 비활성화하는 시점보다 이전에 설정하여 모든 워드 라인이 접지 전압(GND) 레벨이 되는 시점을 동일하게 제어할 수도 있을 것이다.When the program for the selected memory cell is completed, the ground voltage GND may be provided to the plurality of word lines of the
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 전압 변화를 도시한 파형도들이다.5 to 7 are waveform diagrams illustrating voltage changes for explaining a method of driving a semiconductor memory device according to example embodiments.
도 5 내지 도 7에 있어서, SSL은 소스 선택 라인의 전압 레벨, WL1 내지 WL 16은 제1 내지 제16 워드 라인들의 전압 레벨, GSL 접지 선택 라인의 전압 레벨, PREN은 프리 패스 활성화 신호의 전압 레벨, PASSEN은 패스 활성화 신호의 전압 레벨, 및 PGMEN은 프로그램 활성화 신호의 전압 레벨을 나타낸다. 5 to 7, SSL is the voltage level of the source select line, WL1 to
본 명세서에서는 예시적으로 어드레스 신호(ADDR)에 기초하여 제3 워드 라인(WL3)에 포함된 메모리 셀(M32)이 선택 메모리 셀인 경우를 설명한다. 또한, 메모리 셀 어레이(100)의 워드 라인의 수는 16개인 것으로 설명하였으나, 이에 한정되지는 않는다.In the present specification, the memory cell M32 included in the third word line WL3 is a selected memory cell based on the address signal ADDR. In addition, the number of word lines of the
도 5는 선택 워드 라인과 직접적으로 인접한 비선택 인접 워드 라인에 실질적으로 동일한 프리 패스 전압(Vprep)이 인가되는 경우를 도시한 파형도이다.FIG. 5 is a waveform diagram illustrating a case where a substantially same pre-pass voltage Vprep is applied to an unselected adjacent word line directly adjacent to the selected word line.
도 5를 참조하면, 프로그램 동작 동안에 소스 선택 라인(SSL)은 전원 전압(Vcc) 레벨, 접지 선택 라인(GSL)은 접지 전압(GND) 레벨을 유지한다. 소스 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨은 도 5 내지 도 7에서 동일하다. Referring to FIG. 5, the source select line SSL maintains a power supply voltage Vcc level and the ground select line GSL maintains a ground voltage GND level during a program operation. The voltage levels of the source select line SSL and the ground select line GSL are the same in FIGS. 5 to 7.
프로그램 동작의 경우, 선택 메모리 셀에 연결된 비트 라인에는 접지 전압(GND)이 제공되고, 비선택된 비트 라인들에는 전원 전압(Vcc)이 제공될 수 있다.In the program operation, a ground voltage GND may be provided to a bit line connected to a selected memory cell, and a power supply voltage Vcc may be provided to unselected bit lines.
t1 시점에서, 행 선택 회로(400)는 패스 활성화 신호(PREN)에 응답하여 선택 워드 라인인 제3 워드 라인(WL3)에 직접적으로 인접한 제2 및 제4 워드 라인들(WL2, WL4)에 프리 패스 전압(Vprep)을 인가한다. 도 5에서 제2 및 제4 워드 라인들(WL2, WL4)은 비선택 인접 워드 라인에 포함될 수 있다. At the time t1, the row
프리 패스 전압(Vprep)은 패스 전압(Vpass)보다 낮은 전압 레벨을 가질 수 있으며, 실시예에 따라 프리 패스 전압(Vprep)의 전압 레벨은 프로그램 디스터브 및 패스 디스터브를 최소화할 수 있는 값으로 결정된다. 예를 들어, 프리 패스 전압(Vprep)은 패스 전압(Vpass)의 약 20% 정도의 전압 레벨을 가질 수 있다.The pre-pass voltage Vprep may have a lower voltage level than the pass voltage Vpass. In some embodiments, the voltage level of the pre-pass voltage Vprep is determined to be a value capable of minimizing program disturb and pass disturb. For example, the pre-pass voltage Vprep may have a voltage level of about 20% of the pass voltage Vpass.
t1 시점에서 비선택 인접 워드 라인이 프리 패스 전압(Vprep)으로 충전되는 경우, 제2 및 제4 워드 라인들(WL2, WL4)에 연결된 복수의 메모리 셀들(M21, ..., M2n, M41, M4n)의 채널 전압이 상승한다. 또한, 제3 워드 라인(WL3)에 연결된 비선택 메모리 셀들 (WL31, M33, ..., M3n)의 채널 전압이 상승하게 되어 원하지 않게 프로그램 되는 현상을 방지할 수 있다. When the non-selected adjacent word line is charged with the pre-pass voltage Vprep at a time t1, the plurality of memory cells M21,..., M2n, M41, which are connected to the second and fourth word lines WL2 and WL4, may be charged. The channel voltage of M4n) rises. In addition, the channel voltages of the non-selected memory cells WL31, M33,..., M3n connected to the third word line WL3 are increased to prevent unwanted programming.
t2 시점에서, 패스 활성화 신호(PASSEN)에 응답하여 메모리 셀 어레이(100)에 포함된 모든 워드 라인들(WL1, ..., WL16)에 패스 전압(Vpass)이 인가 된다. 패스 전압(Vpass)은 선택 워드 라인(WL3)에도 인가될 수 있다.At a time t2, the pass voltage Vpass is applied to all word lines WL1,..., WL16 included in the
t3 시점에서, 행 선택 회로(400)는 활성화 신호(PGMEN)에 응답하여 선택 워드 라인(WL3)에 프로그램 전압(Vpgm)을 인가한다. 선택 워드 라인(WL3)에는 프로그램 전압(Vpgm)이 인가되기 이전인 t2 시점에 프로그램 전압(Vpgm)보다 낮은 전압 레벨을 가지는 패스 전압(Vpass)이 인가되어 있어 프로그램 전압(Vpgm)을 한 번에 인가하여 전압 레벨을 상승시키는 경우보다 프로그램 전압(Vpgm) 레벨에 도달하는 시간을 줄일 수 있으며, 프로그램 전압(Vpgm)을 제공하여 인접한 워드 라인들에 발생할 수 있는 커플링 현상을 최소화할 수 있다. t3 시점에서 비선택 워드 라인들(WL1, WL2, WL4, ..., WL16)에는 패스 전압(Vpass)이 지속적으로 인가되어, 원하지 않는 프로그램을 방지한다.At time t3, the row
상기한 바와 같이, 반도체 메모리 장치(10)에 적용되는 프로그램 방법에 따라 프로그램 전압(Vpgm)은 상이한 방식으로 인가될 수 있다. 다만, 도 5 내지 도 7에서는 증가형 스텝 펄스 프로그램 방법을 사용하는 경우를 도시하였으며, 반복적으로 프로그램 전압(Vpgm)을 증가시키면서 검증 동작을 반복하여 메모리 셀들의 문턱 전압 산포 특성을 개선할 수 있다.As described above, the program voltage Vpgm may be applied in a different manner according to a program method applied to the
선택 메모리 셀(M32)에 대하여 프로그램 검증이 완료되는 경우, 워드 라인을 비활성화하여 프로그램 동작을 완료한다. 상기한 바와 같이, 프로그램 전압(Vpgm) 레벨이 패스 전압(Vpass) 레벨 보다 높을 수 있으므로, t4 시점에서 선택 워드 라인(WL3)을 비활성화하고, t5 시점에서 선택 워드 라인을 제외한 비선택 워드 라인들(WL1, WL2, WL4, ..., WL16)을 비활성화할 수 있다.When the program verification is completed for the selected memory cell M32, the word line is inactivated to complete the program operation. As described above, since the program voltage Vpgm level may be higher than the pass voltage Vpass level, the selection word line WL3 is inactivated at time t4, and the non-selection word lines excluding the selection word line at time t5 ( WL1, WL2, WL4, ..., WL16) can be deactivated.
다만, 복수의 워드 라인들(WL1, ..., WL16)이 비활성화되어 접지 전압(GND) 레벨이 되는 시점은 실질적으로 동일할 수 있다.However, the time points at which the plurality of word lines WL1,..., WL16 become inactive and become the ground voltage GND level may be substantially the same.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법은 프로그램 전압(Vpgm)이 인가되기 이전에 비선택 인접 워드 라인들에 프리 패스 전압(Vprep)을 인가하여 충전함으로써 문턱 전압 레벨이 낮기 때문에 원하지 않는 메모리 셀들에 발생할 수 있는 프로그램 현상을 최소화할 수 있다.Therefore, in the method of driving the semiconductor memory device according to the embodiment of the present invention, the threshold voltage level is lowered by applying the pre-pass voltage Vprep to the unselected adjacent word lines before charging the program voltage Vpgm. Therefore, program phenomena that may occur in unwanted memory cells can be minimized.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법에 있어서, 선택 워드 라인과 직접적으로 인접한 워드 라인과 직접적으로 인접한 워드 라인을 통하여 선택 워드 라인과 인접한 워드 라인에 대하여 프리 패스 전압(Vprep)을 인가하는 방법을 나타내는 파형도이다.6 is a diagram illustrating a method of programming a semiconductor memory device according to an exemplary embodiment of the present invention, wherein a pre-pass voltage is applied to a word line adjacent to a selected word line through a word line directly adjacent to a word line directly adjacent to the selected word line. It is a waveform chart which shows how to apply Vprep).
t1 시점에서, 프리 패스 활성화 신호(PREN)에 응답하여 제1, 제2, 제4, 및 제5 워드 라인들, 즉 비선택 인접 워드 라인에 프리 패스 전압(Vprep)을 인가한다. 다만, 선택 워드 라인인 제3 워드 라인(WL3)과 직접적으로 인접한 제2 및 제4 워드 라인들(WL2, WL4)은 제1 비선택 인접 워드 라인으로 나타내고, 제3 워드 라인(WL3)과 제1 비선택 인접 워드 라인을 통하여 인접한 제1 및 제5 워드 라인들(WL1, WL5)은 제2 비선택 인접 워드 라인으로 나타낼 수 있다. 비선택 인접 워드 라인은 제1 및 제2 비선택 인접 워드 라인들을 포함할 수 있다.At time t1, the pre-pass voltage Vprep is applied to the first, second, fourth, and fifth word lines, that is, the non-selected adjacent word line, in response to the pre-pass activation signal PREN. However, the second and fourth word lines WL2 and WL4, which are directly adjacent to the third word line WL3, which is the selected word line, are represented by the first non-selected adjacent word line, and the third word line WL3 and the third word line are selected. The first and fifth word lines WL1 and WL5 adjacent through the first non-selected adjacent word line may be represented as a second non-selected adjacent word line. The unselected adjacent word line may include first and second unselected adjacent word lines.
t1 시점에서 비선택 인접 워드 라인이 프리 패스 전압(Vprep)으로 충전되는 경우, 제1, 제2, 제4, 및 제5 워드 라인들(WL1, WL2, WL4, WL5)에 연결된 복수의 메모리 셀들의 채널 전압이 상승하게 된다. 또한, 제3 워드 라인(WL3)에 연결된 비선택 메모리 셀들(WL31, M33, ..., M3n)의 채널 전압이 상승한다. 따라서 선택 워드 라인(WL3)에 연결되면서 선택 메모리 셀(M32)과 인접하여 발생하는 프로그램 디스터브 현상과, 선택 워드 라인(WL3)과 인접하는 워드 라인들(WL1, WL2, WL4, WL5)에 발생할 수 있는 패스 디스터브 현상을 줄일 수 있다.When the non-selected adjacent word line is charged with the pre-pass voltage Vprep at a time t1, a plurality of memory cells connected to the first, second, fourth, and fifth word lines WL1, WL2, WL4, and WL5. Their channel voltages will rise. In addition, the channel voltages of the non-selected memory cells WL31, M33,..., M3n connected to the third word line WL3 increase. Therefore, a program disturb phenomenon occurring in the vicinity of the selection memory cell M32 while being connected to the selection word line WL3 and in the word lines WL1, WL2, WL4, and WL5 adjacent to the selection word line WL3 may occur. Pass disturb can be reduced.
실시예에 따라, 행 선택 회로(400)는 제1 비선택 인접 워드 라인에 포함되는 제2 및 제4 워드 라인들(WL2, WL4)에는 제1 프리 패스 전압(Vprep1)을 인가하고, 제2 비선택 인접 워드 라인에 포함되는 제1 및 제5 워드 라인들(WL1, WL5)에는 제2 프리 패스 전압(Vprep2)을 인가할 수 있다. 제1 프리 패스 전압(Vprep1)과 제2 프리 패스 전압(Vprep2)은 서로 실질적으로 동일하거나 상이한 값을 가질 수 있으며, 예를 들어, 제2 프리 패스 전압(Vprep2)의 전압 레벨이 제1 프리 패스 전압(Vprep1)의 전압 레벨보다 작을 수 있다. 다만, 제1 및 제2 프리 패스 전압들(Vprep1, Vprep2)의 전압 레벨은 전압 생성 제어 신호(VCON)에 의하여 제어될 수 있다.According to an embodiment, the row
t2 시점에서, 패스 활성화 신호(PASSEN)에 응답하여 메모리 셀 어레이(100)에 포함된 모든 워드 라인들(WL1, ..., WL16)에 패스 전압(Vpass)이 인가 된다. 패스 전압(Vpass)은 선택 워드 라인(WL3)에도 인가될 수 있다.At a time t2, the pass voltage Vpass is applied to all word lines WL1,..., WL16 included in the
t3 시점에서, 프로그램 활성화 신호(PGMEN)에 응답하여 선택 워드 라인(WL3)에 프로그램 전압(Vpgm)을 인가한다. t3 시점에서 비선택 워드 라인들(WL1, WL2, WL4, ..., WL16)에는 패스 전압(Vpass)이 지속적으로 인가되어, 원하지 않는 프로그램을 방지한다.At a time t3, the program voltage Vpgm is applied to the select word line WL3 in response to the program activation signal PGMEN. At the time t3, the pass voltage Vpass is continuously applied to the unselected word lines WL1, WL2, WL4,..., and WL16 to prevent unwanted programs.
선택 메모리 셀(M32)에 대하여 프로그램 검증이 완료되는 경우, 워드 라인을 비활성화하여 프로그램 동작을 완료한다. 상기한 바와 같이, 프로그램 전압(Vpgm) 레벨이 패스 전압(Vpass) 레벨 보다 높을 수 있으므로, t4 시점에서 선택 워드 라인(WL3)을 비활성화하고, t5 시점에서 선택 워드 라인을 제외한 비선택 워드 라인들(WL1, WL2, WL4, ..., WL16)을 비활성화할 수 있다.When the program verification is completed for the selected memory cell M32, the word line is inactivated to complete the program operation. As described above, since the program voltage Vpgm level may be higher than the pass voltage Vpass level, the selection word line WL3 is inactivated at time t4, and the non-selection word lines excluding the selection word line at time t5 ( WL1, WL2, WL4, ..., WL16) can be deactivated.
다만, 복수의 워드 라인들(WL1, ..., WL16)이 비활성화되어 접지 전압(GND) 레벨이 되는 시점은 실질적으로 동일할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치(10) 및 그 구동 방법에 있어서, 워드 라인이 비활성화되는 과정에서 비선택 워드 라인들(WL1, WL2, WL4, ..., WL16)은 접지 전압(GND)에 도달하였으나, 선택 워드 라인의 프로그램 전압(Vpgm)이 접지 전압(GND)에 도달하는 데에 시간이 소요되어 방전 과정에서 발생할 수 있는 커플링 현상을 방지할 수도 있다. However, the time points at which the plurality of word lines WL1,..., WL16 become inactive and become the ground voltage GND level may be substantially the same. Therefore, in the
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구동 방법에 있어서, 제1 및 제2 비선택 인접 워드 라인들에 대하여 프리 패스 전압(Vprep)을 인가하고 프로그램 전압(Vpgm)과 패스 전압(Vpass)이 인가된 복수의 워드 라인들을 동시에 비활성화하는 경우를 나타내는 파형도이다.FIG. 7 illustrates a method of driving a semiconductor memory device according to an exemplary embodiment of the present invention, wherein a pre-pass voltage Vprep is applied to first and second non-selected adjacent word lines, and a program voltage Vpgm and a pass voltage. A waveform diagram illustrating a case where a plurality of word lines to which Vpass is applied are deactivated at the same time.
도 5와 비교하였을 경우, 도 7의 반도체 메모리 장치의 구동 방법에서는 선택 워드 라인(WL3)과 직접적으로 인접한 제2 및 제4 워드 라인들(WL2, WL4)에 대하여 t1 시점에서 프리 패스 전압(Vprep)을 인가한다.In comparison with FIG. 5, in the method of driving the semiconductor memory device of FIG. 7, the pre-pass voltage Vprep at the time t1 for the second and fourth word lines WL2 and WL4 directly adjacent to the selection word line WL3. ) Is applied.
도 6과 비교하였을 경우, 도 7의 반도체 메모리 장치의 구동 방법에서는 프로그램 전압(Vpgm)과 패스 전압(Vpass)의 비활성화 시점이 실질적으로 동일하다. 따라서 이러한 경우, 선택 워드 라인에 해당하는 제3 워드 라인(WL3)을 접지 전압(GND) 레벨로 방전시키기 위한 전압 또는 전류 방전 구동 능력이 비선택 워드 라인을 방전시키기 위한 구동 능력보다 클 수 있다.As compared with FIG. 6, in the driving method of the semiconductor memory device of FIG. 7, the deactivation time points of the program voltage Vpgm and the pass voltage Vpass are substantially the same. Therefore, in this case, the voltage or current discharge driving capability for discharging the third word line WL3 corresponding to the selected word line to the ground voltage GND level may be greater than the driving capability for discharging the unselected word line.
따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 구동 방법에 있어서, 어드레스 신호에 기초하여 선택된 선택 메모리 셀에 대하여 프로그램 전압(Vpgm)을 인가하기 이전에, 선택 워드 라인과 인접한 비선택 인접 워드 라인들에 대하여 패스 전압(Vpass) 보다는 낮은 프리 패스 전압(Vprep)을 인가하여 미리 전하를 충전함으로써, 프로그램 전압(Vpgm)의 영향으로 발생할 수 있는 프로그램 디스터브 현상과 패스 전압(Vpass)의 영향으로 발생할 수 있는 패스 디스터브를 방지할 수 있다.Therefore, in the semiconductor memory device and the driving method thereof according to an embodiment of the present invention, before applying the program voltage Vpgm to the selected memory cell selected on the basis of the address signal, the non-selected adjacent to the selected word line. By applying a pre-pass voltage Vprep lower than the pass voltage Vpass to the word lines to charge the charge in advance, the program disturb and the influence of the pass voltage Vpass may occur due to the program voltage Vpgm. Pass disturb that can occur can be prevented.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.
10: 반도체 메모리 장치
100: 메모리 셀 어레이
200: 제어부
300: 전압 생성부
400: 행 선택 회로10: semiconductor memory device
100: memory cell array
200:
300: voltage generator
400: row selection circuit
Claims (14)
상기 행 선택 회로와 복수의 워드 라인들을 통하여 연결되며, 상기 비선택 인접 워드 라인에 연결되고 상기 프리 패스 전압에 기초하여 프리차지(precharge)되는 비선택 인접 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하며,
상기 행 선택 회로는 프리 패스 활성화 신호에 응답하여 상기 프리 패스 전압을 상기 비선택 인접 워드 라인에 제공하고, 패스 활성화 신호에 응답하여 상기 비선택 인접 워드 라인 및 선택 워드 라인에 상기 패스 전압을 인가하며, 프로그램 활성화 신호에 응답하여 상기 선택 워드 라인에 프로그램 전압을 인가하며,
상기 프리 패스 활성화 신호, 패스 활성화 신호 및 프로그램 활성화 신호는 순차적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치.A row select circuit for applying a pre-pass voltage lower than a pass voltage to at least one unselected adjacent word line adjacent to the selected word line based on the address signal; And
A memory cell array connected to the row select circuit through a plurality of word lines, the memory cell array including unselected adjacent memory cells connected to the unselected adjacent word line and precharged based on the prepass voltage; ,
The row select circuitry provides the prepass voltage to the unselected adjacent word lines in response to a prepass enable signal, and applies the pass voltage to the unselected adjacent word lines and the selected word line in response to a pass enable signal; Applying a program voltage to the selection word line in response to a program activation signal;
And the free pass activation signal, the pass activation signal, and the program activation signal are sequentially activated.
상기 비선택 인접 워드 라인은 상기 선택 워드 라인과 직접적으로 인접한 제1 비선택 인접 워드 라인, 및 상기 선택 워드 라인과 상기 제1 비선택 인접 워드 라인을 사이에 두고 인접하는 제2 비선택 인접 워드 라인을 포함하며,
상기 프리 패스 전압은 상기 제1 비선택 인접 워드 라인에 인가되는 제1 프리 패스 전압 및 상기 제2 비선택 인접 워드 라인에 인가되는 제2 프리 패스 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
The non-selected adjacent word line is a first non-selected adjacent word line directly adjacent to the selected word line, and a second non-selected adjacent word line adjacent between the selected word line and the first non-selected adjacent word line. Including;
And the pre-pass voltage includes a first pre-pass voltage applied to the first non-selected adjacent word line and a second pre-pass voltage applied to the second non-selected adjacent word line.
상기 제1 프리 패스 전압은 상기 제2 프리 패스 전압보다 낮은 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 4,
And the first free pass voltage has a lower voltage level than the second free pass voltage.
상기 행 선택 회로는,
프로그램 완료 신호에 응답하여 상기 복수의 워드 라인들을 접지 전압 레벨로 방전하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
The row selection circuit,
And discharging the plurality of word lines to a ground voltage level in response to a program completion signal.
상기 행 선택 회로는,
상기 선택 워드 라인에 상기 접지 전압을 인가한 후, 상기 복수의 워드 라인들 중에서 상기 선택 워드 라인을 제외한 워드 라인들에 상기 접지 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 6,
The row selection circuit,
And applying the ground voltage to the word lines except for the selected word line among the plurality of word lines after applying the ground voltage to the selected word line.
상기 프로그램 전압은 일정한 스텝 전압만큼 순차적으로 증가하는 증가형 스텝 펄스 프로그램(incremental step pulse program, ISPP) 방식에 의하여 인가되는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
And the program voltage is applied by an incremental step pulse program (ISPP) method that sequentially increases by a predetermined step voltage.
상기 어드레스 신호, 프리패스 활성화 신호, 패스 활성화 신호, 프로그램 활성화 신호, 및 전압 생성 제어 신호를 생성하는 제어부; 및
상기 전압 생성 제어 신호에 기초하여 상기 프리 패스 전압, 패스 전압, 및 프로그램 전압을 생성하는 전압 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
A controller configured to generate the address signal, a prepass activation signal, a pass activation signal, a program activation signal, and a voltage generation control signal; And
And a voltage generator configured to generate the pre-pass voltage, the pass voltage, and the program voltage based on the voltage generation control signal.
패스 활성화 신호에 응답하여, 메모리 셀 어레이에 포함된 복수의 워드 라인들에 상기 패스 전압을 인가하는 단계; 및
프로그램 활성화 신호에 응답하여 상기 선택 워드 라인에 프로그램 전압을 인가하는 단계를 포함하며,
상기 프리 패스 활성화 신호, 상기 패스 활성화 신호, 및 상기 프로그램 활성화 신호는 순차적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.Applying a pre pass voltage having a voltage level less than the pass voltage to an unselected adjacent word line adjacent to the selected word line in response to the prepass activation signal;
In response to a pass activation signal, applying the pass voltage to a plurality of word lines included in a memory cell array; And
Applying a program voltage to the select word line in response to a program activation signal;
And the pre-pass activation signal, the pass activation signal, and the program activation signal are sequentially activated.
전압 생성 제어 신호에 기초하여 상기 프리 패스 전압, 패스 전압, 및 프로그램 전압을 생성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.The method of claim 10,
And generating the pre-pass voltage, the pass voltage, and the program voltage based on a voltage generation control signal.
상기 선택 워드 라인에 검증 전압을 인가하여 상기 선택 워드 라인에 연결된 메모리 셀을 검증하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.The method of claim 10,
Verifying a memory cell connected to the selected word line by applying a verify voltage to the selected word line.
상기 패스 활성화 신호는 상기 프로그램 활성화 신호가 비활성화된 이후에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.The method of claim 10,
And the pass activation signal is deactivated after the program activation signal is deactivated.
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