KR101204664B1 - Method for fabricating interlayer dielectric in semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 층간절연막 형성방법은, 반도체 기판 상에 실리콘계 물질을 포함하는 제1 층간절연막을 형성하는 단계; 제1 층간절연막 상에 도전층 패턴 및 나이트라이드계 하드마스크막 패턴을 형성하는 단계; 도전층 패턴 측벽에 나이트라이드계 스페이서를 형성하는 단계; 및 반도체 기판상에 오존(O3) 가스 및 TEOS 소스를 30:1 내지 40:1의 공급유량비로 공급하여 나이트라이드계 스페이서 및 나이트라이드계 하드마스크막 패턴 상부보다 제1 층간절연막 상에서 성장 속도가 빠른 제2 층간절연막으로 상기 도전층 패턴 및 나이트라이드계 하드마스크막 패턴을 매립하는 단계를 포함한다.A method of forming an interlayer insulating film of a semiconductor device of the present invention includes forming a first interlayer insulating film including a silicon-based material on a semiconductor substrate; Forming a conductive layer pattern and a nitride hard mask layer pattern on the first interlayer insulating layer; Forming a nitride spacer on a sidewall of the conductive layer pattern; And supplying ozone (O 3 ) gas and TEOS source at a supply flow rate of 30: 1 to 40: 1 on the semiconductor substrate to increase the growth rate on the first interlayer insulating film rather than on the nitride spacer and the nitride hard mask film pattern. Filling the conductive layer pattern and the nitride-based hard mask layer pattern with a second fast interlayer insulating layer;

오존 가스, 테오스 소스, 갭필 특성 Ozone Gas, Theos Source, Gap Fill Characteristics

Description

반도체 소자의 층간절연막 형성방법{Method for fabricating interlayer dielectric in semiconductor device}Method for fabricating interlayer dielectric in semiconductor device

본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 층간절연막 형성방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device.

최근 소자의 개발 공정에 있어서 비트라인 스택(Bit line stack)은 급속도로 그 선폭(CD; Critical Dimension)이 작아지고 있다. 비트라인 스택의 선폭이 작아지면서 비트라인 스택 사이에 배치되는 스페이스(space) 또한 축소됨에 따라 현재 적용하고 있는 갭필(gap-fill) 방법으로 비트라인 스택을 매립하는데 어려움이 있다. 이러한 공정상의 한계를 개선하기 위해 유동성 절연막(SOD; Spin On Dielectric)을 이용한 스핀 코팅(spin coating) 방법으로 비트라인 스택을 매립하는 방법이 제안되어 적용하고 있다. 유동성 절연막은 일반적으로 소자분리용 물질로서 개발되었지만, 미세 소자의 경우에는 게이트 스택 또는 비트라인 스택와 같이 갭필이 요구되는 공정에서 이용되도록 연구가 진행되고 있다. 그러나 소자의 크기가 54nm 이하로 축소됨에 따라 이러한 유동성 절연막의 단일막을 이용하여 층간절연막을 형성하는 경우에도 크랙(crack) 결함 또는 벙커(bunker) 결함과 같은 문제 가 발생되고 있다. In recent years, the bit line stack (CD) of the device development process is rapidly decreasing its critical dimension (CD). As the line width of the bit line stack decreases, the space disposed between the bit line stacks also decreases, which makes it difficult to fill the bit line stack by a gap-fill method currently applied. In order to improve this process limitation, a method of embedding a bit line stack by a spin coating method using a spin on dielectric (SOD) has been proposed and applied. Fluid insulating films are generally developed as a material for device isolation, but in the case of fine devices, research is being conducted to be used in a process requiring a gap fill such as a gate stack or a bit line stack. However, as the size of the device is reduced to 54 nm or less, a problem such as a crack defect or a bunker defect occurs even when an interlayer insulating layer is formed using a single layer of the fluid insulating layer.

도 1 및 도 2는 유동성 절연막으로 비트라인 스택을 갭필시 발생된 결함을 설명하기 위해 나타내보인 도면들이다. 1 and 2 are diagrams for explaining defects generated when gap filling a bit line stack with a flexible insulating layer.

도 1을 참조하면, 유동성 절연막으로 비트라인 스택을 갭필하는 경우 발생된 크랙(A)을 확인할 수 있다. 이러한 크랙(A)은 스토리지노드 컨택홀과 같은 후속 공정을 진행하기 위해 유동성 절연막 위에 비정질 카본막을 증착하는 경우, 유동성 절연막의 잔류 인장력(tensile stress)에 의해 발생된다. 이와 같이 크랙(A)이 발생된 상태에서 후속 공정을 진행하게 되면, 비트라인 스택은 후속 열공정을 견뎌내지 못하고 한쪽으로 쓰러질 수 있다. 또한 스토리지노드전극을 형성하는 과정에서도 2에 도시된 바와 같이, 벙커 결함(bunker defect, B)이 발생할 수 있다. 벙커 결함(B)은 유동성 절연막 상에 크랙이 발생된 상태에서 캐패시터를 형성시, 마스크 미스 얼라인(miss align)이 일어날 때, 크랙이 발생된 부분으로 화학용액이 침투하면서 식각 속도가 빠른 유동성 절연막을 딥-아웃(dip-out)시키기 때문에 발생한다. Referring to FIG. 1, the crack A generated when the bit line stack is gapfilled with the fluid insulating layer may be confirmed. This crack (A) is caused by the residual tensile stress of the flowable insulating film when the amorphous carbon film is deposited on the flowable insulating film to proceed to a subsequent process such as a storage node contact hole. When the subsequent process is performed while the crack A is generated, the bit line stack may fall to one side without enduring the subsequent thermal process. In addition, as illustrated in FIG. 2, a bunker defect B may also occur in the process of forming the storage node electrode. The bunker defect (B) is a fluid insulating film having a high etching rate as the chemical solution penetrates into the cracked part when a mask miss alignment occurs when a capacitor is formed while a crack is formed on the fluid insulating film. This is caused by dip-out

이와 같이 유동성 절연막 적용시 유발된 문제를 개선하기 위해 고밀도 플라즈마(HDP; High Density Plasma) 공정을 이용하여 비트라인 스택을 갭필하는 방법이 제안되어 적용하고 있다. 고밀도 플라즈마 공정은 높은 종횡비(aspect ratio)를 갖는 비트라인 스택을 갭필하기 위해 소스 가스인 실란(SiH4) 가스의 공급 유량을 줄이면서 낮은 증착속도(Low deposition rate)로 진행하고 있다. 그러나 45nm 이하급의 비트라인 스택을 갭필하는 공정에서는 낮은 증착속도의 조건에서 층간절연막 전면에 보이드(void)가 발생되고 있다. 또한, 고밀도 플라즈마 공정은 비트라인 스택이 구부러지는 벤딩(bending) 현상이 발생하여 후속 공정에 영향을 미친다. 벤딩 현상은 고밀도 플라즈마 공정 진행시 비트라인 스택 좌우에 인가되는 전하(charge)량에 차이가 발생하여 비트라인 스택의 한쪽 부분으로 인력이 불균일하게 작용하는 경우에 발생한다. 이에 따라 종횡비가 높은 비트라인 스택을 안정적으로 매립하면서 크랙과 같은 결함이 유발되는 것을 방지할 수 있는 방법이 요구된다. In order to improve the problems caused by the application of the fluid insulating layer, a method of gap filling the bit line stack using a high density plasma (HDP) process has been proposed and applied. The high density plasma process is proceeding at a low deposition rate while reducing the supply flow rate of silane (SiH 4 ) gas, which is a source gas, to gapfill a bit line stack having a high aspect ratio. However, in the process of gap filling a bit line stack of less than 45nm, voids are generated on the entire surface of the interlayer insulating film under low deposition rate. In addition, the high-density plasma process may cause bending of the bit line stack to affect subsequent processes. The bending phenomenon occurs when a difference in the amount of charge applied to the left and right sides of the bit line stack during the high density plasma process causes the attraction force to one part of the bit line stack. Accordingly, there is a need for a method of stably filling bit line stacks having a high aspect ratio while preventing defects such as cracks from occurring.

본 발명의 일 관점에 따른 반도체 소자의 층간절연막 형성방법은, 반도체 기판 상에 도전층 패턴을 형성하는 단계; 및 상기 도전층 패턴 상에 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm로 공급하여 상기 도전층 패턴의 측면 및 상부의 성장을 억제시키면서 상기 도전층 패턴을 층간절연막으로 매립하는 단계를 포함하는 것을 특징으로 한다.Method for forming an interlayer insulating film of a semiconductor device according to an aspect of the present invention, forming a conductive layer pattern on a semiconductor substrate; And while supplying ozone (O 3 ) gas on the conductive layer pattern at a flow rate of 16500sccm to 27000sccm, TEOS source is supplied at 550mgm to 650mgm to suppress the growth of the side and top of the conductive layer pattern And embedding the layer pattern into the interlayer insulating film.

본 발명에 있어서, 상기 도전층 패턴은 비트라인 스택을 포함하여 형성하는 것이 바람직하다. In the present invention, the conductive layer pattern is preferably formed including a bit line stack.

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상기 층간절연막은 상기 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm로 공급하여 실리콘계 박막보다 나이트라이드계 박막 위에서 핵생성층(nucleation layer)의 성장 속도를 낮춘다. The interlayer insulating layer supplies the ozone (O 3 ) gas at a flow rate of 16500sccm to 27000sccm while the TEOS source is supplied at 550mgm to 650mgm to grow a nucleation layer on a nitride based film rather than a silicon based thin film. Slow down.

본 발명의 다른 관점에 따른 반도체 소자의 층간절연막 형성방법은, 반도체 기판 상에 배리어 금속막, 비트라인 금속막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막을 패터닝하여 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 식각마스크로 한 식각 공정으로 배리어 금속막 패턴, 비트라인 금속막 패턴 및 하드마스크막 패턴을 포함하는 비트라인 스택을 형성하는 단계; 상기 비트라인 스택 측벽에 나이트라이드계 비트라인 스페이서를 형성하는 단계; 및 상기 비트라인 스택 상에 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm로 공급하여 상기 나이트라이드계 비트라인 스페이서의 측면 및 하드마스크막 패턴 상부의 성장을 억제시키면서 상기 비트라인 스택을 층간절연막으로 매립하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming an interlayer insulating film of a semiconductor device, comprising: forming a barrier metal film, a bit line metal film, and a hard mask film on a semiconductor substrate; Patterning the hard mask layer to form a hard mask layer pattern; Forming a bit line stack including a barrier metal layer pattern, a bit line metal layer pattern, and a hard mask layer pattern by an etching process using the hard mask layer pattern as an etching mask; Forming a nitride-based bitline spacer on sidewalls of the bitline stack; And while supplying ozone (O 3 ) gas on the bit line stack at a flow rate of 16500sccm to 27000sccm, TEOS source is supplied at 550mgm to 650mgm to the side of the nitride-based bitline spacer and the top of the hard mask film pattern And embedding the bit line stack into an interlayer insulating film while suppressing growth of the film.

본 발명에 있어서, 상기 하드마스크막 패턴은 나이트라이드막으로 형성하는 것이 바람직하다. In the present invention, the hard mask film pattern is preferably formed of a nitride film.

상기 비트라인 스택은 상기 반도체 기판과 이루는 각도가 90도보다 작은 각도를 갖게 식각 타겟을 조절하면서 형성하는 것이 바람직하다. The bit line stack may be formed while adjusting an etch target such that the angle formed with the semiconductor substrate has an angle smaller than 90 degrees.

상기 층간절연막은 상기 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm로 공급하여 산화막에서의 증착 속도가 나이트라이드계 물질막에서의 증착 속도보다 2배 빠르게 성장하게 진행할 수 있다. The interlayer insulating layer supplies the ozone (O 3 ) gas at a flow rate of 16500sccm to 27000sccm, while the TEOS source is supplied at 550mgm to 650mgm so that the deposition rate in the oxide film is 2 than the deposition rate in the nitride material film. You can progress to grow twice as fast.

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이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 3 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다. 도 10은 하부막에 따른 산화막의 성장 두께를 나타내보인 그래프이다. 그리고 도 11은 증착 소스의 공급유량비의 조절 여부에 따른 산화막 형성두께를 설명하기 위해 나타내보인 도면이다. 3 to 9 are diagrams for explaining a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention. 10 is a graph showing the growth thickness of the oxide film according to the lower film. 11 is a view illustrating an oxide film formation thickness depending on whether or not the supply flow rate of the deposition source is controlled.

도 3을 참조하면, 제1 층간절연막(305)이 형성된 반도체 기판(300) 상에 배리어 금속막(barrier metal layer, 310)을 형성한다. 반도체 기판(300)은 워드라인을 포함하는 하부 구조물(미도시함)이 형성되어 있고, 이후 형성될 비트라인 스택과 연결하는 랜딩플러그가 배치된 제1 층간절연막(305)을 포함한다. 제1 층간절연막(305)은 BPSG(Boron Phosphorus Silicate Glass)막으로 형성할 수 있다. 배리어 금속막(310)은 티타늄막 및 티타늄나이트라이드막(Ti/TiN)이 적층된 구조로 형성할 수 있으나, 이에 한정되는 것은 아니다. 여기서 티타늄막은 제1 층간절연막(305) 내에 배치된 랜딩플러그와 티타늄나이트라이드막과의 접촉성을 증가시키고, 티타늄나이트라이드막은 티타늄막과 후속 형성될 비트라인 금속막이 반응하는 것을 방지하는 역할을 한다. 다음에 배리어 금속막(310) 위에 비트라인 금속막(315) 및 하드마스크막(315)을 형성한다. 비트라인 금속막(315)은 텅스텐(W)막으로 형성할 수 있고, 하드마스크막(320)은 나이트라이드막으로 형성할 수 있다. 이 경우 하드마스크막(320)은 이후 비트라인 스택을 형성하는 식각 공정에서 형성될 하드마스크막 패 턴의 높이가 1300Å 내지 1500Å를 갖게 충분한 두께로 형성한다. Referring to FIG. 3, a barrier metal layer 310 is formed on the semiconductor substrate 300 on which the first interlayer insulating layer 305 is formed. The semiconductor substrate 300 includes a first interlayer insulating layer 305 on which a lower structure including a word line (not shown) is formed, and a landing plug for connecting to a bit line stack to be formed later. The first interlayer insulating film 305 may be formed of a boron phosphorus silicate glass (BPSG) film. The barrier metal film 310 may have a structure in which a titanium film and a titanium nitride film (Ti / TiN) are stacked, but is not limited thereto. The titanium film increases contact between the landing plug disposed in the first interlayer insulating film 305 and the titanium nitride film, and the titanium nitride film serves to prevent the titanium film and the bit line metal film to be subsequently formed from reacting. . Next, a bit line metal film 315 and a hard mask film 315 are formed on the barrier metal film 310. The bit line metal film 315 may be formed of a tungsten (W) film, and the hard mask film 320 may be formed of a nitride film. In this case, the hard mask layer 320 is formed to a thickness sufficient to have a height of the hard mask layer pattern to be formed in the etching process for forming a bit line stack to 1300Å to 1500Å.

도 4를 참조하면, 반도체 기판(300) 상에 비트라인 스택(340)을 형성한다. 구체적으로, 하드마스크막(320) 위에 비트라인 스택이 형성될 영역을 정의하는 레지스트막 패턴(미도시함)을 형성한다. 레지스트막 패턴은 하드마스크막(320) 위에 레지스트막을 형성한 다음 노광 공정 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 형성할 수 있다. 계속해서 레지스트막 패턴을 식각 마스크로 하드마스크막(320)을 식각하여 하드마스크막 패턴(325)을 형성한다. 다음에 레지스트막 패턴은 애슁(ashing) 공정으로 제거한다. Referring to FIG. 4, a bit line stack 340 is formed on a semiconductor substrate 300. Specifically, a resist film pattern (not shown) defining a region in which a bit line stack is to be formed is formed on the hard mask film 320. The resist film pattern may be formed by forming a resist film on the hard mask film 320 and then performing a lithography process including an exposure process and a developing process. Subsequently, the hard mask layer 320 is etched using the resist layer pattern as an etch mask to form the hard mask layer pattern 325. Next, the resist film pattern is removed by an ashing process.

다음에 하드마스크막 패턴(325)을 식각 마스크로 하부 막, 예를 들어 비트라인 금속막(315) 및 배리어 금속막(310)을 식각하는 식각 공정을 진행한다. 그러면 반도체 기판(300) 상에는 배리어 금속막 패턴(335), 비트라인 금속막 패턴(330) 및 하드마스크막 패턴(325)을 포함하는 비트라인 스택(340)이 형성된다. 여기서 식각 공정은 비트라인 스택(340)의 프로파일(profile)이 반도체 기판(300)과 이루는 각도(θ)가 90도 보다 작은 각도, 예를 들어 87도가 되게 식각 타겟(etch target)을 조절하면서 진행하는 것이 바람직하다. 이와 같이 비트라인 스택(340)의 프로파일이 반도체 기판(300)과 이루는 각도(θ)를 90도보다 작은 각을 갖게 형성하면 후속 비트라인 스택(340)을 매립하는 제2 층간절연막을 형성하면서 제2 층간절연막 내부에 심(seam)이 발생되는 것을 방지할 수 있다. 이러한 식각 공정에 의해 비트라인 스택(340)이 형성되면서 하부의 제1 층간절연막(305)의 표면이 노출된다. 이 경우, 식각 공정을 진행하는 과정에서 제1 층간절연막(305)의 노출된 표면이 식각되어 소 정 깊이의 홈이 형성될 수도 있다. Next, an etching process is performed to etch the lower layer, for example, the bit line metal layer 315 and the barrier metal layer 310, using the hard mask layer pattern 325 as an etching mask. Then, the bit line stack 340 including the barrier metal film pattern 335, the bit line metal film pattern 330, and the hard mask film pattern 325 is formed on the semiconductor substrate 300. The etching process may be performed by adjusting an etch target such that a profile of the bit line stack 340 is formed at an angle θ of less than 90 degrees, for example, 87 degrees. It is desirable to. As such, when the profile of the bit line stack 340 is formed to have an angle θ formed with the semiconductor substrate 300 to be smaller than 90 degrees, a second interlayer insulating film filling the subsequent bit line stack 340 may be formed. It is possible to prevent the generation of seams inside the two-layer insulating film. As the bit line stack 340 is formed by the etching process, the surface of the lower first interlayer insulating layer 305 is exposed. In this case, during the etching process, the exposed surface of the first interlayer insulating layer 305 may be etched to form grooves having a predetermined depth.

도 5를 참조하면, 비트라인 스택(340) 측벽에 비트라인 스페이서(345)를 형성한다. 비트라인 스페이서(345)는 비트라인 스택(340)이 형성된 반도체 기판(300) 전면에 스페이서막을 증착한 다음, 에치백(etch back) 공정을 진행하여 형성할 수 있다. 여기서 비트라인 스페이서(345)는 나이트라이드막으로 형성할 수 있다. Referring to FIG. 5, bit line spacers 345 are formed on sidewalls of the bit line stack 340. The bit line spacer 345 may be formed by depositing a spacer layer over the semiconductor substrate 300 on which the bit line stack 340 is formed, and then performing an etch back process. The bit line spacer 345 may be formed of a nitride film.

도 6 및 도 7을 참조하면, 비트라인 스택(340) 상에 오존(O3) 가스 및 테오스(TEOS; Tetra Ethyl Ortho Silicate) 소스를 공급하여 비트라인 스택(340)을 매립하는 제2 층간절연막(355)을 형성한다. 구체적으로, 비트라인 스택(340)이 형성된 반도체 기판(300)을 증착 장치 내에 배치한다. 증착 장치는 화학적기상증착(CVD; Chemical Vapor Deposition) 공정을 진행할 수 있는 장비를 이용한다. 다음에 증착 장치 내에 배치된 반도체 기판(300) 상에 HARP(High Aspect Ratio Process) 증착 소스를 공급하면서 화학적기상증착(CVD)공정을 진행한다. 화학적기상증착(CVD) 공정은 400℃ 내지 450℃의 온도에서 SACVD(Sub Atmosphere) 방법으로 진행한다. 여기서 SACVD 방법은 상압과 저압 사이에서 진행하는 화학적기상증착방법이다. HARP 증착 소스는 테오스(TEOS) 소스 및 오존(O3) 가스를 포함한다. 여기서 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm 로 공급한다. 비트라인 스택(340) 상에 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm로 공급하면, 산화막에서의 증착 속도가 나이트라이드계 물질막에서의 증착 속도보다 2배 빠르게 진행한다. 이에 따라 실리콘계 박막보다 나이트라이드계 박막 위에서 핵생성층(nucleation layer)의 형성이 느려진다. 비트라인 스택(340) 상에 오존(O3) 가스 및 테오스(TEOS) 소스를 공급하면, 오존(O3)과 테오스(TEOS) 사이의 화학 반응에 의해 테오스 소중합체(oligomer) 및 산소 라디칼(radical)이 형성된다. 그리고 이 테오스 소중합체(oligomer) 및 산소 라디칼의 표면 이동 특성(surface migration property)에 의해 증착 대상막인 비트라인 스택(340)의 표면을 따라 증착된다. 여기서 테오스(TEOS) 소스에 대하여 오존(O3)의 농도가 증가하면 플로우 각도(flow angle)가 감소하면서 갭필 특성이 향상된다. 6 and 7, a second interlayer filling the bit line stack 340 by supplying an ozone (O 3 ) gas and a Tetra Ethyl Ortho Silicate (TEOS) source on the bit line stack 340. An insulating film 355 is formed. Specifically, the semiconductor substrate 300 on which the bit line stack 340 is formed is disposed in the deposition apparatus. The deposition apparatus uses equipment capable of performing a chemical vapor deposition (CVD) process. Next, a chemical vapor deposition (CVD) process is performed while supplying a high aspect ratio process (HARP) deposition source onto the semiconductor substrate 300 disposed in the deposition apparatus. Chemical Vapor Deposition (CVD) process is carried out by the Sub Atmosphere (SACVD) method at a temperature of 400 ℃ to 450 ℃. The SACVD method is a chemical vapor deposition method that proceeds between atmospheric pressure and low pressure. HARP deposition sources include TEOS sources and ozone (O 3 ) gases. The ozone (O 3 ) gas is supplied at a flow rate of 16500 sccm to 27000 sccm while the TEOS source is supplied at 550 mgm to 650 mgm. When the ozone (O 3 ) gas is supplied on the bit line stack 340 at a flow rate of 16500 sccm to 27000 sccm and the TEOS source is supplied at 550 mg to 650 mgm, the deposition rate in the oxide film is increased in the nitride-based material film. 2 times faster than the deposition rate. As a result, the formation of a nucleation layer is slower on the nitride-based thin film than the silicon-based thin film. When the ozone (O 3 ) gas and the TEOS source are supplied to the bitline stack 340, the theoose oligomer and the oligomer may be formed by a chemical reaction between the ozone (O 3 ) and the teos (TEOS). Oxygen radicals are formed. The surface migration property of the theos oligomer and oxygen radicals is deposited along the surface of the bit line stack 340 as a film to be deposited. Herein, when the concentration of ozone (O 3 ) is increased with respect to the TEOS source, the flow angle is reduced and the gap fill characteristic is improved.

한편, 비트라인 스택(340)의 측면 및 상부는 나이트라이드막으로 이루어지는 반면, 비트라인 스택(340) 사이의 공간은 실리콘(Si)계의 BPSG막을 포함하는 제1 층간절연막(305)이 노출되어 있다. 상술한 바와 같이, 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm로 비트라인 스택(340) 상에 공급하면, 산화막에서의 증착 속도가 나이트라이드계 물질막에서의 증착 속도보다 2배 빠르게 진행하면서 나이트라이드계 박막 위에서 핵생성층(nucleation layer)의 형성이 제1 층간절연막(305) 위에서보다 느려진다. 오존(O3) 가스와 테오스(TEOS) 소스의 공급유량비를 조절하는 경우 하부막에 따른 산화막의 성장 그래프를 나타내보인 도 10을 참조하면, 동일한 시간동안 실리콘 상에서 산화막이 성장되는 두께보다 나이트라이드 상에서 산화막이 성장되는 두께가 상대적으로 작은 것을 확인할 수 있다. 이와 같이 나이트라이드 상에서 산화막이 성장되는 속도가 느리면 도 11에 도시한 바와 같이, 오존(O3) 가스와 테오스(TEOS) 소스의 공급유량비를 조절하지 않은 경우에는 나이트라이드 위에 산화막이 두껍게 형성되는(a) 반면, 오존(O3) 가스와 테오스(TEOS) 소스의 공급유량비를 조절하는 경우에는 나이트라이드 위에 산화막이 거의 증착되지 않는다(b). 이에 따라 고밀도 플라즈마 공정으로 층간절연막을 형성하는 경우 유발되는 벤딩 결함을 방지할 수 있다. On the other hand, the side and top of the bit line stack 340 is formed of a nitride film, while the space between the bit line stack 340 is exposed to the first interlayer insulating film 305 including a silicon (Si) -based BPSG film have. As described above, when the ozone (O 3 ) gas is supplied at a flow rate of 16500sccm to 27000sccm and the TEOS source is supplied on the bitline stack 340 at 550mgm to 650mgm, the deposition rate in the oxide film is nitrided. The formation of a nucleation layer on the nitride based thin film is slower than on the first interlayer insulating film 305 while proceeding twice as fast as the deposition rate on the based material film. Referring to FIG. 10, which shows a growth graph of an oxide film according to a lower layer when controlling a flow rate ratio of an ozone (O 3 ) gas and a TEOS source, nitride than an oxide is grown on silicon for the same time. It can be seen that the thickness of the oxide film grown on the phase is relatively small. As such, when the growth rate of the oxide film on the nitride is slow, as shown in FIG. 11, when the supply flow rate ratio of the ozone (O 3 ) gas and the TEOS source is not adjusted, a thick oxide film is formed on the nitride. (a) On the other hand, in the case of adjusting the flow rate ratio of the ozone (O 3 ) gas and the TEOS source, almost no oxide film is deposited on the nitride (b). Accordingly, bending defects caused when the interlayer insulating layer is formed by a high density plasma process can be prevented.

다시 도 6을 참조하면, 실리콘계 물질로 이루어진 제1 층간절연막(305)이 노출된 부분보다 나이트라이드막으로 이루어진 비트라인 스택(340)의 상부 및 측면에서 핵생성층(350)이 상대적으로 느리게 성장한다. 이와 같이 비트라인 스택(340)의 상부 및 측면 부분보다 하부에서 성장이 빠른 핵성층(350)을 형성한 다음, 계속해서 HARP 증착 소스를 공급하면, 비트라인 스택(340) 사이의 노출된 제1 층간절연막(305)에 형성된 핵생성층(350)이 비트라인 스택(340) 측벽 및 상부보다 빠르게 성장함에 따라 비트라인 스택(340)을 보이드 없이 제2 층간절연막(355)으로 매립할 수 있다. Referring back to FIG. 6, the nucleation layer 350 grows relatively slowly at the top and the side of the bit line stack 340 made of a nitride film than the portion where the first interlayer insulating film 305 made of a silicon material is exposed. do. As such, after forming the nuclear layer 350 that grows faster than the upper and side portions of the bitline stack 340, and then continuously supplies the HARP deposition source, the exposed first between the bitline stacks 340 is formed. As the nucleation layer 350 formed on the interlayer insulating layer 305 grows faster than the sidewalls and the upper side of the bitline stack 340, the bitline stack 340 may be buried without voids as the second interlayer insulating layer 355.

도 8을 참조하면, 제2 층간절연막(355) 내에 스토리지노드 컨택홀(360)을 형성한다. 스토리지노드 컨택홀(360)은 이후 형성될 상부전극과 반도체 기판(300) 상에 형성된 하부전극을 연결하는 스토리지노드 컨택플러그가 형성될 부분이다. 스토리지노드 컨택홀(360)은 먼저, 비트라인 스택(340) 사이의 제2 층간절연막(355)을 선택적으로 노출시키는 레지스트막 패턴(미도시함)을 형성한다. 다음에 레지스트막 패턴을 마스크로 제2 층간절연막(355)의 노출부분을 식각하여 제1 폭(x)을 갖는 컨택홀(360a)을 형성한다. 계속해서 제1 폭(x)보다 상대적으로 폭이 넓은 제2 폭(y)을 갖는 컨택홀(360b)을 형성한다. 여기서 제2 폭(y)을 갖는 컨택홀(360b)은 제2 층간절연막(355)의 빠른 식각 속도, 예를 들어 4.6Å/sec의 식각 특성에 의해 추가적인 마스크 공정 없이 진행할 수 있다. 이러한 식각 공정에 의해 비트라인 스택(340) 사이에 제1 폭(x) 및 제2 폭(y)을 포함하는 스토리지노드 컨택홀(360)이 형성된다. Referring to FIG. 8, a storage node contact hole 360 is formed in the second interlayer insulating layer 355. The storage node contact hole 360 is a portion where a storage node contact plug is formed to connect an upper electrode to be formed later and a lower electrode formed on the semiconductor substrate 300. The storage node contact hole 360 first forms a resist layer pattern (not shown) that selectively exposes the second interlayer insulating layer 355 between the bit line stack 340. Next, the exposed portion of the second interlayer insulating film 355 is etched using the resist film pattern as a mask to form a contact hole 360a having a first width x. Subsequently, a contact hole 360b having a second width y wider than the first width x is formed. Here, the contact hole 360b having the second width y may proceed without an additional mask process due to the fast etching speed of the second interlayer insulating layer 355, for example, an etching characteristic of 4.6 μs / sec. By the etching process, the storage node contact hole 360 including the first width x and the second width y is formed between the bit line stacks 340.

도 9를 참조하면, 스토리지노드 컨택홀(360)을 매립하는 스토리지노드 컨택플러그(365)를 형성한다. 구체적으로, 제2 층간절연막(355) 상에 반도체층, 예를 들어 폴리실리콘막을 형성한다. 다음에 반도체층 상에 분리 공정을 진행하여 스토리지노드 컨택플러그(365)를 형성한다. 여기서 분리 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 진행할 수 있다. Referring to FIG. 9, a storage node contact plug 365 is formed to fill a storage node contact hole 360. Specifically, a semiconductor layer, for example, a polysilicon film, is formed on the second interlayer insulating film 355. Next, a separation process is performed on the semiconductor layer to form the storage node contact plug 365. The separation process may be carried out by a chemical mechanical polishing (CMP) method.

본 발명에 따른 반도체 소자의 층간절연막 형성방법은, 45nm급 이하의 비트라인 스택을 오존(O3) 가스와 테오스(TEOS) 소스의 공급유량비를 조절하여 갭필하는 공정을 진행함에 따라 SOD 막 또는 고밀도 플라즈마 공정에서 유발되는 크랙 결함 또는 보이드 발생을 방지하면서 안정적으로 비트라인 스택을 매립할 수 있다. 또한, 플라즈마를 이용하는 공정 대신에 화학적기상증착 방법을 진행함으로써 플라즈마에 의한 나이트라이드 어택 현상을 방지할 수 있고, 비트라인 스택의 양 측벽에 비대칭하게 층간절연막이 증착되어 벤딩 결함이 발생하는 것을 방지할 수 있다. In the method of forming an interlayer dielectric layer of a semiconductor device according to the present invention, a bit line stack of 45 nm or less may be subjected to a gap fill process by adjusting a flow rate ratio of an ozone (O 3 ) gas and a TEOS source. Bitline stacks can be buried reliably while preventing crack defects or voids caused by high density plasma processes. In addition, by performing a chemical vapor deposition method instead of using a plasma process, it is possible to prevent the nitride attack phenomenon by the plasma, and to prevent the bending defects due to the deposition of an interlayer insulating film asymmetrically on both sidewalls of the bitline stack. Can be.

도 1 및 도 2는 유동성 절연막으로 비트라인 스택을 갭필시 발생된 결함을 설명하기 위해 나타내보인 도면들이다. 1 and 2 are diagrams for explaining defects generated when gap filling a bit line stack with a flexible insulating layer.

도 3 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위해 나타내보인 도면들이다. 3 to 9 are diagrams for explaining a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

도 10은 하부막에 따른 산화막의 성장 두께를 나타내보인 그래프이다. 10 is a graph showing the growth thickness of the oxide film according to the lower film.

도 11은 증착 소스의 공급유량비의 조절 여부에 따른 산화막 형성두께를 설명하기 위해 나타내보인 도면이다. FIG. 11 is a view illustrating an oxide film formation thickness depending on whether a supply flow rate of a deposition source is controlled.

Claims (10)

반도체 기판 상에 실리콘계 물질을 포함하는 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film including a silicon-based material on the semiconductor substrate; 상기 제1 층간절연막 상에 도전층 패턴 및 나이트라이드계 하드마스크막 패턴을 형성하는 단계;Forming a conductive layer pattern and a nitride hard mask layer pattern on the first interlayer insulating layer; 상기 도전층 패턴 측벽에 나이트라이드계 스페이서를 형성하는 단계; 및Forming a nitride spacer on a sidewall of the conductive layer pattern; And 상기 반도체 기판상에 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm으로 공급하여 상기 나이트라이드계 스페이서 및 나이트라이드계 하드마스크막 패턴 상부보다 상기 제1 층간절연막 상에서 성장 속도가 빠른 제2 층간절연막으로 상기 도전층 패턴 및 나이트라이드계 하드마스크막 패턴을 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.While supplying ozone (O 3 ) gas at a flow rate of 16500sccm to 27000sccm on the semiconductor substrate, the TEOS source is supplied at 550mgm to 650mgm so that the first spacer and the nitrided hardmask layer pattern are formed on the semiconductor substrate. A method of forming an interlayer insulating film of a semiconductor device, the method comprising: embedding the conductive layer pattern and the nitride-based hard mask film pattern as a second interlayer insulating film having a high growth rate on the interlayer insulating film. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서, The method of claim 1, 상기 도전층 패턴은 비트라인 스택을 포함하여 형성하는 반도체 소자의 층간절연막 형성방법.The conductive layer pattern includes a bit line stack. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제1항에 있어서, The method of claim 1, 상기 제2 층간절연막은, 400℃ 내지 450℃의 온도에서 화학적기상증착방식으로 증착하는 반도체 소자의 층간절연막 형성방법.The second interlayer dielectric film is deposited by chemical vapor deposition at a temperature of 400 ℃ to 450 ℃ method for forming an interlayer insulating film of a semiconductor device. 삭제delete 삭제delete 반도체 기판상에 실리콘계 물질을 포함하는 제1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film including a silicon-based material on the semiconductor substrate; 상기 제1 층간절연막 상에 배리어 금속막 패턴, 비트라인 금속막 패턴 및 나이트라이드계 하드마스크막 패턴을 포함하는 비트라인 스택을 형성하는 단계;Forming a bit line stack including a barrier metal layer pattern, a bit line metal layer pattern, and a nitride-based hard mask layer pattern on the first interlayer dielectric layer; 상기 비트라인 스택 측벽에 나이트라이드계 비트라인 스페이서를 형성하는 단계; Forming a nitride-based bitline spacer on sidewalls of the bitline stack; 상기 비트라인 스택 상에 400℃ 내지 450℃의 온도에서 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하고, 테오스(TEOS) 소스는 550mgm 내지 650mgm 공급하여 상기 나이트라이드계 비트라인 스페이서 및 상기 나이트라이드계 하드마스크막 패턴 상부보다 상기 제1 층간절연막 상에서 성장 속도가 빠른 핵생성층을 형성하는 단계; 및The nitride-based bitline spacer was supplied with ozone (O 3 ) gas at a flow rate of 16500 sccm to 27000 sccm at a temperature of 400 ° C. to 450 ° C., and a TEOS source was supplied with 550 mg to 650 mgm. Forming a nucleation layer having a faster growth rate on the first interlayer insulating layer than on the nitride-based hard mask layer pattern; And 상기 핵생성층 상에 상기 오존(O3) 가스 및 TEOS 소스를 공급하여 상기 비트라인 스택을 제2 층간절연막으로 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법.And embedding the bit line stack as a second interlayer insulating film by supplying the ozone (O 3 ) gas and a TEOS source on the nucleation layer. 삭제delete 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제6항에 있어서, The method of claim 6, 상기 비트라인 스택은 상기 반도체 기판과 이루는 각도가 90도보다 작은 각도를 갖게 식각 타겟을 조절하면서 형성하는 반도체 소자의 층간절연막 형성방법.And forming the bit line stack while adjusting the etch target to have an angle smaller than 90 degrees with the semiconductor substrate. 삭제delete 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제6항에 있어서, The method of claim 6, 상기 제2 층간절연막은 상기 오존(O3) 가스를 16500sccm 내지 27000sccm의 유량으로 공급하면서 테오스(TEOS) 소스는 550mgm 내지 650mgm로 공급하여 산화막에서의 증착 속도가 나이트라이드계 물질막에서의 증착 속도보다 2배 빠르게 성장하게 진행하는 반도체 소자의 층간절연막 형성방법.The second interlayer insulating film supplies the ozone (O 3 ) gas at a flow rate of 16500 sccm to 27000 sccm, while the TEOS source is supplied at 550 mg to 650 mgm so that the deposition rate in the oxide film is increased in the nitride-based material film. A method of forming an interlayer insulating film of a semiconductor device that proceeds to grow twice as fast.
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