KR101202733B1 - 발광 다이오드 및 그 제조 방법 - Google Patents
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Abstract
발광 다이오드 및 그 제조 방법이 제공된다. 제 1 반도체층, 제 2 반도체층 및 상기 제 1 및 제 2 반도체층 사이의 활성층을 포함하는 발광 구조체, 상기 발광 구조체 상의 투명 전극층, 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 연결되는 제 1 전극 및 제 2 전극이 제공된다. 상기 제 2 전극은 상기 투명 전극층을 관통하여 상기 제 2 반도체층과 쇼트키 접합을 이루는 쇼트키 전극을 포함한다.
Description
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 쇼트키 접합을 갖는 발광 다이오드 및 그 제조 방법에 관한 것이다. 본 발명은 지식경제부의 산업 기술 융합 산업 원천 기술 개발 사업의 일환으로 수행한 연구로부터 도출된 것이다.[과제관리번호: 10033630, 과제명:LED-IT 융합 산업화 연구 센터 지원 사업].
발광 다이오드(Light Emitting Diode: LED)는 P-N 접합 다이오드의 일종으로 순 방향으로 전압이 걸릴 때 단파장광(monochromatic light)이 방출되는 현상인 전기발광효과(electroluminescence)를 이용한 반도체 소자로서, 발광 다이오드로부터 방출되는 빛의 파장은 사용되는 소재의 밴드 갭 에너지(Bandgap Energy, Eg)에 의해 결정된다. 발광 다이오드 기술의 초기에는 주로 적외선과 적색광을 방출할 수 있는 발광소자가 개발되었으며, 청색 LED는 1993년에 니치아(Nichia) 화학의 Nakamura가 GaN를 이용하여 청색광을 생성할 수 있음을 발견한 이후에야, 본격적으로 연구되고 있다. 백색은 적색, 녹색 및 청색의 조합을 통해 만들 수 있다는 점에서, 상기 GaN에 기반한 청색 발광소자의 개발은, 이미 개발되었던 적색 및 녹색 발광 다이오드들과 함께, 백색 발광 다이오드의 구현을 가능하게 만들었다.
한편, 발광소자의 시장성(marketability)을 증대시키기 위해서는, 그것의 발광 효율(Light-Emitting Efficiency) 및 수명(Lifetime)을 증가시킬 필요가 있다. 하지만, 상기 GaN에 기반한 청색 발광소자는, GaN과 공기 사이의 굴절률의 차이에 의해, 활성층에서 생성된 빛의 일부만이 발광에 이용되고, 대부분의 빛은 소자의 내부로 재흡수되어 소멸된다. 이에 따라, 대부분의 청색 발광 소자의 외부 광자 효율(external quantum efficiency)은 대략 54%(50-60%)의 수준에 머무르고 있지만, 최근 상기 발광 효율을 증대시키기 위한 다양한 기술들이 제안되고 있다. 한편 현재의 청색 발광 다이오드의 제조 방법은 이종 기판인 사파이어 기판 상에 질화 갈륨을 에피택시얼 성장시키는 방법이 사용되고 있다. 그러나, 사파이어와 질화 갈륨의 격자 상수의 차이로 인하여 결정 결함의 대량 발생하고, 에피택시얼 성장 후 질화 갈륨층의 일부층을 식각하여 전극을 형성시 발생하는 표면 결함, 산화물 및 식각 잔류물 등에 의하여 완성된 발광 다이오드는 소자의 신뢰성 및 수명이 감소될 수 있다.
본 발명이 해결하고자 하는 과제는 발광 다이오드의 발광 효율 및 수명을 향상시키는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 한정되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 발광 다이오드를 제공한다. 제 1 반도체층, 제 2 반도체층 및 상기 제 1 및 제 2 반도체층 사이의 활성층을 포함하는 발광 구조체, 상기 발광 구조체 상의 투명 전극층, 및 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 연결되는 제 1 전극 및 제 2 전극을 포함하고, 상기 제 2 전극은 상기 투명 전극층을 관통하여 상기 제 2 반도체층과 쇼트키 접합을 이루는 쇼트키 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 반도체층은 p형 질화물 반도체이고, 상기 쇼트키 전극의 부분 중 상기 제 2 반도체층과 접촉하는 부분의 일함수는 상기 제 2 반도체층보다 작을 수 있다.
일 실시예에 있어서, 상기 투명 전극층을 관통하는 콘택홀을 더 포함하고,상기 제 2 전극은 상기 콘택홀 내에서 상기 제 2 반도체층 및 상기 투며 전극층과 접촉할 수 있다.
일 실시예에 있어서, 상기 제 2 전극은 상기 투명 전극층의 상면의 일부를 덮을 수 있다.
일 실시예에 있어서, 상기 제 2 반도체층과 상기 투명 전극층 사이에 초격자층을 더 포함하고, 상기 쇼트키 전극은 상기 초격자층을 관통하여 상기 제 2 반도체층과 접촉할 수 있다. 상기 초격자층은 InxAlyGa1 -x-yN(0<x<1, 0<y<1)층일 수 있다.
일 실시예에 있어서, 상기 제 2 전극은 투명 전극층 상에 상기 쇼트키 전극을 둘러싸는 오믹 전극을 더 포함하고, 상기 오믹 전극은 상기 쇼트키 전극과 이격될 수 있다.
일 실시예에 있어서, 상기 제 1 전극과 상기 제 2 전극 사이에 제공되는 나노 와이어들을 더 포함할 수 있다. 상기 나노 와이어들은 ZnxO1 -x(0<x<1)를 포함할 수 있다.
일 실시예에 있어서, 상기 나노 와이어들은 상기 제 1 전극의 측벽을 따라 배치될 수 있다. 상기 나노 와이어들에 부착된 금속 아일랜드들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 반도체층의 상부에 제 1 트렌치를 더 포함하고, 상기 나노 와이어들은 상기 제 1 트렌치 내에 제공될 수 있다.
일 실시예에 있어서, 상기 투명 전극층 상부에 제 2 트렌치를 더 포함하고, 상기 나노 와이어들은 상기 제 2 트렌치 내에 제공될 수 있다.
상술한 기술적 과제를 해결하기 위한 발광 다이오드의 제조 방법이 제공된다. 기판 상에 제 1 반도체층, 활성층 및 제 2 반도체층을 차례로 적층하여 발광 구조체를 형성하는 것, 상기 발광 구조체 상에 투명 전극층을 형성하는 것, 및 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 연결되는 제 1 전극 및 제 2 전극을 형성하는 것을 포함하고, 상기 제 2 전극을 형성하는 것은 상기 투명 전극층을 식각하여 상기 제 2 반도체층을 노출하는 콘택홀을 형성하는 것, 및 상기 콘택홀 내에 상기 제 2 반도체층과 쇼트키 접합을 이루는 쇼트키 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 전극을 형성하는 것은 상기 투명 전극층 상에 상기 쇼트키 전극을 둘러싸는 오믹 전극을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 전극을 형성하는 것은 상기 오믹 전극 및 상기 쇼트키 전극을 열처리하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 쇼트키 전극 및 상기 오믹 전극을 형성하는 것은 상기 콘택홀의 내부 및 및 상기 오믹 전극층 상에 희생층을 형성하는 것, 상기 콘택홀 하부의 상기 희생층을 제거하여 상기 제 2 반도체층을 노출하는 것, 상기 노출된 제 2 반도체층 상에 쇼트키 전극 층을 형성하는 것, 및 상기 희생층을 제거하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 전극 및 상기 제 2 전극 사이에 나노 와이어들을 형성하는 것을 더 포함하고, 상기 나노 와이어들을 형성하는 것은 상기 제 1 전극과 상기 제 2 전극 사이에 트렌치를 형성하는 것, 상기 트렌치 내에 금속 촉매층을 형성하는 것, 상기 금속 촉매층을 열처리하여 금속 아일랜드들을 형성하는 것, 및 상기 금속 아일랜드들 상에 산화 아연(ZnO) 파우더 또는 아연(Zn) 파우더를 제공하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 트렌치는 상기 투명 전극층 또는 상기 제 1 반도체층 내에 형성될 수 있다.
p-GaN 전극의 적어도 일부를 역방향으로 접합된 쇼트키 전극으로 형성하여 전류 확산을 증가시킨다. 그에 따라 외부 양자 효율(external quantum efficiency)과 신뢰성(reliability)을 향상시킬 수 있다. 또한 발광 다이오드의 역방향 누설 전류를 줄일 수 있고, 수명(life time)을 증가시킬 수 있다. 나노 와이어들에 의하여 표면 누설 전류 현상이 완화될 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 다이오드의 평면도 및 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드 내의 전하의 흐름을 설명하기 위한 개략도이다.
도 4는 본 발명의 실시예들에 따른 발광 다이오드의 회로도이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 나노 와이어들의 전자 현미경 이미지들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 발광 다이오드의 평면도 및 단면도이다.
도 9 내지 도 16는 본 발명의 실시예들에 따른 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드 내의 전하의 흐름을 설명하기 위한 개략도이다.
도 4는 본 발명의 실시예들에 따른 발광 다이오드의 회로도이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 나노 와이어들의 전자 현미경 이미지들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 발광 다이오드의 평면도 및 단면도이다.
도 9 내지 도 16는 본 발명의 실시예들에 따른 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 발광 다이오드 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 발광 다이오드가 제공된다. 도 1은 본 발명의 일 실시예에 따른 발광 다이오드의 평면도이고, 도 2는 도 1의 A-A'선에 따른 단면도이다. 도 3은 본 발명의 일 실시예에 따른 발광 다이오드 내의 전하의 이동을 설명하기 위한 개념도이고, 도 4는 본 발명의 일 실시예에 따른 발광 다이오드의 회로도이다. 도 5 및 도 6은 본 발명의 실시예들에 따른 나노 와이어들의 전자 현미경 이미지들이다.
도 1 내지 도 6을 참조하여, 기판(100) 상에 발광 구조체(120)가 제공될 수 있다. 상기 기판(100)은 사파이어, SiC, GaN, Si 또는 GaAs 기판이거나, 질화물 반도체의 격자 상수(lattice constant)에 가까운 격자 상수를 갖는 산화물 기판일 수 있다. 상기 발광 구조체(120)는 차례로 적층된 제 1 반도체층(121), 활성층(122), 및 제 2 반도체층(123)을 포함할 수 있다. 상기 기판(100)과 상기 제 1 반도체층(121) 사이에 버퍼층(110)이 제공될 수 있다. 상기 버퍼층(110)은 AlxGayN1-x-y(0<x<1, 0<y<1)층일 수 있다. 본 명세서에서 조성을 나타내기 위하여 x, y 등의 기호가 사용되었으나 이는 특정 조성을 나타내는 것이 아니며, 동일한 기호가 사용되었다고 하여 동일한 조성을 갖는다고 볼 수 없다. 상기 버퍼층(110)은 상기 기판(100)으로부터 에피층을 형성시키기 위한 씨드(seed)층일 수 있다. 상기 버퍼층(110)은 상기 기판(100)과 질화물 반도체의 격자 상수 및 열팽창 계수 차이에 의하여 발생하는 결정 결함을 감소시킬 수 있다.
상기 제 1 반도체층(121)은 n형 GaxN1 -x(0<x<1)층 및 도핑되지 않은 GaxN1-x(0<x<1)층을 포함할 수 있다. 상기 활성층(122)은 양자 우물층(Multi Quantum Well: MQW)을 포함할 수 있다. 상기 양자우물층은 전자와 정공의 재결합에 의해 빛을 방사할 수 있다. 상기 활성층은 InxGa1 -xN(0≤x<1)층일 수 있다. 상기 제 2 반도체층은 p형 GaxN1 -x(0<x<1)층일 수 있다.
상기 발광 구조체(120) 상에 투명 전극층(131)이 제공될 수 있다. 상기 투명 전극층(131)은 상기 활성층(122)으로부터 방사되는 빛을 통과시키고, 전극으로부터 공급되는 전류를 상기 발광 구조체(120)의 상부면의 전 영역으로 확산시킬 수 있다. 상기 투명 전극층(131)은 Ni 및 Au를 포함하는 물질 또는 ITO(Indium Tin Oxide)일 수 있다.
상기 발광 구조체(120)와 상기 투명 전극층(131) 사이에 초격자층(125)이 제공될 수 있다. 상기 초격자층(125)은 p형 InxAlyGa1 -x-yN(0<x<1, 0<y<1)층일 수 있다. 일 예로, 상기 초격자층(125)은 약 3nm의 InxAlyGa1 -x-yN(0<x<1, 0<y<1)층과 약 4nm의 GaN층이 교대로 적층된 구조일 수 있다. 상기 초격자층(125)은 상기 발광 구조체(120)과 상기 투명 전극층(131) 사이의 스트레인(strain)을 완화하여 분극(polarization) 효과를 개선할 있다. 상기 초격자층(125)은 캐리어 터널링에 의하여 전기 전도를 증가시키고 턴-온(turn-on) 전압을 감소시킬 수 있다.
상기 제 1 반도체층(121)과 상기 제 2 반도체층(123)에 각각 연결되는 제 1 전극(135) 및 제 2 전극이 제공될 수 있다. 상기 활성층(122), 상기 제 2 반도체층(123), 및 상기 투명 전극층(131)은 상기 제 1 반도체층(121)의 일부를 노출할 수 있고, 상기 제 1 전극(135)은 상기 제 1 반도체층(121)의 노출된 표면 상에 제공될 수 있다.
상기 제 2 전극은 쇼트키 전극(145)을 포함할 수 있다. 상기 쇼트키 전극(145)은 상기 투명 전극층(131), 및 상기 초격자층(125)을 관통하여 상기 제 2 반도체층(123)과 쇼트키 접합을 이룰 수 있다. 상기 쇼트키 전극(145)은 상기 투명 전극층(131) 및 상기 초격자층(125)을 관통하여 상기 제 2 반도체층(123)을 노출하는 콘택홀(151) 내에 제공될 수 있다. 상기 쇼트키 전극(145)은 상기 콘택홀(151) 내에서 상기 제 2 반도체층(123)의 상면 및 상기 투명 전극층(131)의 측벽과 접촉할 수 있다. 상기 쇼트키 전극(145)은 상기 투명 전극층(131)의 상면의 일부를 덮을 수 있다.
상기 쇼트키 전극(145)은 상기 제 2 반도체층(123) 보다 작은 일함수를 갖는 물질일 수 있다. 상기 제 2 반도체층(123)이 p형 질화물 반도체인 경우, 상기 쇼트키 전극(145)과 상기 제 2 반도체층(123)의 접촉 부분에서, 상기 쇼트키 전극(145)의 부분의 일함수는 상기 제 2 반도체층(123)의 일함수보다 작을 수 있다. 일 예로, 상기 쇼트키 전극(145)은 Cr, Al, Ru, Pt, Au, W, Mo, Cu, Co, Pd, Ni, Ti, V 및 Ta 중 적어도 하나를 포함할 수 있다. 상기 쇼트키 전극(145)은 쇼트키 접합 전극(148)과 쇼트키 보조 전극(149)을 포함할 수 있다. 일 예로, 상기 쇼트키 접합 전극(148)은 상기 제 2 반도체층(123) 상에 약 2nm의 Cr 및 약 300nm의 Al이 차례로 적층된 구조이고, 상기 쇼트키 보조 전극(149)은 상기 쇼트키 접합 전극(148) 상에 약 20nm의 Ni 및 약 200nm의 Au가 차례로 적층된 구조일 수 있다. 상기 Al은 산화 방지막일 수 있으며, 상기 Ni는 Ga의 확산 방지막일 수 있다. 상기 Au는 증착시 발생하는 잉여 에너지를 조절하고, 와이어 본딩을 위한 구조일 수 있다. 상기 쇼트키 접합 전극(148)과 상기 제 2 반도체층(123)의 계면에서 Cr과 Ga이 반응하여 CrxGa1-x(0<x<1)층(미도시)이 형성될 수 있다. 그에 의하여 상기 제 2 반도체층(123)의 일부에 갈륨(Ga) 공공들(vacancies)이 형성될 수 있다.
통상의 사파이어 기판과 GaN은 13%의 결정 상수 차이와 34%의 열 팽창 계수 차이를 갖는다. 따라서 사파이어 기판으로부터 에피층을 형성시 마지막으로 형성되는 P형 GaN의 표면에는 다수의 결정 결함들이 형성될 수 있다. 이와 같은 결정 결함들은 GaN의 밴드갭과는 다른 에너지 준위를 갖는 딥-레벨(deep-level)이 되어 통상적인 GaN의 물성과는 다른 물성을 나타낼 수 있다. 또한 이러한 결정 결함들이 활성층에 존재하는 경우, 비발광 중심으로 작용할 수 있다. 또한 이러한 결정 결함들은 순간적으로 높은 역 전압이 걸릴 경우 전류의 다이렉트 패스(direct path)로 작용하여 정전 내전압을 저하시키고, 기생 저항으로 작용하여 누설 전류의 발생 요인이 될 수 있다. 또한, p형 GaN의 성장시 도펀트로 첨가되는 Mg와 캐리어 가스인 H2의 결합으로 Mg-H 복합체가 형성될 수 있다. 따라서 이를 분리하여 Mg를 활성화하는 열처리 공정이 수행될 수 있다. 그러나 실제로 활성화된 Mg의 도핑 농도는 첨가된 Mg 농도보다 낮다. 따라서 저항이 높아져 전류 확산(current spreading)이 저하될 수 있다.
통상적으로, p형 전극(제 2 전극) 아래의 활성층은 전류밀도가 가장 높아 광자의 발생 빈도가 높다. 그러나 통상적인 p형 전극은 투명도가 낮아 활성층에서 형성되는 빛을 다량 흡수하여 외부 양자 효율을 저하시킬 수 있다. 본 발명의 실시예에 따른 발광 다이오드는 전극의 일부를 쇼트키 전극으로 형성하여 전류 확산을 개선할 수 있다. 도 3을 참조하면, 상기 쇼트키 전극(145)은 공급되는 전류 방향과 역으로 접합되어 있다. 따라서 도 4에 도시된 바와 같이, 상기 쇼트키 전극(145)으로 공급된 홀들(holes)은 상기 쇼트키 전극(145)과 상기 제 2 반도체층(123) 사이의 계면(B)을 통하여 이동하지 않고, 상기 쇼트키 전극(145)과 상기 투명 전극층(131), 또는 상기 쇼트키 전극(145)과 상기 초격자층(125) 사이의 계면(A)을 통하여 이동할 수 있다. 따라서 전하들이 상기 투명 전극층(131)의 보다 넓은 영역으로 확산될 수 있어 발광 다이오드의 전류 확산이 개선될 수 있다.
또한, 발광 다이오드에 역전압이 걸릴 경우 전류가 상기 계면(B)을 통하여 전류가 보다 용이하게 흐를 수 있어 발광 다이오드의 내전압 특성이 개선되고 기생 저항 발생으로 인한 누설 전류를 줄일 수 있다.
상기 제 1 전극(135)과 상기 제 2 전극(140, 145) 사이에 나노 와이어들이 제공될 수 있다. 도 5 및 도 6은 나노 와이어들의 전자 현미경 이미지들로, 도 5는 나노 와이어들의 상부면도이고, 도 6은 나노 와이어들의 측면도이다. 평면적 관점에서, 상기 나노 와이어들은 상기 제 1 전극(135) 주위로 제공될 수 있다. 일 예로, 상기 제 1 반도체층(121) 내에 상기 제 1 전극(135)의 측벽을 따라 제 1 트렌치(115)가 제공되고, 상기 제 1 트렌치(115) 내에 제 1 나노 와이어들(183)이 제공될 수 있다. 상기 투명 전극층(125) 내에 제 2 트렌치(113)가 제공되고, 상기 제 2 트렌치(113) 내에 상기 제 1 전극(135)의 측벽을 따라 제 2 나노 와이어들(186)이 제공될 수 있다. 상기 제 1 나노 와이어들(183) 및 상기 제 2 나노 와이어들(186)은 둘다 제공되거나 둘 중 하나만 제공될 수 있다. 상기 나노 와이어들(153,156) 산화 아연(ZnxO1 -x(0<x<1)) 와이어들일 수 있다. 일 예로, 상기 나노 와이어들(153,156)은 직경이 약100nm 이하이고, 종횡비(aspect ratio)가 큰 머리카락 모양의 1차원 나노 구조물일 수 있다.
상기 나노 와이어들(153,156)은 상기 기판(100)의 상면에 실질적으로 수직한 방향으로 정렬될 수 있다. 도 1과 같은 수평형 발광 다이오드의 경우, 전극들에 공급되는 전하가 상기 활성층(122)을 거치지 않고 공통 측벽(171)을 따라 이동되는 표면 누설 전류 현상이 발생할 수 있다. 이와 같은 표면 누설 전류는 발광 효율을 낮추고 다이오드의 신뢰성을 저하시킬 수 있다. 상기 제 1 나노 와이어들(183)은 상기 제 2 전극으로부터 공급되는 홀(hole)들이 상기 활성층(122)을 거치지 않고 상기 공통 측벽(171) 상으로 흐르는 것을 방지할 수 있다. 즉, 상기 쇼트키 전극(145)으로부터 공급되어 상기 투명 전극층(131)의 표면 상으로 이동하는 홀들은 상기 제 1 나노 와이어들(183)을 따라 상기 투명 전극층(131) 아래로 유도될 수 있다. 그에 따라 상기 활성층(122)으로 더 많은 홀들이 유도되어 표면 누설 전류를 줄일 수 있다. 상기 제 2 나노 와이어들(186)은 상기 제 1 전극(135)으로부터 공급되는 전자들이 상기 활성층(122)을 거치지 않고 상기 공통 측벽(171) 상으로 흐르는 것을 방지할 수 있다. 즉, 상기 제 1 전극(135)으로부터 공급되어 상기 공통 측벽(171) 쪽으로 흐르는 전자들은 상기 제 2 나노 와이어들(186)에 의하여 상기 제 1 트렌치(115) 아래로 유도된 후, 상기 활성층(122)으로 흐를 수 있다.
상기 제 1 트렌치(115) 및 상기 제 2 트렌치(113) 내에, 각각 제 1 금속 아일랜드들(182) 및 제 2 금속 아일랜드들(185)이 제공될 수 있다. 상기 금속 아일랜드들(182, 185)은 상기 나노 와이어들(183,186)의 형성을 위한 씨드들일 수 있다. 상기 금속 아일랜드들(182, 185)은 상기 나노 와이어들(183, 186)의 하부에 제공되는 것으로 도시되었으나, 이와 달리 상기 나노 와이어들(183, 186)의 상부 또는 중간부에 제공될 수 있다. 상기 금속 아일랜드들(182, 185)은 Au, Co, Pb, Pt 및 Ni 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 쇼트키 전극에 의하여 발광 다이오드의 전류 확산이 개선되어 발광 효율이 증가될 수 있고, 정전 내전압의 저하를 방지할 수 있다. 또한 상기 나노 와이어들에 의하여 표면 누설 전류를 줄일 수 있다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 발광 다이오드의 평면도 및 단면도이다. 본 실시예에서, 상기 제 2 전극을 제외한 부분은 상기 일 실시예와 동일할 수 있다. 따라서 중복되는 부분에 대한 설명은 생략된다.
도 7 및 도 8을 참조하여, 발광 구조체(120) 상에 제 2 전극이 제공될 수 있다. 상기 제 2 전극은 상기 발광 구조체(120) 상에 차례로 적층된 초격자층(125) 및 투명 전극층(131)을 관통하여 제 2 반도체층(123)과 접촉하는 쇼트키 전극(145), 및 상기 투명 전극층(131) 상에 제공되고 상기 쇼트키 전극(145) 주위로 형성된 오믹 전극(140)을 포함할 수 있다.
상기 오믹 전극(140)은 상기 투명 전극층(131)보다 일함수가 큰 물질을 포함할 수 있다. 상기 오믹 전극(140)은 Pt, Au, W, Mo, Cu, Co, Pd 또는 Ni 중 적어도 하나를 포함할 수 있다. 상기 오믹 전극(140)은 오믹 접합 전극(141) 및 오믹 보조 전극(142)을 포함할 수 있다. 상기 오믹 접합 전극(141)은 상기 투명 전극층(131)과 오믹 접합을 이룰 수 있다. 일 예로, 상기 오믹 접합 전극(141)은 약 30nm의 Pt층이고, 상기 오믹 보조 전극(142)은 약 50nm의 Ni와 약 200nm의 Au가 차례로 적층된 구조일 수 있다.
상기 오믹 전극(140)은 도 7에 도시된 바와 같이 링형(ring-shape)일 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 오믹 전극(140)의 외측벽으로부터 내측벽(152)까지의 거리(R3)는 약 100㎛일 수 있다.
상기 쇼트키 전극(145)은 갭(cap)(156)에 의하여 상기 오믹 전극(140)으로부터 이격될 수 있다. 상기 갭(156)에 의하여 상기 쇼트키 전극(145) 및 상기 오믹 전극(140)이 각각의 접촉 특성을 유지할 수 있다. 상기 쇼트키 전극(145)은 도 7에 도시된 바와 같이 원형일 수 있으나, 이에 한정되지 않는다. 일 예로, 상기 갭(156)의 폭(R2)는 약 50㎛일 수 있으며, 상기 쇼트키 전극(145)의 반지름(R1)은 약 75㎛일 수 있다.
상기 쇼트키 전극(145)은 상기 제 2 반도체층(123) 보다 낮은 일함수를 갖는 물질일 수 있다. 일 예로, 상기 쇼트키 전극(145)은 Cr, Al, Ru, Pt, Au, W, Mo, Cu, Co, Pd, Ni, Ti, V 및 Ta 중 적어도 하나를 포함할 수 있다. 상기 쇼트키 전극(145)은 쇼트키 접합 전극(148)과 쇼트키 보조 전극(149)을 포함할 수 있다. 일 예로, 상기 쇼트키 접합 전극(148)은 상기 제 2 반도체층(123) 상에 약 2nm의 Cr 및 약 300nm의 Al이 차례로 적층된 구조이고, 상기 쇼트키 보조 전극(149)은 상기 쇼트키 접합 전극(148) 상에 약 20nm의 Ni 및 약 200nm의 Au가 차례로 적층된 구조일 수 있다. 상기 Al은 산화 방지막일 수 있으며, 상기 Ni는 Ga의 확산 방지막일 수 있다. 상기 Au는 증착시 발생하는 잉여 에너지를 조절하고, 와이어 본딩을 위한 구조일 수 있다. 상기 쇼트키 접합 전극(148)과 상기 제 2 반도체층(123)의 계면에서 Cr과 Ga이 반응하여 CrxGa1 -x(0<x<1)층(미도시)이 형성될 수 있다. 그에 의하여 상기 제 2 반도체층(123)의 일부에 갈륨(Ga) 공공들(vacancies)이 형성될 수 있다.
본 발명의 다른 실시예에 따른 발광 다이오드는, p형 전극의 일부를 쇼트키 전극으로 형성하여 역 전압이 걸릴 경우 전류가 보다 용이하게 흐를 수 있어 정전 내전압의 저하를 방지하고 기생 저항 발생으로 인한 누설 전류를 줄일 수 있다. 또한 p형 전극과 상기와 같은 특성을 갖는 p-GaN이 직접 오믹 접합하는 면적이 줄어 들어 발광 특성의 열화를 개선할 수 있다. 또한, 상기 나노 와이어들에 의하여 표면 누설 전류를 줄일 수 있다.
도 9 내지 도 16을 참조하여, 본 발명의 실시예들에 따른 발광 다이오드의 제조 방법이 제공된다.
도 9를 참조하여, 기판(100) 상에 발광 구조체(120)가 형성될 수 있다. 상기 기판(100)은 사파이어, SiC, GaN, Si 또는 GaAs 기판이거나, 질화물 반도체의 격자 상수(lattice constant)에 가까운 격자 상수를 갖는 산화물이 상기 기판(100)으로 사용될 수 있다. 상기 발광 구조체(120)는 상기 기판(100) 상에 제 1 반도체층(121), 활성층(122) 및 제 2 반도체층(123)을 차례로 성장시켜 형성될 수 있다. 상기 발광 구조체(120)는 버퍼층(110)을 씨드층으로 형성될 수 있다. 일 예로, 상기 버퍼층(110)은 AlxGayN1 -x-y(0<x<1, 0<y<1)층일 수 있다. 상기 제 1 반도체층(121)은 실리콘(Si) 도핑에 의하여 n형 GaxN1 -x(0<x<1)층으로 형성될 수 있다. 상기 제 1 반도체층(121)의 일부는 도핑되지 않은 GaxN1 -x(0<x<1)층으로 형성될 수 있다. 상기 활성층은 양자 우물층(Multi Quantum Well: MQW)을 포함할 수 있다. 상기 활성층은InxGa1-xN(0≤x<1)층으로 형성될 수 있다. 상기 제 2 반도체층은 마그네슘(Mg) 도핑에 의하여 p형 GaxN1 -x(0<x<1)층으로 형성될 수 있다.
상기 발광 구조체(120) 상에 초격자층(125)이 형성될 수 있다. 상기 초격자층(125)은 p형 InxAlyGa1 -x-yN(0<x<1, 0<y<1)층으로 형성될 수 있다. 일 예로, 상기 초격자층(125)은 약 3nm의 InxAlyGa1 -x-yN(0<x<1, 0<y<1)층과 약 4nm의 GaN층이 교대로 적층된 구조일 수 있다. 일 예로, 상기 초격자층(125)은 약 2.1×1019cm-3의 Mg로 도핑될 수 있다.
상기 초격자층(125) 상에 투명 전극층(131)이 형성될 수 있다. 상기 투명 전극층(131)은 Ni 및 Au를 포함하는 물질, 또는 ITO(Indium Tin Oxide)로 형성될 수 있다. 상기 발광 구조체(120) 및 상기 초격자층(125)은 유기금속화학기상증착(Metal Organic Chemical Vapor Deposition:MOCVD), MBE(Molecular Beam Epitaxy) 또는 기상에피택시(Vapor-Phase Epitaxy:VPE)에 의해 형성될 수 있다.
도 10을 참조하여, 상기 발광 구조체(120), 상기 초격자층(125), 및 상기 투명 전극층(131)이 메사(mesa) 식각될 수 있다. 상기 식각 공정에 의하여 공통 측벽(171)이 형성될 수 있다. 상기 메사 식각 공정은 유도 결합 플라즈마(inductively coupled plasma:ICP) 에칭을 포함할 수 있다. 상기 메사 식각 공정에 의하여 상기 제 1 반도체층(121)이 노출될 수 있다. 상기 노출된 제 1 반도체층(121) 상에 제 1 전극(135)이 형성될 수 있다. 상기 제 1 전극(135)은 Ag, Al, Au, Pd, Ni, Zn, Mo, W, Cr, Ti, Eu, Pt 및 Mn 중 적어도 하나를 포함할 수 있다. 상기 제 1 전극(135)은 전자빔증착법(e-beam evaporation), 리프트 오프(lift-off), 스퍼터링 또는 MOCVD에 의하여 형성될 수 있다. 도시되지는 않았으나, 이후 공정을 위하여 상기 제 1 전극(135)은 절연층으로 마스킹될 수 있다.
도 1 및 도 2를 참조하여 설명된 실시예의 경우, 상기 메사 식각 공정 후, 상기 투명 전극층(131) 및 상기 초격자층(125)을 관통하는 관통홀을 형성한 후, 상기 관통홀을 채우는 쇼트키 전극을 형성할 수 있다. 도 7 및 도 8을 참조하여 설명된 실시예의 경우, 이하 설명될 오믹 전극 형성 공정이 추가될 수 있다. 두 실시예 모두 나노 와이어들을 형성하는 방법이 공통되므로 간략화를 위하여 이하, 도 7 및 도 8을 참조하여 설명된 실시예를 기준으로 설명된다.
상기 투명 전극층(131) 상에 오믹 전극(140)이 형성될 수 있다. 상기 오믹 전극(140)은 상기 투명 전극층(131)보다 일함수가 큰 물질을 포함할 수 있다. 따라서 상기 오믹 전극(140)은 상기 투명 전극층(131)과 오믹 접합을 이룰 수 있다. 상기 오믹 전극(140)은 Pt, Au, W, Mo, Cu, Co, Pd 또는 Ni 중 적어도 하나를 포함할 수 있다. 상기 오믹 전극(140)은 오믹 접합 전극(141) 및 오믹 보조 전극(142)을 포함할 수 있다. 일 예로, 상기 오믹 접합 전극(141)은 약 30nm의 Pt층으로 형성하고, 상기 오믹 보조 전극(142)은 약 50nm의 Ni와 약 200nm의 Au를 차례로 적층하여 형성할 수 있다.
도 11을 참조하여, 상기 초격자층(125), 상기 투명 전극층(131), 및 상기 오믹 전극(140)이 패터닝되어 콘택홀(151)이 형성될 수 있다. 상기 패터닝 공정에 의하여 상기 오믹 전극(140)은 도 7에 도시된 바와 같이 링 형상을 가질 수 있다. 상기 콘택홀(151)은 상기 패터닝 공정은 포토리소그라피 공정 및 에칭 공정을 포함할 수 있다.
도 12를 참조하여, 상기 콘택홀(151)의 내부, 상기 오믹 전극(140) 및 상기 투명 전극층(131) 상에 희생층(160)이 형성될 수 있다. 일 예로, 상기 희생층(160)은 포토레지스트층일 수 있다. 상기 희생층(160)은 스핀 코팅(spin coating)에 의하여 형성될 수 있다.
도 13을 참조하여, 상기 콘택홀(151)의 하면 상의 상기 희생층(160)이 제거되어 상기 제 2 반도체층(123)이 노출될 수 있다. 상기 콘택홀(151)의 내측벽(152) 상에는 상기 희생층(160)이 잔류할 수 있다. 상기 제 2 반도체층(123)을 노출하는 것은 상기 희생층(160)의 노출(exposure) 및 현상(develop) 공정을 포함할 수 있다.
도 14를 참조하여, 상기 노출된 제 2 반도체층(123) 상에 쇼트키 전극이 형성될 수 있다. 상기 콘택홀(151) 내에 쇼트키 접합 전극층(146) 및 쇼트키 보조 전극층(147)이 차례로 형성될 수 있다. 상기 쇼트키 접합 전극층(146)은 상기 노출된 제 2 반도체층(123) 상의 두께가 상기 콘택홀(151)의 측벽 상의 두께보다 두꺼울 수 있다. 상기 쇼트키 보조 전극층(147)은 상기 쇼트키 접합 전극층(146) 상에 형성되고 상기 콘택홀(151)을 완전히 채울 수 있다. 상기 쇼트키 전극층들(146, 147)은 Cr, Al, Ru, Pt, Au, W, Mo, Cu, Co, Pd, Ni, Ti, V 및 Ta 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 쇼트키 접합 전극층(146)은 상기 제 2 반도체층(123) 상에 Cr 및 Al을 차례로 적층하여 형성되고, 상기 쇼트키 보조 전극층(147)은 상기 쇼트키 접합 전극층(146) 상에 Ni 및 Au을 차례로 적층하여 형성될 수 있다. 상기 쇼트키 전극층들(146, 147)은 전자선증착법, 스퍼터링 또는 MOCVD에 의하여 형성될 수 있다.
도 15를 참조하여, 리프트 오프(lift-off) 공정에 의하여 쇼트키 전극(145)이 형성될 수 있다. 상기 희생층(160)이 화학 용액에 의하여 제거되면, 상기 쇼트키 접합 전극층(146) 및 상기 쇼트키 보조 전극층(147)으로부터 각각 쇼트키 접합 전극(148) 및 쇼트키 보조 전극(149)이 형성될 수 있다. 상기 희생층(160)의 제거에 의하여 상기 오믹 전극(140)과 상기 쇼트키 전극(145) 사이에 갭(156)이 형성되어 상호 이격될 수 있다. 상기 쇼트키 전극(145)과 상기 오믹 전극(140)은 열처리되어 상기 제 2 반도체층(123)과 각각 쇼트키 접합 및 오믹 접합을 이룰 수 있다. 상기 열처리 공정은 약 500℃에서 30분간 수행될 수 있다. 상기 열처리 공정에 의하여 상기 쇼트키 접합 전극(148)과 상기 제 2 반도체층(123)의 계면에서 Cr과 Ga이 반응하여 CrxGa1 -x(0<x<1)층(미도시)이 형성될 수 있다.
상기 제 1 반도체층(121) 내에 제 1 트렌치(115)가 형성되고, 상기 투명 전극층(131)에 제 2 트렌치(113)가 형성될 수 있다. 상기 제 1 및 제 2 트렌치들(115, 113) 내에 각각 제 1 금속 촉매층(181) 및 제 2 금속 촉매층(184)이 형성될 수 있다. 상기 제 1 및 제 2 금속 촉매층(181, 184)은 Au, Co, Pb, Pt 및 Ni 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 금속 촉매층들(181, 184)은 마스크로 상기 트렌치들(115, 113) 이외의 부분을 마스킹한 후, 전자빔 증착법(electron-beam evaporation), 스퍼터링 또는 MOCVD로 형성할 수 있다. 상기 트렌치들(115, 113)의 형성 및 상기 금속 촉매층들(181, 184)의 형성은 동일한 마스크로 수행될 수 있다.
도 16을 참조하여, 상기 금속 촉매층들(181, 184)이 열처리되어 금속 아일랜드들(182, 185)이 형성될 수 있다. 상기 금속 아일랜드들(182, 185)은 상기 제 1 트렌치(115) 내의 제 1 금속 아일랜드들(182), 및 상기 제 2 트렌치(113) 내의 제 2 금속 아일랜드들(185)을 포함할 수 있다. 상기 열처리 공정은 약 300 ～ 900 ℃에서 수행될 수 있다. 상기 금속 촉매층들(181, 184)은 열처리에 의하여 나노 사이즈의 금속 아일랜드들이 될 수 있다. 상기 금속 아일랜드들(182, 184)의 사이즈는 수 옹스트롱 내지 수백 나노미터일 수 있다.
도 8을 다시 참조하여, 상기 제 1 금속 아일랜드들(182)을 씨드로 하여 제 1 나노 와이어들(183)이 형성되고, 상기 제 2 금속 아일랜드들(185)을 씨드로 하여 제 2 나노 와이어들(186)이 형성될 수 있다. 상기 나노 와이어들(183, 186)은 ZnxO1-x(0<x<1) 나노 와이어들일 수 있다. 상기 나노 와이어들(183, 186)은 상기 금속 아일랜드들(182, 185)의 상부로부터 성장하거나 상기 금속 아일랜드들(182, 185)과 상기 트렌치들(113, 115)의 바닥면 사이에서 성장할 수 있다. 따라서 성장이 완료된 뒤, 상기 금속 아일랜드들(182, 185)은 도시된 바와 같이, 상기 나노 와이어들(183, 186)의 아래에 존재하거나, 이와는 달리 상기 나노 와이어들(183, 186)의 상부 또는 중간부에 존재할 수 있다. 도 8에서는 편의상 상기 금속 아일랜드들(182, 185)이 상기 제 1 반도체층(121)과 상기 제 1 나노 와이어들(183) 사이에 존재하는 것으로 도시하였다. 상기 나노 와이어들(183, 186)은 열-화학 기상 증착 장치(Thermal CVD)의 반응로 내부에 산화 아연(ZnO) 파우더 또는 아연(Zn)파우더 소스를 장착하고, Ar가스와 N2가스를 공급하여 상기 금속 아일랜드들(182, 185)로부터 성장시킬 수 있다. 상기 파우더 소스는 증발에 의한 확산에 의하여 상기 금속 아일랜드들(182, 185) 상으로 이동할 수 있다. 또는, 상기 나노 와이어들(183, 186)은 MBE(Molecular Beam Epitaxy)에 의하여 형성될 수 있다. 또는, 상기 나노 와이어들(183, 186)은 DMZn(dimethyl-zinc)와 같은 전구체와 O2가스를 이용하여 MOCVD(Metal Organic CVD)에 의하여 형성될 수 있다. 상기 금속 아일랜드들(182, 185)의 형성 및 상기 나노 와이어들(183, 186)의 형성은 동일 반응로에서 수행될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 기판 110: 버퍼층
121: 제 1 반도체층 122: 활성층
123: 제 2 반도체층 125: 초격자층
131: 투명 전극층 135: 제 1 전극
140: 오믹 전극 145: 쇼트키 전극
151: 콘택홀 156: 갭
121: 제 1 반도체층 122: 활성층
123: 제 2 반도체층 125: 초격자층
131: 투명 전극층 135: 제 1 전극
140: 오믹 전극 145: 쇼트키 전극
151: 콘택홀 156: 갭
Claims (19)
- 제 1 반도체층, 제 2 반도체층 및 상기 제 1 및 제 2 반도체층 사이의 활성층을 포함하는 발광 구조체;
상기 발광 구조체 상의 투명 전극층; 및
상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 연결되는 제 1 전극 및 제 2 전극을 포함하고,
상기 제 2 전극은 상기 투명 전극층을 관통하여 상기 제 2 반도체층과 쇼트키 접합을 이루는 쇼트키 전극을 포함하는 발광 다이오드. - 제 1 항에 있어서,
상기 제 2 반도체층은 p형 질화물 반도체이고, 상기 쇼트키 전극의 부분 중 상기 제 2 반도체층과 접촉하는 부분의 일함수는 상기 제 2 반도체층보다 작은 발광 다이오드. - 제 2 항에 있어서,
상기 투명 전극층을 관통하는 콘택홀을 더 포함하고,
상기 제 2 전극은 상기 콘택홀 내에서 상기 제 2 반도체층 및 상기 투명 전극층과 접촉하는 발광 다이오드. - 제 3 항에 있어서,
상기 제 2 전극은 상기 투명 전극층의 상면의 일부를 덮는 발광 다이오드. - 제 1 항에 있어서,
상기 제 2 반도체층과 상기 투명 전극층 사이에 초격자층을 더 포함하고,
상기 쇼트키 전극은 상기 초격자층을 관통하여 상기 제 2 반도체층과 접촉하는 발광 다이오드. - 제 5 항에 있어서,
상기 초격자층은 InxAlyGa1 -x-yN(0<x<1, 0<y<1)층인 발광 다이오드. - 제 2 항에 있어서,
상기 제 2 전극은 투명 전극층 상에 상기 쇼트키 전극을 둘러싸는 오믹 전극을 더 포함하고, 상기 오믹 전극은 상기 쇼트키 전극과 이격되는 발광 다이오드. - 제 1 항에 있어서,
상기 제 1 전극과 상기 제 2 전극 사이에 제공되는 나노 와이어들을 더 포함하는 발광 다이오드. - 제 8 항에 있어서,
상기 나노 와이어들은 ZnxO1 -x(0<x<1)를 포함하는 발광 다이오드. - 제 8 항에 있어서,
상기 나노 와이어들은 상기 제 1 전극의 측벽을 따라 배치되는 발광 다이오드. - 제 8 항에 있어서,
상기 나노 와이어들에 부착된 금속 아일랜드들을 더 포함하는 발광 다이오드. - 제 8 항에 있어서,
상기 제 1 반도체층의 상부에 제 1 트렌치를 더 포함하고,
상기 나노 와이어들은 상기 제 1 트렌치 내에 제공되는 발광 다이오드. - 제 8 항에 있어서,
상기 투명 전극층 상부에 제 2 트렌치를 더 포함하고,
상기 나노 와이어들은 상기 제 2 트렌치 내에 제공되는 발광 다이오드. - 기판 상에 제 1 반도체층, 활성층 및 제 2 반도체층을 차례로 적층하여 발광 구조체를 형성하는 것;
상기 발광 구조체 상에 투명 전극층을 형성하는 것; 및
상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 연결되는 제 1 전극 및 제 2 전극을 형성하는 것을 포함하고,
상기 제 2 전극을 형성하는 것은:
상기 투명 전극층을 식각하여 상기 제 2 반도체층을 노출하는 콘택홀을 형성하는 것; 및
상기 콘택홀 내에 상기 제 2 반도체층과 쇼트키 접합을 이루는 쇼트키 전극을 형성하는 것을 포함하는 발광 다이오드의 제조 방법. - 제 14 항에 있어서,
상기 제 2 전극을 형성하는 것은 상기 투명 전극층 상에 상기 쇼트키 전극을 둘러싸는 오믹 전극을 형성하는 것을 더 포함하는 발광 다이오드의 제조 방법. - 제 15 항에 있어서,
상기 제 2 전극을 형성하는 것은 상기 오믹 전극 및 상기 쇼트키 전극을 열처리하는 것을 더 포함하는 발광 다이오드의 제조 방법. - 제 15 항에 있어서, 상기 쇼트키 전극 및 상기 오믹 전극을 형성하는 것은:
상기 콘택홀의 내부 및 및 상기 오믹 전극층 상에 희생층을 형성하는 것;
상기 희생층의 일부를 제거하여 상기 제 2 반도체층을 노출하는 것;
상기 노출된 제 2 반도체층 상에 쇼트키 전극 층을 형성하는 것; 및
상기 희생층의 나머지 부분을 제거하는 것을 포함하는 발광 다이오드의 제조 방법. - 제 14 항에 있어서,
상기 제 1 전극 및 상기 제 2 전극 사이에 나노 와이어들을 형성하는 것을 더 포함하고,
상기 나노 와이어들을 형성하는 것은:
상기 제 1 전극과 상기 제 2 전극 사이에 트렌치를 형성하는 것;
상기 트렌치 내에 금속 촉매층을 형성하는 것;
상기 금속 촉매층을 열처리하여 금속 아일랜드들을 형성하는 것; 및
상기 금속 아일랜드들 상에 산화 아연(ZnO) 파우더 또는 아연(Zn) 파우더를 제공하는 것을 포함하는 발광 다이오드의 제조 방법. - 제 18 항에 있어서, 상기 트렌치는 상기 투명 전극층 또는 상기 제 1 반도체층 내에 형성되는 발광 다이오드의 제조 방법.
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| KR1020110039506A KR101202733B1 (ko) | 2011-04-27 | 2011-04-27 | 발광 다이오드 및 그 제조 방법 |
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|---|---|
| KR20120121609A KR20120121609A (ko) | 2012-11-06 |
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| JP2004186544A (ja) | 2002-12-05 | 2004-07-02 | Hitachi Cable Ltd | 半導体発光素子 |
-
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