KR101201870B1 - Semiconductor Memory Apparatus And Method for operating there of - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 비트라인의 전압을 감지하여 증폭하고, 컬럼 제어 신호에 응답하여 비트라인의 전압을 제 1 입출력라인으로 출력하는 비트라인 센스앰프부 및 제 1 제어 신호가 활성화되면 제 1 감지력으로 제 1 입출력라인의 전압을 감지 증폭하고 제 2 입출력라인으로 출력하고, 제 2 제어 신호가 활성화되면 제 1 감지력보다 작은 제 2 감지력으로 제 1 입출력라인의 전압을 감지 증폭하고 제 2 입출력라인으로 출력하는 입출력라인 센스앰프부를 포함한다.The semiconductor memory device of the present invention senses and amplifies a voltage of a bit line, and when a bit line sense amplifier part and a first control signal are activated to output a voltage of the bit line to the first input / output line in response to a column control signal, the first memory signal is activated. The sensing force senses and amplifies the voltage of the first input / output line and outputs it to the second input / output line. When the second control signal is activated, the sensing voltage of the first input / output line is sensed and amplified by the second sensing force smaller than the first sensing force and the second input / output line It includes an input / output line sense amplifier unit for outputting.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor Memory Apparatus And Method for operating there of}Semiconductor Memory Apparatus And Method For Operating There Of

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비트라인 센스앰프 및 입출력라인 센스앰프를 포함하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device including a bit line sense amplifier and an input / output line sense amplifier.

DRAM과 같은 반도체 메모리 장치에서, 비동기적 특성 중 하나로 tRCD 특성이 관리된다. tRCD(Row Address to Column Address Delay time)는 액티브 커맨드에 응답하여 비트라인의 전압이 증폭되고, 일정량의 증폭 정도(통상 코어 전압(VCORE)의 60% 수준)를 확보하기 위한 시간(A)에서 컬럼 어드레스(Column Adress)에 의한 컬럼 제어 신호(YI) 발생 시간(B)을 뺀 값(tRCD = A-B)에 의해 결정된다. 따라서 tRCD 특성을 작게 하기 위해서는 액티브 커맨드에 응답하여 비트라인의 전압이 증폭되고, 일정량의 증폭 정도(통상 코어 전압(VCORE)의 60% 수준)를 확보하기 위한 시간(A)을 줄이거나, 컬럼 어드레스(Column Adress)에 의한 컬럼 제어 신호(YI) 발생 시간(B)을 늘려야 한다. 하지만 액티브 커맨드에 응답하여 비트라인의 전압이 증폭되고, 일정량의 증폭 정도를 확보하기 위한 시간(A)을 줄이기 위한 방법은 전력 소모량을 증가시킬 수 있고, 필요 면적을 증가시킬 수 있다. 또한 컬럼 어드레스(Column Adress)에 의한 컬럼 제어 신호(YI) 발생 시간(B)을 늘리는 방법은 반도체 장치의 고속 특성이 열화될 수 있다.In a semiconductor memory device such as a DRAM, the tRCD characteristic is managed as one of the asynchronous characteristics. The Row Address to Column Address Delay time (tRCD) is a column at time A to amplify the voltage on the bit line in response to an active command and to obtain a certain amount of amplification (typically 60% of the core voltage VCORE). It is determined by the value (tRCD = AB) obtained by subtracting the generation time B of the column control signal YI by the address (Column Adress). Therefore, in order to reduce the tRCD characteristic, the voltage of the bit line is amplified in response to the active command, and the time A for securing a certain amount of amplification (typically 60% of the core voltage VCORE) or the column address is reduced. The generation time B of the column control signal YI by (Column Adress) needs to be increased. However, a method of amplifying a voltage of a bit line in response to an active command and reducing a time A for securing a certain amount of amplification may increase power consumption and increase a required area. In addition, the method of increasing the generation time B of the column control signal YI due to the column address may deteriorate the high speed characteristic of the semiconductor device.

반도체 메모리 장치가 점차 고속화 및 저 전력화됨에 따라, 추가적인 전력 소모를 줄이면서 tRCD 특성을 개선할 수 있는 반도체 메모리 장치에 대한 필요가 증가하고 있다.As semiconductor memory devices are gradually increased in speed and low in power, there is an increasing need for semiconductor memory devices capable of improving tRCD characteristics while reducing additional power consumption.

본 발명은 추가적인 전력 소모를 줄이면서 tRCD 특성을 개선할 수 있는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.The present invention provides a semiconductor memory device capable of improving tRCD characteristics while reducing additional power consumption.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 비트라인의 전압을 감지하여 증폭하고, 컬럼 제어 신호에 응답하여 상기 비트라인의 전압을 제 1 입출력라인으로 출력하는 비트라인 센스앰프부 및 제 1 제어 신호가 활성화되면 제 1 감지력으로 상기 제 1 입출력라인의 전압을 감지 증폭하고 제 2 입출력라인으로 출력하고, 제 2 제어 신호가 활성화되면 상기 제 1 감지력보다 작은 제 2 감지력으로 상기 제 1 입출력라인의 전압을 감지 증폭하고 상기 제 2 입출력라인으로 출력하는 입출력라인 센스앰프부를 포함한다.The semiconductor memory device according to an embodiment of the present invention senses and amplifies a voltage of a bit line, and outputs a bit line sense amplifier unit and a first control unit to output a voltage of the bit line to a first input / output line in response to a column control signal. When the signal is activated, the first sensing force detects and amplifies the voltage of the first input / output line and outputs the second input / output line. When the second control signal is activated, the second sensing force of the first input / output line is smaller than the first sensing force. And an input / output line sense amplifier unit which senses and amplifies a voltage and outputs the voltage to the second input / output line.

또한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 액티브 커맨드에 응답하여 비트라인 센스앰프가 비트라인의 전압을 감지하고 증폭하는 단계, 리드 커맨드에 응답하여 컬럼 제어 신호의 첫 번째 펄스를 활성화 하는 단계, 상기 첫 번째 펄스에 응답하여 상기 비트라인 쌍의 전압을 감지 증폭하고 제 1 입출력라인에 출력하는 단계, 상기 제 1 입출력라인의 전압을 제 1 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계, 상기 리드 커맨드에 응답하여 컬럼 제어 신호의 두 번째 펄스를 활성화 하는 단계, 상기 두 번째 펄스에 응답하여 상기 비트라인 쌍의 전압을 감지 증폭하고 상기 제 1 입출력라인에 출력하는 단계 및 상기 제 2 입출력라인의 전압을 상기 제 1 감지력보다 작은 제 2 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계를 포함한다.In addition, according to an embodiment of the present invention, a method of operating a semiconductor memory device may include detecting and amplifying a voltage of a bit line in response to an active command, and detecting a first pulse of a column control signal in response to a read command. Activating, sensing and amplifying the voltage of the pair of bit lines in response to the first pulse and outputting the voltage to the first input / output line, sensing and amplifying the voltage of the first input / output line with a first sensing force and Activating a second pulse of a column control signal in response to the read command, sensing and amplifying a voltage of the pair of bit lines in response to the second pulse, and outputting to the first input / output line; Sensing and amplifying a voltage of the second input / output line with a second sensing force smaller than the first sensing force and And a step of outputting to an output line.

본 발명은 반도체 메모리 장치의 tRCD 특성을 개선하는 효과를 창출한다. The present invention creates the effect of improving the tRCD characteristics of the semiconductor memory device.

또한 본 발명은 입출력라인 센스앰프가 소모하는 전력을 보다 효율적으로 하는 효과를 창출한다. In addition, the present invention creates the effect of more efficiently the power consumed by the input and output line sense amplifier.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 블록도,
도 2는 종래 기술에 따른 반도체 메모리 장치 및 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 타이밍을 비교하는 도면,
도 3은 도 1에 도시된 입출력라인 센스앰프부(200)의 일 실시예에 따른 회로도,
도 4는 도 1에 도시된 입출력라인 센스앰프부(200)의 다른 실시예에 따른 회로도,
도 5는 도 1에 도시된 제어 신호 생성부(300)의 일 실시예에 따른 회로도,
도 6은 도 5에 도시된 제어 신호 생성부(300)의 입출력 신호 파형도이다.1 is a schematic block diagram of a semiconductor memory device according to an embodiment of the present invention;
2 is a diagram comparing signal timings of a semiconductor memory device according to the related art and a semiconductor memory device according to an embodiment of the present invention;
3 is a circuit diagram of an input / output line sense amplifier unit 200 shown in FIG. 1 according to an embodiment of the present disclosure;
4 is a circuit diagram of another embodiment of the input / output line sense amplifier unit 200 shown in FIG.
FIG. 5 is a circuit diagram according to an embodiment of the control signal generator 300 shown in FIG. 1;
6 is an input / output signal waveform diagram of the control signal generator 300 shown in FIG. 5.

본 발명에 따른 반도체 메모리 장치는 액티브 커맨드 이후 첫 번째 발생하는 컬럼 제어 신호(YI)의 펄스를 종래 대비 빠르게 함으로써 tRCD 특성을 개선하도록 한다.The semiconductor memory device according to the present invention improves the tRCD characteristic by making the pulse of the first column control signal YI generated after the active command faster than before.

종래 기술에 따른 반도체 메모리 장치는 액티브 커맨드에 응답하여 비트라인의 전압이 증폭되어 통상 코어 전압(VCORE)의 60% 수준이 되었을 때 상기 컬럼 제어 신호(YI)를 활성화한다. 이와 달리 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 컬럼 제어 신호(YI)가 활성화 되는 시점을 종래 기술보다 빠르도록 설정 한다(예를 들어 비트라인의 전압이 코어 전압(VCORE)의 40% 수준이 되는 시점). 하지만, 예를 들어 상기 비트라인의 전압이 코어 전압(VCORE)의 40% 수준이 되는 시점에 상기 컬럼 제어 신호(YI)가 활성화되면, 상기 비트라인 센스앰프에 의해 로컬 입출력라인(LIO, LIOB)에 인가되는 전압의 크기 또한 종래 기술 대비 작아진다. 이에 따라 본 발명의 일 실시예에 따른 반도체 메모리 장치는 로컬 입출력라인(LIO, LIOB)에 인가된 전압이 종래 기술보다 작게 인가된 경우에도 문제 없이 정상적으로 감지 및 증폭 동작을 수행할 수 있는 입출력라인 센스앰프를 제공한다. 또한 상기 입출력라인 센스앰프의 감지력(Sensing Ability)을 상기 컬럼 제어 신호(YI)의 펄스에 따라 가변함으로써, 불필요한 전력 소모를 방지하도록 한다. 도 1을 참조하여 보다 상세하게 설명하기로 한다.The semiconductor memory device according to the related art activates the column control signal YI when the voltage of the bit line is amplified in response to an active command to reach a level of 60% of the core voltage VCORE. In contrast, the semiconductor memory device according to an embodiment of the present invention sets the time at which the column control signal YI is activated to be faster than the conventional technology (for example, the voltage of the bit line is 40% of the core voltage VCORE). Level). However, for example, when the column control signal YI is activated when the voltage of the bit line becomes 40% of the core voltage VCORE, the local input / output lines LIO and LIOB are activated by the bit line sense amplifier. The magnitude of the voltage applied to is also smaller than in the prior art. Accordingly, the semiconductor memory device according to the exemplary embodiment of the present invention may sense the input / output line to perform the normal sensing and amplification without problems even when the voltage applied to the local input / output lines LIO and LIOB is smaller than that of the related art. Provide an amplifier. In addition, by changing the sensing force of the input / output line sense amplifier according to the pulse of the column control signal YI, unnecessary power consumption is prevented. This will be described in more detail with reference to FIG. 1.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.1 is a schematic block diagram of a semiconductor memory device according to an embodiment of the present invention.

도 1에 도시된 상기 반도체 메모리 장치는 비트라인 센스앰프부(100) 및 입출력라인 센스앰프부(200)를 포함하여 구성될 수 있다. The semiconductor memory device illustrated in FIG. 1 may include a bit line sense amplifier unit 100 and an input / output line sense amplifier unit 200.

상기 비트라인 센스앰프부(100)는 비트라인(BL, BLB)의 전압을 감지하여 증폭하고, 상기 컬럼 제어 신호(YI)에 응답하여 상기 비트라인(BL, BLB)의 전압을 제 1 입출력라인(LIO, LIOB)으로 출력한다.The bit line sense amplifier unit 100 senses and amplifies the voltages of the bit lines BL and BLB and converts the voltages of the bit lines BL and BLB in response to the column control signal YI into the first input / output line. Output to (LIO, LIOB).

상기 입출력라인 센스앰프부(200)는 제 1 제어 신호(d1)가 활성화되면 제 1 감지력으로 상기 제 1 입출력라인(LIO, LIOB)의 전압을 감지 증폭하고 제 2 입출력라인(GIO, GIOB)으로 출력하고, 제 2 제어 신호(d2)가 활성화되면 상기 제 1 감지력보다 작은 제 2 감지력으로 상기 제 1 입출력라인(LIO, LIOB)의 전압을 감지 증폭하고 상기 제 2 입출력라인(GIO, GIOB)으로 출력한다. When the first control signal d1 is activated, the input / output line sense amplifier 200 senses and amplifies the voltage of the first input / output lines LIO and LIOB with a first sensing force, and sends the signal to the second input / output lines GIO and GIOB. When the second control signal d2 is activated, the voltage of the first input / output lines LIO and LIOB is sensed and amplified by a second sensing force smaller than the first sensing force, and the second control signal d2 is output to the second input / output lines GIO and GIOB. Output

위에서 언급한 것처럼, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 종래 기술보다 빠른 시점(예를 들어 상기 비트라인의 전압이 코어 전압(VCORE)의 40% 수준이 되는 시점)에서 상기 컬럼 제어 신호(YI)의 첫 번째 펄스를 활성화시킨다. 이에 따라 상기 제 1 입출력라인(LIO, LIOB)에 인가되는 전압의 크기가 종래 기술 대비 작아진다. 따라서 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 제 1 제어 신호(d1)에 응답하여 상기 입출력라인 센스앰프부(200)를 종래 기술 대비 작게 인가된 상기 제 1 입출력라인(LIO, LIOB)을 감지하기에 충분한 제 1 감지력을 가지도록 동작 시킨다. 반도체 메모리 장치에서 동일한 비트라인(BL, BLB)에 대해 리드 동작이 복수 번 수행될 수 있는데, 본 발명의 일 실시예에 따른 상기 반도체 메모리 장치는 같은 비트라인(BL, BLB)에 대해 발생하는 상기 컬럼 제어 신호(YI)의 두 번째 펄스를 포함한 이후의 펄스에서는, 상기 입출력라인 센스앰프부(200)를 상기 제 1 감지력 보다 작은 제 2 감지력을 가지도록 동작 시킨다. 이는 액티브 커맨드가 발생한 이후 활성화되는 상기 컬럼 제어 신호(YI)의 두 번째 펄스를 포함한 이후의 펄스에서는, 상기 비트라인의 전압이 코어 전압(VCORE)으로 충분히 증폭되어 있기 때문이다. 센스앰프 회로에서, 감지력을 크게 한다는 것은 소비되는 전력 또한 크다는 것을 의미하므로, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 입출력라인 센스앰프부(200)를 제 1 감지력 또는 제 2 감지력으로 가변 동작 시킴으로써 불필요한 전력 소모를 방지한다. As mentioned above, in the semiconductor memory device according to the embodiment of the present invention, the column control signal at a faster time than the prior art (for example, when the voltage of the bit line becomes 40% of the core voltage VCORE). Activate the first pulse of (YI). Accordingly, the magnitude of the voltage applied to the first input / output lines LIO and LIOB is smaller than in the prior art. Therefore, in the semiconductor memory device according to an embodiment of the present invention, the first input / output line LIO or LIOB in which the input / output line sense amplifier unit 200 is applied smaller than the conventional technology in response to the first control signal d1. It is operated to have a first detection force sufficient to detect the. A read operation may be performed a plurality of times for the same bit lines BL and BLB in a semiconductor memory device. The semiconductor memory device may generate the same bit lines BL and BLB. In the subsequent pulse including the second pulse of the column control signal YI, the input / output line sense amplifier unit 200 is operated to have a second sensing force smaller than the first sensing force. This is because in subsequent pulses including the second pulse of the column control signal YI activated after the generation of the active command, the voltage of the bit line is sufficiently amplified to the core voltage VCORE. In the sense amplifier circuit, increasing the sensing force means that the power consumed is also large, so that the semiconductor memory device according to the embodiment of the present invention may vary the input / output line sense amplifier unit 200 to a first sensing force or a second sensing force. Operation to prevent unnecessary power consumption.

도 1을 참조하면, 상기 비트라인 센스앰프부(100) 및 상기 입출력라인 센스앰프부(200) 사이에 상기 제 1 입출력라인(LIO, LIOB)이 위치하는 것이 도시되어 있다. 일반적인 반도체 메모리 장치에서는, 상기 비트라인 센스앰프부(100)는 세그먼트 입출력라인(SIO, SIOB)과 연결되고, 상기 세그먼트 입출력라인(SIO, SIOB)은 스위치 회로를 통해 로컬 입출력라인, 즉 상기 제 1 입출력라인(LIO, LIOB)과 연결되도록 구성된다. 하지만 본 발명의 실시예를 설명하는 데에 상기 세그먼트 입출력라인(SIO, SIOB)은 결정적인 동작을 수행하는 것이 아니므로, 상기 세그먼트 입출력라인(SIO, SIOB) 및 상기 스위치 회로는 도 1에 도시하지 않았다. 도 1에 상기 세그먼트 입출력라인(SIO, SIOB) 및 상기 스위치 회로를 도시하지 않은 것이 본 발명을 실시하기 위한 필수적인 입출력라인을 제한하려는 의도가 아님을 명시한다.Referring to FIG. 1, the first input / output lines LIO and LIOB are shown between the bit line sense amplifier unit 100 and the input / output line sense amplifier unit 200. In a typical semiconductor memory device, the bit line sense amplifier unit 100 is connected to segment input / output lines SIO and SIOB, and the segment input / output lines SIO and SIOB are connected to a local input / output line, that is, the first through a switch circuit. It is configured to be connected to the input / output lines LIO and LIOB. However, since the segment input / output lines SIO and SIOB do not perform a deterministic operation in describing an embodiment of the present invention, the segment input / output lines SIO and SIOB and the switch circuit are not shown in FIG. 1. . 1 shows that the segment input / output lines SIO and SIOB and the switch circuit are not shown, but are not intended to limit the necessary input / output lines for implementing the present invention.

상기 제 1 및 제 2 제어 신호(d1, d2)는 각각 상기 컬럼 제어 신호(YI)의 첫 번째 펄스 및 두 번째 펄스를 포함한 이후의 펄스에 대응 되는 신호이다. 따라서 상기 제 1 및 제 2 제어 신호(d1, d2)는 상기 컬럼 제어 신호(YI)의 펄스에 응답하는 신호로서 사용될 수 있다. The first and second control signals d1 and d2 are signals corresponding to subsequent pulses including the first pulse and the second pulse of the column control signal YI, respectively. Therefore, the first and second control signals d1 and d2 may be used as signals in response to the pulse of the column control signal YI.

또는 상기 반도체 장치는 제어 신호 생성부(300)를 추가로 포함하여 구성될 수 있다. 상기 제어 신호 생성부(300)는 리드 펄스 신호(RDP) 및 프리차지 신호(PCG)에 응답하여 상기 제 1 및 제 2 제어 신호(d1, d2)를 생성할 수 있다.Alternatively, the semiconductor device may further include a control signal generator 300. The control signal generator 300 may generate the first and second control signals d1 and d2 in response to the read pulse signal RDP and the precharge signal PCG.

상기 리드 펄스 신호(RDP)는 리드 커맨드가 발생함에 따라 생성되는 펄스 신호이고, 프리차지 신호(PCG)는 프리차지 커맨드가 발생함에 따라 생성되는 신호이다. The read pulse signal RDP is a pulse signal generated when a read command is generated, and the precharge signal PCG is a signal generated when a precharge command is generated.

반도체 메모리 장치에서, 리드 동작 및 프리 차지 동작은 교대로 수행되므로, 상기 리드 펄스 신호(RDP) 및 상기 프리차지 신호(PCG)를 조합하면 상기 컬럼 제어 신호(YI)의 첫 번째 펄스에 해당하는 상기 제 1 제어 신호(d1) 및 상기 컬럼 제어 신호(YI)의 두 번째 펄스를 포함한 이후의 펄스에 해당하는 상기 제 2 제어 신호(d2)를 생성할 수 있다. 상기 제어 신호 생성부(300)의 상세한 설명은 이후에서 다시 설명하기로 한다.In the semiconductor memory device, since the read operation and the precharge operation are performed alternately, when the read pulse signal RDP and the precharge signal PCG are combined, the read operation corresponding to the first pulse of the column control signal YI may occur. The second control signal d2 corresponding to a subsequent pulse including the first control signal d1 and the second pulse of the column control signal YI may be generated. Detailed description of the control signal generator 300 will be described later.

또는 상기 제어 신호 생성부(300)는 상기 컬럼 제어 신호(YI)의 첫 번째 펄스에 응답하여 상기 제 1 제어 신호(d1)를 생성하고, 상기 컬럼 제어 신호(YI)의 두 번째 펄스를 포함한 이후의 펄스에 응답하여 상기 제 2 제어 신호(d2)를 생성하도록 구성될 수 있다. 이러한 구성을 위한 상기 제어 신호 생성부(300)는 일반적인 카운터 회로 및 논리 조합 회로를 포함하여 용이하게 구성될 수 있다. 따라서 상세한 설명은 생략한다.Alternatively, the control signal generator 300 generates the first control signal d1 in response to the first pulse of the column control signal YI, and includes the second pulse of the column control signal YI. And may generate the second control signal d2 in response to a pulse of. The control signal generator 300 for such a configuration may be easily configured including a general counter circuit and a logic combination circuit. Therefore, detailed description is omitted.

도 2는 종래 기술에 따른 반도체 메모리 장치 및 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호 타이밍을 비교하는 도면이다. 도 2를 참조하면, 상기 제 1 및 제 2 제어 신호(d1, d2)에 따른 상기 입출력라인 센스앰프부(200)의 동작을 보다 상세히 설명하기 위해 종래 기술에 따른 반도체 메모리 장치 및 본 발명의 일 실시예에 따른 반도체 메모리 장치의 신호가 비교되어 도시되어있다.2 is a diagram comparing signal timings of a semiconductor memory device according to the related art and a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 2, a semiconductor memory device and a semiconductor device according to the related art are described in order to describe in more detail the operation of the input / output line sense amplifier unit 200 according to the first and second control signals d1 and d2. The signals of the semiconductor memory device according to the embodiment are compared and shown.

도 2를 참조하면, 우선 액티브 커맨드(act)가 활성화된다. 이에 따라 프리차지 동작이 완료되고, 워드라인(미도시)이 활성화되어 메모리 셀(미도시) 및 비트라인(BL, BLB) 간에 차지 쉐어링(Charge sharing)이 일어난다. 상기 비트라인(BL, BLB)의 전압은 프리차지 레벨에서 상기 차지 쉐어링에 의해 소량 변화한다. 다음으로 비트라인 센스앰프부(100)가 상기 비트라인(BL, BLB)의 전압을 감지하고 증폭한다. 상기 비트라인(BL, BLB)의 전압은 코어 전압(VCORE) 및 접지 전압(VSS) 또는 접지 전압(VSS) 및 코어 전압(VCORE)으로 증폭되기 시작한다. Referring to FIG. 2, an active command act is activated first. Accordingly, the precharge operation is completed, the word line (not shown) is activated, and charge sharing occurs between the memory cells (not shown) and the bit lines BL and BLB. The voltages of the bit lines BL and BLB are changed in small amounts by the charge sharing at the precharge level. Next, the bit line sense amplifier unit 100 senses and amplifies the voltages of the bit lines BL and BLB. The voltages of the bit lines BL and BLB begin to amplify to the core voltage VCORE and the ground voltage VSS or the ground voltage VSS and the core voltage VCORE.

도 2의 (a)는 종래 기술에 따른 반도체 메모리 장치의 상기 컬럼 제어 신호(YI) 및 입출력라인 제어 신호(d0)의 타이밍도이다. 상기 입출력라인 제어 신호(d0)는 종래 기술에 따른 입출력라인 센스앰프(미도시)가 로컬 입출력라인의 전압 레벨을 감지하고 증폭하여 글로벌 입출력라인으로 인가하는 것을 관장하는 신호이다.2A is a timing diagram of the column control signal YI and the input / output line control signal d0 of the semiconductor memory device according to the related art. The input / output line control signal d0 is a signal that senses and amplifies the voltage level of the local input / output line by the input / output line sense amplifier according to the prior art and applies it to the global input / output line.

도 2의 (a)를 참조하면, 액티브 커맨드(act)가 활성화되고 상기 클럭 신호의 세 주기 이후 리드 커맨드(read)가 연속적으로 발생한다. 이에 따라 상기 비트라인(BL, BLB)의 전압이 코어 전압(VCORE)의 60% 수준이 되는 시점을 기점으로 상기 제어 신호(YI)가 네 차례 순차적으로 활성화된다. 상기 제어 신호(YI)가 각 차례 활성화되고 소정 시간 이후, 상기 입출력라인 제어 신호(d0)가 활성화 된다. Referring to FIG. 2A, an active command act is activated and a read command read continuously occurs after three cycles of the clock signal. Accordingly, the control signal YI is sequentially activated four times from the time when the voltages of the bit lines BL and BLB become 60% of the core voltage VCORE. The control signal YI is activated each time and after a predetermined time, the input / output line control signal d0 is activated.

도 2의 (b)는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상기 컬럼 제어 신호(YI), 제 1 제어 신호(d1) 및 상기 제 2 제어 신호(d2)의 타이밍도이다. 2B is a timing diagram of the column control signal YI, the first control signal d1, and the second control signal d2 of the semiconductor memory device according to an embodiment of the present invention.

도 2의 (b)를 참조하면, 액티브 커맨드(act)가 활성화되고 상기 클럭 신호의 세 주기 이후 리드 커맨드(read)가 연속적으로 발생한다. 이에 따라 상기 비트라인(BL, BLB)의 전압이 코어 전압(VCORE)의 40% 수준이 되는 시점을 기점으로 상기 컬럼 제어 신호(YI)가 네 차례 순차적으로 활성화된다. 상기 컬럼 제어 신호(YI)의 첫 번째 펄스가 활성화될 때 상기 비트라인(BL, BLB)의 전압이 코어 전압(VCORE)의 40% 수준에서 활성화되지만, 상기 컬럼 제어 신호(YI)의 두 번째 내지 네 번째 펄스가 활성화될 때 상기 비트라인(BL, BLB)의 전압은 코어 전압(VCORE)의 100% 수준이다. Referring to FIG. 2B, an active command act is activated and a read command read continuously occurs after three cycles of the clock signal. Accordingly, the column control signal YI is sequentially activated four times from the time when the voltages of the bit lines BL and BLB become 40% of the core voltage VCORE. When the first pulse of the column control signal YI is activated, the voltages of the bit lines BL and BLB are activated at a level of 40% of the core voltage VCORE, but the second to the second of the column control signal YI. When the fourth pulse is activated, the voltages of the bit lines BL and BLB are 100% of the core voltage VCORE.

도 2를 참조하면, (b)에 도시된 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상기 컬럼 제어 신호(YI)가 (a)에 도시된 종래 기술에 따른 반도체 메모리 장치의 상기 컬럼 제어 신호(YI)보다 빠르게 활성화되는 것이 도시되어있다. 또한, 상기 컬럼 제어 신호(YI)의 첫 번째 펄스가 활성화되고 소정 시간 이후 상기 제 1 제어 신호(d1)가 활성화된다. 이는 상기 입출력라인 센스앰프부(200)가 상기 제 1 입출력라인(LIO, LIOB)의 전압을 상기 제 1 감지력으로 감지 증폭하고 상기 제 2 입출력라인(GIO, GIOB)에 출력함을 의미한다. 상기 제 1 감지력은 상기 컬럼 제어 신호(YI)의 첫 번째 펄스에 응답하여 동작하는 상기 비트라인 센스앰프부(100)가 상기 제 1 입출력라인(LIO, LIOB)에 인가하는 전압을 감지하기에 충분한 감지력이다. 다음으로 상기 컬럼 제어 신호(YI)의 두 번째 내지 네 번째 펄스가 각각 활성화되고 소정 시간 이후 상기 제 2 제어 신호(d2)가 활성화된다. 이는 상기 입출력라인 센스앰프부(200)가 상기 제 1 입출력라인(LIO, LIOB)의 전압을 상기 제 2 감지력으로 감지 증폭하고 상기 제 2 입출력라인(GIO, GIOB)에 출력함을 의미한다. 상기 제 2 감지력은 상기 컬럼 제어 신호(YI)의 두 번째 내지 네 번째 펄스에 응답하여 동작하는 상기 비트라인 센스앰프부(100)가 상기 제 1 입출력라인(LIO, LIOB)에 인가하는 전압을 감지하기에 충분한 감지력이다.Referring to FIG. 2, the column control signal YI of the semiconductor memory device according to the exemplary embodiment of the present invention illustrated in (b) is the column control signal of the semiconductor memory device according to the prior art illustrated in (a). It is shown to be activated faster than (YI). In addition, after the first pulse of the column control signal YI is activated, the first control signal d1 is activated. This means that the input / output line sense amplifier 200 senses and amplifies the voltages of the first input / output lines LIO and LIOB with the first sensing force and outputs them to the second input / output lines GIO and GIOB. The first sensing force is sufficient to sense a voltage applied to the first input / output lines LIO and LIOB by the bit line sense amplifier unit 100 operating in response to the first pulse of the column control signal YI. Sensibility. Next, second to fourth pulses of the column control signal YI are activated, respectively, and the second control signal d2 is activated after a predetermined time. This means that the input / output line sense amplifier 200 senses and amplifies the voltages of the first input / output lines LIO and LIOB with the second sensing force and outputs them to the second input / output lines GIO and GIOB. The second sensing force senses a voltage applied by the bit line sense amplifier unit 100 to the first input / output lines LIO and LIOB in response to the second to fourth pulses of the column control signal YI. It is enough to detect.

도 3은 도 1에 도시된 입출력라인 센스앰프부(200)의 일 실시예에 따른 회로도이다. 3 is a circuit diagram of an input / output line sense amplifier unit 200 illustrated in FIG. 1.

도 3에 도시된 것처럼, 상기 입출력라인 센스앰프부(200a)는 전류원부(210a) 및 증폭부(220a)를 포함하여 구성될 수 있다.As illustrated in FIG. 3, the input / output line sense amplifier unit 200a may include a current source unit 210a and an amplifier unit 220a.

상기 전류원부(210a)는 상기 제 1 제어 신호(d1) 및 상기 제 2 제어 신호(d2)에 따라 각각 제 1 전류 또는 제 2 전류의 크기를 갖는 전류원으로서 동작한다.The current source unit 210a operates as a current source having a magnitude of a first current or a second current, respectively, according to the first control signal d1 and the second control signal d2.

상기 증폭부(220a)는 상기 전류원부(210a)가 활성화되면 상기 제 1 입출력라인(LIO, LIOB)의 전압을 감지 증폭하고 상기 제 2 입출력라인(GIO, GIOB)으로 출력한다. 상기 증폭부(220a)의 감지력은 상기 전류원부(210a)가 제 1 전류 및 제 2 전류 중 어느 크기로의 전류원으로서 동작하는지에 따라 달라진다.When the current source unit 210a is activated, the amplifier 220a senses and amplifies the voltages of the first input / output lines LIO and LIOB and outputs them to the second input / output lines GIO and GIOB. The sensing force of the amplifier 220a depends on whether the current source 210a operates as a current source of which the first current and the second current are.

상기 전류원부(210a)는 제 1 노드(n1) 및 접지 전압(VSS) 사이에 연결되고 병렬 구성된 엔모스 트랜지스터(301, 302)를 포함하여 구성될 수 있다. 상기 엔모스 트랜지스터(301)는 상기 제 1 노드(n1) 및 접지 전압(VSS) 사이에 연결되어 상기 제 1 제어 신호(d1)를 게이트 단자로 입력받는다. 상기 엔모스 트랜지스터(302)는 상기 엔모스 트랜지스터(301)와 병렬 연결된 형태로 상기 제 1 노드(n1) 및 상기 접지 전압(VSS) 사이에 연결되고 상기 제 2 제어 신호(d2)를 게이트 단자로 입력 받는다. 또한 상기 엔모스 트랜지스터(301)의 턴온(turn-on) 전류, 즉 상기 제 1 전류는 상기 엔모스 트랜지스터(302)의 턴온 전류, 즉 상기 제 2 전류보다 크다. 이처럼 구성된 상기 전류원부(210a)는 상기 제 1 제어 신호(d1) 또는 상기 제 2 제어 신호(d2)에 응답하여 상기 제 1 노드(n1) 및 접지 전압(VSS) 사이의 전류원으로서 동작하고, 각각 상기 제 1 전류 또는 상기 제 2 전류의 크기를 갖는다.The current source unit 210a may be configured to include NMOS transistors 301 and 302 connected in parallel between the first node n1 and the ground voltage VSS. The NMOS transistor 301 is connected between the first node n1 and the ground voltage VSS to receive the first control signal d1 as a gate terminal. The NMOS transistor 302 is connected between the first node n1 and the ground voltage VSS in parallel with the NMOS transistor 301 and uses the second control signal d2 as a gate terminal. Take input. In addition, the turn-on current of the NMOS transistor 301, that is, the first current is greater than the turn-on current of the NMOS transistor 302, that is, the second current. The current source unit 210a configured as described above operates as a current source between the first node n1 and the ground voltage VSS in response to the first control signal d1 or the second control signal d2, respectively. It has a magnitude of the first current or the second current.

상기 증폭부(220a)는 도 3에 도시된 것처럼 전원 전압(VDD) 단자 및 상기 제 1 노드(n1) 사이에 연결되고 상기 제 1 입출력라인(LIO, LIOB)의 전압을 감지하고 증폭하는 일반적인 전류 미러 형 증폭기로 구성될 수 있다. 상기 입출력라인 센스앰프부는 상기 전류원부(210a)가 상기 제 1 전류 또는 상기 제 2 전류의 크기를 갖는 전류원으로 동작함에 따라 각각 상기 제 1 감지력 또는 상기 제 2 감지력을 갖게 된다. As shown in FIG. 3, the amplifier 220a is connected between a power supply voltage VDD terminal and the first node n1 and detects and amplifies a voltage of the first input / output lines LIO and LIOB. It can be configured as a mirror amplifier. The input / output line sense amplifier unit has the first sensing force or the second sensing force, respectively, as the current source unit 210a operates as a current source having a magnitude of the first current or the second current.

도 3에 도시된 입출력라인 센스앰프부(200a)는 상기 전류원부(210a)를 상기 제 1 노드(n1) 및 상기 접지 전압(VSS) 사이에 구성되도록 포함하고 있다. 하지만 상기 전류원부(210a)의 위치는 도 3에 도시된 것과 같이 특정 위치에 한정될 필요가 없다. 좀더 자세히 설명하면, 상기 증폭부(220a)를 활성화 또는 비활성화 시키고, 전류원으로서 동작할 수 있는 어느 위치에 상기 전류원부(210a)를 구성하여도 본 발명의 기술적 사상은 변화되지 않는다. 예를들어 상기 전류원부(210a)는 상기 제 2 노드(n2) 및 전원 전압(VDD) 사이에 구성되어도 동일한 관점의 기능을 할 수 있다. 이러한 구성은 도 4에 도시되어 있다. The input / output line sense amplifier unit 200a illustrated in FIG. 3 includes the current source unit 210a to be configured between the first node n1 and the ground voltage VSS. However, the position of the current source unit 210a does not need to be limited to a specific position as shown in FIG. 3. In more detail, even if the current source unit 210a is configured at any position capable of activating or deactivating the amplifier 220a and operating as a current source, the technical spirit of the present invention is not changed. For example, the current source unit 210a may function in the same view even when configured between the second node n2 and the power supply voltage VDD. This configuration is shown in FIG.

도 4는 도 1에 도시된 입출력라인 센스앰프부(200)의 다른 실시예에 따른 회로도이다. 4 is a circuit diagram of another example of the input / output line sense amplifier unit 200 shown in FIG. 1.

도 4에 도시된 상기 센스앰프부(200b)는 도 3과 유사하게 구성되었다. 상기 센스앰프부(200)는 상기 전류원부(210b) 및 상기 증폭부(220b)를 포함한다. 도 4에 도시된 상기 센스앰프부(200b)는 도 3에 도시된 상기 센스앰프부(200a)와 달리 상기 전류원부(210b)가 전원 전압(VDD) 및 상기 제 2 노드(n2) 사이에 연결되고, 상기 증폭부(220b)가 상기 제 2 노드(n2) 및 접지 전압(VSS) 사이에 연결되도록 구성되었다. 상기 전류원부(210b)는 병렬 구성된 피모스 트랜지스터(401, 402) 및 상기 제어 신호(d1, d2)를 반전하기 위한 인버터(403, 404)를 포함하여 구성될 수 있다. 도 4에 도시된 상기 센스앰프부(200b)는 도 3에 도시된 상기 센스앰프부(200a)와 같이, 상기 전류원부(210b)의 전류량에 따라 상기 증폭부(220b)의 감지력이 변하는 동일한 원리로 동작한다. 그러므로 상세한 설명은 생략한다.The sense amplifier unit 200b illustrated in FIG. 4 is configured similarly to FIG. 3. The sense amplifier unit 200 includes the current source unit 210b and the amplifier 220b. Unlike the sense amplifier unit 200a illustrated in FIG. 3, the sense amplifier unit 200b illustrated in FIG. 4 has the current source unit 210b connected between a power supply voltage VDD and the second node n2. The amplifier 220b is configured to be connected between the second node n2 and the ground voltage VSS. The current source unit 210b may include PMOS transistors 401 and 402 configured in parallel and inverters 403 and 404 for inverting the control signals d1 and d2. The sense amplifier unit 200b illustrated in FIG. 4 is the same principle that the sensing force of the amplifier 220b varies according to the amount of current of the current source unit 210b, similar to the sense amplifier unit 200a illustrated in FIG. 3. It works as Therefore, detailed description is omitted.

본 출원인은 시뮬레이션 결과, 종래 기술에 따른 반도체 장치에서 상기 컬럼 제어 신호(YI)가 상기 비트라인(BL, BLB)의 전압 레벨이 상기 코어 전압(VCORE)의 60% 수준에 도달하는 시점에 활성화되는 것이 상기 비트라인 센스앰프부 및 상기 입출력라인 센스앰프부가 이상 없이 감지 및 증폭 동작을 하기에 바람직함을 확인하였다. 또한 본 출원인은 시뮬레이션 결과, 본 발명의 일 실시예에 따른 반도체 장치에서, 상기 비트라인 센스앰프부 및 상기 입출력라인 센스앰프부가 이상 없이 감지 및 증폭 동작을 하기 위해서는 상기 컬럼 제어 신호(YI)가 상기 비트라인(BL, BLB)의 전압 레벨이 상기 코어 전압(VCORE)의 40% 수준에 도달하는 시점에 활성화되는 경우에도 상기 비트라인 센스앰프부(100) 및 상기 입출력라인 센스앰프부(200)가 이상 없이 감지 및 증폭 동작을 할 수 있음을 확인하였다. 하지만 이러한 상대적인 백분율 정도는 반도체 장치의 기술 발전 및 설계 지수 변경에 따라 달라질 수 있는 수치이므로, 본 명세서에서 예시를 위해 제시한 40% 또는 60%의 백분율은 절대적인 수치가 아니다. 본 명세서에서 상기 비트라인(BL, BLB)의 전압이 상기 코어 전압(VCORE)의 40% 수준에 도달할 때 본 발명의 일 실시예에 따른 반도체 장치에서 사용하는 상기 컬럼 제어 신호(YI)의 첫 번째 펄스를 활성화하는 것이 본 발명을 실시하기 위한 필수적인 백분율 수치를 제한하려는 의도가 아님을 명시한다.As a result of the simulation, the present inventors found that in the semiconductor device according to the related art, the column control signal YI is activated when the voltage level of the bit lines BL and BLB reaches 60% of the core voltage VCORE. It was confirmed that the bit line sense amplifier unit and the input / output line sense amplifier unit are preferable to perform the sensing and amplifying operation without abnormality. In addition, in the semiconductor device according to an embodiment of the present invention, the present inventors, in order to detect and amplify the bit line sense amplifier unit and the input / output line sense amplifier unit without abnormality, the column control signal (YI) is the Even when the voltage level of the bit lines BL and BLB reaches 40% of the core voltage VCORE, the bit line sense amplifier unit 100 and the input / output line sense amplifier unit 200 It was confirmed that the detection and amplification operation can be performed without any problem. However, since the relative percentage is a value that may vary according to the technological development of the semiconductor device and the design index change, the percentage of 40% or 60% presented for the purpose of illustration herein is not an absolute value. In the present specification, when the voltages of the bit lines BL and BLB reach 40% of the core voltage VCORE, the first of the column control signal YI used in the semiconductor device according to an exemplary embodiment of the present invention is used. It is noted that activating the first pulse is not intended to limit the essential percentage value for practicing the present invention.

도 5는 도 1에 도시된 상기 제어 신호 생성부(300)의 일 실시예에 따른 회로도이다. FIG. 5 is a circuit diagram of an embodiment of the control signal generator 300 shown in FIG. 1.

상기 제어 신호 생성부(300)는 활성 구간 신호 생성부(310) 및 조합부(320)를 포함하여 구성될 수 있다.The control signal generator 300 may include an active section signal generator 310 and a combination unit 320.

상기 활성 구간 신호 생성부(310)는 상기 리드 펄스 신호(RDP) 및 상기 프리차지 신호(PCG)에 응답하여 활성 구간 신호(dv)를 생성한다. The active section signal generator 310 generates an active section signal dv in response to the read pulse signal RDP and the precharge signal PCG.

상기 조합부(320)는 상기 활성 구간 신호(dv)가 비활성화된 구간 동안 상기 리드 펄스 신호(RDP)에 응답하여 상기 제 1 제어 신호를 생성하고, 상기 활성 구간 신호(dv)가 활성화된 구간 동안 상기 리드 펄스 신호(RDP)에 응답하여 상기 제 2 제어 신호를 생성한다. The combination unit 320 generates the first control signal in response to the read pulse signal RDP during the period in which the active period signal dv is deactivated, and during the period in which the active period signal dv is activated. The second control signal is generated in response to the read pulse signal RDP.

상기 활성 구간 신호 생성부(310)는 인버터(501, 502) 및 낸드 게이트(503, 504)를 포함하여 구성될 수 있다. The active section signal generator 310 may include an inverter 501, 502 and a NAND gate 503, 504.

상기 인버터(501)는 상기 리드 펄스 신호(RDP)를 반전하여 출력한다. The inverter 501 inverts and outputs the read pulse signal RDP.

상기 인버터(502)는 상기 프리차지 신호(PCG)를 반전하여 출력한다. The inverter 502 inverts and outputs the precharge signal PCG.

상기 낸드 게이트(503, 504)는 SR 래치 구성으로 연결되고 상기 인버터(501, 502)의 출력 신호를 수신한다. The NAND gates 503 and 504 are connected in an SR latch configuration and receive output signals of the inverters 501 and 502.

상기 낸드 게이트(503)의 출력 신호는 상기 활성 구간 신호(dv)로서 출력된다. The output signal of the NAND gate 503 is output as the active period signal dv.

도 5와 같이 구성된 상기 활성 구간 신호 생성부(310)는 상기 리드 펄스 신호(RDP)의 첫 번째 펄스가 하이 레벨로 활성화되면 상기 활성 구간 신호(dv)를 하이 레벨로 활성화하고, 상기 프리차지 신호(PCG)가 하이 레벨로 활성화되면 상기 활성 구간 신호(dv)를 로우 레벨로 비활성화하는 동작을 수행한다. The active period signal generator 310 configured as shown in FIG. 5 activates the active period signal dv to a high level when the first pulse of the read pulse signal RDP is activated to a high level, and the precharge signal. When the PCG is activated to a high level, the active section signal dv is deactivated to a low level.

상기 조합부(320)는 인버터(505) 및 앤드 게이트(506, 507)를 포함하여 구성될 수 있다. The combination unit 320 may include an inverter 505 and end gates 506 and 507.

상기 인버터(505)는 상기 활성 구간 신호(dv)를 반전하여 출력한다. The inverter 505 inverts and outputs the active section signal dv.

상기 앤드 게이트(506)는 상기 인버터(505)의 출력 신호 및 상기 리드 펄스 신호(RDP)를 앤드 연산(AND)하여 상기 제 1 제어 신호(d1)로서 출력한다. The AND gate 506 performs an AND operation on the output signal of the inverter 505 and the read pulse signal RDP, and outputs the output signal as the first control signal d1.

상기 앤드 게이트(507)는 상기 활성 구간 신호(dv) 및 상기 리드 펄스 신호(RDP)를 앤드 연산(AND)하여 상기 제 2 제어 신호(d2)로서 출력한다. The AND gate 507 performs an AND operation on the active period signal dv and the read pulse signal RDP to output the second control signal d2.

도 5와 같이 구성된 상기 조합부(320)는 상기 활성 구간 신호(dv)가 로우 레벨로 비활성화되면 상기 리드 펄스 신호(RDP)를 상기 제 1 제어 신호(d1)로서 출력한다. 반대로, 상기 조합부(320)는 상기 활성 구간 신호(dv)가 하이 레벨로 활성화되면 상기 리드 펄스 신호(RDP)를 상기 제 2 제어 신호(d2)로서 출력한다. The combination unit 320 configured as shown in FIG. 5 outputs the read pulse signal RDP as the first control signal d1 when the active section signal dv is deactivated to a low level. On the contrary, the combination unit 320 outputs the read pulse signal RDP as the second control signal d2 when the active section signal dv is activated to a high level.

이에 따라 상기 제 1 제어 신호(d1)는 상기 컬럼 제어 신호(YI)의 첫 번째 펄스에 대응될 수 있고, 상기 제 2 제어 신호(d2)는 상기 컬럼 제어 신호(YI)의 두 번째 펄스를 포함한 이후의 펄스에 대응될 수 있다.Accordingly, the first control signal d1 may correspond to the first pulse of the column control signal YI, and the second control signal d2 includes the second pulse of the column control signal YI. It may correspond to a subsequent pulse.

도 6은 도 5에 도시된 상기 제어 신호 생성부(300)의 입출력 신호 파형도이다. 6 is an input / output signal waveform diagram of the control signal generator 300 shown in FIG. 5.

도 6을 참조하면, 상기 리드 펄스 신호(RDP)의 첫 번째 펄스가 활성화되면 상기 활성 구간 신호(dv)가 하이 레벨로 활성화된다. 또한 상기 프리차지 신호(PCG)가 활성화되면 상기 활성 구간 신호(dv)가 로우 레벨로 비활성화됨이 도시되어있다.Referring to FIG. 6, when the first pulse of the read pulse signal RDP is activated, the active section signal dv is activated to a high level. In addition, it is shown that the active period signal dv is deactivated to a low level when the precharge signal PCG is activated.

또한 도 6에는 상기 활성 구간 신호(dv)가 로우 레벨로 비활성화된 구간에서 활성화되는 상기 리드 펄스 신호(RDP)에 응답하여 상기 제 1 제어 신호(d1)가 활성화됨이 도시되어 있다. 반대로 도 6에는 상기 활성 구간 신호(dv)가 하이 레벨로 활성화된 구간에서 활성화되는 상기 리드 펄스 신호(RDP)에 응답하여 상기 제 2 제어 신호(d2)가 활성화됨이 도시되어 있다.In addition, FIG. 6 shows that the first control signal d1 is activated in response to the read pulse signal RDP that is activated in a period in which the active period signal dv is deactivated to a low level. On the contrary, FIG. 6 shows that the second control signal d2 is activated in response to the read pulse signal RDP activated in the period in which the active period signal dv is activated at the high level.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 비트라인 센스앰프부 200: 입출력라인 센스앰프부
210: 전류원부 220: 증폭부
300: 제어 신호 생성부 310: 활성 구간 신호 생성부
320: 조합부100: bit line sense amplifier unit 200: input and output line sense amplifier unit
210: current source 220: amplifier
300: control signal generator 310: active period signal generator
320: combination

Claims (17)

비트라인의 전압을 감지 증폭하고, 컬럼 제어 신호에 응답하여 상기 비트라인의 전압을 제 1 입출력라인으로 출력하는 비트라인 센스앰프부; 및
제 1 제어 신호가 활성화되면 제 1 감지력으로 상기 제 1 입출력라인의 전압을 감지 증폭하고 제 2 입출력라인으로 출력하고, 제 2 제어 신호가 활성화되면 상기 제 1 감지력보다 작은 제 2 감지력으로 상기 제 1 입출력라인의 전압을 감지 증폭하고 상기 제 2 입출력라인으로 출력하는 입출력라인 센스앰프부를 포함하는 반도체 메모리 장치.A bit line sense amplifier unit for sensing and amplifying a voltage of a bit line and outputting the voltage of the bit line to a first input / output line in response to a column control signal; And
When the first control signal is activated, the first sensing force detects and amplifies the voltage of the first input / output line and outputs the second input / output line. When the second control signal is activated, the first sensing force is smaller than the first sensing force. And an input / output line sense amplifier configured to sense and amplify a voltage of an input / output line and output the second input / output line to the second input / output line. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 입출력라인 센스앰프부는 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 따라 각각 제 1 전류 및 제 2 전류의 크기를 갖는 전류원으로서 동작하는 전류원부; 및
상기 전류원부가 활성화되면 상기 제 1 입출력라인의 전압을 감지 증폭하고 상기 제 2 입출력라인으로 출력하는 증폭부를 포함하는 반도체 메모리 장치.The method of claim 1,
The input / output line sense amplifier unit may include a current source unit operating as a current source having a magnitude of a first current and a second current according to the first control signal and the second control signal, respectively; And
And an amplifier configured to sense and amplify a voltage of the first input / output line and output the second input / output line to the second input / output line when the current source unit is activated. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 2 항에 있어서
상기 증폭부는 전원 전압 단자 및 제 1 노드 사이에 연결되고,
상기 전류원부는 제 1 노드 및 접지 전압 단자 사이에 연결되고 병렬 구성된 제 1 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터는 상기 제 1 제어 신호에 따라 턴온되고, 상기 제 2 트랜지스터는 상기 제 2 제어 신호에 따라 턴온되는 반도체 메모리 장치.The method according to claim 2, wherein
The amplifier is connected between the power supply voltage terminal and the first node,
The current source unit includes first and second transistors connected in parallel between the first node and the ground voltage terminal,
And the first transistor is turned on according to the first control signal and the second transistor is turned on according to the second control signal. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 3 항에 있어서, 상기 제 1 트랜지스터가 턴온 되었을 때의 전류는 상기 제 2 트랜지스터가 턴온 되었을 때의 전류보다 큰 반도체 메모리 장치.The semiconductor memory device of claim 3, wherein a current when the first transistor is turned on is greater than a current when the second transistor is turned on. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 2 항에 있어서,
상기 증폭부는 제 2 노드 및 접지 전압 단자 사이에 연결되고,
상기 전류원부는 전원 전압 단자 및 상기 제 2 노드 사이에 연결되고 병렬 구성된 제 3 및 제 4 트랜지스터를 포함하고,
상기 제 3 트랜지스터는 상기 제 1 제어 신호에 따라 턴온되고, 상기 제 4 트랜지스터는 상기 제 2 제어 신호에 따라 턴온되는 반도체 메모리 장치.The method of claim 2,
The amplifier is connected between the second node and the ground voltage terminal,
The current source unit includes third and fourth transistors connected in parallel between a power supply voltage terminal and the second node and configured in parallel;
And the third transistor is turned on according to the first control signal and the fourth transistor is turned on according to the second control signal. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 5 항에 있어서, 상기 제 3 트랜지스터가 턴온 되었을 때의 전류는 상기 제 4 트랜지스터가 턴온 되었을 때의 전류보다 큰 반도체 메모리 장치.6. The semiconductor memory device of claim 5, wherein a current when the third transistor is turned on is greater than a current when the fourth transistor is turned on. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 컬럼 제어 신호는 1 이상의 정수인 n 회 연속으로 활성화되는 펄스 신호이고,
상기 제 1 제어 신호는 상기 컬럼 제어 신호의 첫 번째 펄스에 응답하여 활성화되는 신호이고,
상기 제 2 제어 신호는 상기 컬럼 제어 신호의 두 번째부터 n 번째 펄스에 응답하여 활성화되는 신호인 반도체 메모리 장치.The method of claim 1,
The column control signal is a pulse signal that is activated n times in succession, an integer of 1 or more,
The first control signal is a signal activated in response to a first pulse of the column control signal,
And the second control signal is a signal activated in response to a second to nth pulse of the column control signal. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7 항에 있어서,
상기 비트라인은 쌍으로 구성되고, 상기 첫 번째 펄스의 활성화 시점은 상기 비트라인 간 전압 차이가 상기 비트라인 간 최대 전압 차이의 35% 내지 45% 이내인 반도체 메모리 장치.The method of claim 7, wherein
And the bit lines are configured in pairs, and the activation time of the first pulse is such that the voltage difference between the bit lines is within 35% to 45% of the maximum voltage difference between the bit lines. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
리드 펄스 신호 및 프리차지 신호에 응답하여 상기 제 1 제어 신호 및 제 2 제어 신호를 생성하는 제어 신호 생성부를 더 포함하고,
상기 리드 펄스 신호는 1 이상의 정수인 n 회 연속으로 활성화되는 펄스 신호이고,
상기 제 1 제어 신호는 상기 리드 펄스 신호의 첫 번째 펄스에 응답하여 활성화되는 신호이고,
상기 제 2 제어 신호는 상기 리드 펄스 신호의 두 번째부터 n 번째 펄스에 응답하여 활성화되는 신호인 반도체 메모리 장치.The method of claim 1,
And a control signal generator configured to generate the first control signal and the second control signal in response to the read pulse signal and the precharge signal.
The read pulse signal is a pulse signal that is sequentially activated n times, which is an integer of 1 or more,
The first control signal is a signal activated in response to the first pulse of the read pulse signal,
And the second control signal is a signal activated in response to a second to nth pulse of the read pulse signal. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 9 항에 있어서,
상기 제어 신호 생성부는
상기 리드 펄스 신호 및 상기 프리차지 신호에 응답하여 활성 구간 신호를 생성하는 활성 구간 신호 생성부; 및
상기 활성 구간 신호가 비활성화된 구간 동안 상기 리드 펄스 신호에 응답하여 상기 제 1 제어 신호를 생성하고, 상기 활성 구간 신호가 활성화된 구간 동안 상기 리드 펄스 신호에 응답하여 상기 제 2 제어 신호를 생성하는 조합부를 포함하는 반도체 메모리 장치.The method of claim 9,
The control signal generator
An active section signal generator configured to generate an active section signal in response to the read pulse signal and the precharge signal; And
A combination of generating the first control signal in response to the read pulse signal during the period in which the active period signal is deactivated, and generating the second control signal in response to the read pulse signal during the period in which the active period signal is activated A semiconductor memory device comprising a portion. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 1 항에 있어서,
상기 제 1 제어 신호가 활성화되었을 때 상기 입출력라인 센스앰프부가 동작함에 따라 소비되는 전력은 상기 제 2 제어 신호가 활성화되었을 때 상기 입출력라인 센스앰프부가 동작함에 따라 소비되는 전력보다 큰 반도체 메모리 장치.The method of claim 1,
And the power consumed by the input / output line sense amplifier unit when the first control signal is activated is greater than the power consumed by the input / output line sense amplifier unit when the second control signal is activated. 액티브 커맨드에 응답하여 비트라인 센스앰프가 비트라인의 전압을 감지 증폭하는 단계;
리드 커맨드에 응답하여 컬럼 제어 신호의 첫 번째 펄스를 활성화 하는 단계;
상기 첫 번째 펄스에 응답하여 상기 비트라인 쌍의 전압을 감지 증폭하고 제 1 입출력라인에 출력하는 단계;
상기 제 1 입출력라인의 전압을 제 1 감지력으로 감지 증폭하고 제 2 입출력라인에 출력하는 단계;
상기 리드 커맨드에 응답하여 컬럼 제어 신호의 두 번째 펄스를 활성화 하는 단계;
상기 두 번째 펄스에 응답하여 상기 비트라인 쌍의 전압을 감지 증폭하고 상기 제 1 입출력라인에 출력하는 단계; 및
상기 제 1 입출력라인의 전압을 상기 제 1 감지력보다 작은 제 2 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.The bit line sense amplifier senses and amplifies the voltage of the bit line in response to the active command;
Activating the first pulse of the column control signal in response to the read command;
Sensing and amplifying a voltage of the bit line pair in response to the first pulse and outputting the voltage to a first input / output line;
Sensing and amplifying a voltage of the first input / output line with a first sensing force and outputting the second input / output line to a second input / output line;
Activating a second pulse of a column control signal in response to the read command;
Sensing and amplifying a voltage of the pair of bit lines in response to the second pulse and outputting the voltage to the first input / output line; And
And sensing and amplifying a voltage of the first input / output line with a second sensing force smaller than the first sensing force and outputting the voltage to the second input / output line. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 12 항에 있어서,
상기 제 1 입출력라인의 전압을 제 1 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계;를 수행하는 데에 소모되는 전력은
상기 제 1 입출력라인의 전압을 상기 제 1 감지력보다 작은 제 2 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계;를 수행하는 데에 소모되는 전력보다 큰 반도체 메모리 장치의 동작 방법.13. The method of claim 12,
Sensing and amplifying the voltage of the first input / output line with a first sensing force and outputting the voltage to the second input / output line;
Detecting and amplifying a voltage of the first input / output line with a second sensing force smaller than the first sensing force and outputting the voltage to the second input / output line. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제 12 항에 있어서,
상기 제 1 입출력라인의 전압을 제 1 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계는 제 1 제어 신호에 응답하여 수행되고,
상기 제 1 입출력라인의 전압을 상기 제 1 감지력보다 작은 제 2 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계는 제 2 제어 신호에 응답하여 수행되며,
상기 첫 번째 펄스에 응답하여 상기 제 1 제어 신호를 생성하는 단계; 및
상기 두 번째 펄스에 응답하여 상기 제 2 제어 신호를 생성하는 단계를 추가로 포함하는 반도체 메모리 장치의 동작 방법.13. The method of claim 12,
Sensing and amplifying a voltage of the first input / output line with a first sensing force and outputting the voltage to the second input / output line is performed in response to a first control signal,
Sensing and amplifying the voltage of the first input / output line with a second sensing force smaller than the first sensing force and outputting the voltage to the second input / output line is performed in response to a second control signal,
Generating the first control signal in response to the first pulse; And
Generating the second control signal in response to the second pulse. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제 12 항에 있어서,
상기 제 1 입출력라인의 전압을 제 1 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계는 제 1 제어 신호에 응답하여 수행되고,
상기 제 1 입출력라인의 전압을 상기 제 1 감지력보다 작은 제 2 감지력으로 감지 증폭하고 상기 제 2 입출력라인에 출력하는 단계는 제 2 제어 신호에 응답하여 수행되며,
상기 리드 커맨드에 응답하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하는 단계를 추가로 포함하는 반도체 메모리 장치의 동작 방법.13. The method of claim 12,
Sensing and amplifying a voltage of the first input / output line with a first sensing force and outputting the voltage to the second input / output line is performed in response to a first control signal,
Sensing and amplifying the voltage of the first input / output line with a second sensing force smaller than the first sensing force and outputting the voltage to the second input / output line is performed in response to a second control signal,
Generating the first control signal and the second control signal in response to the read command. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제 15 항에 있어서,
상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하는 단계는
상기 리드 커맨드 및 프리차지 신호에 응답하여 활성화 구간을 설정하는 단계;
상기 활성화 구간 외에서 활성화되는 상기 리드 커맨드에 응답하여 상기 제 1 제어 신호를 생성하는 단계; 및
상기 활성화 구간 내에서 활성화되는 상기 리드 커맨드에 응답하여 상기 제 2 제어 신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.The method of claim 15,
Generating the first control signal and the second control signal
Setting an activation section in response to the read command and a precharge signal;
Generating the first control signal in response to the read command activated outside the activation period; And
And generating the second control signal in response to the read command activated in the activation period. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제 12 항에 있어서,
상기 비트라인은 쌍으로 구성되고, 상기 첫 번째 펄스의 활성화 시점은 상기 비트라인 간 전압 차이가 상기 비트라인 간 최대 전압 차이의 35% 내지 45% 이내인 반도체 메모리 장치의 동작 방법.13. The method of claim 12,
Wherein the bit lines are configured in pairs, and the activation time of the first pulse is within 35% to 45% of the maximum voltage difference between the bit lines.
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