KR100894107B1 - Local input/output line test circuit and method thereof - Google Patents

Local input/output line test circuit and method thereof Download PDF

Info

Publication number
KR100894107B1
KR100894107B1 KR1020080029352A KR20080029352A KR100894107B1 KR 100894107 B1 KR100894107 B1 KR 100894107B1 KR 1020080029352 A KR1020080029352 A KR 1020080029352A KR 20080029352 A KR20080029352 A KR 20080029352A KR 100894107 B1 KR100894107 B1 KR 100894107B1
Authority
KR
South Korea
Prior art keywords
local input
test
output
signal
local
Prior art date
Application number
KR1020080029352A
Other languages
Korean (ko)
Inventor
고민정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080029352A priority Critical patent/KR100894107B1/en
Application granted granted Critical
Publication of KR100894107B1 publication Critical patent/KR100894107B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

A local input/output line test circuit and a method thereof is provided to reduce a test fail by supplying different voltages to a local input/ out line which are adjacent to each other in response to a test mode signal. In wafer burn in test, a test controller outputs a test signal for supplying a stress by supplying the voltage of the different electric potential in response to the test mode signal for testing the local input output line between the adjacent local input output lines. The test controller outputs a first test signal for testing the first group local input output line in response to the first test mode signal. The test signal generator(10) outputs a second test signal for testing the second group local input output line in response to the second test mode signal. The enable signal generation unit(20) produces the first test mode signal or the enable signal activated in the second test mode signal activation.

Description

로컬 입출력 라인의 테스트 장치 및 방법{LOCAL INPUT/OUTPUT LINE TEST CIRCUIT AND METHOD THEREOF}Test apparatus and method of local input / output line {LOCAL INPUT / OUTPUT LINE TEST CIRCUIT AND METHOD THEREOF}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 로컬 입출력 라인의 테스트 장치 및 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memories, and more particularly, to an apparatus and method for testing a local input / output line.

일반적으로 반도체 메모리는 집적도를 향상시키고 고속의 동작을 구현하기 위해 센스앰프 증폭기를 구비하고, 많은 데이터를 동시에 액세스하기 위하여 로컬 입출력 라인 쌍과 글로벌 입출력 라인 쌍으로 구성되는 계층적 입출력라인 구조를 갖는다. In general, a semiconductor memory includes a sense amplifier amplifier to improve integration and implement high-speed operation, and has a hierarchical input / output line structure including a local input / output line pair and a global input / output line pair to simultaneously access a large amount of data.

도 1 은 종래 기술에 의한 로컬 입출력 라인을 설명하기 위한 도면이다.1 is a view for explaining a local input and output line according to the prior art.

도 1 을 참고하면, 반도체 메모리는 많은 데이터를 동시에 액세스하기 위하여 비트라인 센스엠프(BLSA)와 입출력 스위치(IO Switch) 및 입출력 센스앰프(IOSA) 사이에 다수의 로컬 입출력 라인(LIO,LIOB,SIO,SIOB) 쌍을 구비한다.Referring to FIG. 1, a semiconductor memory includes a plurality of local input / output lines LIO, LIOB, and SIO between a bit line sense amplifier BLSA, an input / output switch IO switch, and an input / output sense amplifier IOSA to simultaneously access a large amount of data. , SIOB) pairs.

한편, 종래에는 웨이퍼 번인(Wafer burn_in)에서 로컬 입출력 라인의 스트레 스 테스트가 없었다.On the other hand, there is no stress test of the local input and output lines in the wafer burn-in (Wafer burn_in) conventionally.

이 때문에 충분하지 못한 웨이퍼 번인 스트레스 테스트로 인해 이후 패키지 번인이나 신뢰성 테스트에서 공정 콘택(Contact)성 불량이나 라인 브리지(line bridge)로 페일이 나타났었다.Because of this, insufficient wafer burn-in stress testing resulted in process contact defects or failures in line bridges in subsequent package burn-in or reliability tests.

따라서, 본 발명은 웨이퍼 번인 시 로컬 입출력 라인에 스트레스를 가하여 테스트하는 로컬 입출력 라인의 테스트 장치 및 방법을 제시한다.Accordingly, the present invention provides a test apparatus and method for a local input / output line that stresses and tests a local input / output line during wafer burn-in.

본 발명은 웨이퍼 번인 테스트 시 로컬 입출력 라인을 테스트하기 위한 테스트 모드 신호에 응답하여 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하기 위한 테스트 신호를 출력하는 테스트 제어부를 포함하는 로컬 입출력 라인의 테스트 장치를 제공한다.The present invention includes a test controller for outputting a test signal for applying stress at different potentials between adjacent local I / O lines in response to a test mode signal for testing a local I / O line during a wafer burn-in test. Provides a test device for local input and output lines.

상기 테스트 제어부는 제1테스트 모드 신호에 응답하여 제1그룹 로컬 입출력 라인을 테스트하기 위한 제1테스트 신호를 출력하고, 제2테스트 모드 신호에 응답하여 제2그룹 로컬 입출력 라인을 테스트하기 위한 제2테스트 신호를 출력하는 테스트 신호 생성부를 포함한다.The test controller outputs a first test signal for testing the first group local input / output line in response to the first test mode signal, and a second test unit for testing the second group local input / output line in response to the second test mode signal. It includes a test signal generator for outputting a test signal.

상기 테스트 제어부는 상기 제1테스트 모드 신호 또는 제2테스트 모드 신호 활성화시 활성화되는 인에이블 신호를 생성하는 인에이블 신호 생성부를 더 포함한다.The test control unit may further include an enable signal generation unit configured to generate an enable signal activated when the first test mode signal or the second test mode signal is activated.

상기 테스트 제어부는 상기 인에이블 신호가 활성화되면 접지전압과 제1테스트 신호를 인접한 한 쌍의 로컬 입출력 라인으로 출력하고, 제2테스트 신호와 코어전압을 인접한 다른 한 쌍의 로컬 입출력 라인으로 출력하는 신호 출력부를 더 포 함한다.The test controller outputs a ground voltage and a first test signal to a pair of adjacent local input / output lines when the enable signal is activated, and outputs a second test signal and a core voltage to a pair of local input / output lines adjacent to each other. Includes more output.

그리고, 본 발명은 웨이퍼 번인 테스트 시 로컬 입출력 라인을 테스트하기 위한 테스트 모드 신호에 응답하여 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하는 로컬 입출력 라인의 테스트 방법을 제공한다.The present invention also provides a test method of a local input / output line that stresses by supplying voltages of different potentials between adjacent local input / output lines in response to a test mode signal for testing a local input / output line during a wafer burn-in test. .

이러한 본 발명은 웨이퍼 번인 시 로컬 입출력 라인에 대한 스트레스를 테스트할 수 있도록 지원함으로써 이후 패키지 번인이나 신뢰성 테스트 시 발생할 수 있는 페일을 줄일 수 있다.The present invention supports testing the stress on the local I / O line during wafer burn-in, thereby reducing failures that may occur during package burn-in or reliability test.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2 는 본 발명에 의한 로컬 입출력 라인의 테스트 장치의 블럭도이다.2 is a block diagram of a test apparatus for a local input / output line according to the present invention.

도 2 에 도시한 바와 같이, 본 발명은 웨이퍼 번인 테스트 시 로컬 입출력 라인(LIO,SIO)을 테스트하기 위한 테스트 모드 신호(TM_LIO, TM_SIO)에 응답하여 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압(예를 들면 VSS, VCORE)을 공급하여 스트레스를 가하기 위한 테스트 제어부(1)를 포함한다.As shown in FIG. 2, the present invention provides a method for testing the local I / O lines LIO and SIO during wafer burn-in test, in response to test mode signals TM_LIO and TM_SIO. It includes a test control unit 1 for supplying a voltage (for example, VSS, VCORE) to apply stress.

도 3 은 도 2 의 테스트 신호 생성부의 회로도이다.3 is a circuit diagram of a test signal generator of FIG. 2.

도 3 에 도시한 바와 같이, 상기 테스트 제어부(1)는 제1테스트 모드 신호(TM_LIO)에 응답하여 제1그룹 로컬 입출력 라인(LIO,LIOB)을 테스트하기 위한 제1테스트 신호(TM_LIO_D)를 출력하고, 제2테스트 모드 신호(TM_SIO)에 응답하여 제2그룹 로컬 입출력 라인(SIO,SIOB)을 테스트하기 위한 제2테스트 신호(TM_SIO_D)를 출력하는 테스트 신호 생성부(10)를 포함한다.As illustrated in FIG. 3, the test controller 1 outputs a first test signal TM_LIO_D for testing the first group local input / output lines LIO and LIOB in response to a first test mode signal TM_LIO. The test signal generator 10 outputs a second test signal TM_SIO_D for testing the second group local input / output lines SIO and SIOB in response to the second test mode signal TM_SIO.

도 4 는 도 2 의 인에이블 신호 생성부의 회로도이다.4 is a circuit diagram of an enable signal generator of FIG. 2.

도 4 에 도시한 바와 같이, 상기 테스트 제어부(1)는 상기 제1테스트 모드 신호(TM_LIO) 또는 제2테스트 모드 신호(TM_SIO) 활성화시 활성화되는 인에이블 신호(TM_EN)를 생성하는 인에이블 신호 생성부(20)를 포함한다.As shown in FIG. 4, the test control unit 1 generates an enable signal that generates an enable signal TM_EN that is activated when the first test mode signal TM_LIO or the second test mode signal TM_SIO is activated. And a part 20.

도 5 는 도 2 의 신호 출력부의 회로도이다.5 is a circuit diagram of a signal output unit of FIG. 2.

도 5 에 도시한 바와 같이, 상기 테스트 제어부(1)는 상기 인에이블 신호(TM_EN)가 활성화되면 접지전압(VSS)과 제1테스트 신호(TM_LIO_D)를 인접한 한 쌍의 로컬 입출력 라인(LIO<0,1>,LIOB<0,1>)으로 출력하고, 제2테스트 신호(TM_SIO_D)와 코어전압(VCORE)을 인접한 다른 한 쌍의 로컬 입출력 라인(LIO<2,3>,LIOB<2,3>)으로 출력하는 신호 출력부(30)를 포함한다.As illustrated in FIG. 5, when the enable signal TM_EN is activated, the test controller 1 may connect the ground voltage VSS and the first test signal TM_LIO_D to a pair of adjacent local input / output lines LIO <0. And a second test signal TM_SIO_D and the core voltage VCORE, which are outputted as (1), LIOB <0,1>) and another adjacent pair of local input / output lines (LIO <2,3>, LIOB <2,3) And a signal output unit 30 for outputting the signal.

이와 같이 구성된 본 발명의 동작을 도면을 참고하여 상세히 설명하면 다음과 같다.The operation of the present invention configured as described above will be described in detail with reference to the accompanying drawings.

도 6 은 본 발명에 의한 로컬 입출력 라인으로 인가되는 결과값을 도시한 도면이다.6 is a diagram illustrating a result value applied to a local input / output line according to the present invention.

먼저, 제1테스트 모드 신호(TM_LIO)가 활성화되면 테스트 제어부(1)는 제1로컬 입출력 라인(LIO,LIOB) 그룹 내의 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가한다. 여기서, 상기 제1로컬 입출력 라인 그룹은 로컬 입출력 스위치(IO Switch)와 로컬 입출력 센스앰프(IOSA) 사이의 복수의 로컬 입출력 라인(LIO,LIOB)이다. 이때, 상기 로컬 입출력 스위치(IO Switch)는 디스에이블 된다.First, when the first test mode signal TM_LIO is activated, the test controller 1 may apply stresses by supplying voltages of different potentials between adjacent local input / output lines in the first local input / output line group LIO and LIOB. do. The first local input / output line group may include a plurality of local input / output lines LIO and LIOB between a local input / output switch (IO Switch) and a local input / output sense amplifier (IOSA). In this case, the local input / output switch (IO Switch) is disabled.

보다 구체적으로 설명하면, 제1테스트 모드 신호(TM_LIO)가 활성화되면 인에이블 신호(TM_EN)가 활성화되어 신호 출력부(30)는 로컬 입출력 라인 LIO<0>,LIO<1>으로는 접지전압(VSS)을 인가하고, 로컬 입출력 라인 LIOB<0>,LIOB<1>으로는 하이 로직 레벨을 갖는 테스트 신호(TM_LIO_D)를 인가한다. 그리고, 로컬 입출력 라인 LIO<2>,LIO<3>으로는 로우 로직 레벨을 갖는 테스트 신호(TM_SIO_D)를 인가하고, 로컬 입출력 라인 LIOB<2>,LIOB<3>으로 코어전압(VCORE)을 인가하여 스트레스를 가한다.In more detail, when the first test mode signal TM_LIO is activated, the enable signal TM_EN is activated so that the signal output unit 30 is connected to the local input / output lines LIO <0> and LIO <1> to a ground voltage. VSS), and a test signal TM_LIO_D having a high logic level is applied to the local input / output lines LIOB <0> and LIOB <1>. The test signal TM_SIO_D having a low logic level is applied to the local input / output lines LIO <2> and LIO <3>, and the core voltage VCORE is applied to the local input / output lines LIOB <2> and LIOB <3>. To stress.

즉, 도 6 의 결과 값을 갖는 스트레스가 로컬 입출력 라인(LIO,LIOB)으로 인가된다.That is, the stress having the resultant value of FIG. 6 is applied to the local input / output lines LIO and LIOB.

이어서, 제2테스트 모드 신호(TM_SIO)가 활성화되면 상기 테스트 제어부(1)는 제2로컬 입출력 라인(SIO,SIOB) 그룹 내의 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가한다. 여기서, 상기 제2로컬 입출력 라인 그룹은 로컬 입출력 스위치(IO Switch)와 비트라인 센스앰프(BLSA) 사이의 복수의 로컬 입출력 라인(SIO,SIOB)이다. 이때, 상기 로컬 입출력 스위치(IO Switch)는 인에이블 된다.Subsequently, when the second test mode signal TM_SIO is activated, the test control unit 1 supplies stresses by supplying voltages of different potentials between adjacent local input / output lines in the second local input / output line group SIO and SIOB. Add. The second local input / output line group may include a plurality of local input / output lines SIO and SIOB between the local input / output switch IO switch and the bit line sense amplifier BLSA. In this case, the local input / output switch (IO Switch) is enabled.

즉, 로컬 입출력 스위치의 인에이블로 인가되는 스트레스 전압이 로컬 입출력 라인(SIO,SIOB)으로 전달된다.That is, the stress voltage applied to the enable of the local input / output switch is transferred to the local input / output lines SIO and SIOB.

이와 같이 본 발명은 웨이퍼 번인 시 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 테스트 할 수 있도록 지원함으로써 이후 패키지 번인이나 신뢰성 테스트 시 발생할 수 있는 페일을 줄일 수 있다.As such, the present invention supports stress testing by supplying voltages of different potentials between adjacent local input / output lines during wafer burn-in, thereby reducing failures that may occur during package burn-in or reliability test.

도 1 은 종래 기술에 의한 로컬 입출력 라인을 설명하기 위한 도면이다.1 is a view for explaining a local input and output line according to the prior art.

도 2 는 본 발명에 의한 로컬 입출력 라인의 테스트 장치의 블럭도이다.2 is a block diagram of a test apparatus for a local input / output line according to the present invention.

도 3 은 도 2 의 테스트 신호 생성부의 회로도이다.3 is a circuit diagram of a test signal generator of FIG. 2.

도 4 는 도 2 의 인에이블 신호 생성부의 회로도이다.4 is a circuit diagram of an enable signal generator of FIG. 2.

도 5 는 도 2 의 신호 출력부의 회로도이다.5 is a circuit diagram of a signal output unit of FIG. 2.

도 6 은 본 발명에 의한 로컬 입출력 라인으로 인가되는 결과값을 도시한 도면이다.6 is a diagram illustrating a result value applied to a local input / output line according to the present invention.

Claims (13)

웨이퍼 번인 테스트 시, 로컬 입출력 라인을 테스트하기 위한 테스트 모드 신호에 응답하여 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하기 위한 테스트 신호를 출력하는 테스트 제어부;A test control unit configured to output a test signal for applying stress at different potentials between adjacent local input / output lines in response to a test mode signal for testing a local input / output line during a wafer burn-in test; 를 포함하는 로컬 입출력 라인의 테스트 장치.Test device of the local input and output lines comprising a. 제 1 항에 있어서,The method of claim 1, 상기 테스트 제어부는 제1테스트 모드 신호에 응답하여 제1그룹 로컬 입출력 라인을 테스트하기 위한 제1테스트 신호를 출력하고, 제2테스트 모드 신호에 응답하여 제2그룹 로컬 입출력 라인을 테스트하기 위한 제2테스트 신호를 출력하는 테스트 신호 생성부;The test controller outputs a first test signal for testing the first group local input / output line in response to the first test mode signal, and a second test unit for testing the second group local input / output line in response to the second test mode signal. A test signal generator for outputting a test signal; 를 포함하는 로컬 입출력 라인의 테스트 장치.Test device of the local input and output lines comprising a. 제 2 항에 있어서,The method of claim 2, 상기 테스트 제어부는 상기 제1테스트 모드 신호가 활성화되면, 제1로컬 입출력 라인 그룹 내의 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하는 로컬 입출력 라인의 테스트 장치.When the first test mode signal is activated, the test control unit applies a stress by supplying voltages of different potentials between adjacent local input / output lines in the first local input / output line group to apply stress to the local input / output line. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1로컬 입출력 라인 그룹은 로컬 입출력 스위치와 로컬 입출력 센스앰프 사이의 복수의 로컬 입출력 라인인 로컬 입출력 라인의 테스트 장치.And the first local input / output line group is a plurality of local input / output lines between the local input / output switch and the local input / output sense amplifier. 제 2 항에 있어서,The method of claim 2, 상기 테스트 제어부는 제2테스트 모드 신호가 활성화되면, 제2로컬 입출력 라인 그룹 내의 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하는 로컬 입출력 라인의 테스트 장치.The test control unit of the local input and output line test device, when the second test mode signal is activated to supply a voltage of a different potential between the adjacent local input and output lines in the second local input and output line group. 제 5 항에 있어서,The method of claim 5, wherein 상기 제2로컬 입출력 라인 그룹은 로컬 입출력 스위치와 비트라인 센스앰프 사이의 복수의 로컬 입출력 라인인 로컬 입출력 라인의 테스트 장치.And the second local input / output line group is a plurality of local input / output lines between the local input / output switch and the bit line sense amplifier. 제 2 항에 있어서,The method of claim 2, 상기 테스트 제어부는 상기 제1테스트 모드 신호 또는 제2테스트 모드 신호 활성화시 활성화되는 인에이블 신호를 생성하는 인에이블 신호 생성부;The test control unit may include an enable signal generation unit configured to generate an enable signal activated when the first test mode signal or the second test mode signal is activated; 를 더 포함하는 로컬 입출력 라인의 테스트 장치.Test device of the local input and output lines further comprising. 제 7 항에 있어서,The method of claim 7, wherein 상기 테스트 제어부는 상기 인에이블 신호가 활성화되면 접지전압과 제1테스트 신호를 인접한 한 쌍의 로컬 입출력 라인으로 출력하고, 제2테스트 신호와 코어전압을 인접한 다른 한 쌍의 로컬 입출력 라인으로 출력하는 신호 출력부;The test controller outputs a ground voltage and a first test signal to a pair of adjacent local input / output lines when the enable signal is activated, and outputs a second test signal and a core voltage to a pair of local input / output lines adjacent to each other. An output unit; 를 더 포함하는 로컬 입출력 라인의 테스트 장치. Test device of the local input and output lines further comprising. 웨이퍼 번인 테스트 시, 로컬 입출력 라인을 테스트하기 위한 테스트 모드 신호에 응답하여 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하는 로컬 입출력 라인의 테스트 방법.In the wafer burn-in test, a test method of a local input / output line stresses by supplying voltages of different potentials between adjacent local input / output lines in response to a test mode signal for testing a local input / output line. 제 9 항에 있어서,The method of claim 9, 제1테스트 모드 신호가 활성화되면, 제1로컬 입출력 라인 그룹 내의 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하는 로컬 입출력 라인의 테스트 방법.When the first test mode signal is activated, the test method of the local I / O line to apply a stress by supplying a voltage of different potential between the adjacent local I / O lines in the first local I / O line group. 제 10 항에 있어서,The method of claim 10, 상기 제1로컬 입출력 라인 그룹은 로컬 입출력 스위치와 로컬 입출력 센스앰프 사이의 복수의 로컬 입출력 라인인 로컬 입출력 라인의 테스트 방법.And the first local input / output line group is a plurality of local input / output lines between the local input / output switch and the local input / output sense amplifier. 제 9 항에 있어서,The method of claim 9, 제2테스트 모드 신호가 활성화되면, 제2로컬 입출력 라인 그룹 내의 서로 인접해 있는 로컬 입출력 라인 간에 서로 다른 전위의 전압을 공급하여 스트레스를 가하는 로컬 입출력 라인의 테스트 방법.When the second test mode signal is activated, the test method of the local I / O line to supply a voltage of a different potential between the adjacent local I / O lines in the second local I / O line group to stress. 제 12 항에 있어서,The method of claim 12, 상기 제2로컬 입출력 라인 그룹은 로컬 입출력 스위치와 비트라인 센스앰프 사이의 복수의 로컬 입출력 라인인 로컬 입출력 라인의 테스트 방법.And the second local input / output line group is a plurality of local input / output lines between the local input / output switch and the bit line sense amplifier.
KR1020080029352A 2008-03-28 2008-03-28 Local input/output line test circuit and method thereof KR100894107B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080029352A KR100894107B1 (en) 2008-03-28 2008-03-28 Local input/output line test circuit and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080029352A KR100894107B1 (en) 2008-03-28 2008-03-28 Local input/output line test circuit and method thereof

Publications (1)

Publication Number Publication Date
KR100894107B1 true KR100894107B1 (en) 2009-04-20

Family

ID=40757951

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080029352A KR100894107B1 (en) 2008-03-28 2008-03-28 Local input/output line test circuit and method thereof

Country Status (1)

Country Link
KR (1) KR100894107B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101201870B1 (en) 2010-12-24 2012-11-15 에스케이하이닉스 주식회사 Semiconductor Memory Apparatus And Method for operating there of

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048397A (en) * 1997-12-09 1999-07-05 윤종용 Memory device equipped with means for applying different stress potentials between adjacent columns
KR20020058992A (en) * 2000-12-30 2002-07-12 박종섭 Burn-in test method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048397A (en) * 1997-12-09 1999-07-05 윤종용 Memory device equipped with means for applying different stress potentials between adjacent columns
KR20020058992A (en) * 2000-12-30 2002-07-12 박종섭 Burn-in test method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101201870B1 (en) 2010-12-24 2012-11-15 에스케이하이닉스 주식회사 Semiconductor Memory Apparatus And Method for operating there of

Similar Documents

Publication Publication Date Title
US20090122634A1 (en) Circuit and method for supplying a reference voltage in semiconductor memory apparatus
KR20130046767A (en) Semiconductor device comprising test circuit and method for burn in test
KR20150033101A (en) Semiconductor device and system including the same
JP5030336B2 (en) Semiconductor integrated circuit device
TW374929B (en) Integrated circuit having a function of testing memory using stress voltage and method of testing memory of the same
US7202692B2 (en) Semiconductor chip and method of testing the same
KR20090070862A (en) Fuse monitoring circuit for semiconductor memory device
KR100894107B1 (en) Local input/output line test circuit and method thereof
KR100942949B1 (en) Semiconductor memory device
JPWO2008038546A1 (en) Semiconductor inspection apparatus and semiconductor integrated circuit
KR100258981B1 (en) Operation Control Circuit of Semiconductor Memory Device and Its Operation Control Method
KR102021898B1 (en) Test mediation device, test system of memory device and method for testing memory device
US6535440B2 (en) Apparatus and method for package level burn-in test in semiconductor device
KR100220949B1 (en) Wafer burn-in circuit
TW432574B (en) Wafer level burn in device and method
KR100673147B1 (en) Input/Output Line Sharing Apparatus of Semiconductor Memory Device
KR100230401B1 (en) Dc signal measuring circuit for semiconductor memory
KR102015505B1 (en) Channel Control Circuit of Semiconductor memory device For Improvementing Testibility on DA mode
KR100728569B1 (en) Circuit for outputting data in semiconductor memory apparatus
JP4063751B2 (en) Semiconductor memory device and test method thereof
KR101163033B1 (en) Bit line precharge power generation circuit
KR100219487B1 (en) Wafer burn-in bit-line sensing scheme
US7719907B2 (en) Test circuit for semiconductor memory device
KR100618703B1 (en) Method for early detecting and repairing defective pattern in semiconductor memory
KR20050021224A (en) Bit line precharge circuit of semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee