KR101198348B1 - 풀-칩 소스 및 마스크 최적화를 위한 패턴 선택 - Google Patents

Abstract

본 발명은 리소그래피 장치 및 공정, 특히 리소그래피 장치 및 공정에서 사용되는 조명 소스들 및 마스크들을 최적화하는 툴들에 관한 것이다. 소정 실시형태들에 따르면, 본 발명은 풀 칩 패턴 커버리지를 가능하게 하는 한편, 소스 및 마스크 최적화에서 사용될 클립들의 전체 세트로부터 임계 디자인 패턴들의 작은 세트를 지능적으로 선택함으로써 연산 비용을 낮춘다. 최적화된 소스를 얻기 위해, 이 선택된 패턴들에 대해서만 최적화가 수행된다. 그 후, 최적화된 소스는 풀 칩에 대해 (예를 들어, OPC 및 제조능력 검증을 이용하여) 마스크를 최적화하는데 사용되며, 공정 윈도우 성능 결과들이 비교된다. 결과들이 종래의 풀-칩 SMO에 필적하는 경우에는 공정이 종료되고, 그렇지 않은 경우에는 반복적으로 성공적인 결과에 수렴하기 위해 다양한 방법들이 제공된다.

Description

풀-칩 소스 및 마스크 최적화를 위한 패턴 선택{PATTERN SELECTION FOR FULL-CHIP SOURCE AND MASK OPTIMIZATION}

본 발명은 리소그래피 장치 및 공정, 특히 리소그래피 장치 및 공정에서 사용되는 조명 소스들 및 마스크들을 최적화하는 방법에 관한 것이다.

리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조에 사용될 수 있다. 이러한 경우, 마스크는 IC의 개별층에 대응하는 회로 패턴을 포함할 수 있으며, 이 패턴은 방사선-감응재(레지스트)층으로 코팅된 기판(실리콘 웨이퍼) 상의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부 상으로 이미징될 수 있다. 일반적으로, 단일 웨이퍼는 투영 시스템을 통해 한번에 하나씩 연속적으로 조사되는 인접한 타겟부들의 전체적인 네트워크를 포함할 것이다. 일 형태의 리소그래피 투영 장치에서는 전체 마스크 패턴을 타겟부 상으로 한번에 노광함으로써 각각의 타겟부가 조사되며; 이러한 장치는 통상적으로 웨이퍼 스테퍼(wafer stepper)라 칭한다. 통상적으로 스텝-앤드-스캔(step-and-scan) 장치라 칭해지는 대안적인 장치에서는 투영 빔 하에서 주어진 기준 방향("스캐닝" 방향)으로 마스크 패턴을 점진적으로 스캐닝하는 한편, 동시에 이 방향과 평행하게(같은 방향으로 평행하게) 또는 역-평행하게(반대 방향으로 평행하게) 기판 테이블을 스캐닝함으로써 각각의 타겟부가 조사된다. 일반적으로, 투영 시스템이 배율 인자(Ｍ)(일반적으로 < 1)를 갖기 때문에, 기판 테이블이 스캐닝되는 속력(Ｖ)은 마스크 테이블이 스캐닝되는 속력의 인자(Ｍ) 배가 될 것이다. 본 명세서에 서술된 바와 같은 리소그래피 디바이스들에 관련된 더 많은 정보는, 예를 들어 본 명세서에서 인용참조되고 있는 미국 특허 제 6,046,792호로부터 얻을 수 있다.

리소그래피 투영 장치를 사용하는 제조 공정에서, 마스크 패턴은 방사선-감응재(레지스트)층에 의해 전체 또는 부분적으로 덮여 있는 기판 상에 이미징된다. 이러한 이미징 단계에 앞서, 기판은 전처리(priming), 레지스트 코팅 및 소프트 베이크(soft bake)와 같은 다양한 과정들을 거칠 수 있다. 노광 이후, 기판은 노광후 베이크(post-exposure bake: PEB), 현상, 하드 베이크(hard bake) 및 이미징된 피처들의 측정/검사와 같은 다른 과정들을 거칠 수 있다. 이러한 일련의 과정들은 디바이스, 예컨대 IC의 개별층을 패터닝하는 기초로서 사용된다. 그 후, 이러한 패터닝된 층은 에칭, 이온-주입(도핑), 금속화(metallization), 산화, 화학-기계적 연마 등과 같은 다양한 공정들을 거칠 수 있으며, 이는 모두 개별층을 마무리하도록 의도된다. 여러 층이 요구되는 경우에는, 각각의 새로운 층에 대해 전체 과정 또는 그 변형이 반복되어야 할 것이다. 최후에는, 디바이스들의 어레이가 기판(웨이퍼) 상에 존재할 것이다. 그 후, 이 디바이스들은 다이싱(dicing) 또는 소잉(sawing)과 같은 기술에 의해 서로 분리되며, 개개의 디바이스들은 캐리어에 장착되고 핀에 연결되는 등의 단계를 거칠 수 있다.

간명함을 위해, 투영 시스템은 이후에 "렌즈"라고 언급될 수 있다; 하지만, 이 용어는 예를 들어 굴절 광학기, 반사 광학기 및 카타디옵트릭(catadioptric) 시스템을 포함하는 다양한 타입의 투영 시스템들을 포괄하는 것으로서 폭넓게 해석되어야 한다. 또한, 방사선 시스템은 방사선 투영 빔을 지향, 성형 또는 제어하기 위해 이 설계 유형들 중 어느 하나에 따라 작동하는 구성요소들을 포함할 수 있으며, 이러한 구성요소들은 아래에서 집합적으로 또는 개별적으로 "렌즈"라고 언급될 수 있다. 또한, 리소그래피 장치는 2 이상의 기판 테이블(및/또는 2 이상의 마스크 테이블)을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 디바이스에서는 추가 테이블들이 병행하여 사용될 수 있으며, 또는 1 이상의 테이블이 노광에 사용되고 있는 동안 1 이상의 다른 테이블에서는 준비 작업 단계가 수행될 수 있다. 트윈 스테이지(twin stage) 리소그래피 장치는, 예를 들어 본 명세서에서 인용참조되고 있는 미국 특허 제 5,969,441호에서 설명된다.

앞서 언급된 포토리소그래피 마스크는 실리콘 웨이퍼 상에 집적화될 회로 구성요소에 대응하는 기하학적인 패턴들을 포함한다. 이러한 마스크를 생성하는데 사용되는 패턴들은 CAD(computer-aided design) 프로그램들을 사용하여 생성될 수 있으며, 이 공정은 흔히 EDA(electronic design automation)라고 칭해진다. 대부분의 CAD 프로그램은 기능적인 마스크를 생성하기 위해 사전설정된 설계 규칙의 세트를 따른다. 이러한 규칙들은 처리 및 설계 제한들에 의해 설정된다. 예를 들어, 설계 규칙은 회로 디바이스들 또는 라인들이 바람직하지 않은 방식으로 서로 상호작용하지 않을 것을 보장하기 위해, (게이트, 캐패시터 등과 같은) 회로 디바이스들 또는 상호연결 라인들 사이의 간격 공차(space tolerance)를 정의한다. 설계 규칙 제한들은 통상적으로 "임계 치수(CD)"라고도 칭해진다. 회로의 임계 치수는 라인 또는 홀의 최소폭, 또는 두 라인들 또는 두 홀들 간의 최소 간격으로서 정의될 수 있다. 따라서, CD는 설계된 회로의 전체 크기 및 밀도를 결정한다. 물론, 집적 회로 제작의 목적들 중 하나는 원래 회로 설계를 (마스크를 통해) 웨이퍼 상에 충실하게 재현(reproduce)하는 것이다.

유의되는 바와 같이, 마이크로리소그래피는 반도체 집적 회로들의 제조에 있어서 핵심 단계이며, 이때 반도체 웨이퍼 기판들 상에 형성된 패턴들은 마이크로프로세서, 메모리 칩 등과 같은 반도체 디바이스들의 기능 요소들을 정의한다. 또한, 유사한 리소그래피 기술들이 평판 디스플레이, MEMS(micro-electro mechanical systems) 및 다른 디바이스들의 형성 시 사용된다.

반도체 제조 공정이 계속해서 진보함에 따라, 통상적으로 '무어의 법칙'이라 칭하는 추세를 따라 회로 요소들의 치수들이 계속 감소되는 한편, 디바이스당 트랜지스터와 같은 기능 요소들의 양은 10 년에 걸쳐 꾸준히 증가하였다. 현 기술 수준에서, 전연(leading-edge) 디바이스들의 임계 층들은 원(deep)-자외선 레이저 광 소스로부터의 조명을 이용하여 기판 상에 마스크 이미지를 투영하는 스캐너로서 알려진 광학 리소그래피 투영 시스템을 이용하여 제조되어, 100 nm보다 훨씬 낮은 치수들, 즉 투영 광의 파장의 절반보다 작은 치수들을 갖는 개별적인 회로 피처들을 생성한다.

이 공정- 이때, 광학 투영 시스템의 전형적인 분해능 한계보다 작은 치수들을 갖는 피처들이 프린트됨 -은 통상적으로 분해능 공식 CD = k₁ x λ/NA에 따른 저(low)-k₁ 리소그래피로서 알려져 있으며, 이때 λ는 채택된 방사선의 파장(현재 대부분의 경우 248 nm 또는 193 nm)이고, NA는 투영 광학기의 개구수(numerical aperture)이며, CD는 '임계 치수'- 일반적으로, 프린트되는 최소 피처 크기 -이고, k₁은 경험적인 분해능 인자이다. 일반적으로, k₁이 작을수록, 특정한 전기적 기능 및 성능을 달성하기 위하여 회로 설계자에 의해 계획된 형상 및 치수들과 비슷한 패턴을 웨이퍼 상에 재현하기가 더 어려워진다. 이 어려움을 극복하기 위해, 정교한 미세조정 단계들이 마스크 설계뿐만 아니라 투영 시스템에도 적용된다. 이들은, 예를 들어 NA 및 광 간섭성(optical coherence) 세팅들의 최적화, 맞춤(customized) 조명 방식, 위상 시프팅 마스크들의 사용, 마스크 레이아웃 내의 광 근접성 보정, 또는 일반적으로 '분해능 향상 기술들'(RET)로 정의된 다른 방법들을 포함하며, 이에 제한되지는 않는다.

중요한 일 예시로서, 광 근접성 보정(OPC, 때로는 '광학 및 공정 보정'이라고도 칭함)은 웨이퍼 상에 프린트된 피처의 최종 크기 및 배치가 단순히 마스크 상의 대응하는 피처의 크기 및 배치의 함수가 아니라는 사실을 설명한다. '마스크' 및 '레티클'이라는 용어들은 본 명세서에서 교환가능하게 이용된다는 것을 유의한다. 전형적인 회로 설계들에 존재하는 작은 피처 크기들 및 높은 피처 밀도들에 대해, 주어진 피처의 특정 에지의 위치는 다른 인접한 피처들의 존재나 부재에 의해 어느 정도 영향을 받을 것이다. 이 근접 효과들은 한 피처에서 다른 피처로 커플링(couple)된 미세한 양의 광으로부터 일어난다. 이와 유사하게, 근접 효과들은 일반적으로 리소그래피 노광에 이어서 일어나는 노광후 베이크(PEB), 레지스트 현상, 및 에칭 시의 확산 및 다른 화학적 영향들로부터 일어날 수 있다.

피처들이 주어진 타겟 회로 디자인의 요건들에 따라 반도체 기판 상에 생성된다는 것을 보장하기 위하여, 정교한 수치 모델들을 이용하여 근접 효과들이 예측되어야 하고, 고성능(high-end) 디바이스들의 성공적인 제조가 가능해지기 전에 마스크의 디자인에 보정들 또는 전치-왜곡(pre-distortion)들이 적용되어야 한다. 논문 "Full-Chip Lithography Simulation and Design Analysis - How OPC Is Changing IC Design"(C. Spence, Proc. SPIE, Vol.5751, pp 1-14, 2005 년)은 통상적인 '모델-기반' 광 근접성 보정 공정들의 개요를 제공한다. 전형적인 고성능 디자인에서는, 타겟 디자인에 충분히 가까운 패턴들을 프린트하기 위해 거의 모든 피처 에지가 약간의 수정을 필요로 한다. 이 수정들은, 자신은 프린트되지 않고 연계된 주요 피처의 특성들에 영향을 미치도록 의도되는 '어시스트' 피처들의 적용뿐만 아니라, 에지 위치 또는 라인 폭의 시프팅 또는 바이어싱(biasing)을 포함할 수 있다.

타겟 디자인에 대한 모델-기반 OPC의 적용은, 칩 디자인에 전형적으로 존재하는 수많은 피처들을 고려하는 상당한 연산 리소스(computational resource)들 및 우수한 공정 모델들을 필요로 한다. 하지만, OPC를 적용하는 것은 일반적으로 '정밀 과학'이 아니라, 레이아웃 상의 모든 가능한 결점을 항상 해결하지는 않는 실험적인 반복 공정이다. 그러므로, 마스크 세트의 제조로 만들어지는 디자인 결함들의 가능성을 최소화하기 위해, OPC 후 디자인들, 즉 OPC 및 여하한의 다른 분해능 향상 기술(RET)들에 의해 모든 패턴 수정들을 적용한 이후의 마스크 레이아웃들이 디자인 검사, 즉 캘리브레이션된 수치 공정 모델들을 이용한 집중적인 풀-칩 시뮬레이션(full-chip simulation)에 의해 검증되어야 한다. 이는, 고성능 마스크 세트들을 구성하는데 있어서 수백만 달러 범위에서 운영되는 막대한 비용이 필요하고, 일단 제조되면 실제 마스크들을 재가공하거나 수리함으로써 소요 시간이 영향을 받기 때문에 수행된다.

OPC 및 풀-칩 RET 검증은 모두, 예를 들어 미국 특허 제 7,003,758호 및 "Optimized Hardware and Software For Fast, Full Chip Simulation"(Y. Cao 외, Proc. SPIE, Vol.5754, 405, 2005 년)이라는 제목의 논문에서 설명되는 수치 모델링 시스템들 및 방법들에 기초할 수 있다.

이미징 결과들을 최적화하려는 노력으로 앞선 마스크 조정들(예를 들어, OPC)을 수행하는 것뿐 아니라, 전체 리소그래피 충실도를 개선하려는 노력으로 마스크 최적화와 함께, 또는 개별적으로 이미징 공정에서 사용되는 조명 방식이 최적화될 수도 있다. 1990 년대 이후부터, 환형, 쿼드러폴(quadrupole) 및 다이폴(dipole)과 같은 많은 오프-액시스(off-axis) 광 소스들이 도입되고, OPC 디자인에 대해 더 많은 자유를 제공하였으며, 이로 인해 이미징 결과들이 개선되었다. 알려져 있는 바와 같이, 오프-액시스 조명은 마스크에 포함된 미세 구조체들(즉, 타겟 피처들)을 분해하는 증명된 방식이다. 하지만, 종래의 일루미네이터에 비해, 오프-액시스 일루미네이터는 통상적으로 에어리얼 이미지(AI)에 대해 더 적은 광 세기를 제공한다. 따라서, 더 미세한 분해능과 감소된 광 세기 간의 최적 밸런스를 달성하도록 일루미네이터를 최적화하려는 시도가 필요해진다.

무수한 종래의 조명 최적화 접근법들이 알려져 있다. 예를 들어, Rosenbluth 외의 논문 "Optimum Mask and Source Patterns to Print A Given Shape"(Journal of Microlithography, Microfabrication, Microsystems 1(1), pp.13-20, 2002 년)에서는, 소스가 수 개의 구역들로 분할되고, 이 각각은 퓨필 스펙트럼의 소정 구역에 대응한다. 이때, 소스 분포는 각 소스 구역에서 균일하다고 가정되며, 각 구역의 휘도는 공정 윈도우에 대해 최적화된다. 하지만, 각 소스 구역에서 소스 분포가 균일하다는 이러한 가정이 항상 유효하지는 않으며, 결과로서 이 접근법의 유효성은 불리해진다. Granik의 논문 "Source Optimization for Image Fidelity and Throughput"(Journal of Microlithography, Microfabrication, Microsystems 3(4), pp.509-522, 2004 년)에서 설명된 또 다른 예시에서, 몇몇 기존 소스 최적화 접근법들의 개요가 제공되고, 소스 최적화 문제를 일련의 비음수 최소 제곱 최적화(non-negative least square optimization)들로 전환하는 일루미네이터 픽셀들에 기초한 방법이 제안된다. 이 방법들은 몇몇 성공들을 증명하였지만, 이들은 전형적으로 다수의 복잡한 반복들이 수렴될 것을 요구한다. 또한, Granik의 방법에서의 γ와 같은, 웨이퍼 이미지 충실도를 위한 소스의 최적화와 소스의 평활도(smoothness) 간의 조화(trade-off)에 영향을 주는 몇몇 여분의 파라미터들에 대해 적절한/최적 값들을 결정하는 것이 어려울 수 있다.

저 k1 포토리소그래피에 대해, 임계 패턴들을 프린트하는 실행가능한 공정 윈도우를 보장하도록 소스 및 마스크 모두의 최적화(즉, 소스 및 마스크 최적화 또는 SMO)가 요구된다. 기존 알고리즘들(예를 들어, Socha 외, Proc. SPIE vol.5853, 2005 년, p.180)은, 일반적으로 공간 주파수 도메인에서 조명을 독립적 소스 지점들로, 또한 마스크를 회절 차수들로 이산화(discretize)하며, 소스 지점 세기들 및 마스크 회절 차수들로부터 광학 이미징 모델들에 의해 예측될 수 있는 노광 관용도(exposure latitude)와 같은 공정 윈도우 미터법에 기초한 비용 함수를 개별적으로 공식화한다. 그 후, 목적 함수를 최소화하도록 표준 최적화 기술들이 사용된다.

이러한 종래의 SMO 기술들은, 특히 복잡한 디자인들에 대해 연산 비용이 많이 든다. 따라서, 일반적으로 메모리 디자인들(플래시, DRAM 및 SRAM)과 같은 간단한 반복 디자인들에 대한 소스 최적화를 수행하는 것만이 현실적이다. 한편, 풀 칩은 로직 및 게이트들과 같은 다른 더 복잡한 디자인들을 포함한다. 그러므로, SMO 소스 최적화가 단지 소정 디자인들의 제한된 작은 영역들에만 기초하기 때문에, 소스가 SMO 공정에 포함되지 않은 디자인들에 대해 우수하게 작동할 것이라고 보증하기가 어렵다. 따라서, 실제 실행 시간 내에 풀 칩 내의 복잡한 디자인 레이아웃들을 모두 나타내는 디자인들의 다수 클립(clip)들에 대해 소스를 최적화할 수 있는 기술에 대한 필요성이 존재한다.

본 발명은 리소그래피 장치 및 공정, 특히 리소그래피 장치 및 공정에서 사용되는 조명 소스들 및 마스크들을 최적화하는 툴들에 관한 것이다. 소정 실시형태들에 따르면, 본 발명은 풀 칩 패턴 커버리지(full chip pattern coverage)를 가능하게 하는 한편, 소스 및 마스크 최적화에서 사용될 클립들의 전체 세트로부터 임계 디자인 패턴들의 작은 세트를 지능적으로 선택함으로써 연산 비용을 낮춘다. 최적화된 소스를 얻기 위해, 이 선택된 패턴들에 대해서만 최적화가 수행된다. 그 후, 최적화된 소스는 풀 칩에 대해 (예를 들어, OPC 및 제조능력 검증을 이용하여) 마스크를 최적화하는데 사용되며, 공정 윈도우 성능 결과들이 비교된다. 결과들이 종래의 풀-칩 SMO에 필적하는 경우에는 공정이 종료되고, 그렇지 않은 경우에는 반복적으로 성공적인 결과에 수렴하기 위해 다양한 방법들이 제공된다.

이 실시형태 및 다른 실시형태를 증진하기 위해, 웨이퍼 상에 디자인의 일부분을 이미징하는 리소그래피 공정을 최적화하는 방법이 디자인으로부터 클립들의 전체 세트를 식별하는 단계, 클립들의 전체 세트로부터 클립들의 서브세트를 선택하는 단계, 선택된 클립들의 서브세트를 이미징하는 리소그래피 공정에 대한 조명 소스를 최적화하는 단계, 및 리소그래피 공정에서 이미징되는 클립들의 전체 세트를 최적화하기 위해 최적화된 조명 소스를 이용하는 단계를 포함한다.

앞선 실시형태 및 다른 실시형태를 더 증진하기 위해, 상기 방법의 선택하는 단계는 클립들의 전체 세트 각각에 대한 회절 차수 분포들을 계산하는 단계, 계산된 회절 차수 분포들에 기초하여 클립들의 전체 세트를 복수의 그룹들로 분류하는 단계, 및 서브세트로서 그룹들 각각으로부터 1 이상의 대표 클립들을 선택하는 단계를 포함한다.

이하 대응하는 참조 부호들이 대응하는 부분들을 나타내는 첨부된 개략적인 도면들을 참조하여, 단지 예시의 방식으로만 본 발명의 실시예들을 설명할 것이다:
도 1은 전형적인 리소그래피 투영 시스템을 나타내는 예시적인 블록도;
도 2는 리소그래피 시뮬레이션 모델의 기능적 모듈들을 나타내는 예시적인 블록도;
도 3은 본 발명의 실시예들에 따른 예시적인 SMO 공정을 나타내는 흐름도;
도 4는 본 발명에 따른 SMO 공정의 일 실시예에 포함될 수 있는 예시적인 패턴 선택 방법을 나타내는 흐름도;
도 5는 본 발명에 따른 SMO 공정의 또 다른 실시예에 포함될 수 있는 예시적인 패턴 선택 방법을 나타내는 흐름도;
도 6은 본 발명에 따른 SMO 공정의 또 다른 실시예에 포함될 수 있는 예시적인 패턴 선택 방법을 나타내는 흐름도;
도 7은 본 발명에 따른 SMO 공정의 또 다른 실시예에 포함될 수 있는 예시적인 패턴 선택 방법을 나타내는 흐름도;
도 8은 본 발명에 따른 SMO 공정의 또 다른 실시예에 포함될 수 있는 예시적인 패턴 선택 방법을 나타내는 흐름도;
도 9는 도 8의 방법에 따른 선택된 클립들의 예시적인 회절 차수 분포를 나타내는 도면;
도 10은 본 발명에 따른 다양한 패턴 선택 방법들에 대한 공정 윈도우 성능을 비교하는 그래프;
도 11은 본 발명에 따른 다양한 패턴 선택 방법들에 대한 처리 실행 시간 성능을 비교하는 흐름도;
도 12는 본 발명의 시뮬레이션 방법의 구현을 도울 수 있는 컴퓨터 시스템을 예시하는 블록도; 및
도 13은 본 발명의 방법으로 사용하기에 적절한 리소그래피 투영 장치를 개략적으로 도시하는 도면이다.

이제 도면들을 참조하여 본 발명이 상세히 설명될 것이며, 이는 당업자가 본 발명을 실행할 수 있도록 본 발명의 예시들로서 제공된다. 아래에서 부호 및 예시들은 본 발명의 범위를 단일 실시예에 제한하도록 의도되지 않으며, 설명되거나 예시된 요소들 중 일부 또는 모두의 상호교환에 의해 다른 실시예들이 가능하다는 것을 유의한다. 또한, 본 발명의 소정 요소들이 알려진 구성요소들을 이용하여 부분적으로 또는 전체적으로 구현될 수 있는 경우, 이러한 알려진 구성요소들 중 본 발명을 이해하는데 필요한 부분들만이 설명될 것이며, 이러한 알려진 구성요소들의 다른 부분들의 세부 설명은 본 발명을 애매하게 하지 않도록 생략될 것이다. 당업자라면 이해하는 바와 같이 본 명세서에서 달리 명시되지 않는 한, 소프트웨어로 구현되는 것으로서 설명된 실시예들은 이에 제한되어서는 안 되며, 하드웨어로, 또는 소프트웨어와 하드웨어의 조합들로 구현된 실시예들을 포함할 수 있고, 그 역도 가능하다. 본 명세서에서, 단수의 구성요소를 나타내는 실시예는 제한하는 것으로 간주되어서는 안 된다; 오히려, 본 발명은 본 명세서에서 달리 명확히 설명되지 않는 한 복수의 동일한 구성요소를 포함한 다른 실시예들을 포함하도록 의도되며, 그 역도 가능하다. 또한, 출원인은 이러한 것으로서 명확히 설명되지 않은 경우 명세서 또는 청구항들에서의 여하한의 용어가 두드러지거나 특수한 의미로 여겨지도록 의도하지 않는다. 또한, 본 발명은 예시의 방식으로 본 명세서에 언급된 알려진 구성요소들의 현재 알려진 등가물 및 미래에 알려질 등가물을 포함한다.

본 명세서에서는, IC의 제조에 있어서 본 발명의 특정 사용예에 대하여 언급되지만, 본 발명은 다수의 다른 가능한 적용예들을 갖는다는 것을 명확히 이해하여야 한다. 예를 들어, 이는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 액정 디스플레이 패널, 박막 자기 헤드 등의 제조 시에 채택될 수 있다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "레티클", "웨이퍼" 또는 "다이"와 같은 어떠한 용어의 사용도 각각 "마스크", "기판" 및 "타겟부"와 같은 좀 더 일반적인 용어로 대체되는 것으로 간주되어야 한다.

본 명세서에서, "방사선" 및 "빔"이라는 용어는 (예를 들어, 365, 248, 193, 157 또는 126 nm의 파장을 갖는) 자외 방사선 및 EUV(예를 들어, 5 내지 20 nm 범위 내의 파장을 갖는 극자외 방사선)를 포함하는 모든 형태의 전자기 방사선을 포괄하는데 사용된다.

본 명세서에서 채택된 마스크라는 용어는 기판의 타겟부에 생성될 패턴에 대응하여 입사하는 방사선 빔에 패터닝된 단면을 부여하는데 사용될 수 있는 일반적인 패터닝 수단을 언급하는 것으로 폭넓게 해석될 수 있다; 또한, "광 밸브(light valve)"라는 용어가 본 명세서에서 사용될 수도 있다. 전형적인 마스크[투과 또는 반사; 바이너리(binary), 위상-시프트, 하이브리드(hybrid) 등] 이외에, 여타의 이러한 패터닝 수단의 예시로 다음을 포함한다:

- 프로그램가능한 거울 어레이. 이러한 디바이스의 일 예시는 점탄성 제어층 및 반사 표면을 갖는 매트릭스-어드레서블 표면(matrix-addressable surface)이다. 이러한 장치의 기본 원리는, (예를 들어) 반사 표면의 어드레싱된 영역들에서는 입사광을 회절광(diffracted light)으로서 반사시키는 반면, 어드레싱되지 않은 영역들에서는 입사광을 비회절광으로서 반사시키는 것이다. 적절한 필터를 사용하면, 반사된 빔 중에서 상기 비회절광을 필터링하여 회절광만이 남게 할 수 있다; 이러한 방식으로 매트릭스-어드레서블 표면의 어드레싱 패턴에 따라 빔이 패터닝되게 된다. 필요한 매트릭스 어드레싱은 적절한 전자 수단을 이용하여 수행될 수 있다. 이러한 거울 어레이들에 관한 더 많은 정보는, 예를 들어 미국 특허 제 5,296,891호 및 제 5,523,193호로부터 얻을 수 있으며, 이는 본 명세서에서 인용참조된다.

- 프로그램가능한 LCD 어레이. 이러한 구성의 일 예시는 미국 특허 제 5,229,872호에 개시되어 있으며, 이는 본 명세서에서 인용참조된다.

본 발명을 설명하기에 앞서, 전반적인 시뮬레이션 및 이미징 공정에 관한 간략한 설명이 제공된다. 도 1은 예시적인 리소그래피 투영 시스템(10)을 도시한다. 주요 구성요소들은 원-자외선 엑시머 레이저 소스일 수 있는 광 소스(12); (시그마로서 지시된) 부분 간섭성(partial coherence)을 정의하고 특정 소스 형상화 광학기를 포함할 수 있는 조명 광학기(14, 16a 및 16b); 마스크 또는 레티클(18); 및 웨이퍼 평면(22) 상에 레티클 패턴의 이미지를 생성하는 투영 광학기(16c)이다. 퓨필 평면에서의 조정가능한 필터 또는 어퍼처(aperture: 20)가 웨이퍼 평면(22) 상에 입사하는 빔 각도의 범위를 제한할 수 있으며, 이때 가능한 최대 각도는 투영 광학기의 개구수를 정의한다[NA = sin(Θ_max)].

리소그래피 시뮬레이션 시스템에서, 이 주요 시스템 구성요소들은 예를 들어 도 2에 예시된 바와 같은 별도의 기능적 모듈들에 의해 설명될 수 있다. 도 2를 참조하면, 기능적 모듈들은 타겟 디자인을 정의하는 디자인 레이아웃 모듈(26); 이미징 공정에서 이용될 마스크를 정의하는 마스크 레이아웃 모듈(28); 시뮬레이션 공정 시 이용될 마스크 레이아웃의 모델을 정의하는 마스크 모델 모듈(30); 리소그래피 시스템의 광학 구성요소들의 성능을 정의하는 광학 모델 모듈(32); 및 주어진 공정에서 이용되는 레지스트의 성능을 정의하는 레지스트 모델 모듈(34)을 포함한다. 알려진 바와 같이, 시뮬레이션 공정의 결과는 예를 들어 결과 모듈(36)에서 예측된 윤곽 및 CD를 생성한다.

특히, 조명 및 투영 광학기의 특성들은 광학 모델(32)에서 캡처(capture)되고, 이는 NA-시그마(σ) 세팅들 및 여하한의 특정 조명 소스 형상(예를 들어, 환형, 쿼드러폴 및 다이폴과 같은 오프-액시스 광 소스들 등)을 포함하지만 이에 제한되지는 않는다는 것을 유의한다. 또한, 기판 상에 코팅된 포토레지스트 층의 광학 특성들- 즉, 굴절률, 필름 두께, 전파 및 편광 효과들 -도 광학 모델(32)의 일부로서 캡처될 수 있다. 마스크 모델(30)은 레티클의 디자인 피처들을 캡처하며, 예를 들어 미국 특허 제 7,587,704호에서 설명된 마스크의 상세한 물리적 특성들의 표현을 포함할 수도 있다. 최종적으로, 레지스트 모델(34)은 예를 들어 기판 웨이퍼 상에 형성되는 레지스트 피처들의 윤곽들을 예측하기 위해, 레지스트 노광, PEB 및 현상 시 일어나는 화학적 공정들의 효과들을 설명한다. 시뮬레이션의 목적은, 예를 들어 이후 타겟 디자인에 비교될 수 있는 에지 배치들 및 CD들을 정확히 예측하는 것이다. 타겟 디자인은 일반적으로 OPC 전 마스크 레이아웃으로서 정의되며, GDSII 또는 OASIS와 같은 표준화된 디지털 파일 포맷으로 제공될 것이다.

전형적인 고성능 디자인에서, 타겟 디자인에 충분히 가까워진 프린트된 패턴들을 달성하기 위해 거의 모든 피처 에지가 약간의 수정을 필요로 한다. 이 수정들은, 자신은 프린트되지 않고 연계된 주요 피처의 특성들에 영향을 미치도록 의도되는 '어시스트' 피처들의 적용뿐만 아니라, 에지 위치 또는 라인 폭의 시프팅 또는 바이어싱을 포함할 수 있다. 또한, 조명의 소스에 적용된 최적화 기술들은 상이한 에지들 및 피처들에 대해 상이한 효과들을 나타낼 수 있다. 조명 소스들의 최적화는 선택된 광 패턴에 소스 조명을 제한하는 퓨필들의 사용을 포함할 수 있다. 본 발명은 소스 및 마스크 구성들 모두에 적용될 수 있는 최적화 방법들을 제공한다.

일반적으로, 본 발명의 실시예들에 따른 소스 및 마스크 최적화(SMO)를 수행하는 방법은 풀 칩 패턴 커버리지를 가능하게 하는 한편, SMO에서 사용될 클립들의 전체 세트로부터 임계 디자인 패턴들의 작은 세트를 지능적으로 선택함으로써 연산 비용을 낮춘다. 최적화된 소스를 얻기 위해, 이 선택된 패턴들에 대해서만 SMO가 수행된다. 그 후, 최적화된 소스는 풀 칩에 대해 (예를 들어, OPC 및 LMC를 이용하여) 마스크를 최적화하는데 사용되며, 결과들이 비교된다. 결과들이 종래의 풀-칩 SMO에 필적하는 경우에는 공정이 종료되고, 그렇지 않은 경우에는 반복적으로 성공적인 결과에 수렴하기 위해 다양한 방법들이 제공된다.

본 발명의 실시예들에 따른 SMO 방법의 일 예시는 도 3에서 흐름도와 관련하여 설명될 것이다.

리소그래피 공정이 최적화되어야 하는 타겟 디자인(300)(전형적으로 OASIS, GDSII 등과 같은 표준 디지털 포맷으로 레이아웃을 포함함)은 메모리, 테스트 패턴들 및 로직을 포함한다. 이 디자인으로부터, 상기 디자인(300) 내의 복잡한 패턴들을 모두 나타내는 클립들의 전체 세트(302)가 추출된다(전형적으로, 약 50 내지 1000 개의 클립들). 당업자라면 이해하는 바와 같이, 이 클립들은 특정 주의 및/또는 검증이 요구되는 디자인의 작은 부분들(즉, 회로들, 셀들 또는 패턴들)을 나타낸다.

304에서 일반적으로 나타내는 바와 같이, 클립들의 작은 서브세트(306)(예를 들어, 15 내지 50 개의 클립들)가 전체 세트(302)로부터 선택된다. 아래에서 더 상세히 설명되는 바와 같이, 클립들의 선택은 바람직하게는 선택된 패턴들의 공정 윈도우가 임계 패턴들의 전체 세트에 대한 공정 윈도우와 가능한 한 밀접하게 일치하도록 수행된다. 또한, 선택의 유효성은 총 턴 실행 시간(패턴 선택 및 SMO) 감소에 의해 측정된다.

308에서, 선택된 패턴들(15 내지 50 개의 패턴들)(306)을 이용하여 SMO가 수행된다. 특히, 선택된 패턴들(306)에 대해 조명 소스가 최적화된다. 이 최적화는 광범위한 여하한의 알려진 방법들, 예를 들어 그 전문이 본 명세서에서 인용참조되는 미국 특허 공개공보 2004/0265707호에서 설명된 방법들을 이용하여 수행될 수 있다.

310에서, 308에서 얻어진 소스를 이용하여 선택된 패턴들(306)의 제조능력 검증이 수행된다. 특히, 검증은 선택된 패턴들(306) 및 최적화된 소스의 에어리얼 이미지 시뮬레이션을 수행하는 단계, 및 패턴들이 충분히 폭넓은 공정 윈도우를 가로질러 프린트될 것을 검증하는 단계를 포함한다. 이 검증은 광범위한 여하한의 알려진 방법들, 예를 들어 그 전문이 본 명세서에서 인용참조되는 미국 특허 제 7,342,646호에서 설명된 방법들을 이용하여 수행될 수 있다.

312에서 결정된 310에서의 검증이 만족스러운 경우, 처리는 314의 풀 칩 최적화로 진행한다. 그렇지 않은 경우, 처리는 308로 되돌아가며, 이때 SMO가 다시 수행되지만 상이한 소스 또는 세트의 패턴들이 이용된다. 예를 들어, 검증 툴에 의해 추산된 공정 성능은 노광 관용도 및 초점 심도와 같은 소정 공정 윈도우 파라미터들에 대한 한계치에 대해 비교될 수 있다. 이 한계치들은 사용자에 의해 사전설정되거나 세팅될 수 있다.

316에서, 선택된 패턴들이 312에서 결정된 리소그래피 성능 스펙을 충족한 후, 최적화된 소스(314)가 클립들의 전체 세트의 최적화에 사용될 것이다.

318에서, 클립들의 전체 세트(316) 내의 모든 패턴들에 대해 모델-기반 서브-분해능 어시스트 피처 배치(MB-SRAF) 및 광 근접성 보정(OPC)이 수행된다. 이 공정은 광범위한 여하한의 알려진 방법들, 예를 들어 미국 특허 제 5,663,893호, 제 5,821,014호, 제 6,541,167호 및 제 6,670,081호에서 설명된 방법들을 이용하여 수행될 수 있다.

320에서, 단계 310과 유사한 공정들을 이용하여, 전체 패턴 시뮬레이션에 기초한 제조능력 검증이 최적화된 소스(314) 및 318에서 보정된 클립들의 전체 세트(316)로 수행된다.

322에서, 클립들의 전체 세트(316)의 성능(예를 들어, 노광 관용도 및 초점 심도와 같은 공정 윈도우 파라미터들)이 클립들의 서브세트(306)에 대해 비교된다. 예시적인 일 실시예에서, 선택된 패턴들(15 내지 20)(306) 및 모든 임계 패턴들(50 내지 1000)(316) 모두에 대해 유사한(< 10 %) 리소그래피 성능들이 얻어지는 경우, 패턴 선택이 완전한 것으로 간주되고, 및/또는 소스가 풀 칩에 대해 충분한 자격을 갖는다.

그렇지 않은 경우에는, 324에서 핫스폿들이 추출되고, 326에서 이 핫스폿들이 서브세트(306)에 추가되며, 공정이 다시 시작된다. 예를 들어, 검증(320) 시 식별된 핫스폿들(즉, 클립들의 전체 세트(316) 중에서 공정 윈도우 성능을 제한하는 피처들)이 추가 소스 전환 또는 SMO의 재-실행에 사용된다. 소스는, 클립들의 전체 세트(316)의 공정 윈도우가 322의 최후 실행과 최후 실행 전 실행 사이에서 동일한 경우에 충분히 수렴되는 것으로 간주된다.

304에서 사용하기 위한 다수 패턴 선택 방법들이 개발되었으며, 아래에서 몇몇 비-제한적인 예시들이 설명된다.

제 1 실시예에서는, 타겟 디자인 내의 SRAM 패턴들에 대해 소스가 최적화된 후, 클립들의 전체 세트 중에서 핫스폿들이 식별되고, SMO를 위한 패턴들의 서브세트로서 선택된다.

예를 들어, 도 4에 나타낸 바와 같이 이 실시예에 따른 패턴 선택은 S402에서 타겟 디자인(300)으로부터 SRAM 패턴들, 예를 들어 2 개의 SRAM 패턴을 선택함으로써 시작한다.

단계 S404에서, SRAM 패턴들에 대한 최적화된 소스를 얻기 위해 이 2 개의 패턴을 이용하여 308에서 수행된 것과 같은 소스 최적화가 수행된다.

단계 S406에서, S404로부터 최적화된 소스를 이용하여 클립들의 전체 세트(302)에 대해 OPC가 수행된다. 이 단계에서 수행된 OPC 공정은 도 3의 318과 관련하여 앞서 설명된 것과 유사할 수 있다.

단계 S408에서, S406에서 조정되었던 클립들의 전체 세트(302)에 대해 제조능력 검증이 수행된다. 이 검증은 도 3의 320과 관련하여 앞서 설명된 것과 유사하게 수행될 수 있다.

제조능력 검증 결과들로부터, S410에서 가장 열악한 성능을 갖는 클립들이 선택된다. 예를 들어, S410은 제조능력 검증 결과들로부터 SRAM-최적화 소스에 대한 공정 윈도우에 가장 제한적인 영향을 미치는 5 내지 15 개의 클립들을 식별하는 단계를 포함한다.

그 후, SRAM 패턴들 및 핫스폿들은 도 3의 예시적인 풀-칩 SMO 흐름에서 서브세트(306)로서 사용된다.

다음 실시예에서는, 초기 소스 및 모델에 대하여 클립들의 전체 세트로부터 핫스폿들이 식별되고, 이들이 SMO를 위한 패턴들의 서브세트로서 선택된다.

예를 들어, 도 5에 나타낸 바와 같이 이 실시예에 따른 패턴 선택은 S502에서 리소그래피 공정에 대한 초기 소스 및 모델을 식별함으로써 시작한다. 예를 들어, 환형 조명 소스가 초기 소스로서 사용된다. 상기 모델은 에어리얼 이미지 시뮬레이션 및 연산 리소그래피에서 사용된 리소그래피 공정의 여하한의 모델일 수 있으며, 예를 들어 미국 특허 제 7,342,646호에서 설명된 TCCs(Transmission Cross Coefficients)를 포함할 수 있다.

단계 S504에서, 소스와 모델, 및 클립들의 전체 세트(302)를 이용하여 제조능력 검증이 수행된다. 검증 처리는 도 3의 310과 관련하여 앞서 설명된 것과 유사할 수 있다.

단계 S506에서, 핫스폿들을 식별하기 위해 클립들의 전체 세트(302) 각각에 대한 검증 결과들을 이용하여 심각성 점수(severity score)가 계산된다. 비-제한적인 일 예시에서, 심각성 점수는 다음과 같이 계산된다:

점수 = 정규화(+EPE) + 정규화(-EPE) + 2*정규화 MEEF

이때, EPE는 에지 배치 오차이고, MEEF는 마스크 오차 강화 인자이다.

단계 S508에서, 최고 점수를 갖는 클립들이 핫스폿들로서 식별된다. 예를 들어, S508은 앞서 계산된 최고 심각성 점수를 갖는 5 내지 15 개의 클립들을 식별하는 단계를 포함한다.

그 후, 이 클립들은 도 3의 예시적인 풀-칩 SMO 흐름에서 서브세트(306)로서 사용된다. 실시예들에서, 타겟 디자인(300)으로부터의 2 개의 SRAM 패턴도 서브세트(306) 내에 포함된다.

다음 실시예에서는, 클립들의 전체 세트(302)에 대해 분석이 수행되고, 최고 피처 및 피치 커버리지를 제공하는 클립들이 SMO를 위한 패턴들의 서브세트로서 선택된다.

예를 들어, 도 6에 나타낸 바와 같이 이 실시예에 따른 패턴 선택은 S602에서 피처 형태에 따라 클립들을 분류함으로써 시작한다. 예를 들어, 클립들은 회로 패턴의 형태(예를 들어, 게이트들 또는 로직)에 의해, 또는 방위나 복잡도 등에 의해 분류될 수 있다.

단계 S604에서, 각 그룹 내의 클립들은 피치에 의해 더 구분된다.

단계 S606에서, 각각의 클립들이 형태 및 피치 모두에 대해 제공될 커버리지를 결정하도록 작은 피치 구역에서 샘플링된다.

단계 S608에서, 최소 피치 및 최고 셀 밀도를 갖는 클립들이 S606에서 원하는 커버리지를 제공하는 것들로부터 선택된다. 예를 들어, S608은 최소부터 최소 피치의 1.5 배까지의 피치들 및 최고 디자인 커버리지를 갖는 5 내지 15 개의 클립들을 식별하는 단계를 포함한다.

그 후, 이 클립들은 도 3의 예시적인 풀-칩 SMO 흐름에서 서브세트(306)로서 사용된다. 실시예들에서, 타겟 디자인(300)으로부터의 2 개의 SRAM 패턴도 서브세트(306) 내에 포함된다.

다음 실시예에서는, 클립들의 전체 세트에 대해 분석이 수행되고, 공정의 초기 모델에 따른 소정 공정 파라미터들에 대해 최고 감도를 갖는 클립들이 SMO를 위한 패턴들의 서브세트로서 선택된다.

예를 들어, 도 7에 나타낸 바와 같이 이 실시예에 따른 패턴 선택은 S702에서 리소그래피 공정에 대한 초기 모델을 식별함으로써 시작한다. S502와 유사하게, 상기 모델은 에어리얼 이미지 시뮬레이션 및 연산 리소그래피에서 사용된 리소그래피 공정의 여하한의 모델일 수 있으며, 예를 들어 미국 특허 제 7,342,646호에서 설명된 TCCs(Transmission Cross Coefficients)를 포함할 수 있다.

단계 S704에서, 클립들의 전체 세트(302) 각각의 중심에 위치된 패턴들 내에 커트라인(cut-line)들이 배치된다.

단계 S706에서, 초기 모델을 이용하여 각각의 클립들에 대해 공정 파라미터 감도들이 계산된다. 예를 들어, 공정 파라미터들은 도즈 및 포커스일 수 있으며, 감도들은 S702에서 식별된 리소그래피 공정 시뮬레이션 모델을 이용하여 에어리얼 이미지 시뮬레이션을 실행함으로써 계산될 수 있다. 그 후, 클립들의 감도를 결정하기 위해 다양한 공정 조건들 동안 커트라인들에서의 클립들의 거동이 분석된다.

단계 S708에서, 공정 파라미터 변동들에 대해 최고 감도를 갖는 클립들이 선택된다. 예를 들어, S708은 도즈 및 포커스의 변화들에 대해 최고 감도를 갖는 5 내지 15 개의 클립들을 식별하는 단계를 포함한다.

그 후, 이 클립들은 도 3의 예시적인 풀-칩 SMO 흐름에서 서브세트(306)로서 사용된다. 실시예들에서, 타겟 디자인(300)으로부터의 2 개의 SRAM 패턴도 서브세트(306) 내에 포함된다.

다음 실시예에서는, 클립들의 전체 세트에 대해 분석이 수행되고, 최고 회절 차수 분포를 제공하는 클립들이 SMO를 위한 패턴들의 서브세트로서 선택된다. 패턴들의 회절 차수들은 당업자에게 알려져 있으며, 예를 들어 미국 특허 공개공보 2004/0265707호에서 설명된 바와 같이 결정될 수 있다.

예를 들어, 도 8에 나타낸 바와 같이 이 실시예에 따른 패턴 선택은 S802에서 클립들의 전체 세트(302) 각각에 대해 회절 차수 거동을 계산함으로써 시작한다. 다수의 가능한 방법들이, 예를 들어 미국 특허 공개공보 2004/0265707호에서 설명된 바와 같이 회절 차수 거동을 계산하는데 사용될 수 있다.

단계 S804에서, 클립들의 전체 세트의 계산된 회절 차수들이 비교되고, 단계 S806에서 회절 차수 분포에 따라 클립들이 분류된다. 예를 들어, 각각의 클립들 간의 기하학적 상관 관계가 계산될 수 있으며, 가장 유사한 클립들을 함께 분류하도록 구분 방법들이 수행될 수 있다.

단계 S808에서, 각각의 그룹들로부터 하나의 클립이 선택된다. 예를 들어, S806은 클립들에 있어서 5 내지 15 개의 그룹들을 형성하는 단계를 포함하고, 하나의 클립은 각 그룹으로부터 무작위로 선택된다. 도 9는 전체 클립들의 세트로부터 계산되었던 15 개의 개별적인 클립들에 대한 예시적인 회절 차수 분포들(902)을 나타낸다.

그 후, 이 클립들은 도 3의 예시적인 풀-칩 SMO 흐름에서 서브세트(306)로서 사용된다. 실시예들에서, 타겟 디자인(300)으로부터의 2 개의 SRAM 패턴도 서브세트(306) 내에 포함된다.

다른 방법들에 비해, 도 8과 관련하여 설명된 회절 차수 기반 패턴 선택 방법의 몇몇 장점들은, 시작 조건(예를 들어, 초기 조명 소스)이 요구되지 않고, 레지스트 모델이 요구되지 않으며, 모델들이 요구되지 않는다는 것이다. 단지 타겟 패턴만을 필요로 하므로, 이는 공정-독립적이다.

도 10은 종래의 풀-칩 SMO 방법에 대하여 앞서 설명된 다양한 패턴 선택 방법들에 대한 공정 윈도우 성능을 비교하는 그래프이다. 알 수 있는 바와 같이, 모든 방법들은 원래 공정 윈도우를 개선하며, 회절 차수 방법이 풀-칩 SMO에 가장 가까운 성능을 제공한다.

도 11은 종래의 풀-칩 SMO 방법에 대하여 앞서 설명된 다양한 패턴 선택 방법들에 대한 처리 실행 시간 성능을 비교하는 도표이다. 알 수 있는 바와 같이, 모든 방법들은 종래의 실행 시간을 개선하며, 회절 차수 방법이 가장 큰 개선을 제공한다.

도 12는 본 명세서에 개시된 최적화 방법 및 흐름을 구현하는데 도움이 될 수 있는 컴퓨터 시스템(100)을 예시하는 블록도이다. 컴퓨터 시스템(100)은 정보를 전달하는 버스(102) 또는 다른 통신 기구, 및 정보를 처리하는 버스(102)와 커플링된 프로세서(104)를 포함한다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 의해 실행될 정보 및 명령어들을 저장하는 RAM(random access memory) 또는 다른 동적 저장 디바이스와 같은, 버스(102)에 커플링된 주 메모리(106)를 포함한다. 또한, 주 메모리(106)는 프로세서(104)에 의해 실행될 명령어들의 실행 시 임시 변수(temporary variable)들 또는 다른 매개 정보(intermediate information)를 저장하는데 사용될 수도 있다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 대한 정적 정보 및 명령어들을 저장하는, 버스(102)에 커플링된 ROM(read only memory: 108) 또는 다른 정적 저장 디바이스를 포함한다. 정보 및 명령어들을 저장하는 자기 디스크 또는 광학 디스크와 같은 저장 디바이스(110)가 제공되며 버스(102)에 커플링된다.

컴퓨터 시스템(100)은 버스(102)를 통해, 컴퓨터 사용자에게 정보를 보여주는 CRT(cathode ray tube) 또는 평판(flat panel) 또는 터치 패널 디스플레이(touch panel display)와 같은 디스플레이(112)에 커플링될 수 있다. 영숫자 및 다른 키들을 포함한 입력 디바이스(114)는 정보 및 명령 선택(command selection)들을 프로세서(104)로 전달하기 위해 버스(102)에 커플링된다. 또 다른 형태의 사용자 입력 디바이스는 방향 정보 및 명령 선택들을 프로세서(104)로 전달하고, 디스플레이(112) 상의 커서의 움직임을 제어하는 마우스, 트랙볼(trackball) 또는 커서 방향키와 같은 커서 제어부(cursor control: 116)이다. 이 입력 디바이스는, 통상적으로 디바이스로 하여금 평면에서의 위치들을 명시하게 하는 2 개의 축선인 제 1 축선(예를 들어, x) 및 제 2 축선(예를 들어, y)에서 2 자유도를 갖는다. 또한, 입력 디바이스로서 터치 패널(스크린) 디스플레이가 사용될 수도 있다.

본 발명의 일 실시예에 따르면, 주 메모리(106)에 포함된 1 이상의 명령어들의 1 이상의 시퀀스들을 실행하는 프로세서(104)에 응답하여 컴퓨터 시스템(100)에 의해 최적화 공정의 부분들이 수행될 수 있다. 이러한 명령어들은 저장 디바이스(110)와 같은 또 다른 컴퓨터 판독가능한 매체로부터 주 메모리(106)로 판독될 수 있다. 주 메모리(106) 내에 포함된 명령어들의 시퀀스들의 실행은, 프로세서(104)가 본 명세서에 설명된 공정 단계들을 수행하게 한다. 또한, 주 메모리(106) 내에 포함된 명령어들의 시퀀스들을 실행하기 위해 다중 처리 구성(multi-processing arrangement)의 1 이상의 프로세서가 채택될 수도 있다. 대안적인 실시예들에서, 하드웨어에 내장된 회로(hard-wired circuitry)가 본 발명을 구현하는 소프트웨어 명령어들과 조합하거나 그를 대신하여 사용될 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 회로와 소프트웨어의 여하한의 특정 조합에 제한되지 않는다.

본 명세서에서 사용된 "컴퓨터 판독가능한 매체"라는 용어는 실행을 위해 프로세서(104)에 명령어를 제공하는데 관여하는 여하한의 매체를 칭한다. 이러한 매체는 비휘발성 매체(non-volatile media), 휘발성 매체 및 전송 매체를 포함하는 다수의 형태를 취할 수 있으며, 이에 제한되지는 않는다. 비휘발성 매체는, 예를 들어 저장 디바이스(110)와 같은 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 주 메모리(106)와 같은 동적 메모리를 포함한다. 전송 매체는 버스(102)를 포함하는 와이어(wire)들을 포함하여, 동축 케이블(coaxial cable), 구리선 및 광섬유(fiber optics)를 포함한다. 또한, 전송 매체는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 시 발생되는 파장들과 같이 음파(acoustic wave) 또는 광파의 형태를 취할 수도 있다. 컴퓨터 판독가능한 매체의 보편적인 형태들은, 예를 들어 플로피 디스크(floppy disk), 플렉시블 디스크(flexible disk), 하드 디스크, 자기 테이프, 여하한의 다른 자기 매체, CD-ROM, DVD, 여하한의 다른 광학 매체, 펀치 카드(punch card), 종이 테이프(paper tape), 홀(hole)들의 패턴을 갖는 여하한의 다른 물리적 매체, RAM, PROM, EPROM, FLASH-EPROM, 여하한의 다른 메모리 칩 또는 카트리지(cartridge), 본 명세서에 설명된 반송파(carrier wave), 또는 컴퓨터가 판독할 수 있는 여하한의 다른 매체를 포함한다.

다양한 형태의 컴퓨터 판독가능한 매체는 실행을 위해 1 이상의 명령어들의 1 이상의 시퀀스들을 프로세서(104)로 전달하는데 관련될 수 있다. 예를 들어, 명령어들은 초기에 원격 컴퓨터의 자기 디스크 상에 지원(bear)될 수 있다. 상기 원격 컴퓨터는 그 동적 메모리로 명령어들을 로딩(load)할 수 있으며, 모뎀을 이용하여 전화선을 통해 명령어들을 보낼 수 있다. 컴퓨터 시스템(100)에 대한 모뎀 로컬(modem local)은 전화선 상의 데이터를 수신할 수 있으며, 상기 데이터를 적외선 신호로 전환하기 위해 적외선 송신기를 사용할 수 있다. 버스(102)에 커플링된 적외선 검출기는 적외선 신호로 전달된 데이터를 수신할 수 있으며, 상기 데이터를 버스(102)에 놓을 수 있다. 버스(102)는, 프로세서(104)가 명령어들을 회수하고 실행하는 주 메모리(106)로 상기 데이터를 전달한다. 주 메모리(106)에 의해 수신된 명령어들은 프로세서(104)에 의한 실행 이전 또는 이후에 저장 디바이스(110)에 선택적으로 저장될 수 있다.

또한, 컴퓨터 시스템(100)은 바람직하게 버스(102)에 커플링된 통신 인터페이스(118)를 포함한다. 통신 인터페이스(118)는 로컬 네트워크(122)에 연결되는 네트워크 링크(120)에 커플링하여 쌍방향(two-way) 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(118)는 ISDN(integrated services digital network) 카드 또는 대응하는 형태의 전화선에 데이터 통신 연결을 제공하는 모뎀일 수 있다. 또 다른 예시로서, 통신 인터페이스(118)는 호환성(compatible) LAN에 데이터 통신 연결을 제공하는 LAN(local area network) 카드일 수 있다. 또한, 무선 링크가 구현될 수도 있다. 여하한의 이러한 구현에서, 통신 인터페이스(118)는 다양한 형태의 정보를 나타내는 디지털 데이터 스트림들을 전달하는 전기적, 전자기적 또는 광학적 신호들을 송신하고 수신한다.

통상적으로, 네트워크 링크(120)는 1 이상의 네트워크를 통해 다른 데이터 디바이스에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(120)는 로컬 네트워크(122)를 통해 호스트 컴퓨터(host computer: 124), 또는 ISP(Internet Service Provider: 126)에 의해 작동되는 데이터 장비로의 연결을 제공할 수 있다. 그 결과 ISP(126)는, 이하 통상적으로 "인터넷"(128)이라고 칭하는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(122) 및 인터넷(128)은 디지털 데이터 스트림을 전달하는 전기적, 전자기적 또는 광학적 신호를 사용한다. 다양한 네트워크를 통한 신호, 및 컴퓨터 시스템(100)에 또한 그로부터 디지털 데이터를 전달하는 통신 인터페이스(118)를 통한 네트워크 링크(120) 상의 신호는 정보를 전달하는 반송파의 예시적인 형태이다.

컴퓨터 시스템(100)은 네트워크(들), 네트워크 링크(120) 및 통신 인터페이스(118)를 통해 프로그램 코드를 포함하는 메시지를 송신하고 데이터를 수신할 수 있다. 인터넷 예시에서 서버(130)는 인터넷(128), ISP(126), 로컬 네트워크(122) 및 통신 인터페이스(118)를 통해 응용 프로그램에 대한 요청된 코드를 전송할 수 있다. 본 발명에 따르면, 예를 들어 하나의 이러한 다운로드된 응용은 실시예의 조명 최적화에 대해 제공된다. 수신된 코드는 수신되고, 및/또는 저장 디바이스(110) 또는 추후 실행을 위한 다른 비휘발성 저장소에 저장됨에 따라 프로세서(104)에 의해 실행될 수 있다. 이러한 방식으로 컴퓨터 시스템(100)은 반송파의 형태로 응용 코드를 얻을 수 있다.

도 13은 본 발명의 공정을 이용하여 그 조명 소스가 최적화될 수 있는 예시적인 리소그래피 투영 장치를 개략적으로 도시한다. 상기 장치는:

- 방사선의 투영 빔(PB)을 공급하는 방사선 시스템(Ex, IL)- 이러한 특정한 경우, 방사선 시스템은 방사선 소스(LA)도 포함함 -;

- 마스크(MA)(예를 들어, 레티클)를 지지하는 마스크 홀더가 제공되고, 아이템(PL)에 대하여 마스크를 정확히 위치시키는 제 1 위치설정 수단에 연결된 제 1 대상물 테이블(마스크 테이블)(MT);

- 기판(W)(예를 들어, 레지스트-코팅된 실리콘 웨이퍼)을 유지하는 기판 홀더가 제공되고, 아이템(PL)에 대하여 기판을 정확히 위치시키는 제 2 위치설정 수단에 연결된 제 2 대상물 테이블(기판 테이블)(WT); 및

- 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 마스크(MA)의 조사된 부분을 이미징하는 투영 시스템("렌즈")(PL)[예를 들어, 굴절, 카톱트릭(catoptric) 또는 카타디옵트릭(catadioptric) 광학 시스템]을 포함한다.

본 명세서에 서술된 바와 같이, 상기 장치는 투과형으로 구성된다(즉, 투과 마스크를 가짐). 하지만, 일반적으로 상기 장치는 예를 들어 (반사 마스크를 갖는) 반사형으로 구성될 수도 있다. 대안적으로, 상기 장치는 마스크의 사용의 대안예로서 또 다른 종류의 패터닝 수단을 채택할 수 있다; 예시들로는 프로그램가능한 거울 어레이 또는 LCD 매트릭스를 포함한다.

상기 소스(LA)[예를 들어, 수은 램프 또는 엑시머 레이저(excimer laser)]는 방사선 빔을 생성한다. 이 빔은 곧바로 또는, 예를 들어 빔 익스팬더(Ex)와 같은 컨디셔닝 수단을 거친 다음에 조명 시스템(일루미네이터)(IL)으로 공급된다. 상기 일루미네이터(IL)는 빔 내의 세기 분포의 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)를 설정하는 조정 수단(AM)을 포함할 수 있다. 또한, 이는 일반적으로 인티그레이터(IN) 및 콘덴서(CO)와 같은 다양한 다른 구성요소들을 포함할 것이다. 이러한 방식으로, 마스크(MA)에 입사하는 빔(PB)은 그 단면에 원하는 균일성 및 세기 분포를 갖는다.

도 13과 관련하여, 상기 소스(LA)는 [흔히 상기 소스(LA)가, 예를 들어 수은 램프인 경우와 같이] 리소그패피 투영 장치의 하우징 내에 놓이지만, 그것은 리소그래피 투영 장치로부터 멀리 떨어져 있을 수도 있으며, 그것이 생성한 방사선 빔은 (예를 들어, 적절한 지향 거울의 도움으로) 장치 내부로 들어올 수도 있다는 것을 유의하여야 한다; 이 후자의 시나리오는 흔히 상기 소스(LA)가 [예를 들어, KrF, ArF 또는 F₂ 레이징(lasing)에 기초한] 엑시머 레이저인 경우이다. 본 발명은 적어도 이 시나리오 둘을 포함한다.

이후, 상기 빔(PB)은 마스크 테이블(MT) 상에 유지되어 있는 마스크(MA)를 통과(intercept)한다. 마스크(MA)를 가로질렀으면, 상기 빔(PB)은 렌즈(PL)를 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔(PB)을 포커스한다. 제 2 위치설정 수단[및 간섭계 측정 수단(IF)]의 도움으로, 기판 테이블(WT)은 예를 들어 상기 빔(PB)의 경로 내에 상이한 타겟부(C)를 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정 수단은 예를 들어 마스크 라이브러리(mask library)로부터의 마스크(MA)의 기계적인 회수 후에 또는 스캔하는 동안, 상기 빔(PB)의 경로에 대해 마스크(MA)를 정확히 위치시키는데 사용될 수 있다. 일반적으로, 대상물 테이블(MT, WT)들의 이동은, 장-행정 모듈(long-stroke module)(개략 위치설정) 및 단-행정 모듈(short-stroke module)(미세 위치설정)의 도움으로 실현될 것이며, 이는 도 13에 명확히 도시되지는 않는다. 하지만, [스텝-앤드-스캔 툴(step-and-scan tool)과는 대조적으로] 웨이퍼 스테퍼의 경우 마스크 테이블(MT)은 단지 단-행정 액추에이터에만 연결되거나 고정될 수 있다.

도시된 툴은 두 가지 상이한 모드로 사용될 수 있다:

- 스텝 모드에서, 마스크 테이블(MT)은 기본적으로 정지 상태로 유지되며, 전체 마스크 이미지가 한번에 [즉, 단일 "플래시(flash)"로] 타겟부(C) 상으로 투영된다. 그 후, 상이한 타겟부(C)가 상기 빔(PB)에 의해 조사될 수 있도록 기판 테이블(WT)이 x 및/또는 y 방향으로 시프트된다;

- 스캔 모드에서는, 주어진 타겟부(C)가 단일 "플래시"로 노광되지 않는 것을 제외하고는 기본적으로 동일한 시나리오가 적용된다. 그 대신에, 마스크 테이블(MT)은 v의 속도로 주어진 방향(소위 "스캔 방향", 예를 들어 y 방향)으로 이동가능하여, 투영 빔(PB)이 마스크 이미지 전체에 걸쳐 스캐닝하도록 유도된다; 동시발생적으로, 기판 테이블(WT)은 속도 V = Mv로 동일한 방향 또는 그 반대 방향으로 동시에 이동되며, 여기서 M은 렌즈(PL)의 배율(통상적으로, M = 1/4 또는 1/5)이다. 이러한 방식으로, 분해능을 떨어뜨리지 않고도 비교적 넓은 타겟부(C)가 노광될 수 있다.

본 명세서에 개시된 개념들은 서브 파장 피처들을 이미징하는 여하한의 일반적인 이미징 시스템을 시뮬레이션하거나 수학적으로 모델링할 수 있으며, 본질적으로 점점 더 작은 크기의 파장들을 생성할 수 있는 신흥(emerging) 이미징 기술들을 이용하는데 유용할 수 있다. 이미 사용중인 신흥 기술들로는 ArF 레이저를 사용하여 193 nm의 파장을 생성하고, 심지어 플루오린 레이저를 사용하여 157 nm의 파장도 생성할 수 있는 EUV(extreme ultra violet) 리소그래피를 포함한다. 또한, EUV 리소그래피는 싱크로트론(synchrotron)을 이용하거나, 이 범위 내의 광자(photon)를 생성하기 위해 고에너지 전자로 재료(고체 또는 플라즈마)를 가격함(hit)으로써 20 내지 5 nm 범위 내의 파장들을 생성할 수 있다. 대부분의 재료들이 이 범위 내에서 흡수성이기 때문에, 다수-스택의 몰리브덴 및 실리콘을 갖는 반사 거울들에 의해 조명이 생성될 수 있다. 다수-스택 거울은 각 층의 두께가 1/4 파장인 40 층의 몰리브덴 및 실리콘 쌍을 갖는다. X-선 리소그래피를 이용하여 훨씬 더 작은 파장들이 생성될 수 있다. 전형적으로, 싱크로트론은 X-선 파장을 생성하는데 사용된다. 대부분의 재료가 X-선 파장들에서 흡수성이기 때문에, 얇은 조각의 흡수성 재료가 피처들이 프린트되는 경우(포지티브 레지스트) 또는 프린트되지 않는 경우(네거티브 레지스트)를 정의한다.

본 명세서에 개시된 개념들은 실리콘 웨이퍼와 같은 기판 상에 이미징하기 위해 사용될 수 있지만, 개시된 개념들은 여하한 타입의 리소그래피 이미징 시스템들, 예를 들어 실리콘 웨이퍼들 이외의 기판들 상에 입사하는데 사용되는 것들로 사용될 수도 있다는 것을 이해하여야 한다.

앞선 설명들은 예시를 위한 것이며, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에서 설명되는 청구항들의 범위를 벗어나지 않고 설명된 본 발명에 대한 변형예들이 수행될 수 있다는 것을 이해할 것이다.

본 발명은 다음과 같이 더 설명될 수 있다:

1. 웨이퍼 상에 디자인의 일부분을 이미징하는 리소그래피 공정을 최적화하는 방법에 있어서:

상기 디자인으로부터 클립들의 전체 세트를 식별하는 단계;

상기 클립들의 전체 세트로부터 클립들의 서브세트를 선택하는 단계;

상기 선택된 클립들의 서브세트를 이미징하는 리소그래피 공정에 대한 조명 소스를 최적화하는 단계; 및

상기 리소그래피 공정에서 이미징되는 상기 클립들의 전체 세트를 최적화하기 위해 상기 최적화된 조명 소스를 이용하는 단계를 포함한다.

2. 일 실시예에서, 상기 선택하는 단계는:

상기 클립들의 전체 세트 각각에 대한 회절 차수 분포들을 계산하는 단계;

상기 계산된 회절 차수 분포들에 기초하여, 상기 클립들의 전체 세트를 복수의 그룹들로 분류하는 단계; 및

상기 그룹들 각각으로부터 1 이상의 대표 클립들을 상기 서브세트로서 선택하는 단계를 포함한다.

3. 일 실시예에서, 상기 선택하는 단계는:

상기 클립들의 전체 세트 내에서 1 이상의 메모리 패턴들을 식별하는 단계;

상기 1 이상의 메모리 패턴들에 대해 상기 조명 소스를 미리 최적화하는 단계;

상기 클립들의 전체 세트에서 잠재적인 핫스폿들을 결정하기 위해, 미리 최적화된 조명 소스를 이용하는 단계; 및

상기 결정된 잠재적인 핫스폿들에 기초하여 상기 서브세트를 선택하는 단계를 포함한다.

4. 일 실시예에서, 상기 선택하는 단계는:

상기 리소그래피 공정에 대한 초기 조명 소스를 식별하는 단계;

상기 클립들의 전체 세트에서 잠재적인 핫스폿들을 결정하기 위해, 상기 초기 조명 소스를 이용하는 단계; 및

상기 결정된 잠재적인 핫스폿들에 기초하여 상기 서브세트를 선택하는 단계를 포함한다.

5. 일 실시예에서, 상기 선택하는 단계는:

상기 클립들의 전체 세트 내의 패턴들을 디자인 형태에 의해 복수의 그룹들로 분류하는 단계;

각 그룹에서 최적 패턴을 결정하기 위해, 피치 및 피처 형태에 의해 각 그룹 내의 상기 패턴들을 구분하는 단계; 및

각 그룹 내의 상기 최적 패턴을 상기 서브세트로서 선택하는 단계를 포함한다.

6. 일 실시예에서, 상기 선택하는 단계는:

상기 리소그래피 공정의 시뮬레이션 모델을 식별하는 단계;

상기 클립들의 전체 세트 각각에 대한 공정 파라미터 감도들을 추산하기 위해, 상기 모델을 이용하는 단계; 및

상기 추산된 공정 파라미터 감도들에 기초하여 상기 서브세트를 선택하는 단계를 포함한다.

7. 컴퓨터에 의해 판독되는 경우, 상기 컴퓨터가 기판 상에 디자인의 일부분을 이미징하는 리소그래피 공정을 최적화하는 방법을 수행하게 하는 명령어들이 기록되어 있는 컴퓨터 판독가능한 매체에 있어서:

상기 방법은:

상기 디자인의 일부분으로부터 패턴들의 서브세트를 선택하는 단계;

상기 선택된 패턴들의 서브세트를 이미징하는 상기 리소그래피 공정에 대한 조명 소스를 최적화하는 단계; 및

상기 리소그래피 공정에서 이미징되는 상기 디자인의 일부분을 최적화하기 위해, 상기 최적화된 조명 소스를 이용하는 단계를 포함한다.

8. 일 실시예에서, 상기 디자인의 일부분은 클립들을 포함하며, 상기 패턴들의 서브세트를 선택하는 단계는 상기 디자인으로부터 클립들의 전체 세트를 식별하는 단계; 및 상기 클립들의 전체 세트로부터 클립들의 서브세트를 선택하는 단계를 포함하고,

상기 최적화하는 단계는 상기 선택된 클립들의 서브세트를 이미징하는 상기 리소그래피 공정에 대한 조명 소스를 최적화하는 단계를 포함하며,

상기 이용하는 단계는 상기 리소그래피 공정에서 이미징되는 상기 클립들의 전체 세트를 최적화하기 위해 상기 최적화된 조명 소스를 이용하는 단계를 포함한다.

9. 일 실시예에서, 상기 선택하는 단계는:

상기 디자인의 일부분에서의 상기 패턴들에 대한 회절 차수 분포들을 계산하는 단계;

상기 계산된 회절 차수 분포들에 기초하여, 상기 패턴들을 복수의 그룹들로 분류하는 단계; 및

상기 그룹들 각각으로부터 1 이상의 대표 패턴들을 상기 패턴들의 서브세트로서 선택하는 단계를 포함한다.

10. 일 실시예에서, 상기 선택하는 단계는:

상기 디자인의 일부분에서 1 이상의 메모리 패턴들을 식별하는 단계;

상기 1 이상의 메모리 패턴들에 대해 상기 조명 소스를 미리 최적화하는 단계;

상기 디자인의 일부분에서 잠재적인 핫스폿들을 결정하기 위해, 상기 미리 최적화된 조명 소스를 이용하는 단계; 및

상기 결정된 잠재적인 핫스폿들에 기초하여 상기 패턴들의 서브세트를 선택하는 단계를 포함한다.

11. 일 실시예에서, 상기 선택하는 단계는:

상기 리소그래피 공정에 대한 초기 조명 소스를 식별하는 단계;

상기 디자인의 일부분에서 잠재적인 핫스폿들을 결정하기 위해, 상기 초기 조명 소스를 이용하는 단계; 및

상기 결정된 잠재적인 핫스폿들에 기초하여 상기 패턴들의 서브세트를 선택하는 단계를 포함한다.

12. 일 실시예에서, 상기 방법은:

상기 핫스폿들에 대한 심각성 점수를 계산하는 단계; 및

사전정의된 심각성 점수를 갖거나 사전정의된 심각성 점수 범위를 갖는 상기 핫스폿들을 선택하는 단계를 더 포함한다.

13. 일 실시예에서, 상기 선택하는 단계는:

상기 디자인의 일부분 내의 패턴들을 디자인 형태에 의해 복수의 그룹들로 분류하는 단계;

각 그룹에서 최적 패턴을 결정하기 위해, 피치 및 피처 형태에 의해 각 그룹 내의 상기 패턴들을 구분하는 단계; 및

각 그룹 내의 상기 최적 패턴을 상기 패턴들의 서브세트로서 선택하는 단계를 포함한다.

14. 일 실시예에서, 상기 선택하는 단계는:

상기 리소그래피 공정의 시뮬레이션 모델을 식별하는 단계;

상기 디자인의 일부분 내의 패턴들에 대한 공정 파라미터 감도들을 추산하기 위해, 상기 모델을 이용하는 단계; 및

상기 추산된 공정 파라미터 감도들에 기초하여 상기 패턴들의 서브세트를 선택하는 단계를 포함한다.

15. 일 실시예에서, 상기 방법은:

상기 최적화된 패턴들의 서브세트에 대한 리소그래피 공정 성능 계량(metric)이 허용가능한지를 결정하는 단계; 및

상기 결정된 계량이 허용가능하지 않은 경우, 상기 서브세트에 잠재적인 핫스폿들을 갖는 클립들을 추가하고 상기 최적화 단계들을 반복하는 단계를 더 포함한다.

16. 일 실시예에서, 상기 조명 소스를 최적화하는 단계는 상기 성능이 허용가능한지를 결정하기 위해 상기 리소그래피 공정의 모델, 상기 조명 소스, 및 상기 패턴들의 서브세트를 이용하여 리소그래피 공정 성능을 시뮬레이션하는 단계를 포함한다.

17. 일 실시예에서, 상기 디자인의 일부분을 최적화하는 단계는 상기 최적화된 조명 소스에 기초하여 상기 패턴들의 일부에 대해 광 근접성 보정을 수행하는 단계를 포함한다.

Claims (15)

1. 기판 상에 디자인의 일부분을 이미징하는 리소그래피 공정을 최적화하는 방법에 있어서:
   상기 디자인의 일부분으로부터 패턴들의 서브세트를 선택하는 단계;
   상기 선택된 패턴들의 서브세트로 SMO(Source and Mask Optimization)를 수행하여 상기 선택된 패턴들의 서브세트를 이미징하는 상기 리소그래피 공정에 대한 조명 소스를 최적화하는 단계; 및
   상기 디자인의 일부분에 대해 SRAF(Sub-Resolution Assist Feature) 배치 및 OPC(Optical Proximity Correction) 중 적어도 하나를 수행하여 상기 리소그래피 공정에서 이미징되는 상기 디자인의 일부분을 최적화하기 위해 상기 최적화된 조명 소스를 이용하는 단계;
   를 포함하고,
   상기 디자인의 일부분은 클립(clip)들을 포함하며, 상기 패턴들의 서브세트를 선택하는 단계는:
   상기 디자인으로부터 클립들의 전체 세트를 식별하는 단계; 및
   상기 클립들의 전체 세트로부터 클립들의 서브세트를 선택하는 단계를 포함하고,
   상기 최적화하는 단계는 상기 선택된 클립들의 서브세트를 이미징하는 상기 리소그래피 공정에 대한 조명 소스를 최적화하는 단계를 포함하며,
   상기 이용하는 단계는 상기 리소그래피 공정에서 이미징되는 상기 클립들의 전체 세트를 최적화하기 위해 상기 최적화된 조명 소스를 이용하는 단계를 포함하는 리소그래피 공정 최적화 방법.
2. 제 1 항에 있어서,
   상기 디자인의 일부분은 풀 칩(full chip)을 포함하는 리소그래피 공정 최적화 방법.
3. 삭제
4. 제 1 항에 있어서,
   상기 선택하는 단계는:
   상기 디자인의 일부분 내의 패턴들에 대한 회절 차수 분포들을 계산하는 단계;
   상기 계산된 회절 차수 분포들에 기초하여, 상기 패턴들을 복수의 그룹들로 분류하는 단계; 및
   상기 그룹들 각각으로부터 1 이상의 대표 패턴들을 상기 패턴들의 서브세트로서 선택하는 단계를 포함하는 리소그래피 공정 최적화 방법.
5. 제 1 항에 있어서,
   상기 선택하는 단계는:
   상기 디자인의 일부분에서 1 이상의 메모리 패턴들을 식별하는 단계;
   상기 1 이상의 메모리 패턴들에 대해 상기 조명 소스를 미리 최적화(pre-optimize)하는 단계;
   상기 디자인의 일부분에서 잠재적인 핫스폿(potential hot spot)들을 결정하기 위해, 상기 미리 최적화된 조명 소스를 이용하는 단계; 및
   상기 결정된 잠재적인 핫스폿들에 기초하여 상기 패턴들의 서브세트를 선택하는 단계를 포함하는 리소그래피 공정 최적화 방법.
6. 제 1 항에 있어서,
   상기 선택하는 단계는:
   상기 리소그래피 공정에 대한 초기 조명 소스를 식별하는 단계;
   상기 디자인의 일부분에서 잠재적인 핫스폿들을 결정하기 위해, 상기 초기 조명 소스를 이용하는 단계; 및
   상기 결정된 잠재적인 핫스폿들에 기초하여 상기 패턴들의 서브세트를 선택하는 단계를 포함하는 리소그래피 공정 최적화 방법.
7. 제 5 항에 있어서,
   핫스폿에 대한 심각성 점수(severity score)를 계산하는 단계; 및
   사전정의된 심각성 점수를 갖는 상기 핫스폿을 선택하거나, 사전정의된 심각성 점수 범위 내의 심각성 점수를 갖는 상기 핫스폿을 선택하는 단계를 더 포함하는 리소그래피 공정 최적화 방법.
8. 제 1 항에 있어서,
   상기 선택하는 단계는:
   상기 디자인의 일부분 내의 패턴들을 디자인 형태에 의해 복수의 그룹들로 분류하는 단계;
   각 그룹에서 최적 패턴을 결정하기 위해, 피치(pitch) 및 피처(feature) 형태에 의해 각 그룹 내의 상기 패턴들을 구분(sort)하는 단계; 및
   각 그룹 내의 상기 최적 패턴을 상기 패턴들의 서브세트로서 선택하는 단계를 포함하는 리소그래피 공정 최적화 방법.
9. 제 1 항에 있어서,
   상기 선택하는 단계는:
   상기 리소그래피 공정의 시뮬레이션 모델을 식별하는 단계;
   상기 디자인의 일부분 내의 패턴들에 대한 공정 파라미터 감도들을 추산하기 위해, 상기 모델을 이용하는 단계; 및
   상기 추산된 공정 파라미터 감도들에 기초하여 상기 패턴들의 서브세트를 선택하는 단계를 포함하는 리소그래피 공정 최적화 방법.
10. 제 1 항, 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 최적화된 패턴들의 서브세트에 대한 리소그래피 공정 성능 계량(metric)이 허용가능한지를 결정하는 단계; 및
    상기 결정된 계량이 허용가능하지 않은 경우, 상기 패턴들의 서브세트에 잠재적인 핫스폿들을 갖는 클립들을 추가하고 상기 최적화 단계들을 반복하는 단계를 더 포함하는 리소그래피 공정 최적화 방법.
11. 제 1 항, 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 조명 소스를 최적화하는 단계는, 성능이 허용가능한지를 결정하기 위해 상기 리소그래피 공정의 모델, 상기 조명 소스, 및 상기 패턴들의 서브세트를 이용하여 리소그래피 공정 성능을 시뮬레이션하는 단계를 포함하는 리소그래피 공정 최적화 방법.
12. 제 1 항, 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 디자인의 일부분을 최적화하는 단계는 상기 최적화된 조명 소스에 기초하여 상기 패턴들의 일부에 대한 광 근접성 보정을 수행하는 단계를 포함하는 리소그래피 공정 최적화 방법.
13. 컴퓨터에 의해 판독되는 경우, 상기 컴퓨터가 제 1 항, 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항에 따른 웨이퍼 상에 디자인의 일부분을 이미징하는 리소그래피 공정을 최적화하는 방법을 수행하게 하는 명령어들이 기록되어 있는 컴퓨터 판독가능한 매체.
14. 리소그래피 장치에 있어서:
    방사선 빔을 제공하도록 구성된 조명 시스템;
    상기 방사선 빔의 단면에 패턴을 부여할 수 있는 패터닝 수단을 지지하도록 구성된 지지 구조체;
    기판을 유지하도록 구성된 기판 테이블; 및
    상기 기판의 타겟부 상에 상기 패터닝된 방사선 빔을 투영하는 투영 시스템;
    을 포함하고, 상기 리소그래피 장치는 제 1 항, 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항의 리소그래피 공정을 최적화하는 방법에 따라 상기 최적화된 조명 소스를 생성하도록 상기 조명 시스템을 구성하는 프로세서를 더 포함하는 리소그래피 장치.
15. 리소그래피 장치의 조명 시스템으로부터 방사선 빔을 부여하는 패터닝 수단에 있어서,
    상기 리소그래피 장치는 투영 시스템을 통해 기판의 타겟부 상에 상기 부여된 빔을 투영하도록 구성되고, 상기 패터닝 수단은 최적화된 디자인의 일부분을 포함하며, 상기 최적화된 디자인의 일부분은 제 1 항, 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항의 리소그래피 공정을 최적화하는 방법에 따라 결정되는 패터닝 수단.

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