KR101198217B1 - LCD and Method of fabricating of the same - Google Patents
LCD and Method of fabricating of the same Download PDFInfo
- Publication number
- KR101198217B1 KR101198217B1 KR1020050090332A KR20050090332A KR101198217B1 KR 101198217 B1 KR101198217 B1 KR 101198217B1 KR 1020050090332 A KR1020050090332 A KR 1020050090332A KR 20050090332 A KR20050090332 A KR 20050090332A KR 101198217 B1 KR101198217 B1 KR 101198217B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- region
- forming
- light blocking
- mask process
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 198
- 230000000903 blocking effect Effects 0.000 claims abstract description 71
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 150
- 239000010410 layer Substances 0.000 claims description 145
- 239000004065 semiconductor Substances 0.000 claims description 98
- 239000010409 thin film Substances 0.000 claims description 46
- 150000002500 ions Chemical class 0.000 claims description 41
- 238000003860 storage Methods 0.000 claims description 40
- 239000011347 resin Substances 0.000 claims description 23
- 229920005989 resin Polymers 0.000 claims description 23
- 239000011651 chromium Substances 0.000 claims description 14
- 239000010408 film Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 239000000565 sealant Substances 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 7
- 230000001070 adhesive effect Effects 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 7
- 239000007769 metal material Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 239000000853 adhesive Substances 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 238000002425 crystallisation Methods 0.000 description 8
- 230000008025 crystallization Effects 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 229910008045 Si-Si Inorganic materials 0.000 description 1
- 229910006411 Si—Si Inorganic materials 0.000 description 1
- 230000009172 bursting Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1339—Gaskets; Spacers; Sealing of cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136222—Colour filters incorporated in the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
Abstract
본 발명은 액정표시장치에 관한 것으로 특히, 구동회로 일체형 액정표시장치와 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device with a driving circuit integrated therein and a method of manufacturing the same.
본 발명은 구동부를 포함하는 비표시부와, 화소 영역을 포함하는 표시부로 나누어지는 구동회로 일체형 액정표시장치의 구성에서, 상기 비표시부에 구성하는 빛 차단수단은 상부 컬러필터 기판에 구성하고, 상기 표시부에 구성하는 빛 차단수단은 하부 어레이기판에 구성하는 것을 제 1 특징으로 한다.The present invention provides a liquid crystal display device having a driving circuit integrated into a non-display portion including a driver portion and a display portion including a pixel region, wherein the light blocking means included in the non-display portion is configured on the upper color filter substrate. The light blocking means configured in the first aspect of the present invention is configured in the lower array substrate.
또한, 상기 어레이기판과 컬러필터 기판을 합착하기 위한 씰패턴을 구성하게 되는데 이때, 상기 씰패턴에 대응하는 부분의 상기 빛 차단수단을 제거하는 것을 제 2 특징으로 한다.In addition, a seal pattern for bonding the array substrate and the color filter substrate is configured, wherein the light blocking means of the portion corresponding to the seal pattern is removed.
Description
도 1은 일반적인 구동회로 일체형 액정표시장치를 개략적으로 도시한 평면도이고, FIG. 1 is a plan view schematically illustrating a general liquid crystal display device having a single integrated driving circuit.
도 2a와 도 2b는 종래에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이고,2A and 2B are cross-sectional views schematically illustrating a configuration of a liquid crystal display device incorporating a driving circuit according to the related art.
도 3a 내지 3i와 도 4a 내지 도 4i는 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이고, 3A to 3I and 4A to 4I are cross-sectional views illustrating a manufacturing process of an array substrate for a liquid crystal display device integrated with a driving circuit according to the prior art, according to a process sequence;
도 5는 빛 차단수단과 씰패턴을 표시한 구동회로 일체형 액정표시장치의 개략적인 평면도이고,5 is a schematic plan view of a liquid crystal display device integrated with a driving circuit displaying light blocking means and a seal pattern;
도 6a와 도 6b는 본 발명의 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이고,6A and 6B are cross-sectional views schematically showing the configuration of the liquid crystal display device with integrated driving circuit of the present invention;
도 7a 내지 도 7c는 본 발명에 따른 구동회로 일체형 컬러필터 기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이고,7A to 7C are cross-sectional views illustrating a manufacturing process of the driving circuit-integrated color filter substrate according to the present invention,
도 8a 내지 도 8j와 도 9a 내지 도 9j는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.8A to 8J and FIGS. 9A to 9J are cross-sectional views illustrating a manufacturing process of an array substrate for a liquid crystal display device with integrated driving circuit according to the present invention, in the order of a process.
< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art
CS : 컬러필터 기판 AS : 어레이기판CS: Color filter board AS: Array board
110 : 씰패턴 300 : 씰패턴110: seal pattern 300: seal pattern
본 발명은 액정표시장치에 관한 것으로 특히, 구동회로 일체형 액정표시장치와 그 제조방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter)기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다. In general, a liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate, and displays an image by using a difference in refractive index of light due to the anisotropy of the liquid crystal. It is a display device.
이러한 표시장치의 스위칭 소자로 사용되는 박막트랜지스터는, 어레이부의 설계에 따라 다양한 형태로 구성 가능하며 특히 액티브층으로 사용되는 반도체층으로는 비정질 실리콘 또는 다결정 실리콘(폴리 실리콘)을 사용하게 된다.The thin film transistor used as the switching element of the display device may be configured in various forms according to the design of the array unit, and in particular, the semiconductor layer used as the active layer uses amorphous silicon or polycrystalline silicon (polysilicon).
이때, 일반적인 스위칭 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다. In this case, a hydrogenated amorphous silicon (a-Si: H) is mainly used as a general switching element, because a low temperature process is possible and a low-cost insulating substrate may be used.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1~1.0㎠/V?s)이 좋지 않아 구동회로로는 쓰기 어렵다. However, since hydrogenated amorphous silicon has a disordered atomic arrangement, weak Si-Si bonds and dangling bonds exist, and thus, they are changed to a quasi-stable state when irradiated with light or applied with an electric field, and used as a thin film transistor device. Stability is emerging as a problem, and its electrical characteristics (low field effect mobility: 0.1∼1.0㎠ / V? S) are not good, making it difficult to use as a driving circuit.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 실장이 매우 간단해 지고 액정패널을 더욱 컴팩트(compact)하게 제작할 수 있는 장점이 있다.On the other hand, since polysilicon has a higher field effect mobility than amorphous silicon, a driving circuit can be made on a substrate.If the driving circuit is directly made on a substrate using polysilicon, the mounting becomes very simple and the liquid crystal panel is more compact. There is an advantage that can be produced.
도 1은 일반적인 구동회로 일체형 액정표시장치용 어레이기판의 개략도이다. 1 is a schematic diagram of an array substrate for a liquid crystal display device incorporating a general driving circuit.
도시한 바와 같이, 절연 기판(10)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭 소자(T) 및 이와 연결된 화소 전극(17)이 구성된다.As illustrated, the
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(12)과 이와는 수직하게 교차하는 데이터 배선(14)이 구성된다.In addition, a
상기 비표시부(D2)에는 구동회로부(16,18)가 구성되는데, 구동회로부(16,18)는 기판(10)의 일 측에 위치하여 상기 게이트 배선(12)에 신호를 인가하는 게이트 구동회로부(16)와, 이와는 평행하지 않은 기판(10)의 타 측에 위치하여 상기 데이터 배선(14)에 신호를 인가하는 데이터 구동회로부(18)를 포함한다.The non-display part D2 includes
상기 게이트 및 데이터 구동회로부(16,18)는 외부로부터 입력된 신호를 조절하여 각각 게이트 및 데이터 배선(12,14)을 통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다. The gate and data
따라서, 상기 게이트 및 데이터 구동회로부(16,18)는 입력되는 신호를 적절하게 출력시키기 위하여 일반적으로는 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.Accordingly, the gate and
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다. The CMOS is a semiconductor technology used in a thin film transistor for driving circuits requiring high-speed signal processing. The CMOS uses extra electrons (n-type semiconductor) and negatively charged holes (p-type semiconductor) charged with negative electricity. It is used as a complementary method for forming a conductor and forming a current gate by effective electrical control of the two kinds of semiconductors.
이와 같이, 비표시부의 구동 회로부를 이루는 CMOS 소자는 n형 및 p형 다결정 박막트랜지스터의 조합으로 이루어지고, 상기 표시부의 스위칭 소자는 n형 또는 p형 다결정 박막트랜지스터로 이루어진다.As described above, the CMOS device constituting the driving circuit portion of the non-display portion is made of a combination of n-type and p-type polycrystalline thin film transistors, and the switching element of the display portion is made of an n-type or p-type polycrystalline thin film transistor.
이하, 도 2a와 2b를 참조하여 종래에 따른 구동회로 일체형 액정표시장치의 단면 구성을 설명한다.Hereinafter, the cross-sectional structure of a conventional driving circuit-integrated liquid crystal display device will be described with reference to FIGS. 2A and 2B.
도 2a와 도 2b는 종래에 따른 구동회로 일체형 액정표시장치의 단면구성을 개략적으로 도시한 단면도이다.(도 2a는 구동회로부이고, 도 2b는 표시부이다.)2A and 2B are cross-sectional views schematically showing a cross-sectional structure of a conventional liquid crystal display device with a drive circuit. FIG. 2A is a drive circuit portion and FIG. 2B is a display portion.
도 2a와 도 2b에 도시한 바와 같이, 구동회로 일체형 액정표시장치(LP)는 다수의 화소 영역(P)으로 구성된 표시부(D1)와 비표시부(D2)로 정의되며, 어레이 기판(AS)과 컬러필터 기판(CS)이 액정층(LC)을 사이에 두고 이격된 상태로 합착 구성된다.As shown in FIGS. 2A and 2B, the liquid crystal display LP having an integrated driving circuit is defined by a display unit D1 and a non-display unit D2 including a plurality of pixel regions P, and an array substrate AS. The color filter substrate CS is bonded to each other while being spaced apart from each other with the liquid crystal layer LC therebetween.
상기 어레이기판(AS)은 비표시부(D2)에 대응하여 구동회로(DC)가 형성되어 있고 상기 표시부(D1)의 단일 화소 영역(P)마다 스위칭 소자(T)와 화소 전극(78)과 스토리지 캐패시터(Cst)가 구성된다.In the array substrate AS, a driving circuit DC is formed corresponding to the non-display unit D2, and the switching element T, the
또한, 도시하지는 않았지만 상기 스위칭 소자(T)에 스캔 신호(scan signal)를 입력하는 게이트 배선(미도시)과, 상기 스위칭 소자(T)에 데이터 신호(data signal)를 입력하는 데이터 배선(미도시)이 구성된다.Although not shown, a gate wiring (not shown) for inputting a scan signal to the switching element T and a data wiring (data not shown) for inputting a data signal to the switching element T are illustrated. ) Is configured.
전술한 구성에서, 상기 구동회로(DC)는 일반적으로 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS의 조합으로 이루어지며, 상기 스위칭 소자는 n형 또는 p형 다결정 박막트랜지스터이다.In the above-described configuration, the driving circuit (DC) is generally made of a combination of CMOS consisting of n-type polycrystalline thin film transistor (T (n) and p-type polycrystalline thin film transistor (T (p)), the switching element is n-type or p-type polycrystalline thin film transistor.
전술한 바와 같이 구성된 어레이기판(AS)과 합착되는 컬러필터 기판(CS)에는 빛 차단수단인 블랙매트릭스(52)와 컬러필터(54)를 포함하는데, 상기 컬러필터(54)는 적,녹,청 컬러필터를 상기 다수의 화소영역(P)에 순차 배치하여 구성하게 된다.The color filter substrate CS bonded to the array substrate AS configured as described above includes a
상기 블랙매트릭스(52)와 컬러필터(54)가 구성된 기판(30)의 전면에 공통 전극(56)이 구성된다.The
상기 블랙매트릭스(52)는 상기 화소 영역(54)의 경계 및 스위칭 소자(T)와 구동회로(DC)에 대응하는 위치에 구성한다.The
이때, 상기 블랙매트릭스(52)는 빛샘을 차단하는 역할을 하기 때문에 상기 어레이기판(AS)과 컬러필터기판(CS)을 합착할 때 발생하는 얼라인 오차를 고려해 주어야 한다.In this case, since the
만약, 얼라인 오차가 발생하게 되면 상기 블랙매트릭스(52)의 존재에도 불구하고 빛샘이 발생하여 표시품질이 저하될 수 있기 때문이다.If an alignment error occurs, despite the presence of the
따라서, 종래에는 상기 블랙매트릭스(52)를 설계할 때 반드시 약 5㎛이상의 얼라인 마진(α)을 두어 얼라인 오차에 대비하였기 때문에 개구영역을 상당히 잠식하는 문제가 있다.Therefore, in the related art, when the
이하, 공정도면을 참조하여 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조공정을 설명한다.Hereinafter, a manufacturing process of an array substrate for a driving circuit-integrated liquid crystal display device according to the related art will be described with reference to the process drawings.
도 3a 내지 3i와 도 4a 내지 도 4i는 종래에 따른 구동회로 일체형 박막트랜지스터 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.3A to 3I and FIGS. 4A to 4I are cross-sectional views illustrating a manufacturing process of a driving circuit-integrated thin film transistor array substrate according to a conventional process.
(도 3a 내지 도 3i는 구동회로를 나타낸 공정 단면도이고, 도 4a 내지 도 4i는 표시영역의 단일 화소를 나타낸 공정 단면도이다.)(FIGS. 3A to 3I are process sectional views showing the driving circuit, and FIGS. 4A to 4I are process sectional views showing a single pixel of the display area.)
도 3a와 도 4a는 제 1 마스크 공정을 나타낸 단면도이다.3A and 4A are cross-sectional views illustrating a first mask process.
도시한 바와 같이, 기판(30)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.As illustrated, the
이때, 비표시부(D2)에 편의상 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.In this case, the P region A1 and the N region A2 are defined in the non-display portion D2 for convenience, and the switching region A3 and the storage region A4 are defined in the pixel region P. FIG.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(30)의 일면에 절연물질을 증착하여 버퍼층(32)을 형성하고, 상기 버퍼층(32)의 상부에 비정질 실리콘(a-Si:H)을 증착한 후 결정화 하는 공정을 진행한다.As described above, the
상기 결정화를 위해 다양한 열전달 수단이 이용될 수 있지만, 일반적으로는 레이저(laser)를 이용하여 결정화를 진행한다.Various heat transfer means may be used for the crystallization, but generally, crystallization is performed by using a laser.
결정화 공정으로 결정화된 층을 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스 위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(34,36,38)을 형성하고, 상기 스토리지 영역(A4)에 전극으로서 기능을 하는 제 4 반도체층(40)을 형성한다.The first to third semiconductor layers 34, which function as an active layer in the P region A1, the N region A2, and the switching region A3 by patterning the crystallized layer by a crystallization process, 36 and 38, and a
도 3b와 도 4b는 제 2 마스크 공정을 나타내며, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온을 도핑(doping)하는 공정을 나타낸 공정 단면도이다.3B and 4B illustrate a second mask process and are cross-sectional views illustrating a process of doping ions into the
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후, 제 2 마스크 공정으로 패턴하여, 상기 P영역(A1)과 N영역(A2)및 스위칭 영역(A3)을 차폐하는 감광패턴(42)을 형성한다.As shown in the drawing, a photoresist is applied to the entire surface of the
다음으로, 감광패턴(42)으로 차폐되지 않은 스토리지 영역(A4)의 제 4 반도체층(40) 표면에 이온(ion)을 도핑하는 공정을 진행한다.Next, a process of doping ions onto the surface of the
상기 제 4 반도체층(40)은 전극의 역할을 해야 하기 때문에 도전성을 띄도록 하기 위해 전술한 바와 같이 이온(n또는 p형 이온)을 도핑하는 공정을 진행해야 한다.Since the
전술한 바와 같이, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온을 도핑하는 공정이 완료되면 상기 감광패턴(42)을 제거하는 공정을 진행한다.As described above, when the process of doping ions into the
도 3c와 도 4c는 제 3 마스크 공정을 나타낸 단면도이다.3C and 4C are cross-sectional views illustrating a third mask process.
도시한 바와 같이, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 이온(ion)을 도핑하여 스토리지 제 1 전극으로 형성하는 공정 후, 상기 제 1 및 제 4 반도체층(34,36,38,40)이 형성된 기판(30)의 전면에 게이트 절연막(46)을 형성한 다.As illustrated, after the process of doping ions into the
상기 게이트 절연막(46)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 형성할 수 있다.The
다음으로, 상기 게이트 절연막(46)이 형성된 기판(30)의 전면에 도전성 금속을 증착하고 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 중심에 대응하는 상부에 제 1 내지 제 3 게이트 전극(48,50,52)을 형성하고, 상기 스토리지 영역(A4)의 제 4 반도체층(40)에 대응하는 상부에 스토리지 제 2 전극(54)을 형성한다.Next, a conductive metal is deposited and patterned on the entire surface of the
이때, 상기 표시부(D1)에는 상기 스위칭 영역(A3)에 구성한 게이트 전극(52)에서 화소 영역(P)의 일 측으로 연장되는 게이트 배선(미도시)을 형성한다.In this case, a gate line (not shown) extending from the
도 3d와 도 4d는 제 4 마스크 공정을 나타내며, N영역(A2)과 스위칭 영역(A3)의 반도체층에 n+이온을 도핑하기 위한 공정 단면도이다.3D and 4D show a fourth mask process and are cross-sectional views for doping n + ions into the semiconductor layers of the N region A2 and the switching region A3.
도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)과 게이트 전극(미도시)이 형성된 기판(30)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 P영역(A1)을 차단하는 감광패턴(56)을 형성한다.As shown, a photo-resist is formed on the entire surface of the
다음으로, 상기 감광패턴(56)사이로 노출된 N영역(A2)과 스위칭 영역(A3)에 n+이온을 도핑(doping)하는 공정을 진행한다.Next, a process of doping n + ions to the N region A2 and the switching region A3 exposed between the
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 반도체층(36)과 제 3 반도체층(38)영역 중 상기 제 2 게이트 전극(50)과 제 3 게이트 전극(52)의 주변으로 노출된 부분의 표면에 n+이온이 도핑되며, 이온이 도핑된 영역은 저항성 접촉(ohmic contact)특성을 갖는다.In this way, the
이때, 스토리지 영역(A4)에 n+이온이 도핑된 상태라면, n+이온을 도핑하는 공정에서는 스토리지 영역(A4)에 상기 감광패턴을 형성하지 않아도 좋다.In this case, when n + ions are doped in the storage area A4, the photosensitive pattern may not be formed in the storage area A 4 in the step of doping the n + ions.
전술한 바와 같은 제 4 마스크 공정이 완료되면, 상기 감광패턴(56)을 제거하는 공정을 진행한다.When the fourth mask process as described above is completed, the process of removing the
도 3e와 도 4e는 제 5 마스크 공정을 나타내며, P영역(A1)의 반도체층에 p+이온을 도핑하기 위한 공정 단면도이다. 3E and 4E show a fifth mask process and are cross-sectional views for doping p + ions into the semiconductor layer of the P region A1.
도시한 바와 같이, 제 1 내지 제 3 게이트 전극(48,50,52)과 스토리지 제 2 전극(54)이 형성된 기판(30)의 전면에 포토레지스트(photoresist)를 도포한 후 제 5 마스크 공정으로 패턴하여, N영역(A2)과 스위칭 영역(A3)과 스토리지 영역(A4)을 차단하는 감광패턴(58)을 형성한다,As shown in the drawing, a photoresist is applied to the entire surface of the
다음으로, P영역(A1)의 노출된 제 1 반도체층(34)중 게이트 전극(48)의 주변으로 노출된 표면에 p+이온을 도핑하는 공정을 진행한다.Next, a process of doping p + ions to a surface exposed to the periphery of the
이때, 이온이 도핑된 영역은 앞서 언급한 바와 같이 저항성 접촉(ohmic contact)특성을 갖는다.In this case, the ion-doped region has an ohmic contact characteristic as mentioned above.
도 3f와 도 4f는 제 6 마스크 공정을 나타내는 공정 단면도이다.3F and 4F are cross-sectional views illustrating the sixth mask process.
전술한 바와 같이, 제 1 내지 제 3 반도체층(34,36,38)에 오믹 영역 형성공정이 진행된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질그룹 중 선택된 하나를 증착하여 층간 절연막(interlayer,60)을 형성한다.As described above, an inorganic material including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) on the entire surface of the
다음으로, 상기 층간 절연막(60)과 하부의 게이트 절연막(46)을 제 6 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(34,36,38)의 이온도핑 영역(오믹콘택영역)을 노출하는 콘택홀을 형성한다. Next, the
상세히는, 상기 제 1 내지 제 3 게이트 전극(48,50,52)을 중심으로 양측의 반도체층(34,36,38)즉, 오믹영역을 각각 노출하는 제 1 콘택홀(62a,64a,66a)과 제 2 콘택홀(62b,64b,66b)을 형성한다.In detail,
도 3g와 도 4g는 제 7 마스크 공정을 나타낸 공정 단면도이다.3G and 4G are cross-sectional views illustrating a seventh mask process.
상기 제 1 내지 제 3 반도체층(34,36,38)을 노출하는 층간절연막(60)이 형성된 기판(30)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄합금(AlNd)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 노출된 오믹영역과 접촉하는 소스 전극(68a,70a,72a)과, 드레인 전극(68b,70b,72b)을 형성한다.Chromium (Cr), molybdenum (Mo), tungsten (W), copper (Cu) on the entire surface of the
이때, 스위칭 영역(A3)에 형성한 소스전극(72a)에서 연장되고, 상기 게이트 배선(미도시)과 교차하여 화소 영역(P)의 일 측으로 연장된 데이터 배선(미도시)을 형성한다.In this case, a data line (not shown) extending from the
전술한 제 1 내지 제 7 마스크 공정을 통해, 비표시부(D2)에는 p형 다결정 박막트랜지스터와 n형 다결정 박막트랜지스터의 조합인 CMOS소자가 형성되고, 상기 표시 영역(D1)의 스위칭 영역(A3)에는 n형 다결정 박막트랜지스터가 형성되고, 상 기 스토리지 영역(A4)에는 스토리지 제 1 전극(40)과 스토리지 제 2 전극(54)으로 구성된 스토리지 캐패시터(Cst)가 형성된다. Through the above-described first to seventh mask processes, a CMOS device, which is a combination of a p-type polycrystalline thin film transistor and an n-type polycrystalline thin film transistor, is formed in the non-display portion D2, and the switching region A3 of the display region D1. An n-type polycrystalline thin film transistor is formed in the storage region A4, and a storage capacitor Cst including the storage
도 3h와 도 4h는 제 8 마스크 공정을 나타낸 공정 단면도이다.3H and 4H are cross-sectional views illustrating the eighth mask process.
도시한 바와 같이, 상기 각 영역(A1,A2,A3)마다 소스전극(68a,70a,72a)과 드레인 전극(68b,70b,72b)이 형성된 기판(30)의 전면에 앞서 언급한 절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 보호층(74)을 형성한다.As shown, the above-described insulating material group on the entire surface of the
상기 보호층(74)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역(A3)의 드레인 전극(72b)을 노출하는 드레인 콘택홀(76)을 형성한다.The
도 3i와 도 4i는 제 9 마스크 공정을 나타낸 공정 단면도이다.3I and 4I are process sectional views showing the ninth mask process.
도시한 바와 같이, 보호층(74)이 형성된 기판(30)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 9 마스크 공정으로 패턴하여, 상기 드레인 전극(72b)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(78)을 형성한다.As shown, a selected one of a transparent conductive metal group including indium tin oxide (ITO) and indium zinc oxide (IZO) is deposited on the entire surface of the
이상으로 전술한 바와 같은 제 1 내지 제 9 마스크공정을 통해 종래에 따른 구동회로 일체형 액정패널의 박막트랜지스터 어레이기판을 제작할 수 있다.As described above, the thin film transistor array substrate of the liquid crystal panel integrated with the driving circuit according to the related art may be manufactured through the first to ninth mask processes as described above.
전술한 바와 같이 제작된 어레이기판과 합착되는 컬러필터 기판은 아래와 같은 공정으로 제작된다.The color filter substrate bonded to the array substrate manufactured as described above is manufactured by the following process.
제 1 마스크 공정 : 빛 차단수단인 블랙매트릭스 형성.First mask process: formation of a black matrix as a light blocking means.
제 2 내지 제 4 마스크 공정 : 화소 영역마다 적색과 녹색과 청색 컬러필터를 형성하는 공정.Second to fourth mask processes: forming red, green, and blue color filters for each pixel region.
따라서, 전술한 바와 같이 종래에 따른 구동회로 일체형 액정표시장치는 컬러필터 기판과 어레이 기판의 제조공정을 합한 총 13 마스크 공정을 통해 제작할 수 있다.Accordingly, as described above, the conventional liquid crystal display integrated with a driving circuit may be manufactured through a total of 13 mask processes in which manufacturing processes of a color filter substrate and an array substrate are combined.
그런데, 앞서 언급한 바와 같이 종래에 따른 구동회로 일체형 액정표시장치는, 컬러필터 기판에 블랙매트릭스를 설계할 때 합착오차를 고려한 마진(margin)을 더 두어 설계하기 때문에 개구율이 저하되는 문제가 있다.However, as mentioned above, the conventional liquid crystal display device with integrated driving circuit has a problem in that the aperture ratio is lowered because the margin is considered when the black matrix is designed on the color filter substrate.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 개구율이 개선된 구동회로 일체형 액정표시장치를 제안하는 것을 제 1 목적으로 하고, 구동회로의 신호지연 방지를 제 2 목적으로 하고, 씰패턴 터짐불량을 방지하는 것을 제 3 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and a first object of the present invention is to propose a liquid crystal display device with an integrated driving circuit having an improved aperture ratio, and to prevent signal delay of the driving circuit. It is a third object to prevent a defect.
전술한 목적을 달성하기 위한 본 발명에 따른 구동회로 일체형 액정표시장치는 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역이 정의된 제 1 기판과 제 2 기판과; 상기 비표시 영역에 위치하여 상기 제 1 기판과 제 2 기판을 합착하는 접착수단(씰패턴)과; 상기 제 1 기판의 표시 영역에 제 1 빛 차단수단과, 상기 비표시 영역에 위치한 얼라인 키와; 상기 제 1 기판의 비표시 영역에 구성되고 다결정 박막트랜지스터로의 조합으로 구성된 구동회로부와; 상기 제 1 기판의 상기 스위칭 영역에 위치한 다결정 박막트랜지스터와, 상기 다결정 박막트랜지스터와 연결되고 상기 화소 영역에 구성된 화소 전극과; 상기 제 2 기판의 비표시 영역에 구성되고, 상기 씰패턴에 대응하는 부분에 상기 제 2 기판을 노출하는 식각홀이 형성된 제 2 빛 차단수단과; 상기 제 2 기판의 화소영역에 구성된 컬러필터와; 상기 컬러필터의 전면에 구성된 공통 전극을 포함한다.According to an exemplary embodiment of the present invention, there is provided a liquid crystal display integrated with a driving circuit, including: a display area including a switching area and a pixel area; Bonding means (seal patterns) positioned in the non-display area to bond the first substrate and the second substrate to each other; First light blocking means and a align key located in the non-display area; A driving circuit portion formed in the non-display area of the first substrate and composed of a combination of polycrystalline thin film transistors; A polycrystalline thin film transistor positioned in the switching region of the first substrate, a pixel electrode connected to the polycrystalline thin film transistor and configured in the pixel region; Second light blocking means formed in the non-display area of the second substrate and having an etching hole exposing the second substrate in a portion corresponding to the seal pattern; A color filter configured in the pixel region of the second substrate; It includes a common electrode configured on the front of the color filter.
상기 씰패턴은 상기 식각홀을 통해 노출된 상기 제 2 기판과 접촉하도록 구성하는 것을 특징으로 한다.The seal pattern may be configured to contact the second substrate exposed through the etching hole.
상기 구동회로는 n형 다결정 박막트랜지스터와 p형 다결정 박막트랜지스터로 구성된 CMOS소자의 조합이고, 상기 스위칭 영역의 다결정 박막트랜지스터는 n형인 것을 특징으로 하고, 상기 n형 다결정 박막트랜지스터는 다결정 액티브층과, 상기 액티브층 상부의 게이트 전극과 소스및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극과 접촉하는 액티브층의 표면에는 n+이온이 도핑된 영역과, 상기 n+이온 도핑영역과 게이트 전극의 사이 영역에 대응하는 액티브층의 표면에는 n-이온이 도핑된 저농도 도핑영역을 포함하는 것을 특징으로 한다. The driving circuit is a combination of a CMOS device consisting of an n-type polycrystalline thin film transistor and a p-type polycrystalline thin film transistor, wherein the polycrystalline thin film transistor of the switching region is n-type, the n-type polycrystalline thin film transistor is a polycrystalline active layer, A gate electrode and a source and a drain electrode on the active layer, wherein a surface of the active layer in contact with the source and drain electrodes is doped with n + ions and a region between the n + ion doped region and the gate electrode; The surface of the active layer is characterized in that it comprises a low concentration doped region doped with n-ion.
본 발명의 특징에 따른 액정표시장치 제조방법은 제 1 기판과 제 2 기판을 준비하는 단계와; 상기 제 1 기판의 일면에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 비표시 영역을 정의하는 단계와; 상기 제 1 기판의 표시 영역에 제 1 빛 차단수단과, 상기 비표시 영역에 얼라인 키를 형성하는 단계와; 상기 제 1 기판의 비표시 영역에 다결정 박막트랜지스터의 조합으로 구성된 구동회로를 형성하는 단계와; 상기 제 1 기판의 스위칭 영역에 다결정 박막트랜지스터를 형성하는 단계 와; 상기 화소 영역에 상기 다결정 박막트랜지스터와 연결된 화소 전극을 형성하는 단계와; 상기 제 2 기판의 비표시 영역에 대응하여 상기 제 2 기판을 노출하는 식각홀이 형성된 제 2 빛 차단수단과, 상기 화소영역에 컬러필터를 형성하는 단계와; 상기 컬러필터의 전면에 공통 전극을 형성하는 단계와; 상기 제 1 기판과 제 2 기판을 접착수단(씰런트 패턴)을 통해 합착하되, 상기 식각홀의 내부의 제 2 기판면과 상기 씰런트 패턴이 접촉하도록 하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, comprising: preparing a first substrate and a second substrate; Defining a display area including a switching area and a pixel area on one surface of the first substrate and a non-display area; Forming a first light blocking means in a display area of the first substrate and an alignment key in the non-display area; Forming a driving circuit including a combination of polycrystalline thin film transistors in a non-display area of the first substrate; Forming a polycrystalline thin film transistor in the switching region of the first substrate; Forming a pixel electrode connected to the polycrystalline thin film transistor in the pixel region; Forming a light filter on the pixel region, the second light blocking means having an etch hole for exposing the second substrate corresponding to the non-display area of the second substrate; Forming a common electrode on the front surface of the color filter; Bonding the first substrate and the second substrate to each other through an adhesive means (sealant pattern), wherein the second substrate surface and the sealant pattern are in contact with the inside of the etching hole.
상기 제 1 빛 차단수단과 얼라인 키는 크롬(Cr)과 같이 빛 반사율이 낮은 금속물질로 형성하고, 상기 제 2 빛 차단수단은 상기 컬러필터를 형성하는 적,녹,청 컬러수지 층을 적층하여 형성하는 것을 특징으로 한다.The first light blocking means and the alignment key are formed of a metal material having a low light reflectance such as chromium (Cr), and the second light blocking means stacks the red, green, and blue color resin layers forming the color filter. It characterized by forming.
상기 제 1 기판의 표시영역에 스토리지 캐피시터를 형성하는 단계를 더욱 포함한다.The method may further include forming a storage capacitor in the display area of the first substrate.
본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조방법은 제 1 기판에 스위칭 영역 및 화소 영역을 포함하는 표시영역과, 구동 회로부를 포함하는 비표시 영역을 정의하는 단계와; 상기 표시영역에 빛 차단수단과, 상기 비표시 영역의 일부에 얼라인 키를 형성하는 제 1 마스크 공정 단계와; 상기 구동회로부에 제 1 반도체층과 제 2 반도체층을 형성하고, 상기 스위칭 영역에 제 3 반도체층을 형성하는 제 2 마스크 공정 단계와; 상기 제 2 반도체층과 제 3 반도체층의 일부에 n+이온을 도핑하는 제 3 마스크 공정 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 상기 제 1 기판의 전면에 게이트 절연막을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층의 중심에 대응하는 상기 게이트 절연막의 상부에 각각 게이트 전극을 형성하는 제 4 마스크 공정 단계와; 상기 제 1 반도체층 중 게이트 전극이 덮히지 않은 영역에 p+이온을 도핑하는 제 5 마스크 공정 단계와; 상기 제 2 내지 제 3 반도체층 중 n+ 이온이 도핑되지 않은 영역에 n- 이온을 도핑하는 단계와; 상기 게이트 전극이 형성된 상기 제 1 기판의 전면에 층간 절연막을 형성한 후 패턴하여, 제 1 반도체층의 p+도핑영역과 제 2 및 제 3 반도체층의 n+ 도핑영역을 노출하는 제 6 마스크 공정 단계와; 상기 노출된 제 1 내지 제 3 반도체층 마다 이와 접촉하는 소스 및 드레인 전극을 형성하는 제 7 마스크 공정 단계와; 상기 소스 및 드레인 전극이 형성된 상기 제 1 기판의 전면에 보호층을 형성하고, 상기 제 3 반도체층과 접촉하는 드레인 전극을 노출하는 제 8 마스크 공정 단계와; 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 제 9 마스크 공정 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device having a driving circuit, comprising: defining a display area including a switching area and a pixel area on a first substrate, and a non-display area including a driving circuit part; A first mask process step of forming light blocking means in the display area and an alignment key in a portion of the non-display area; Forming a first semiconductor layer and a second semiconductor layer in the driving circuit portion, and forming a third semiconductor layer in the switching region; A third mask process step of doping n + ions to a portion of the second semiconductor layer and the third semiconductor layer; Forming a gate insulating film on an entire surface of the first substrate on which the first to third semiconductor layers are formed; A fourth mask process step of forming a gate electrode on the gate insulating film corresponding to the center of the first to third semiconductor layers, respectively; A fifth mask process step of doping p + ions in a region of the first semiconductor layer not covered with the gate electrode; Doping n− ions in a region where n + ions are not doped in the second to third semiconductor layers; A sixth mask process step of forming an interlayer insulating film on the entire surface of the first substrate on which the gate electrode is formed and then patterning the layer to expose the p + doped region of the first semiconductor layer and the n + doped region of the second and third semiconductor layers; ; A seventh mask process step of forming source and drain electrodes in contact with each of the exposed first to third semiconductor layers; An eighth mask process step of forming a protective layer on an entire surface of the first substrate on which the source and drain electrodes are formed and exposing a drain electrode in contact with the third semiconductor layer; And a ninth mask process step of forming a pixel electrode in contact with the drain electrode.
상기 빛 차단수단은 표시영역에 격자 형상으로 형성한다.The light blocking means has a lattice shape in the display area.
상기 제 3 마스크 공정 단계는, 상기 제 1 반도체층을 제 1 액티브 영역과 제 2 액티브 영역으로 정의하고, 상기 제 2 반도체층과 제 3 반도체층을 제 1 액티브 영역과 제 2 액티브 영역과 제 3 액티브 영역으로 정의하는 단계와; 상기 제 1 내지 제 3 반도체층이 형성된 상기 제 1 기판의 전면에 감광층을 형성한 후 제 2 마스크를 이용하여 노광한 후 현상하여, 상기 제 1 반도체층의 전부와, 제 2 및 제 3 반도체층의 제 1 및 제 3 액티브 영역을 덮는 감광패턴을 형성하는 단계와; 상기 제 2 및 제 3 반도체층의 제 2 액티브 영역에 n+이온을 도핑하여 오믹 콘택영역을 형성하는 단계를 포함한다.In the third mask process step, the first semiconductor layer is defined as a first active region and a second active region, and the second semiconductor layer and the third semiconductor layer are defined as a first active region, a second active region, and a third active region. Defining an active area; After the photosensitive layer was formed on the entire surface of the first substrate on which the first to third semiconductor layers were formed, the photosensitive layer was exposed and developed using a second mask to develop all of the first semiconductor layers and the second and third semiconductors. Forming a photosensitive pattern covering the first and third active regions of the layer; And forming an ohmic contact region by doping n + ions to the second active regions of the second and third semiconductor layers.
상기 제 3 액티브 영역은, 상기 n-이온이 도핑되는 영역인 것을 특징으로 한다. The third active region may be a region doped with the n-ion.
상기 제 5 마스크 공정 단계는, 상기 게이트 전극이 형성된 상기 제 1 기판의 전면에 감광층을 형성하고 제 5 마스크로 현상 한 후 노광하여, 상기 제 2 및 제 3 반도체층을 완전히 차폐한 후, 상기 제 2 반도체층 중 게이트 전극의 외부로 노출된 표면에 p+이온을 도핑하여 오믹 영역을 형성하는 단계를 포함한다.The fifth mask process may include forming a photosensitive layer on the entire surface of the first substrate on which the gate electrode is formed, developing the photomask with a fifth mask, and then exposing the photomask to completely shield the second and third semiconductor layers. And forming an ohmic region by doping p + ions to a surface exposed to the outside of the gate electrode of the second semiconductor layer.
상기 제 1 내지 제 5 마스크 공정 시, 상기 얼라인 키를 이용하여 상기 제 1 기판 상에 마스크를 정확한 위치에 정렬한 후 상기 제 1 내지 제 5 마스크 공정을 진행하는 것을 특징으로 한다.In the first to fifth mask processes, the first to fifth mask processes may be performed after aligning the mask on the first substrate using the alignment key at the correct position.
상기 제 2 마스크 공정에서, 상기 제 3 반도체층에서 연장된 제 4 반도체층을 형성하고, 상기 제 3 마스크 공정에서 상기 제 4 반도체층의 표면에 n+이온을 도핑하고, 상기 제 4 마스크 공정에서 상기 제 4 반도체층의 상부에 금속전극을 형성하여 스토리지 캐피시터를 형성하는 단계를 더욱 포함한다.In the second mask process, forming a fourth semiconductor layer extending from the third semiconductor layer, doping n + ions to the surface of the fourth semiconductor layer in the third mask process, and in the fourth mask process The method may further include forming a storage capacitor by forming a metal electrode on the fourth semiconductor layer.
전술한 본 발명에 따른 구동회로 일체형 액정표시장치의 제조방법은 상기 청구항 9항의 방법에 의해 구동회로 일체형 어레이기판을 형성하는 단계와; 상기 어레이기판과 이격되어 합착되는 제 2 기판을 준비하는 단계와; 상기 제 2 기판에 다수의 화소 영역을 포함하는 표시부와 비표시부를 정의하는 단계와; 상기 어레이 기판과 마주보는 상기 제 2 기판의 화소 영역에 적,녹,청 컬러필터를 순차형성함과 동시에, 상기 비표시부에 적,녹,청 컬러필터를 적층하여 빛 차단수단을 형성하는 단계와; 상기 빛 차단수단에 상기 제 2 기판 표면을 노출하는 식각홀을 형성하는 단계와; 상기 적,녹,청 컬러필터의 전면에 공통 전극을 형성하는 단계와; 상기 어레이기판과, 상기 적,녹,청 컬러필터와 빛 차단수단이 형성된 상기 제 2 기판을 접착수단(씰런트 패턴)을 통해 합착하되, 상기 식각홀 내부로 노출된 상기 제 2 기판 표면과 상기 접착수단이 접촉하도록 하는 단계를 포함한다.The method of manufacturing a drive circuit-integrated liquid crystal display device according to the present invention described above comprises the steps of: forming a drive circuit-integrated array substrate by the method of claim 9; Preparing a second substrate spaced apart from and bonded to the array substrate; Defining a display unit and a non-display unit including a plurality of pixel areas on the second substrate; Forming red, green, and blue color filters sequentially in the pixel region of the second substrate facing the array substrate, and stacking the red, green, and blue color filters on the non-display unit to form light blocking means; ; Forming an etching hole in the light blocking unit to expose the surface of the second substrate; Forming a common electrode on a front surface of the red, green, and blue color filters; The array substrate, the second substrate on which the red, green, and blue color filters and the light blocking means are formed are bonded to each other through an adhesive means, and the surface of the second substrate exposed into the etching hole and the second substrate are exposed. Contacting the adhesive means.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device with integrated driving circuit according to an embodiment of the present invention will be described.
-- 실시예 --Example
본 발명은 비표시부에 대응하는 빛 차단수단을 상부 컬러필터 기판에 구성하고, 표시부에 대응하는 빛 차단수단을 하부 어레이기판에 구성하는 것을 제 1 특징으로 하고, 상기 비표시부에 빛 차단수단을 구성할 때 씰런트에 대응하는 부분을 제거하여 기판이 씰런트에 직접 부착되도록 하는 것을 제 2 특징으로 한다.According to a first aspect of the present invention, a light blocking means corresponding to the non-display part is configured on the upper color filter substrate, and a light blocking means corresponding to the display part is configured on the lower array substrate. The second feature is that the substrate is attached directly to the sealant by removing a portion corresponding to the sealant.
도 5는 빛 차단수단 만을 표시한 본 발명에 따른 구동회로 일체형 액정표시장치를 개략적으로 도시한 평면도이다.FIG. 5 is a plan view schematically showing a liquid crystal display device integrated with a driving circuit according to the present invention in which only light blocking means is displayed.
도시한 바와 같이, 액정표시장치(LP)는 어레이 기판(AS)과 컬러필터 기판(CS)을 액정층(미도시)을 사이에 두고 합착함으로써 구성하게 되며, 상기 컬러필터기판(AS)또는 어레이기판(AS)에 씰런트패턴(sealant pattern, 300)을 형성하여 이를 합착수단으로 사용하게 된다.As illustrated, the liquid crystal display device LP is configured by bonding an array substrate AS and a color filter substrate CS with a liquid crystal layer interposed therebetween, and the color filter substrate AS or array. A
상기 어레이 기판(AS)과 컬러필터 기판(CS)은 표시부(D1)와 비표시부(D2)로 나눌 수 있으며, 표시부(D1)와 비표시부(D2)에 대응하여 빛 차단수단인 블랙매트릭스(202,110)를 구성한다.The array substrate AS and the color filter substrate CS may be divided into a display unit D1 and a non-display unit D2, and
이때, 본 발명의 제 1 특징은 표시부(D1)에 대응하는 빛 차단수단(110)을 어 레이기판(AS)에 구성하고 비표시부(D2)에 대응하는 빛 차단수단(110)을 상기 컬러필터 기판(CS)에 구성하는 것이다.In this case, the first feature of the present invention is to configure the light blocking means 110 corresponding to the display unit D1 on the array substrate AS and the light blocking means 110 corresponding to the non-display unit D2. It is comprised in the board | substrate CS.
상기 어레이기판의 빛 차단수단(202)은 반사율이 낮은 크롬(Cr)과 같은 금속물질을 이용하여 구성하고, 상기 컬러필터기판의 빛 차단수단(110)은 적,녹,청 컬러수지를 적층하여 형성한다.The light blocking means 202 of the array substrate is made of a metal material such as chromium (Cr) having a low reflectance, and the light blocking means 110 of the color filter substrate is formed by stacking red, green, and blue color resins. Form.
이때, 상기 비표시부(D2)에 빛 차단수단(110)을 구성할 때 상기 씰런트 패턴(300)에 대응하는 부분을 제거함으로써 상기 빛 차단수단(110)이 기판면에 직접 부착되도록 한다.In this case, when the light blocking means 110 is configured in the non-display portion D2, the light blocking means 110 is directly attached to the substrate surface by removing a portion corresponding to the
본 발명의 제 2 특징은, 상기 어레이기판(AS)에 금속재질로 빛차단수단(202)을 형성하는 공정에서, 어레이기판(AS)의 외곽 네모서리에 얼라인 키(align key, AK)를 형성하는 것이다.According to a second aspect of the present invention, in the process of forming the light blocking means 202 made of a metal material on the array substrate AS, an alignment key AK is arranged on the outer corners of the array substrate AS. To form.
상기 제 1 특징에 의한 구조에서, 상기 비표시부(D2)에 대응하는 빛 차단수단(202)을 컬러필터 기판(CS)에 컬러수지로 형성하게 되면 비표시부(D2)에 형성된 구동회로(미도시)에서 발생할 수 있는 신호 지연(signal delay)현상을 방지할 수 있는 장점이 있다.In the structure according to the first aspect, when the light blocking means 202 corresponding to the non-display unit D2 is formed of a color resin on the color filter substrate CS, a driving circuit formed on the non-display unit D2 (not shown) ), There is an advantage that can prevent the signal delay (signal delay) that can occur in.
상세히 설명하면, 상기 어레이기판(AS)에 형성하는 빛 차단 수단(202)은 기판 면에 처음 형성하는 층이고 금속물질을 이용한 금속층이므로, 이러한 금속재질의 빛 차단수단을 비표시부(D2,구동회로부)에 형성하게 되면, 빛 차단수단과 상부의 금속배선이 절연막(버퍼층)을 사이에 두고 위치하게 되는 구조이므로 상기 절연막에 기생캡이 존재하게 되고, 이러한 기생캡의 존재는 결과적으로 금속배선에 흐 르는 신호의 지연을 유발하는 원인이된다.In detail, the light blocking means 202 formed on the array substrate AS is the first layer formed on the surface of the substrate and is a metal layer using a metal material. Therefore, the light blocking means of the metal material is not displayed (D2). ), Since the light blocking means and the upper metal wiring are positioned with the insulating film (buffer layer) interposed therebetween, the parasitic cap is present in the insulating film. Le causes a delay in the signal.
따라서, 상기 비표시부(D2,구동회로부)에 대응하는 빛 차단수단을 컬러필터 기판에 컬러수지로 형성하는 구조는 신호 흐름면에서 장점이 있는 구조이다. Therefore, the structure of forming the light blocking means corresponding to the non-display unit D2 (the driving circuit unit) on the color filter substrate with the color resin has an advantage in terms of signal flow.
또한, 상기 씰런트패턴(300)에 대응하는 부분의 빛 차단수단(110)을 제거하는 구조로 인해, 수지성분의 씰런트와 수지 성분의 빛 차단수단 사이에 좋지 않은 접착특성으로 인해 발생할 수 있는 씰패턴 터짐불량으로 인해 액정(미도시)이 외부로 새는 것을 미리 방지할 있다.In addition, due to the structure of removing the light blocking means 110 of the portion corresponding to the
상기 제 2 특징의 구조에서, 표시부(D1)에 대응하여 빛 차다수단(202)을 어레이기판에 형성한 구조는, 빛 차단수단을 형성할 때 합착마진을 생략하여 설계하기 때문에 종래와 비교하여 합착 마진만큼의 개구 영역을 더욱 확보할 수 있는 장점이 있다.In the structure of the second aspect, the structure in which the light blocking means 202 is formed on the array substrate in correspondence with the display portion D1 is designed to omit the bonding margin when the light blocking means is formed, so that the structure is bonded. There is an advantage that can further secure the opening area as much as the margin.
또한, 표시부(D1)에 빛 차단수단(202)을 형성하면서 동시에 외곽에 얼라인 키(AK)를 형성하는 구조는, 상기 얼라인 키(AK)를 통해 이후 공정들의 셀프 얼라인(self align)이 가능해졌기 때문에 종래에 비해 몇몇 마스크 공정을 생략할 수 있는 장점이 있다.In addition, the structure in which the light blocking means 202 is formed on the display unit D1 and at the same time the alignment key AK is formed on the outer portion of the display unit D1 is self-aligned in subsequent processes through the alignment key AK. This makes it possible to omit some mask processes compared to the prior art.
이하, 도 6a와 도 6b는 본 발명에 따른 구동회로 일체형 액정표시장치의 구성을 개략적으로 도시한 단면도이다.6A and 6B are cross-sectional views schematically illustrating a configuration of a driving circuit-integrated liquid crystal display device according to the present invention.
(도 6a는 구동회로부의 CMOS를 나타낸 단면도이고, 도 6b는 표시부의 단일 화소를 나타낸 단면도이다.)(Fig. 6A is a cross sectional view showing a CMOS of the driving circuit section, and Fig. 6B is a cross sectional view showing a single pixel of the display section.)
도시한 바와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치(LP)는 상 부 컬러필터 기판(CS)과 하부 어레이기판(AS)을 액정층(미도시)을 사이에 두고 씰런트(300)를 통해 합착하여 구성한다.As illustrated, the liquid crystal display LP having an integrated driving circuit according to the present invention includes a
이때, 상기 컬러필터 기판(CS)과 어레이 기판(AS)은 표시부(D1)와 비표시부(D2)로 나눌수 있으며, 상기 컬러필터 기판(CS)은 표시부(D1)에 정의된 다수의 화소 영역(P)마다 이에 대응하여 적,녹,청 컬러필터(102a,104a,미도시)를 구성하고, 상기 비표시부(D2)에 대응하여 상기 컬러필터(102a,104a,미도시)를 형성하는 적,녹,청 컬러수지(201b,104b,106b)를 적층하여 빛 차단수단(110)을 형성한다. 또한, 상기 컬러필터(102a,104a,미도시)과 빛 차단수단(110)이 형성된 기판의 전면에 투명한 공통 전극(114)을 구성한다.In this case, the color filter substrate CS and the array substrate AS may be divided into a display unit D1 and a non-display unit D2, and the color filter substrate CS may include a plurality of pixel regions defined in the display unit D1. Red, green, and
이때, 상기 씰패턴(300)이 위치하는 부분의 빛 차단수단(110)을 제거하여 구성하는 것을 제 1 특징으로한다.In this case, the first feature is to remove the light blocking means 110 of the portion where the
상기 구동회로 일체형 어레이기판(AS)은, 비표시부(D2)에 구동회로(DC)를 구성하고 표시부(D1)의 화소영역(P)에 대응하여 스위칭 소자(다결정 박막트랜지스터,T)와 스토리지 캐패시터(Cst)와 화소전극(248)을 구성한다.The driving circuit-integrated array substrate AS forms a driving circuit DC in the non-display portion D2 and corresponds to the pixel region P of the display portion D1 and includes a switching element (polycrystalline thin film transistor, T) and a storage capacitor. Cst and the
이때, 상기 구동회로(DC)는 n형 다결정 박막트랜지스터(T(n))와 p형 다결정 박막트랜지스터(T(p))로 구성된 CMOS조합으로 형성하는 것이 일반적이며, 상기 스위칭 소자(T)는 n형 다결정 박막트랜지스터 이다.In this case, the driving circuit DC is generally formed of a CMOS combination consisting of an n-type polycrystalline thin film transistor T (n) and a p-type polycrystalline thin film transistor T (p), and the switching element T is n-type polycrystalline thin film transistor.
한편, 표시부(D1)에 대응하여 빛 차단수단(202)을 형성하는데 스위칭 소자 및 스토리지 캐피시터및 화소영역(T,Cst,P)간 경계에 대응하는 하부에 형성하는 것을 특징으로 한다.Meanwhile, the light blocking means 202 is formed to correspond to the display unit D1. The
이때, 상기 표시부(D1)에 대응하여 빛 차단수단(black matrix,202)를 구성하는 동시에, 비표시부(D2)에 대응하는 기판(200)의 외곽에 얼라인 키(도 5의 AK)를 형성한다.At this time, the light blocking means (black matrix, 202) is formed corresponding to the display unit D1, and an alignment key (AK in FIG. 5) is formed on the periphery of the
상기 얼라인 키(align key)의 존재로 인해 마스크 공정시 셀프 얼라인이 가능해져 공정 단순화가 가능해졌다.Due to the existence of the alignment key, self-alignment is possible in the mask process, thereby simplifying the process.
전술한 바와 같이, 표시부에 대응하여, 컬러필터 기판(CS)의 빛차단수단을 박막트랜지스터 어레이기판(AS)에 구성하게 되면, 합착마진을 두지 않아도 되므로 합착마진만큼의 개구영역을 확보할 수 있다.As described above, when the light blocking means of the color filter substrate CS is formed in the thin film transistor array substrate AS in response to the display unit, it is possible to secure the opening area as much as the bonding margin because no bonding margin is required. .
또한, 상기 얼라인키(align key)를 이용한 셀프얼라인(self align)이 가능하므로 서로 다른 영역의 도핑공정을 동일한 공정에서 진행할 수 있으므로 마스크 공정을 줄일 수 있는 장점이 있다.(스토리지 영역과 n영역의 반도체층에 n+도핑공정을 동시에 진행함.)In addition, since self alignment is possible using the alignment key, the doping process of different regions may be performed in the same process, thereby reducing the mask process. (Storage region and n region) N + doping process is performed on the semiconductor layer at the same time.)
이하, 도면을 참조하여 본 발명에 따른 구동회로 일체형 액정표시장치용 컬러필터 기판의 제조공정을 설명한다.Hereinafter, a manufacturing process of a color filter substrate for a driving circuit-integrated liquid crystal display device according to the present invention will be described with reference to the drawings.
도 7a 내지 도 7c는 본 발명에 따른 구동회로 일체형 액정표시장치용 컬러필터 기판의 제조방법을 공정 순서에 따라 도시한 공정 단면도이다.7A to 7C are cross-sectional views illustrating a method of manufacturing a color filter substrate for a liquid crystal display device with an integrated driving circuit according to the present invention, in order of process.
도 7a에 도시한 바와 같이, 기판(100)을 구동 회로부(미도시)를 포함한 비표시부(D2)와, 다수의 화소 영역(P(R),P(G),P(B))으로 구성된 표시부(D1)로 정의한다.As shown in FIG. 7A, the
다음으로, 상기 기판(100)의 일 면에 적,녹,청 컬러수지 중 먼저 감광성 적 색 컬러수지(선택적임)를 적층하고 제 1 마스크 공정으로 패턴하여, 상기 다수의 화소 영역(P(R),P(G),P(B))중 선택적으로 적색 컬러필터(102a)를 형성하고 동시에 비표시 영역(D2)에 적색 컬러수지층(102b)을 형성한다.Next, a photosensitive red color resin (optional) is first laminated among red, green, and blue color resins on one surface of the
도 7b에 도시한 바와 같이, 상기 적색 컬러필터및 적색 컬러수지층(102a,102b)이 형성된 기판(100)의 전면에 감광성 녹색 컬러수지를 코팅한 후 제 2 마스크 공정으로 패턴하여, 상기 다수의 화소 영역(P(R),P(G),P(B))에 대응하여 적색 컬러필터(102a)가 형성되지 않은 영역 중 선택하여 녹색컬러필터(104a)를 형성하고, 상기 비표시 영역(D2)에 대응하여 상기 적색 컬러수지층(102b)의 상부에 녹색 컬러수지층(104b)을 적층하여 형성한다.As shown in FIG. 7B, the photosensitive green color resin is coated on the entire surface of the
도 7c에 도시한 바와 같이, 상기 적색 컬러필터(102a)와 녹색컬러필터(104a)가 형성된 기판(100)의 전면에 감광성 청색 컬러수지를 도포한 후 패턴하여, 다수의 화소 영역 중 컬러필터가 형성되지 않은 부분에 청색 컬러필터(106a)를 형성하며 동시에, 비표시부(D2)에 대응하여 상기 녹색 컬러수지층(104b)의 상부에 청색 컬러수지층(106b)을 적층하여 형성한다.As shown in FIG. 7C, the photosensitive blue color resin is coated on the entire surface of the
전술한 도 7a 내지 도 7c의 공정을 통해, 표시영역(D1)에 대응하여 적,녹,청 컬러필터(102a,104a,106a)를 형성할 수 있고, 상기 비표시 영역(D2)에 대응하여 적,녹,청 컬러수지층(102b,104b,106b)이 적층되어 만들어진 블랙수지층인 빛차단수단(110)을 형성할 수 있다.7A to 7C, the red, green, and
다음으로, 상기 빛 차단수단(110)에 대응하여 합착 수단인 씰패턴(300)이 형성될 부분을 제 4 마스크 공정을 통해 제거하여 기판(100)을 노출하는 식각홀(112) 형성공정을 진행한다.Next, the process of forming the
도 7d에 도시한 바와 같이, 상기 블랙수지층(110)과 적,녹,청 컬러필터(102a,104a,106a)가 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함한 투명한 도전성 금속을 증착하여 공통 전극(114)을 형성한다.As shown in FIG. 7D, indium-tin-oxide (ITO) and indium- are formed on the entire surface of the
전술한 공정에서, 상기 씰패턴(300)이 상기 식각홀(112)의 내부에 위치하여 노출된 기판(100)과 접촉할 수 있기 때문에 씰패턴(300)의 접촉특성이 개선될 수 있다.In the above-described process, since the
만약, 상기 씰패턴(300)이 빛차단수단(블랙수지층,110)과 직접 닿는 구조라면, 상기 수지로 형성된 씰패턴(300)과 상기 빛차단수단(110)의 접촉특성 저하로 인해 상기 씰패턴(300)이 터지는 불량이 발생할 수 있다. 따라서, 전술한 구조는 이러한 문제를 미리 방지할 수 있는 장점이 있다.If the
전술한 바와 같이 제작된 컬러필터 기판과 합착되는 어레이기판의 제조공정을 이하, 공정도면을 참조하여 설명한다.The manufacturing process of the array substrate bonded to the color filter substrate fabricated as described above will be described below with reference to the process drawings.
도 8a 내지 도 8j와 도 9a 내지 도 9j는 본 발명에 따른 구동회로 일체형 액정표시장치용 박막트랜지스터 어레이기판의 제조공정을 도시한 도면이다.8A to 8J and FIGS. 9A to 9J are views illustrating a manufacturing process of a thin film transistor array substrate for a liquid crystal display device with integrated driving circuit according to the present invention.
도 8a 내지 8j와 도 9a 내지 도 9j는 본 발명에 따른 구동회로 일체형 박막트랜지스터 어레이기판의 제조공정을 공정순서에 따라 도시한 공정 단면도이다.8A to 8J and 9A to 9J are cross-sectional views illustrating a manufacturing process of a driving circuit-integrated thin film transistor array substrate according to a process sequence.
(도 8a 내지 도 8j는 구동회로를 나타낸 공정 단면도이고, 도 9a 내지 도 9j는 표시영역의 단일 화소를 나타낸 공정 단면도이다.)(FIGS. 8A to 8J are process sectional views showing a driving circuit, and FIGS. 9A to 9J are process sectional views showing a single pixel of a display area.)
도 8a와 도 9a는 제 1 마스크 공정을 나타낸 단면도이다.8A and 9A are cross-sectional views illustrating a first mask process.
도시한 바와 같이, 기판(200)을 표시부(D1)와 비표시부(D2)로 정의하고, 표시부(D1)는 다시 다수의 화소영역(P)으로 정의 한다.As illustrated, the
이때, 비표시부(D2) 일부에 P영역(A1)과 N영역(A2)을 정의하고, 상기 화소영역(P)에 스위칭 영역(A3)과 스토리지 영역(A4)을 정의한다.In this case, the P area A1 and the N area A2 are defined in a part of the non-display part D2, and the switching area A3 and the storage area A4 are defined in the pixel area P.
전술한 바와 같이, 다수의 영역(A1,A2,A3,A4)이 정의된 기판(200)의 일면에 크롬(Cr)과 같이 반사율이 낮은 금속을 증착하고 패턴하여, 상기 화소 영역(P)의 경계와, 상기 스위칭 영역 및 스토리지 영역(A3,A4)에 대응하여 빛 차단수단인 블랙매트릭스(202)를 형성한다.As described above, a metal having a low reflectance such as chromium (Cr) is deposited and patterned on one surface of the
상기 빛 차단수단(202)을 형성하는 동시에, 기판(200)의 외곽에 얼라인 키(도 5의 AK)를 형성한다.The light blocking means 202 is formed, and an alignment key (AK in FIG. 5) is formed on the outer side of the
이때, 상기 비표시부(D2)에 대응하는 부분에는 블랙매트릭스를 형성하지 않는 것을 특징으로 한다.In this case, the black matrix is not formed in a portion corresponding to the non-display portion D2.
도 8b와 도 9b는 제 2 마스크 공정을 나타낸 도면이다.8B and 9B illustrate a second mask process.
도시한 바와 같이, 상기 블랙매트릭스(202)가 형성된 기판(200)의 전면에 절연물질을 증착하여 버퍼층(204)을 형성하고, 상기 버퍼층(204)의 상부에 비정질 실리콘(a-Si:H)을 증착한 후 결정화 하는 공정을 진행한다.As illustrated, an insulating material is deposited on the entire surface of the
상기 결정화를 위해 다양한 열전달 수단이 이용될 수 있지만, 일반적으로는 레이저(laser)를 이용하여 결정화를 진행한다.Various heat transfer means may be used for the crystallization, but generally, crystallization is performed by using a laser.
결정화 공정으로 결정화된 실리콘층을 제 2 마스크 공정으로 패턴하여, 상기 P영역(A1)과 N영역(A2)과 스위칭 영역(A3)에 액티브층(active layer)으로서 기능을 하는 제 1 내지 제 3 반도체층(206,208,210)을 형성하고, 상기 스토리지 영역(A4)에 전극으로서 기능을 하는 제 4 반도체층(212)을 형성한다.First to third patterns of the silicon layer crystallized in a crystallization process by a second mask process to function as an active layer in the P region A1, the N region A2, and the switching region A3. The semiconductor layers 206, 208, and 210 are formed, and a
도 8c와 도 9c는 제 3 마스크 공정을 나타내며, 반도체층에 n+이온을 도핑하는 공정이다.8C and 9C illustrate a third mask process, in which a semiconductor layer is doped with n + ions.
도시한 바와 같이, 상기 제 1 내지 제 4 반도체층(206,208,210,212)이 형성된 기판(200)의 전면에 포토레지스트(photoresist)를 도포한 후, 제 2 마스크 공정으로 패턴하여, 상기 N영역(A2)및 스위칭 영역(A3)의 일부와 P영역(A1)을 차폐하는 감광패턴(214)을 형성한다.As shown, a photoresist is applied to the entire surface of the
이때, 상기 N영역(A2)과 스위칭 영역(A3)에 제 1 액티브 영역(B1)과 제 2 액티브 영역(B2)을 정의하고, 상기 제 1 및 제 2 액티브 영역(B1,B2)사이에 제 3 액티브 영역(B3)을 정의한다. In this case, a first active region B1 and a second active region B2 are defined in the N region A2 and the switching region A3, and a first portion is formed between the first and second active regions B1 and B2. 3 Define the active area B3.
상기 감광패턴(214)은 특히, 상기 N영역(A2)과 스위칭 영역(A3)에 구성된 제 2 반도체층(208)과 제 3 반도체층(210)의 제 1 및 제 3 액티브 영역(B1,B3)을 차폐하도록 형성한다.In particular, the
다음으로 상기 감광패턴(214)이 형성된 기판(200)의 전면에 n+이온을 도핑하는 공정을 진행한다.Next, a process of doping n + ions on the entire surface of the
이와 같이 하면, 상기 N영역(A2)과 스위칭 영역(A3)의 제 2 액티브 영역(B2)은 n+이온이 도핑되어 오믹 영역(오믹 접촉 특성을 갖는 영역)이 되고, 상기 스토리지 영역(A4)의 제 4 반도체층(212)은 스토리지 제 1 전극으로서의 기능을 하게 된다.In this way, the second active region B2 of the N region A2 and the switching region A3 is doped with n + ions to become an ohmic region (an region having ohmic contact characteristics). The
전술한 바와 같이, N영역(A2)과 스위칭 영역(A3)의 제 2 및 제 3 반도체층(208,210)과, 상기 스토리지 영역(A4)의 제 4 반도체층(212)에 이온을 도핑하는 공정이 완료되면 상기 감광패턴(214)을 제거하는 공정을 진행한다.As described above, a process of doping ions into the second and third semiconductor layers 208 and 210 of the N region A2 and the switching region A3 and the
도 8d와 도 9d는 제 4 마스크 공정을 나타낸 단면도이다.8D and 9D are cross-sectional views illustrating a fourth mask process.
도시한 바와 같이, 상기 제 3 마스크 공정을 통한 n+이온 도핑공정을 진행한 후, 기판의 전면에 게이트 절연막(216)을 형성한다.As shown, after the n + ion doping process is performed through the third mask process, a
상기 게이트 절연막(216)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 형성할 수 있다.The
다음으로, 상기 게이트 절연막(216)이 형성된 기판(200)의 전면에 도전성 금속을 증착하고 패턴하여, 상기 제 1 내지 제 3 반도체층(206,208,210)의 중심(제 1 액티브 영역)에 대응하는 상부에 제 1 내지 제 3 게이트 전극(218,220,222)을 형성하고, 상기 스토리지 영역(A4)의 제 4 반도체층(212)에 대응하는 상부에 스토리지 제 2 전극(224)을 형성한다.Next, a conductive metal is deposited and patterned on the entire surface of the
도 8e와 도 9e는 제 5 마스크 공정을 나타내며, P영역의 반도체층에 p+이온을 도핑하기 위한 공정 단면도이다.8E and 9E illustrate a fifth mask process and are cross-sectional views for doping p + ions into a semiconductor layer of a P region.
도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(218,220,222)과 스토리지 제 2 전극(224)이 형성된 기판(200)의 전면에 포토레지스트(photo-resist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 N영역(A2)과 스위칭 영역(A3)과 스 토리지 영역(A4)을 차단하는 감광패턴(226)을 형성한다.As shown, after the photo-resist is applied to the entire surface of the
다음으로, 상기 감광패턴(226)사이로 노출된 P영역(A1)에 p+이온을 도핑(doping)하는 공정을 진행한다.Next, a process of doping p + ions to the P region A1 exposed between the
이와 같이 하면, 상기 P영역(A1)의 제 2 액티브 영역(B2)은 p+ 이온이 도핑되어 저항성 접촉(ohmic contact)특성을 갖는다.In this way, the second active region B2 of the P region A1 is doped with p + ions and has ohmic contact characteristics.
전술한 바와 같은 제 5 마스크 공정이 완료되면, 상기 감광패턴(226)을 제거하는 공정을 진행한다.When the fifth mask process as described above is completed, the process of removing the
도 8f와 도 9f는 N영역(A2)과 스위칭 영역(A3)의 반도체층(208,210)에 저농도 도핑영역(LDD)을 형성하는 공정을 도시한 도면이다.8F and 9F illustrate a process of forming the lightly doped region LDD in the semiconductor layers 208 and 210 of the N region A2 and the switching region A3.
전술한 바와 같이, 감광패턴(226)을 제거한 후 기판(200)의 전면에 n-이온을 도핑하는 공정을 진행한다.As described above, after the
이와 같이 하면, 비로소 상기 N영역(A2)과 스위칭 영역(A3)에 위치한 제 2 및 제 3 반도체층(208,210)의 제 3 액티브 영역(B3)에 저농도 도핑영역(LDD)을 형성할 수 있다.In this manner, the lightly doped region LDD may be formed in the third active region B3 of the second and third semiconductor layers 208 and 210 positioned in the N region A2 and the switching region A3.
이때, n- 이온의 양은 극히 작기 때문에 p+이온이 도핑된 제 1 반도체층(206)의 표면에 도핑되더라도 제 1 반도체층의 특성에 영향을 미치지 않는다.At this time, since the amount of n− ions is extremely small, even if p + ions are doped on the surface of the doped
도 8g와 도 9g는 제 6 마스크 공정을 나타낸 도면이다.8G and 9G show a sixth mask process.
도시한 바와 같이, 전술한 바와 같은 공정으로 각각 오믹영역(저항성 접촉 영역)이 형성된 제 1 내지 제 3 반도체층(206,208,210)과, 스토리지 제 1 전극 (222)이 형성된 기판(200)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질그룹 중 선택된 하나를 증착하여 층간 절연막(interlayer,228)을 형성한다.As illustrated, nitride is formed on the entire surface of the
다음으로, 상기 층간 절연막(228)과 하부의 게이트 절연막(216)을 제 7 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 반도체층(206,208,210)의 이온도핑영역(오믹콘택영역)을 노출하는 콘택홀을 형성한다. Next, the
상세히는, 상기 제 1 내지 제 3 게이트 전극(218,220,222)을 중심으로 양측의 노출된 반도체층(206,208,210)즉, 오믹영역을 각각 노출하는 제 1 콘택홀(230a,232a,234a)과 제 2 콘택홀(230b,232b,234b)을 형성한다.In detail, the
도 8h와 도 9h는 제 7 마스크 공정을 나타낸 공정 단면도이다.8H and 9H are cross-sectional views illustrating the seventh mask process.
상기 제 1 내지 제 3 반도체층(206,208,210)을 노출하는 층간 절연막(228)이 형성된 기판(200)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 알루미늄합금(AlNd)등을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 패턴하여, 상기 노출된 양측의 오믹 콘택영역과 접촉하는 소스 전극(236a,238a,240a)과 드레인 전극(236b,238b,240b)을 형성한다.Chromium (Cr), molybdenum (Mo), tungsten (W), copper (Cu), and aluminum alloy on the entire surface of the
전술한 제 1 내지 제 6 마스크 공정을 통해, 비표시부(D2)에는 p형 다결정 박막트랜지스터와 n형 다결정 박막트랜지스터의 조합인 CMOS소자가 형성되고, 상기 표시 영역(D1)의 스위칭 영역(A3)에는 n형 다결정 박막트랜지스터가 형성되고, 상기 스토리지 영역(A4)에는 스토리지 제 1 전극(212)과 스토리지 제 2 전극(224)으 로 구성된 스토리지 캐패시터(Cst)가 형성된다. Through the above-described first through sixth mask processes, a CMOS device, which is a combination of a p-type polycrystalline thin film transistor and an n-type polycrystalline thin film transistor, is formed in the non-display portion D2, and the switching region A3 of the display region D1. An n-type polycrystalline thin film transistor is formed in the storage region A4, and a storage capacitor Cst including the storage
도 8i와 도 9i는 제 8 마스크 공정을 나타낸 공정 단면도이다.8I and 9I are process cross-sectional views illustrating an eighth mask process.
도시한 바와 같이, 상기 각 영역(A1,A2,A3)마다 소스전극(236a,238a,240a)과 드레인 전극(236b,238,240b)이 형성된 기판(200)의 전면에 앞서 언급한 절연물질 그룹 중 선택된 하나 이상의 물질을 증착하여 보호층(242)을 형성한다.As shown in the drawing, among the aforementioned insulating material groups in front of the
다음으로, 상기 보호층(242)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역의 드레인 전극(240b)을 노출하는 드레인 콘택홀(246)을 형성한다.Next, the
도 8j와 도 9j는 제 9 마스크 공정을 나타낸 공정 단면도이다.8J and 9J are process sectional views showing the ninth mask process.
도시한 바와 같이, 상기 보호층(242)이 형성된 기판(200)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 9 마스크 공정으로 패턴하여, 상기 드레인 전극(240b)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(248)을 형성한다.As shown, a selected one of a transparent conductive metal group including indium tin oxide (ITO) and indium zinc oxide (IZO) is deposited on the entire surface of the
전술한 공정을 통해 본 발명의 실시예에 따른 어레이기판을 제작할 수 있다.Through the above-described process it is possible to manufacture an array substrate according to an embodiment of the present invention.
전술한 바와 같이 표시부에 빛 차단수단이 형성된 어레이기판과, 비표시부에 빛 차단수단이 형성된 컬러필터 기판을 합착함으로써 본 발명에 따른 구동회로 일체형 액정표시장치를 제작할 수 있다.As described above, the array substrate having the light blocking means formed on the display portion and the color filter substrate having the light blocking means formed on the non-display portion may be bonded to each other to manufacture the driving circuit-integrated liquid crystal display device according to the present invention.
본 발명에 따른 구동회로 일체형 액정표시장치는 어레이기판에 블랙매트릭스를 더욱 포함한 구조임에도 불구하고 9 마스크 공정으로 어레이기판을 제작할 수 있었다.The driving circuit-integrated liquid crystal display device according to the present invention was able to fabricate the array substrate by the 9 mask process, even though the array substrate further includes a black matrix.
따라서, 어레이기판을 제작함에 있어 종래와 비교하여 공정이 단순화 되었다 할 수 있으며 이와 같은 이유는, 상기 얼라인 키를 통해 이후 마스크 공정시 마스크와 기판의 정확한 정렬이 가능해 졌기 때문에, 두 영역의 도핑공정을 하나의 공정에서 진행하는 것이 가능해졌기 때문이다.Therefore, the fabrication of the array substrate can be simplified compared to the conventional process. For this reason, since the alignment of the mask and the substrate can be precisely performed in the subsequent mask process through the alignment key, the doping process of the two regions is performed. This is because it is possible to proceed in one process.
또한, 컬러필터 기판에 빛 차단수단을 형성할 때, 씰패턴이 닿는 영역을 제거하는 구조는 상기 씰패턴으로 하여금 기판과 직접 닿도록 하여 씰패턴의 접착특성이 개선된 결과를 얻을 수 있으므로, 씰패턴 터짐 불량이 발생하는 것을 미리 방지할 수 있다.In addition, when the light blocking means is formed on the color filter substrate, the structure that removes the area where the seal pattern touches may cause the seal pattern to directly contact the substrate, resulting in improved adhesion characteristics of the seal pattern. The occurrence of pattern burst failure can be prevented in advance.
따라서, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법은 아래와 같은 효과가 있다.Therefore, the manufacturing method of the array substrate for the driving circuit-integrated liquid crystal display device according to the present invention has the following effects.
첫째, 통상 컬러필터 기판에 구성하던 빛 차단 수단을 어레이기판에 구성함으로써, 빛 차단수단을 설계할 때 반드시 고려하였던 합착마진을 두지 않게 됨으로써, 합착마진 만큼의 개구영역을 확보할 수 있어 고휘도를 구현할 수 있는 효과가 있다.First, by configuring the light blocking means used in the color filter substrate in the array substrate, it is possible to secure the opening area as much as the bonding margin by ensuring no bonding margin, which is necessarily considered when designing the light blocking means. It can be effective.
둘째, 빛 차단수단을 어레이기판에 구성하는 공정에서 기판의 외곽에 얼라인 키(align key)를 형성할 수 있기 때문에, 마스크 공정 시 정확한 얼라인이 가능하여 이온 도핑 공정 또는 전극형성 공정 시 얼라인 오차가 발생하지 않아 공정수율을 개선할 수 있는 효과가 있다.Second, in the process of constructing the light blocking means on the array substrate, an alignment key can be formed on the outside of the substrate, so that accurate alignment is possible in the mask process, and thus in the ion doping process or the electrode formation process. Since no error occurs, there is an effect that can improve the process yield.
셋째, n형 박막트랜지스터를 구성할 때, LDD 영역을 형성함으로써 스위칭 소 자의 오프 특성을 개선할 수 있는 효과가 있다.Third, when configuring the n-type thin film transistor, there is an effect that can improve the off characteristics of the switching element by forming the LDD region.
넷째, 구동회로부에 대응하여 빛 차단수단을 상부 컬러필터 기판에 구성함으로서, 구동회로부에서 발생할 수 있는 신호지연 현상을 미리 방지할 수 있는 효과가 있다.Fourth, by configuring the light blocking means on the upper color filter substrate corresponding to the driving circuit unit, there is an effect that can prevent the signal delay that may occur in the driving circuit unit in advance.
다섯째, 상기 구동회로부에 빛 차단수단을 형성할 때, 씰패턴이 닿는 영역을 제거함으로써, 상기 씰패턴이 기판에 직접 닿도록 함으로써 씰패턴의 접촉특성이 개선되도록 하여 씰터짐 불량이 발생하는 것을 미리 방지하는 효과가 있다.Fifth, when the light blocking means is formed in the driving circuit part, by removing the area where the seal pattern touches, the seal pattern is directly in contact with the substrate to improve the contact characteristics of the seal pattern in advance that the seal burst failure occurs in advance It is effective to prevent.
Claims (17)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050090332A KR101198217B1 (en) | 2005-09-28 | 2005-09-28 | LCD and Method of fabricating of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050090332A KR101198217B1 (en) | 2005-09-28 | 2005-09-28 | LCD and Method of fabricating of the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070035668A KR20070035668A (en) | 2007-04-02 |
KR101198217B1 true KR101198217B1 (en) | 2012-11-07 |
Family
ID=38158150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050090332A KR101198217B1 (en) | 2005-09-28 | 2005-09-28 | LCD and Method of fabricating of the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101198217B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101367563B1 (en) * | 2012-12-04 | 2014-02-26 | 하이디스 테크놀로지 주식회사 | Manufacturing method for lcd |
-
2005
- 2005-09-28 KR KR1020050090332A patent/KR101198217B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20070035668A (en) | 2007-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101177720B1 (en) | LCD and Method of fabricating of the same | |
KR101198127B1 (en) | LCD and Method of fabricating of the same | |
JP4722118B2 (en) | Liquid crystal display device and manufacturing method thereof | |
KR20070049740A (en) | An array substrate of lcd and method of fabricating of the same | |
US8580623B2 (en) | Thin film transistor substrate and display device including the same, and method for manufacturing thin film transistor substrate | |
KR101056013B1 (en) | Manufacturing method of array substrate for liquid crystal display device | |
KR101189147B1 (en) | LCD and Method of fabricating of the same | |
JP3743273B2 (en) | Manufacturing method of electro-optical device | |
JP3669082B2 (en) | Thin film transistor array for liquid crystal display elements | |
KR101405367B1 (en) | LCD and Method of fabricating of the same | |
KR101799032B1 (en) | Array substrate for liquid crystal display and Method for fabricating the same | |
KR101189146B1 (en) | LCD and Method of fabricating of the same | |
KR101198217B1 (en) | LCD and Method of fabricating of the same | |
KR101198216B1 (en) | LCD and Method of fabricating of the same | |
KR101262091B1 (en) | LCD and Method of fabricating of the same | |
JP2000122096A (en) | Reflective liquid crystal display device and its manufacture | |
KR101190044B1 (en) | LCD and Method of fabricating of the same | |
JP2009277733A (en) | Thin film transistor and method of manufacturing the same | |
KR100959366B1 (en) | Array Substrate of Liquid Crystal Display Device Having Color Filter on Thin Film Transistor COT Structure and Method for Fabricating the Same | |
KR101189136B1 (en) | An array substrate of LCD and Method of fabricating of the same | |
KR20070049741A (en) | An array substrate of lcd and method of fabricating of the same | |
KR101244387B1 (en) | LCD and Method of fabricating of the same | |
KR20090053612A (en) | Liquid crystal display device and method for fabricating the same | |
KR20070033073A (en) | LCD and Method of fabricating of LCD | |
JP3294509B2 (en) | Liquid crystal display |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20180917 Year of fee payment: 7 |