KR101189254B1 - Manufacturing Method of Semiconductor Device - Google Patents

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KR101189254B1 KR1020050102009A KR20050102009A KR101189254B1 KR 101189254 B1 KR101189254 B1 KR 101189254B1 KR 1020050102009 A KR1020050102009 A KR 1020050102009A KR 20050102009 A KR20050102009 A KR 20050102009A KR 101189254 B1 KR101189254 B1 KR 101189254B1
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 기판을 소자분리 영역과 활성 영역으로 구분하는 단계와, 상기 기판의 활성 영역 내에 제1 도핑 이온을 주입하여 웰 영역을 형성하는 단계와, 상기 웰 영역이 형성된 기판을 급속 열처리하는 단계와, 상기 열처리된 결과물 상에 게이트 산화막 및 폴리 실리콘막을 순차적으로 적층하는 단계와, 상기 폴리 실리콘막 및 게이트 산화막을 선택적 식각하여 게이트를 형성하는 단계와, 상기 게이트가 형성된 결과물에 산화 공정을 진행하여 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막이 형성된 기판 내에 제2 도핑 이온을 경사 주입하여 포켓 영역을 형성하는 단계 및 상기 포켓 영역이 형성된 기판을 급속 열처리하는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, comprising: dividing a substrate into an isolation region and an active region, forming a well region by implanting first doping ions into an active region of the substrate, and forming the well region; Rapidly heat-treating the formed substrate, sequentially laminating a gate oxide film and a polysilicon film on the heat-treated resultant, selectively etching the polysilicon film and the gate oxide film to form a gate, and Performing an oxidation process on the resultant to form a buffer oxide film, forming a pocket region by obliquely injecting second doping ions into the substrate on which the buffer oxide film is formed, and rapidly heat-treating the substrate on which the pocket region is formed. It relates to a manufacturing method of a semiconductor device comprising.

웰 영역, 게이트, 게이트 전극, 포켓 영역 Well Region, Gate, Gate Electrode, Pocket Region

Description

반도체 소자의 제조방법{Manufacturing Method of Semiconductor Device}Manufacturing Method of Semiconductor Device

도 1은 채널 형성 이온인 보론과 인듐의 주입으로 형성된 게이트 폭대비 문턱전압의 특성을 비교하여 나타낸 그래프.1 is a graph showing a comparison of characteristics of a threshold voltage versus a gate width formed by implantation of boron and indium, which are channel forming ions.

도 2는 종래 기술에 따라 제조된 반도체 소자의 면저항 특성을 나타낸 그래프.2 is a graph showing sheet resistance characteristics of a semiconductor device manufactured according to the prior art.

도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도.3A to 3H are cross-sectional views sequentially showing the method of manufacturing a semiconductor device according to the present invention.

도 4는 본 발명에 따라 제조된 반도체 소자의 면저항 특성을 나타낸 그래프.Figure 4 is a graph showing the sheet resistance characteristics of the semiconductor device manufactured according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 >Description of the Related Art

100 : 반도체 기판 110 : 소자분리막100 semiconductor substrate 110 device isolation film

105 : 웰 영역 125 : 게이트105: well area 125: gate

130 : 게이트 전극 140 : LDD 영역130: gate electrode 140: LDD region

150 : 포켓 영역 160 : 버퍼 산화막150: pocket area 160: buffer oxide film

170 : 측벽 스페이서 180 : 정션170: sidewall spacer 180: junction

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 집적도가 높은 NMOS 소자를 제조하기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for manufacturing a high integration NMOS device.

최근에는, 반도체 소자의 직접도가 높아짐에 따라 0.18㎛ 이하의 반도체 소자에서 웰 영역 혹은 포켓 영역의 이온 주입시 보론(Boron) 이온을 사용하므로 이온주입 깊이의 산포가 크고, 열공정시 확산이 많아 단채널 소자 제조에 많은 문제점이 있었다. 상기와 같은 문제점을 해결하기 위해 최근 인듐(Indium) 이온을 주입하여 웰 영역 및 포켓 영역을 형성하여 반도체 소자의 성능을 개선하는 기술이 개발되고 있다.In recent years, as the directivity of semiconductor devices increases, boron ions are used in the implantation of well or pocket regions in 0.18 µm or less semiconductor devices, resulting in large dispersion of ion implantation depth and high diffusion during thermal processing. There are many problems in the manufacture of channel devices. In order to solve the above problems, a technique of improving the performance of a semiconductor device has been developed by injecting indium ions to form a well region and a pocket region.

그러면, 이하 도 1을 참조하여 종래 기술에 따라 제조된 반도체 소자의 문제점을 상세히 설명하겠다.Next, the problem of the semiconductor device manufactured according to the prior art will be described in detail with reference to FIG. 1.

도 1은 채널 형성 이온인 보론과 인듐의 주입으로 형성된 게이트 폭대비 문턱전압의 특성을 비교하여 나타낸 그래프이다.FIG. 1 is a graph illustrating a comparison of a threshold voltage versus a gate width formed by implantation of boron and indium, which are channel forming ions.

우선, 도 1을 참고하면, 인듐을 주입한 소자가 보론을 주입한 소자보다 동일한 게이트 폭에서 더 높은 문턱전압을 나타냄을 알 수 있다. 이와 같이, 상기 문턱전압이 높아지면 게이트 전극이 쉽게 도통되는 것을 방지할 수 있으며 단채널 소자의 특성이 향상되는 이점이 있다.First, referring to FIG. 1, it can be seen that the device implanted with indium shows a higher threshold voltage at the same gate width than the device implanted with boron. As such, when the threshold voltage is increased, it is possible to prevent the gate electrode from easily conducting and the characteristics of the short channel device may be improved.

이에따라, 종래에는 인듐을 보론대신 사용하여 웰 영역 및 포켓 영역을 형성하고 있다.Accordingly, the well region and the pocket region are conventionally formed using indium instead of boron.

그러나, 종래 기술에 따라 제조된 반도체 소자의 면저항 특성을 나타낸 그래프인 도 2를 참조하면, 인듐을 주입하여 형성된 소자의 경우, 인듐 주입 농도가 5e13/㎠ 이상일 경우 재산화 공정 이후 면저항이 감소하지 않는 것을 볼 수 있다.However, referring to FIG. 2, which is a graph showing sheet resistance characteristics of a semiconductor device manufactured according to the prior art, in the case of a device formed by injecting indium, the sheet resistance does not decrease after the reoxidation process when the indium implantation concentration is 5e13 / cm 2 or more. You can see that.

따라서 본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 웰(well) 영역 또는 포켓(pocket) 영역 형성시 인듐을 주입한 후 급속 열처리(Rapid Thermal Processing: RTP)를 추가 진행함으로써 인듐의 고용도 및 활성화 효율을 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to further inject rapid induction heat treatment (Rapid Thermal Processing (RTP)) after implanting indium in forming a well region or a pocket region. Accordingly, to provide a method for manufacturing a semiconductor device that can increase the solubility and activation efficiency of indium.

상기 목적을 달성하기 위하여, 본 발명은 기판을 소자분리 영역과 활성 영역으로 구분하는 단계와, 상기 기판의 활성 영역 내에 제1 도핑 이온을 주입하여 웰 영역을 형성하는 단계와, 상기 웰 영역이 형성된 기판을 급속 열처리하는 단계와, 상기 열처리된 결과물 상에 게이트 산화막 및 폴리 실리콘막을 순차적으로 적층하는 단계와, 상기 폴리 실리콘막 및 게이트 산화막을 선택적 식각하여 게이트를 형성하는 단계와, 상기 게이트가 형성된 결과물에 산화 공정을 진행하여 버퍼 산화막을 형성하는 단계 및 상기 버퍼 산화막이 형성된 기판 내에 제2 도핑 이온을 경사 주입하여 포켓 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of: dividing the substrate into an isolation region and an active region, forming a well region by implanting first doping ions into the active region of the substrate, and forming the well region Rapidly heat-treating the substrate, sequentially laminating a gate oxide film and a polysilicon film on the heat-treated resultant, selectively etching the polysilicon film and the gate oxide film to form a gate, and forming the gate. And a step of forming a buffer oxide film by performing an oxidation process and forming a pocket region by obliquely injecting second doping ions into the substrate on which the buffer oxide film is formed.

또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 버퍼 산화막이 형성된 기판 내에 제2 도핑 이온을 경사 주입하여 포켓 영역을 형성하는 단계 이후에 급속 열처리하는 단계를 더 포함하는 것이 바람직하다.In addition, in the method of manufacturing a semiconductor device according to the present invention, it is preferable to further include a rapid heat treatment after the step of forming a pocket region by inclining the second doping ions into the substrate on which the buffer oxide film is formed.

또한, 상기한 목적을 달성하기 위한 또 다른 본 발명은, 기판을 소자분리 영역과 활성 영역으로 구분하는 단계와, 상기 기판의 활성 영역 내에 제1 도핑 이온을 주입하여 웰 영역을 형성하는 단계와, 상기 웰 영역이 형성된 결과물 상에 게이트 산화막 및 폴리 실리콘막을 순차적으로 적층하는 단계와, 상기 폴리 실리콘막 및 게이트 산화막을 선택적 식각하여 게이트를 형성하는 단계와, 상기 게이트가 형성된 결과물에 산화 공정을 진행하여 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막이 형성된 기판 내에 제2 도핑 이온을 경사 주입하여 포켓 영역을 형성하는 단계 및 상기 포켓 영역이 형성된 기판을 급속 열처리하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, another object of the present invention to achieve the above object is to divide the substrate into an isolation region and an active region, forming a well region by implanting the first doping ions in the active region of the substrate, Sequentially depositing a gate oxide film and a polysilicon film on a resultant in which the well region is formed, forming a gate by selectively etching the polysilicon film and the gate oxide film, and performing an oxidation process on the resultant in which the gate is formed A method of manufacturing a semiconductor device comprising forming a buffer oxide film, forming a pocket region by inclining second doping ions into a substrate on which the buffer oxide film is formed, and rapidly heat-treating the substrate on which the pocket region is formed. to provide.

또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 기판의 활성 영역 내에 제1 도핑 이온을 주입하여 웰 영역을 형성하는 단계 이후에 급속 열처리하는 단계를 더 포함하는 것이 바람직하다.In addition, in the method of manufacturing a semiconductor device according to the present invention, it is preferable to further include a rapid heat treatment after the step of forming the well region by implanting the first doping ions into the active region of the substrate.

또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 제1 또는 제2 도핑 이온은 인듐을 사용하는 것이 바람직하다.In the method for manufacturing a semiconductor device according to the present invention, it is preferable that indium is used for the first or second doping ions.

또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 제1 및 제2 도핑 이온은, 1e11/㎠ 내지 5e14/㎠ 로 주입하는 것이 바람직하며, 30keV 내지 250keV의 에너지로 주입하는 것이 바람직하다. In addition, in the method of manufacturing a semiconductor device according to the present invention, the first and second doping ions are preferably implanted at 1e11 / cm 2 to 5e14 / cm 2, and preferably at 30 keV to 250 keV.

또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 급속 열처리 공정은, N2 및 Ar 분위기에서 800℃ 내지 1100℃의 온도로 3분간 진행하는 것이 바람직하며, 800℃ 내지 1100℃의 온도 대역에서 20℃/sec 속도의 스파이크 열처리 공정으로도 진행할 수 있는 것이 바람직하다.In the method for manufacturing a semiconductor device according to the present invention, the rapid heat treatment step is preferably performed at a temperature of 800 ° C to 1100 ° C for 3 minutes in an N 2 and Ar atmosphere, and a temperature range of 800 ° C to 1100 ° C. It is desirable to be able to proceed to the spike heat treatment process at 20 ° C / sec.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. Throughout the specification, similar parts have been given the same reference numerals.

도 3a 내지 도 3h는 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.3A to 3H are cross-sectional views sequentially illustrating the method of manufacturing a semiconductor device according to the present invention.

우선, 도 3a에 도시한 바와 같이, 반도체 기판(100)에 각 소자분리 영역과 활성 영역을 정의하는 소자분리막(110)을 형성한다. First, as shown in FIG. 3A, a device isolation film 110 defining each device isolation region and an active region is formed on the semiconductor substrate 100.

그 다음으로, 도 3b에 도시한 바와 같이, 상기 반도체 기판(100) 상에 웰 영역 형성 이온(105a)을 주입하여 웰 영역(105)을 형성한다. Next, as shown in FIG. 3B, a well region 105 is formed by implanting well region forming ions 105a on the semiconductor substrate 100.

이때, 상기 웰 영역 형성 이온(105a)으로 인듐을 사용할 수 있으며, 상기 인듐의 농도가 1e11/㎠ 이하이면 일반적인 이온 주입 장비로 제어하기 어려우며, 5e13/㎠ 이상이면 활성화가 둔화되어 면저항(RP)이 더이상 감소하지 않으므로 성능 개선의 효과가 미미하므로 1e11/㎠ 내지 5e14/㎠ 의 농도로 주입한다.In this case, indium may be used as the well region forming ion 105a, and when the concentration of indium is 1e11 / cm 2 or less, it is difficult to control by general ion implantation equipment. Since it does not decrease any more, the effect of improving performance is insignificant, so it is injected at a concentration of 1e11 / cm 2 to 5e14 / cm 2.

또한, 상기 인듐은, 30keV 이하의 에너지로 주입하면 웰 영역이 얕게 형성되고, 250keV 이상의 에너지로 주입하면 웰 영역이 과도하게 깊이 형성되어 소자의 성능 개선의 효과가 미미하므로 30keV 내지 250keV 의 에너지로 주입한다. In addition, the indium is implanted with energy of 30 keV to 250 keV because the well region is shallowly formed when injected with energy of 30 keV or less, and the well region is formed too deep when implanted with energy of 250 keV or more. do.

그 다음으로, 상기 웰 영역(105)이 형성된 결과물에 급속 열처리(Rapid Thermal Processing: RTP)를 진행한다. 상기 RTP 공정은, 800℃ 내지 1100℃의 온도에서, N2 혹은 Ar 분위기로 3분 이내 진행하여 상기 웰 영역(105)이 과도하게 팽창되는 것을 방지할 수 있다. 이때, 승온 및 강온 온도는 30℃/sec 이상으로 하는 것이 바람직하다.Next, rapid thermal processing (RTP) is performed on the resultant product in which the well region 105 is formed. The RTP process may be performed at a temperature of 800 ° C. to 1100 ° C. within 3 minutes in an N 2 or Ar atmosphere to prevent the well region 105 from being excessively expanded. At this time, it is preferable to make temperature rising and temperature falling into 30 degreeC / sec or more.

또한, 공정 특성 및 조건에 따라 같은 대역의 온도에서 스파이크 어닐(spike anneal)을 진행 할 수 있다. 이때, 스파이크 어닐의 진행 속도는 20℃/sec 이상으로 진행하여 웰 영역(105)이 과도하게 팽창되는 것을 방지하는 것이 바람직하다.In addition, the spike anneal may be performed at the same temperature according to the process characteristics and conditions. At this time, it is preferable that the progress rate of the spike annealing is 20 ° C./sec or more to prevent the well region 105 from being excessively expanded.

여기서, 상기 웰 영역(105) 형성 이후에 진행하는 상기 RTP공정은 당업자들의 필요에 따라 진행하지 않을 수 있다.Here, the RTP process that proceeds after the well region 105 may not proceed as required by those skilled in the art.

그 다음, 도 3c에 도시한 바와 같이, 상기 웰 영역(105)이 형성된 반도체 기판(100) 상에 게이트 산화막(120) 및 폴리 실리콘막(130a)을 순차적으로 증착한 다음, 상기 폴리 실리콘 막(130a) 상에 게이트 형성 영역을 정의하는 감광막 패턴(135)을 형성한다.3C, the gate oxide film 120 and the polysilicon film 130a are sequentially deposited on the semiconductor substrate 100 on which the well region 105 is formed, and then the polysilicon film ( A photoresist pattern 135 defining a gate formation region is formed on 130a.

그 다음, 도 3d에 도시한 바와 같이, 상기 감광막 패턴(135)을 식각 마스크로 하여 게이트 전극(130) 및 게이트 산화막(120)으로 이루어진 게이트(125)를 형성한다. 그런 다음, 상기 폴리 실리콘막(130a) 및 게이트 산화막(120)의 식각 공정 후, 상기 게이트(125)가 형성된 반도체 기판(100)의 보상효과를 위해 산화공정을 진행하여 제1 버퍼 산화막(145)을 성장시킨다.Next, as illustrated in FIG. 3D, the gate 125 including the gate electrode 130 and the gate oxide layer 120 is formed using the photoresist pattern 135 as an etch mask. Next, after the etching process of the polysilicon layer 130a and the gate oxide layer 120, an oxidation process is performed to compensate for the semiconductor substrate 100 on which the gate 125 is formed. To grow.

이어서, 상기 제1 버퍼 산화막(145) 상에 LDD 영역 형성 이온(140a)을 주입하여 LDD 영역(140)을 형성한다. 이때, 상기 제1 버퍼 산화막(145)은 반도체 기판(100) 상의 표면을 보상해 줄 뿐만 아니라 주입하는 이온에 대하여 버퍼 역할을 한다.Next, the LDD region forming ions 140a are implanted on the first buffer oxide layer 145 to form the LDD region 140. In this case, the first buffer oxide layer 145 not only compensates the surface of the semiconductor substrate 100 but also serves as a buffer for the implanted ions.

그 다음으로, 도 3e에 도시한 바와 같이, 상기 LDD 영역(140)이 형성된 반도체 기판(100) 내에 포켓 영역 형성 이온(150a)을 경사 주입하여 포켓 영역(150)을 형성한다. Next, as shown in FIG. 3E, the pocket region forming ion 150a is inclinedly implanted into the semiconductor substrate 100 on which the LDD region 140 is formed to form the pocket region 150.

이때, 상기 포켓 영역 형성 이온(250a)은 인듐을 사용할 수 있다. 상기 인듐을 게이트 하부에 위치시키기 위해 게이트(125)의 측부에서 반도체 기판(100)의 내부 방향으로 60도 이내의 각도로 비스듬하게 하프(half) 또는 쿼드(quad) 이온 주입하는 것이 바람직하다. In this case, indium may be used as the pocket region forming ion 250a. In order to locate the indium below the gate 125, half or quad ion implantation is preferably performed at an angle within 60 degrees from the side of the gate 125 to an inner direction of the semiconductor substrate 100.

또한, 상기 인듐은 1e11/㎠ 내지 5e14/㎠ 의 농도로 주입하며, 30keV 이하의 에너지로 주입할 경우 포켓 영역(150)이 너무 얕게 형성되고, 250keV 이상의 에너지는 너무 깊게 형성되어 채널 스탑의 역할을 할 수 없게 되므로 30keV 내지 250keV의 에너지로 주입하는 것이 바람직하다. In addition, the indium is injected at a concentration of 1e11 / cm 2 to 5e14 / cm 2, and when injected with energy of 30 keV or less, the pocket region 150 is formed too shallow, and energy of 250 keV or more is formed too deep to serve as a channel stop. Since it cannot be done, it is preferable to inject by energy of 30 keV-250 keV.

그 다음으로, 상기 포켓 영역(150)이 형성된 결과물에 RTP 공정을 진행한다. 이때, 상기 RTP 공정의 조건은 상기 웰 영역(105) 형성 후의 RTP 공정 조건과 동일한 조건하에 진행하는 것이 바람직하다.Next, the RTP process is performed on the resultant product in which the pocket region 150 is formed. At this time, it is preferable that the conditions of the RTP process proceed under the same conditions as the RTP process conditions after the well region 105 is formed.

여기서, 상기 포켓 영역(150) 형성 이후에 진행하는 상기 RTP공정은 당업자들의 필요에 따라 진행하지 않을 수 있다.Here, the RTP process that proceeds after forming the pocket region 150 may not proceed as required by those skilled in the art.

이어서, 도 3f에 도시한 바와 같이, 상기 포켓 영역(150)이 형성된 결과물 상에 제2 버퍼 산화막(160)과 질화막(170a)을 순차 적층한다. 여기서, 상기 제2 버퍼 산화막(160)은 후속 공정에 의해 형성될 질화막으로 이루어진 측벽 스페이서가 상기 게이트(125)에 응력을 주지 않게 하기 위해 형성한다.Subsequently, as shown in FIG. 3F, the second buffer oxide film 160 and the nitride film 170a are sequentially stacked on the resultant product in which the pocket region 150 is formed. Here, the second buffer oxide layer 160 is formed so as not to stress the gate 125 with the sidewall spacer made of a nitride layer to be formed by a subsequent process.

그 다음, 도 3g에 도시한 바와 같이, 상기 질화막(170a)과 제2 버퍼 산화막(160)을 선택 식각하여 게이트(125)의 양측면에 측벽 스페이서(170)를 형성한다.3G, the nitride layer 170a and the second buffer oxide layer 160 are selectively etched to form sidewall spacers 170 on both sides of the gate 125.

이어서, 상기 측벽 스페이서(170)가 형성된 결과물 내에 NMOS의 정션을 형성하기 위한 정션 형성용 이온(180a)을 주입한다.Subsequently, the junction formation ions 180a are implanted to form the junction of the NMOS in the resulting sidewall spacer 170.

그 다음으로, 도 3h에 도시한 바와 같이, 상기 정션 형성 도핑 이온(180a)을 주입하여 웰 영역(105) 내에 정션(180)을 형성한다. Next, as shown in FIG. 3H, the junction formation doping ions 180a are implanted to form the junction 180 in the well region 105.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 의하면, 웰 영역 또는 포켓 영역 형성시 인듐을 주입한 후 급속 열처리(Rapid Thermal Processing: RTP)를 추가 진행하여 인듐의 고용도 및 활성화 효율을 증가시키며 면저항을 감소시킴으로써 반도체 소자의 성능을 개선시킬 수 있는 이점이 있다.As described in detail above, according to the method of manufacturing a semiconductor device according to the present invention, after indium is implanted when forming a well region or a pocket region, rapid thermal processing (RTP) is further performed to further increase the solubility and activation efficiency of indium. There is an advantage that can improve the performance of the semiconductor device by increasing the and the sheet resistance.

Claims (10)

기판을 소자분리 영역과 활성 영역으로 구분하는 단계;Dividing the substrate into an isolation region and an active region; 상기 기판의 활성 영역 내에 제1 도핑 이온을 주입하여 웰 영역을 형성하는 단계;Implanting first doping ions into an active region of the substrate to form a well region; 상기 웰 영역이 형성된 기판을 급속 열처리하는 단계;Rapid heat treating the substrate on which the well region is formed; 상기 급속 열처리된 결과물 상에 게이트 산화막 및 폴리 실리콘막을 순차적으로 적층하는 단계;Sequentially depositing a gate oxide film and a polysilicon film on the rapid heat-treated product; 상기 폴리 실리콘막 및 게이트 산화막을 선택적으로 식각하여 상기 기판상에 게이트를 형성하는 단계;Selectively etching the polysilicon film and the gate oxide film to form a gate on the substrate; 상기 게이트가 형성된 기판 상에 산화 공정을 진행하여 버퍼 산화막을 형성하는 단계; 및Performing a oxidation process on the substrate on which the gate is formed to form a buffer oxide film; And 상기 버퍼 산화막이 형성된 기판 내에 제2 도핑 이온을 경사 주입하여 포켓 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.Forming a pocket region by obliquely implanting second doping ions into the substrate on which the buffer oxide film is formed. 삭제delete 기판을 소자분리 영역과 활성 영역으로 구분하는 단계;Dividing the substrate into an isolation region and an active region; 상기 기판의 활성 영역 내에 제1 도핑 이온을 주입하여 웰 영역을 형성하는 단계;Implanting first doping ions into an active region of the substrate to form a well region; 상기 웰 영역이 형성된 결과물 상에 게이트 산화막 및 폴리 실리콘막을 순차적으로 적층하는 단계;Sequentially depositing a gate oxide film and a polysilicon film on a resultant product in which the well region is formed; 상기 폴리 실리콘막 및 게이트 산화막을 선택적으로 식각하여 상기 기판 상에 게이트를 형성하는 단계;Selectively etching the polysilicon layer and the gate oxide layer to form a gate on the substrate; 상기 게이트가 형성된 기판 상에 산화 공정을 진행하여 버퍼 산화막을 형성하는 단계;Performing a oxidation process on the substrate on which the gate is formed to form a buffer oxide film; 상기 버퍼 산화막이 형성된 기판 내에 제2 도핑 이온을 경사 주입하여 포켓 영역을 형성하는 단계; 및 Diagonally implanting second doping ions into the substrate on which the buffer oxide film is formed to form a pocket region; And 상기 포켓 영역이 형성된 기판을 급속 열처리하는 단계;를 포함하는 반도체 소자의 제조방법.Rapid heat treatment of the substrate on which the pocket region is formed. 제3항에 있어서,The method of claim 3, 상기 기판의 활성 영역 내에 제1 도핑 이온을 주입하여 웰 영역을 형성하는 단계 이후에 상기 웰 영역이 형성된 기판을 급속 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And injecting first doping ions into the active region of the substrate to form a well region, followed by rapid heat treatment of the substrate on which the well region is formed. 제1, 3 또는 4항에 있어서,The method according to claim 1, 3 or 4, 상기 제1 또는 제2 도핑 이온은 인듐을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.The first or second doping ion is a manufacturing method of a semiconductor device, characterized in that using indium. 제1항 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 제1 및 제2 도핑 이온은, 1e11/㎠ 내지 5e14/㎠ 로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.The first and second doping ions are implanted at 1e11 / cm 2 to 5e14 / cm 2. 제6항에 있어서,The method of claim 6, 상기 제1 또는 제2 도핑 이온은, 30keV 내지 250keV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.The first or second doping ions are implanted with energy of 30keV to 250keV. 제4항에 있어서,5. The method of claim 4, 상기 급속 열처리는, N2 및 Ar 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.The rapid heat treatment is performed in a N 2 and Ar atmosphere. 제8항에 있어서,9. The method of claim 8, 상기 급속 열처리는, 800℃ 내지 1100℃의 온도에서 3분간 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.The rapid heat treatment is performed for 3 minutes at a temperature of 800 ℃ to 1100 ℃ manufacturing method of a semiconductor device. 제8항에 있어서,9. The method of claim 8, 상기 급속 열처리는, 800℃ 내지 1100℃의 온도 대역에서 20℃/sec 속도의 스파이크 열처리 공정으로 진행할 수 있는 것을 특징으로 하는 반도체 소자의 제조방법.The rapid heat treatment may be performed in a spike heat treatment process at a rate of 20 ℃ / sec in the temperature range of 800 ℃ to 1100 ℃.
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