KR101185993B1 - Method for measuring patterns formed by STP - Google Patents

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Abstract

스페이서 패터닝 과정(SPT)에 사용될 파티션 레이아웃(layout of partition)을 설계하고, 파티션을 반도체 기판 상에 형성한 후, 이미지 컨투어(image contour)를 얻은 후, 이를 기준으로 설계 변경(design modification)하여 스페이서 패턴의 기준 레이아웃(reference layout)을 얻는다. 파티션의 측벽에 스페이서 패턴을 형성한 후, 스페이서 패턴의 이미지 컨투어를 얻어, 스페이서 패턴의 이미지 컨투어와 스페이서 패턴의 기준 레이아웃을 비교 측정하여 스페이서 패턴을 검증하는 미세 패턴을 검증하는 방법을 제시한다. Design a layout of partition to be used in the spacer patterning process (SPT), form a partition on a semiconductor substrate, obtain an image contour, and then modify the design based on the design modification Get the reference layout of the pattern. After forming the spacer pattern on the side wall of the partition, an image contour of the spacer pattern is obtained, and a method of verifying the fine pattern for verifying the spacer pattern by comparing and measuring the image contour of the spacer pattern and the reference layout of the spacer pattern is presented.

Description

스페이서 패터닝 과정으로 형성된 미세 패턴을 검증하는 방법{Method for measuring patterns formed by STP}Method for verifying fine patterns formed by spacer patterning process {Method for measuring patterns formed by STP}

본 발명은 반도체 소자에 관한 것으로, 특히 스페이서 패터닝 과정(SPT: Spacer Patterning Technology)으로 형성된 미세 패턴을 검증하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of verifying a fine pattern formed by a spacer patterning technology (SPT).

반도체 제품의 가격 경쟁력을 확보하기 위해서, 디자인 크기(design size)를 줄이기 위해서 여러가지 해상도 개선 기술(RET: Resolution Enhancement Technology)들이 연구 개발 및 적용되고 있다. 현재 RET 기술들 중 SPT 공정은 노광 장치의 해상도 보다 작은 크기의 미세한 패턴을 구현할 수 있는 주요 기술로 각광받고 있다. SPT 공정 결과 형성된 패턴이 원하는 크기 및 형상 수준으로 형성되었는 지 판단하는 측정 검증이 요구된다. In order to secure price competitiveness of semiconductor products, various resolution enhancement technologies (RET) have been researched and developed to reduce design size. Among the RET technologies, the SPT process has been in the spotlight as a major technology capable of realizing fine patterns having a size smaller than that of an exposure apparatus. Measurement verification is required to determine whether the pattern formed as a result of the SPT process has been formed to the desired size and shape level.

SPT 공정 결과 형성된 패턴은 파티션(partition)의 측벽에 스페이서(spacer) 형상으로 부착된 패턴으로 형성되므로, 설계된 파티션과 그 형상 및 크기가 다르므로, 설계된 레이아웃(desinged layout)과 SPT 공정 결과의 패턴을 직접적으로 비교하기 어렵다. 즉, SPT 공정을 수행하기 위해서 설계된 레이아웃은 스페이서 패턴의 레이아웃이 아니라 파티션의 레이아웃이고, SPT 공정에 따른 결과 패턴은 스페이서 패턴이므로, 설계 레이아웃과 결과 패턴의 이미지(image)를 직접 비교할 수 없다. 따라서, SPT 공정 결과 형성된 패턴이 원하는 크기 및 형상 수준으로 형성되었는 지 판단하는 측정 검증에 어려움이 발생되고 있다. 특히, 설계된 레이아웃이 파티션의 레이아웃이므로, 형성된 스페이서 패턴에 대한 측정의 기준을 확보하기가 어려워, 측정 자체에 다량의 측정 에러(error)가 유발되고 있다. 따라서, SPT 공정 결과의 패턴을 측정하여 검증하는 방법의 개발이 요구되고 있다. Since the pattern formed as a result of the SPT process is formed as a pattern attached to the sidewall of the partition in a spacer shape, since the shape and size of the designed partition are different, the pattern of the designed layout and the result of the SPT process is determined. It is difficult to compare directly. That is, since the layout designed to perform the SPT process is not the layout of the spacer pattern but the layout of the partition, and the result pattern according to the SPT process is the spacer pattern, the design layout and the image of the result pattern cannot be directly compared. Therefore, difficulties in measurement verification to determine whether the pattern formed as a result of the SPT process is formed to the desired size and shape level. In particular, since the designed layout is the layout of the partition, it is difficult to secure the reference for the measurement with respect to the formed spacer pattern, causing a large amount of measurement error in the measurement itself. Therefore, development of a method of measuring and verifying a pattern of SPT process results is required.

본 발명은 스페이서 패터닝 공정(SPT) 결과 형성된 패턴이 원하는 크기 및 형상 수준으로 형성되었는 지를 판단하는 미세 패턴 검증 방법을 제시하고자 한다. The present invention aims to provide a fine pattern verification method for determining whether a pattern formed as a result of a spacer patterning process (SPT) is formed at a desired size and shape level.

본 발명의 일 관점은, 스페이서 패터닝 과정(SPT)에 사용될 파티션 레이아웃(layout of partition)을 설계하는 단계; 상기 설계된 파티션 레이아웃을 따르는 형상의 파티션을 반도체 기판 상에 형성하는 단계; 상기 형성된 파티션의 이미지 컨투어(image contour)를 얻는 단계; 상기 파티션의 이미지 컨투어를 설계 변경(design modification)하여 상기 파티션에 부착될 스페이서 패턴의 기준 레이아웃(reference layout)을 얻는 단계; 상기 파티션의 측벽에 상기 스페이서 패턴을 형성하는 단계; 상기 파티션을 선택적으로 제거한 후 상기 스페이서 패턴의 이미지 컨투어를 얻는 단계; 및 상기 스페이서 패턴의 이미지 컨투어와 상기 스페이서 패턴의 기준 레이아웃을 비교 측정하여 상기 스페이서 패턴을 검증하는 단계를 포함하는 미세 패턴을 검증하는 방법을 제시한다. One aspect of the present invention is to design a layout of partition to be used in the spacer patterning process (SPT); Forming a partition having a shape conforming to the designed partition layout on a semiconductor substrate; Obtaining an image contour of the formed partition; Design modification of the image contour of the partition to obtain a reference layout of the spacer pattern to be attached to the partition; Forming the spacer pattern on sidewalls of the partition; Selectively removing the partition to obtain an image contour of the spacer pattern; And verifying the spacer pattern by comparing and measuring an image contour of the spacer pattern and a reference layout of the spacer pattern.

상기 파티션의 이미지 컨투어를 얻는 단계는 상기 반도체 기판 상에 형성된 상기 파티션의 주사전자현미경(SEM) 이미지를 얻는 단계; 상기 이미지로부터 상기 파티션의 이미지 컨투어를 추출하는 단계; 및 상기 추출된 파티션의 이미지 컨투어를 설정된 픽셀(pixel) 단위로 스무딩(smoothing)하는 단계를 포함할 수 있다. Obtaining an image contour of the partition comprises: obtaining a scanning electron microscope (SEM) image of the partition formed on the semiconductor substrate; Extracting an image contour of the partition from the image; And smoothing the image contour of the extracted partition by a predetermined pixel unit.

상기 스페이서 패턴의 기준 레이아웃을 얻는 단계는 상기 파티션의 이미지 컨투어를 상기 파티션에 부착될 스페이서 패턴의 설정된 폭만큼 측방향으로 확장하는 설계 변경 단계; 및 상기 설계 변경된 레이아웃에서 상기 파티션의 이미지 컨투어를 차감하여 상기 스페이서 패턴의 기준 레이아웃을 얻는 단계를 포함할 수 있다. The step of obtaining a reference layout of the spacer pattern includes a design change step of extending the image contour of the partition laterally by a set width of the spacer pattern to be attached to the partition; And subtracting an image contour of the partition from the design-modified layout to obtain a reference layout of the spacer pattern.

상기 스페이서 패턴을 검증하는 단계는 상기 스페이서 패턴의 이미지 컨투어에 상기 스페이서 패턴의 기준 레이아웃을 중첩시켜 사이의 차이 바이어스(bias) 측정하여 상기 스페이서 패턴의 불량 여부를 판단하게 수행될 수 있다. The verifying of the spacer pattern may be performed to determine whether the spacer pattern is defective by measuring a difference bias between overlapping the reference layout of the spacer pattern on the image contour of the spacer pattern.

상기 스페이서 패턴을 검증하는 단계는 상기 스페이서 패턴의 이미지 컨투어에 상기 스페이서 패턴의 기준 레이아웃을 중첩시켜 사이의 차이 제1바이어스(bias) 측정하는 단계; 상기 형성된 파티션의 이미지 컨투어(image contour)에 상기 설계된 파티션 레이아웃을 중첩시켜 사이의 차이 제2바이어스를 측정하는 단계; 및 상기 제1 및 제2바이어스의 합을 설정된 허용 범위와 비교하여 상기 스페이서 패턴의 불량 여부를 판단하는 단계를 포함할 수 있다. The verifying of the spacer pattern may include: measuring a difference between first biases by overlapping a reference layout of the spacer pattern on an image contour of the spacer pattern; Measuring the difference second bias between the overlapping of the designed partition layout on an image contour of the formed partition; And comparing the sum of the first and second biases with a set allowable range to determine whether the spacer pattern is defective.

본 발명의 다른 일 관점은, 반도체 기판 상에 제1패턴을 형성하는 단계; 상기 제1패턴의 이미지 컨투어(image contour)를 얻는 단계; 상기 제1패턴 측부에 제2패턴을 부착하는 단계; 상기 제2패턴의 이미지 컨투어를 얻는 단계; 상기 제1패턴의 이미지 컨투어의 측부에 설정된 폭을 가지게 부착되도록 상기 제2패턴의 기준 레이아웃(reference layout)을 설계하는 단계; 및 상기 제2패턴의 이미지 컨투어와 상기 제2패턴의 기준 레이아웃을 비교 측정하여 상기 제2패턴을 검증하는 단계를 포함할 수 있다. Another aspect of the invention, forming a first pattern on a semiconductor substrate; Obtaining an image contour of the first pattern; Attaching a second pattern to the side of the first pattern; Obtaining an image contour of the second pattern; Designing a reference layout of the second pattern to be attached to the side of the image contour of the first pattern with a set width; And comparing the image contour of the second pattern with the reference layout of the second pattern to verify the second pattern.

상기 제2패턴의 기준 레이아웃을 설계하는 단계는 상기 제1패턴의 이미지 컨투어를 상기 설정된 폭만큼 측방향으로 확장하는 설계 변경 단계; 및 상기 설계 변경된 레이아웃에서 상기 제1패턴의 이미지 컨투어를 차감하여 상기 제2패턴의 기준 레이아웃을 얻는 단계를 포함할 수 있다. The designing of the reference layout of the second pattern may include: a design change step of extending the image contour of the first pattern laterally by the set width; And subtracting the image contour of the first pattern from the design-modified layout to obtain a reference layout of the second pattern.

상기 제2패턴을 검증하는 단계는 상기 제2패턴의 이미지 컨투어에 상기 제2패턴의 기준 레이아웃을 중첩시키고 차이 바이어스(bias) 측정하여 상기 제2패턴의 불량 여부를 판단하게 수행될 수 있다. The verifying of the second pattern may be performed by determining whether the second pattern is defective by overlapping the reference layout of the second pattern on the image contour of the second pattern and measuring a difference bias.

상기 제2패턴을 검증하는 단계는 상기 제2패턴의 이미지 컨투어에 상기 제2패턴의 기준 레이아웃을 중첩시켜 사이의 차이 제1바이어스(bias) 측정하는 단계; 상기 제1패턴을 위한 제1패턴 레이아웃을 설계하는 단계; 상기 형성된 제1패턴의 이미지 컨투어(image contour)에 상기 설계된 제1패턴 레이아웃을 중첩시켜 사이의 차이 제2바이어스를 측정하는 단계; 및 상기 제1 및 제2바이어스의 합을 설정된 허용 범위와 비교하여 상기 제2패턴의 불량 여부를 판단하는 단계를 포함할 수 있다. The step of verifying the second pattern includes measuring a difference first bias between the reference layout of the second pattern by overlapping the image contour of the second pattern; Designing a first pattern layout for the first pattern; Measuring a difference second bias between the overlapping of the designed first pattern layout on an image contour of the formed first pattern; And comparing the sum of the first and second biases with a predetermined allowable range to determine whether the second pattern is defective.

본 발명에 따르면, 스페이서 패터닝 공정(SPT) 결과 형성된 패턴이 원하는 크기 및 형상 수준으로 형성되었는 지를 판단하는 미세 패턴 검증 방법을 제시할 수 있다. SPT 공정 또는 노광 현상 과정, 즉, 리소그래피(lithography) 과정에 의해 형성된 파티션의 패턴 형태가 후공정에 의해 변경되기 전에, 파티션의 설계 레이아웃과 파티션의 패턴 이미지 컨투어(image contour)를 사용하여, SPT 공정 또는 노광 현상에 의해 형성된 파티션의 형태가 후공정에 의해 변경된 후의 실제 ㅅ스페이서 패턴(spacer pattern)의 형상을 예상하는 방법으로, 공정 기간(TAT: Turn Aournd Time)의 손실 및 측정 에러(error)의 발생 확율을 감소시켜, 보다 정확한 패턴 측정 및 검증이 가능하다. 즉, 설계된 파티션의 레이아웃과 실제 형성된 결과 스페이서 패턴의 형상에 차이가 발생함에도 불구하고, 설계기준측정(design base measurement)을 가능하게 하여 설계기준측정에 따른 측정 결과에 대한 높은 해상도(resolution)과 양호한 측정 반복성(good repeatability)을 구현할 수 있다. According to the present invention, a fine pattern verification method for determining whether a pattern formed as a result of a spacer patterning process (SPT) is formed to a desired size and shape level can be provided. SPT process using the partition's design layout and the pattern image contour of the partition before the pattern shape of the partition formed by the SPT process or the exposure developing process, that is, the lithography process, is changed by the post process. Alternatively, a method of estimating the shape of the actual spacer pattern after the shape of the partition formed by the exposure phenomenon is changed by the post process may be used to determine the loss of a turn time (TAT) and measurement error. By reducing the probability of occurrence, more accurate pattern measurement and verification is possible. That is, despite the difference in the layout of the designed partition and the shape of the resultant spacer pattern actually formed, it is possible to perform design base measurement to achieve a high resolution and good quality of the measurement result according to the design reference measurement. Good repeatability can be achieved.

도 1은 본 발명의 실시예에 따른 스페이서 패터닝 과정으로 형성된 미세 패턴을 검증하는 방법을 보여주는 공정 흐름도이다.
도 2 내지 도 11은 본 발명의 실시예에 따른 스페이서 패터닝 과정으로 형성된 미세 패턴을 검증하는 방법을 보여주는 도면들이다. 1 is a flowchart illustrating a method of verifying a fine pattern formed by a spacer patterning process according to an exemplary embodiment of the present invention.
2 to 11 are diagrams illustrating a method of verifying a fine pattern formed by a spacer patterning process according to an exemplary embodiment of the present invention.

본 발명의 실시예에서는 SPT 공정 결과의 스페이서 패턴을 측정 검증할 때, 설계기준측정(design base measurement) 방법을 이용한다. 설계기준측정은 노광 과정에서 사용될 레티클(reticle)의 제작 시 사용되는 캐드(CAD) 정보인 설계 레이아웃을 기준으로 사용하여, 실리콘 웨이퍼(Si wafer) 상에 패터닝된 실제 패턴에 대해 측정을 수행함으로써, 설계 상 의도한 패턴 형상과 실제 형성된 패턴 형상을 비교 측정 검증하는 방법이다. 이러한 설계기준측정 방법은 측정 결과에 대한 높은 해상도(resolution)과 양호한 측정 반복성(good repeatability)을 구현할 수 있지만, SPT 공정에서는 설계 레이아웃에서 설계된 파티션과 실제 웨이퍼 상에 형성된 스페이서 패턴이 동일한 패턴이 아니므로 이를 직접 적용하기는 어렵다. In the exemplary embodiment of the present invention, a design base measurement method is used when measuring and verifying a spacer pattern of an SPT process result. Design reference measurement is based on the design layout, which is the CAD information used in the manufacture of the reticle to be used during the exposure process, to perform measurement on the actual pattern patterned on the Si wafer. It is a method of comparing, measuring and verifying a pattern shape intended for design and a pattern shape actually formed. Although this design reference measurement method can realize high resolution and good repeatability of measurement results, in the SPT process, the partition pattern designed in the design layout and the spacer pattern formed on the actual wafer are not the same pattern. It is difficult to apply this directly.

파티션의 설계 레이아웃을 변경(modify)하여, SPT 공정 또는 리소그래피 공정에 의해 형성된 패턴을 후공정, 즉, 스페이서 부착 공정 이후에 형성되는 스페이서 패턴의 형상의 레이아웃을 얻은 후, 얻어진 스페이서 패턴의 레이아웃을 기준으로 실제 이미지(image)로 얻어지는 스페이서 패턴의 이미지 컨투어와 비교하는 과정을 고려할 수 있지만, 파티션의 설계 레이아웃을 스페이서 패턴의 레이아웃으로 변경시키기가 어려우며, 또한, 변경된 스페이서 패턴의 레이아웃이 부정확하게 잘못 변경(mis-modified)될 경우, 측정 시 다량의 에러를 발생시키는 요인으로 작용할 수 있어, 측정 자체가 어려울 수 있고 또한 측정의 정확도가 떨어질 수 있다. 또한, 설계 레이아웃을 변경할 때 공정의 영향을 시뮬레이션(simulation)하거나 또는 작업자의 경험에 의존하여 측정을 위한 설계 레이아웃을 변경하는 경우, 많은 작업 시간 TAT 및 많은 인력이 요구되고, 오보정 또는 오변경된 설계 레이아웃으로 설계기준측정을 수행할 때, 측정 에러가 다량 발생될 수 있다. By modifying the design layout of the partition, the pattern formed by the SPT process or the lithography process is obtained after the process, that is, the layout of the shape of the spacer pattern formed after the spacer attaching process, and then based on the layout of the obtained spacer pattern. As a result, a process of comparing the image pattern of the spacer pattern obtained with the actual image may be considered, but it is difficult to change the design layout of the partition into the layout of the spacer pattern, and the layout of the changed spacer pattern is incorrectly incorrectly changed ( If mis-modified, it can cause a large amount of error in the measurement, which can make the measurement itself difficult and also reduce the accuracy of the measurement. In addition, when simulating the impact of the process when changing the design layout, or changing the design layout for measurement depending on the operator's experience, it requires a lot of work time TAT and a lot of manpower, and the design is miscorrected or changed. When performing design reference measurements with layouts, large amounts of measurement errors can occur.

본 발명의 실시예에서는 파티션의 설계 레이아웃을 변형 변경할 때, 파티션의 이미지로부터 이미지 컨투어를 추출하고, 추출된 파티션 이미지 컨투어를 기준으로 하여, 파티션 이미지 컨투어를 변경하여 스페이서 패턴의 기준 레이아웃을 추출한다. 이러한 스페이서 패턴의 기준 레이아웃과 스페이서 패턴의 이미지 컨투어를 비교 측정함으로써, SPT 공정 결과의 패턴을 검증할 수 있다. According to an embodiment of the present invention, when modifying and changing the design layout of a partition, an image contour is extracted from an image of a partition, and a reference layout of a spacer pattern is extracted by changing a partition image contour based on the extracted partition image contour. By comparing and measuring the reference layout of the spacer pattern and the image contour of the spacer pattern, the pattern of the SPT process result can be verified.

도 1은 본 발명의 실시예에 따른 스페이서 패터닝 과정으로 형성된 미세 패턴을 검증하는 방법을 보여주는 공정 흐름도이다. 도 2 내지 도 11은 본 발명의 실시예에 따른 스페이서 패터닝 과정으로 형성된 미세 패턴을 검증하는 방법을 보여주는 도면들이다. 1 is a flowchart illustrating a method of verifying a fine pattern formed by a spacer patterning process according to an exemplary embodiment of the present invention. 2 to 11 are diagrams illustrating a method of verifying a fine pattern formed by a spacer patterning process according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 미세 패턴을 검증하는 방법은, 설계 캐드(CAD) 정보인 설계 레이아웃을 기준으로 사용하여, 실리콘 웨이퍼(Si wafer)와 같은 반도체 기판 상에 패터닝된 실제 패턴에 대해 얻어진 이미지 컨투어(image contour)에 대해 비교 측정을 수행함으로써, 설계 상 의도한 패턴 형상과 실제 형성된 패턴 형상을 비교 측정 검증하는 설계기준측정(design base measurement) 방법으로 수행된다. 이러한 측정 검증은 이미지 컨투어와 설계 레이아웃을 비교 측정할 수 있는 설계기준계측장비(Design Base Metrology Tool)를 이용하여 수행된다. Referring to FIG. 1, a method of verifying a fine pattern according to an exemplary embodiment of the present invention may be patterned on a semiconductor substrate such as a silicon wafer, using a design layout as design CAD information. By performing a comparative measurement on the image contour (image contour) obtained for the actual pattern, it is carried out by a design base measurement method (comparison measurement verification of the intended pattern shape and the actually formed pattern shape in the design). This measurement verification is performed using the Design Base Metrology Tool, which allows the comparison of image contours and design layouts.

이를 위해서 스페이서 패터닝 과정(SPT)에서 스페이서 패턴(spacer pattern)들이 제2패턴으로 측부에 부착될 제1패턴으로서의 파티션(partition)을 위한 파티션 레이아웃(layout of partition)을 설계한다(도 1의 10). 예컨대 도 2에 제시된 바와 같이, 장방형 또는 라인(line) 몸체를 가지게 파티션 레이아웃(201)을 캐드(CAD)를 이용하여 설계한다. 이러한 파티션 레이아웃(201)을 이용하여 노광 장비에 패턴 전사를 위해 사용될 레티클(reticle)을 제조하고, 레티클을 이용한 노광 과정으로 패턴 전사한 후 현상 및 식각을 수행하여, 도 3에 제시된 바와 같이, 반도체 기판(100) 또는 식각 대상층 상에 제1패턴으로 파티션(200)을 실제 패턴(real pattern)으로 형성한다. To this end, in the spacer patterning process (SPT), a layout of partition for a partition as a first pattern to which spacer patterns are attached to a side part as a second pattern is designed (10 in FIG. 1). . For example, as shown in FIG. 2, partition layout 201 is designed using CAD, having a rectangular or line body. By using the partition layout 201 to manufacture a reticle (reticle) to be used for the pattern transfer to the exposure equipment, pattern transfer by the exposure process using the reticle and then developing and etching, as shown in Figure 3, a semiconductor The partition 200 is formed in a real pattern on the substrate 100 or the etching target layer in a first pattern.

도 4에 제시된 바와 같이, 파티션(200)의 이미지를 SEM 사진으로 얻은 후, 이미지로부터 이미지 컨투어(203)를 추출한다(도 1의 20). 이러한 이미지 컨투어(203)는 SEM 사진의 이미지로부터 설계기준계측장비에서 추출될 수 있다. 파티션의 이미지 컨투어(203)는 설계된 파티션 레이아웃(201)과 차이가 날 수 있으며, 이러한 차이는 바이어스(bias)로 측정될 수 있으며, 차이 바이어스는 설계된 파티션 레이아웃(201)과 실제 반도체 기판(100) 상에 구현된 파티션(200)과의 형상 차이를 보여주게 된다. 파티션의 이미지 컨투어(203)를 추출한 후, 설계기준계측장비에서의 측정 단위 기준이 픽셀(pixel) 단위로 스무딩(smoothing)한다. 이에 따라, 이미지 컨투어(203)는 보다 완만한 라인(line)으로 스무딩된다. As shown in FIG. 4, after the image of the partition 200 is obtained as an SEM photograph, the image contour 203 is extracted from the image (20 in FIG. 1). This image contour 203 can be extracted from the design reference measurement equipment from the image of the SEM picture. The image contour 203 of the partition may differ from the designed partition layout 201, and this difference may be measured with a bias, the difference bias being the designed partition layout 201 and the actual semiconductor substrate 100. The shape difference with the partition 200 implemented on the above is shown. After extracting the image contour 203 of the partition, the measurement unit reference in the design reference measurement equipment is smoothed in pixel units. As a result, the image contour 203 is smoothed with smoother lines.

도 5에 제시된 바와 같이, 추출된 파티션(도 3의 200)의 패턴 이미지 컨투어(도 4의 203)를 설계 변경(design modification)하여 스페이서 패턴의 기준 레이아웃(reference layout: 302)을 추출한다(도 1의 30). SPT 과정은 도 6에 제시된 바와 같이 파티션(200)의 측벽에 스페이서 패턴(300)을 부착하게 수행된다. 예컨대, 파티션(200)이 실리콘산화물(SiO2)와 같은 희생층 또는 절연층으로 형성될 때, 이와 식각선택비(etch selectivity)를 가지는 다른 절연물, 예컨대, 실리콘질화물(Si3N4)을 파티션(200)을 덮게 증착한 후, 스페이서 식각(spacer etch) 또는 이방성 건식 식각을 수행함으로써, 스페이서 패턴(300)을 형성한다. 이후에, 도 7에 제시된 바와 같이, 식각 선택비를 이용하여 스페이서 패턴(300)을 하드 마스크(hard mask) 또는 식각 마스크(etch mask)로 이용하여 노출딘 파티션(200)을 선택적으로 제거하여, STP 공정의 결과물로서의 스페이서 패턴(300)을 형성하게 STP 과정이 수행된다. As shown in FIG. 5, the pattern image contour (203 of FIG. 4) of the extracted partition (200 in FIG. 3) is design modified to extract a reference layout 302 of the spacer pattern (FIG. 1, 30). The SPT process is performed to attach the spacer pattern 300 to the sidewall of the partition 200 as shown in FIG. 6. For example, when the partition 200 is formed of a sacrificial layer or an insulating layer such as silicon oxide (SiO 2 ), the partition 200 is partitioned from another insulator having an etch selectivity such as silicon nitride (Si 3 N 4 ). After deposition to cover the (200), the spacer pattern 300 is formed by performing a spacer etch or anisotropic dry etching. Subsequently, as shown in FIG. 7, the exposed partition 200 is selectively removed by using the spacer pattern 300 as a hard mask or an etch mask using an etching selectivity. The STP process is performed to form the spacer pattern 300 as a result of the STP process.

이때, 도 5에 제시된 바와 같이 설계 변경에 의해서 CAD에 의해 설계되는 제2패턴, 즉, 스페이서 패턴의 기준 레이아웃(도 5의 302)는 반도체 기판(도 7의 100) 또는 식각 대상층 상에 실제 형성되는 스페이서 패턴(도 7의 300)의 형상을 예측하여 설계 또는 드로잉(drawing)한 레이아웃이다. 도 5의 스페이서 패턴의 기준 레이아웃(302)은 실제 반도체 기판(100) 상에 형성될 스페이서 패턴(300)의 형상을 미리 설정한 것으로, 실제 형성된 스페이서 패턴(300)을 이미지(image)를 이용하여 계측, 측정 및 비교할 때의 기준으로 이용된다. At this time, as shown in FIG. 5, the reference pattern (302 of FIG. 5) of the second pattern designed by CAD by design change, that is, the spacer pattern, is actually formed on the semiconductor substrate (100 of FIG. 7) or the etching target layer. The layout is designed or drawn by predicting the shape of the spacer pattern (300 of FIG. 7). The reference layout 302 of the spacer pattern of FIG. 5 is a shape of the spacer pattern 300 to be formed on the actual semiconductor substrate 100 in advance. The spacer pattern 300 actually formed is formed by using an image. It is used as a reference when measuring, measuring and comparing.

이러한 스페이서 패턴의 기준 레이아웃(302)은, 도 5에 제시된 바와 같이 파티션의 이미지 컨투어(203)을 이용하여 설계 변경되어 CAD 정보 데이터(data)로 얻어진다. 예컨대, 스페이서 패턴의 기준 레이아웃(302)은, 파티션(도 6의 200)에 부착될 스페이서 패턴(300)의 폭을 설정하고, 파티션의 이미지 컨투어(203)를 이러한 설정된 폭만큼 측방향으로 확장되도록 설계 변경하고, 설계 변경된 레이아웃에서 파티션의 이미지 컨투어(203)를 차감함으로써 얻어질 수 있다. 이때, 확장 설계 변경은 룰 베이스 변경(rule base modification), 즉, 설정된 폭만큼 파티션의 이미지 컨투어(203)를 변경 수정함으로써, 스페이서 패턴의 기준 레이아웃(302)을 얻는다. The reference layout 302 of this spacer pattern, as shown in FIG. 5, is design changed using the partition's image contour 203 to obtain CAD information data. For example, the reference layout 302 of the spacer pattern sets the width of the spacer pattern 300 to be attached to the partition (200 in FIG. 6) and extends the image contour 203 of the partition laterally by this set width. A design change can be obtained by subtracting the image contour 203 of the partition from the design changed layout. At this time, the extension design change is a rule base modification, i.e., modifying the partition's image contour 203 by a set width, thereby obtaining the reference layout 302 of the spacer pattern.

도 8을 참조하면, 도 7에 제시된 바와 같이 반도체 기판(100) 상에 형성된 스페이서 패턴(300)의 형상 이미지를 SEM과 같은 화상 촬영 장비로 얻고, 얻어진 이미지로부터 스페이서 패턴 이미지 컨투어(303)를 추출한다. 도 9에 제시된 바와 같이, 추출된 스페이서 패턴 이미지 컨투어(300)와 스페이서 패턴의 기준 레이아웃(302)를 비교 측정하여, 스페이서 패턴(도 7의 300)이 의도한 형상으로 형성되었는 지의 여부 및 불량 여부를 판단한다(도 1의 40). 스페이서 패턴의 기준 레이아웃(302)이 실제 형성된 파티션(도 6의 200)의 형상 이미지 컨투어(도 4의 203)으로부터 설계 변경으로 예측하여 마련되었으므로, 스페이서 패턴의 기준 레이아웃(302)과 실제 스페이서 패턴(300)의 이미지 컨투어(303)는 측정 범위 내에서 중첩되며, 이에 따라, 스페이서 패턴(300)의 이미지 컨투어(303)와 스페이서 패턴의 기준 레이아웃(302)의 차이 바이어스를 측정하여 스페이서 패턴(300)의 형상 및 위치에서의 불량 여부를 판별할 수 있다. 스페이서 패턴의 이미지 컨투어(303)에 스페이서 패턴의 기준 레이아웃(302)을 중첩시켜 이들 사이의 차이 바이어스(bias)를 측정하고, 측정된 바이어스를 미리 설정된 허용 바이어스와 비교하여 스페이서 패턴(300)의 불량 여부를 판단할 수 있다. Referring to FIG. 8, as shown in FIG. 7, a shape image of the spacer pattern 300 formed on the semiconductor substrate 100 is obtained by an imaging apparatus such as an SEM, and the spacer pattern image contour 303 is extracted from the obtained image. do. As shown in FIG. 9, by comparing and measuring the extracted spacer pattern image contour 300 and the reference layout 302 of the spacer pattern, whether the spacer pattern (300 of FIG. 7) is formed in the intended shape and whether or not it is defective (40 of FIG. 1). Since the reference layout 302 of the spacer pattern was prepared by predicting a design change from the shape image contour (203 of FIG. 4) of the partition (200 of FIG. 6) actually formed, the reference layout 302 of the spacer pattern and the actual spacer pattern ( The image contour 303 of 300 overlaps within the measurement range, thereby measuring the difference bias between the image contour 303 of the spacer pattern 300 and the reference layout 302 of the spacer pattern 300 so as to measure the spacer pattern 300. It is possible to determine whether or not the defect in the shape and location of. Overlapping the reference layout 302 of the spacer pattern on the image contour 303 of the spacer pattern to measure the difference bias therebetween, and comparing the measured bias with a preset allowable bias so that the spacer pattern 300 is defective. It can be determined.

이에 비해, 도 10에 제시된 바와 같이, 설계된 파티션 레이아웃(201)을 설계 변경하여 스페이서 패턴의 기준 레이아웃(301)을 예측한 경우, 스페이서 패턴 기준 레이아웃(301)에 실제 형성된 파티션(도 6의 200)의 형상 변형이 반영되지 않았으므로, 도 11에 제시된 바와 같이, 스페이서 패턴의 기준 레이아웃(301)과 실제 스페이서 패턴(300)의 이미지 컨투어(303)와의 형상 차이가 매우 극심하게 유발될 수 있다. 이러한 경우, 측정 장비 내에서 스페이서 패턴의 기준 레이아웃(301)과 실제 스페이서 패턴(300)의 이미지 컨투어(303)를 매치(match)시키지 못하여, 측정 자체가 불가능한 측정 에러가 발생될 수 있다. 이러한 측정 에러의 발생은 다수의 측정 지점들에서 측정된 다수의 전체 측정 결과 데이터에 대한 신뢰성을 저하시키고, 형성된 스페이서 패턴(300)의 불량 유무를 판별하는 데 어려움을 야기할 수 있다. On the contrary, as shown in FIG. 10, when the designed partition layout 201 is changed by design change to predict the reference layout 301 of the spacer pattern, the partition actually formed on the spacer pattern reference layout 301 (200 of FIG. 6). Since the shape deformation of is not reflected, as shown in FIG. 11, the shape difference between the reference layout 301 of the spacer pattern and the image contour 303 of the actual spacer pattern 300 may be extremely severe. In this case, a measurement error in which the measurement itself is impossible may occur because the reference layout 301 of the spacer pattern and the image contour 303 of the actual spacer pattern 300 are not matched in the measurement equipment. The occurrence of such a measurement error may lower the reliability of the plurality of total measurement result data measured at the plurality of measurement points, and may cause difficulty in determining whether the formed spacer pattern 300 is defective.

본 발명의 실시예에서는 스페이서 패턴의 기준 레이아웃(302)이 실제 형성된 파티션(도 6의 200)의 형상 이미지 컨투어(도 4의 203)으로부터 설계 변경으로 예측하여 마련되었으므로, 측정 에러 발생을 유효하게 억제하여 보다 정확한 패턴 불양 유무를 판별할 수 있다. 도 9에 제시된 바와 같이, 스페이서 패턴의 이미지 컨투어(303)에 스페이서 패턴의 기준 레이아웃(302)을 중첩시켜, 이들 사이의 차이 바이어스(bias)를 제1바이어스로 측정하고, 도 4에 제시된 바와 같이, 파티션 레이아웃(201)과 파티션 이미지 컨투어(203) 사이의 차이 바이어스를 제2바이어스로 측정함으로써, 실제 형성된 스페이서 패턴(도 7의 300)에 유발된 전체 바이어스는 이러한 제1 및 제2바이어스들의 합으로 얻어질 수 있다. 이러한 전체 바이어스를 공정 상 설정된 바이어스 허용 범위와 비교하여, 이러한 허용 범위 이내이면 정상 패턴으로 판단하고, 허용 범위를 벗어나면 패턴 불량으로 판별함으로써, SPT 과정에서의 패턴 불량 유무를 보다 정확하고 신뢰성있게 판별할 수 있다. In the embodiment of the present invention, since the reference layout 302 of the spacer pattern is prepared by predicting a design change from the shape image contour (203 of FIG. 4) of the partition (200 of FIG. 6) actually formed, the occurrence of measurement error is effectively suppressed. It is possible to determine the presence or absence of more accurate pattern failure. As shown in FIG. 9, the reference layout 302 of the spacer pattern is superimposed on the image contour 303 of the spacer pattern to measure the difference bias therebetween with a first bias, as shown in FIG. 4. By measuring the difference bias between the partition layout 201 and the partition image contour 203 with a second bias, the total bias induced in the actually formed spacer pattern (300 in FIG. 7) is the sum of these first and second biases. Can be obtained. The overall bias is compared with the bias tolerance set in the process, and if it is within the tolerance, it is judged as a normal pattern, and if it is out of the tolerance, it is judged as a pattern defect, thereby more accurately and reliably discriminating the presence or absence of pattern defects in the SPT process. can do.

상술한 바와 같은 본 발명의 실시예에 따른 미세 패턴을 검증하는 방법은, SPT 과정의 결과로서의 스페이서 패턴(300)에 대한 측정 검증 이외에, 리소그래피에 의해서 형성된 패턴 형태가 후속되는 공정에 의해 변경된 후의 실제 최종적 ㅍ패턴을 예상하여야 하는 경우의 다양한 RET 기술에 유효하게 적용될 수 있다. The method for verifying the fine pattern according to the embodiment of the present invention as described above, in addition to the measurement verification for the spacer pattern 300 as a result of the SPT process, the actual pattern after the pattern shape formed by lithography is changed by a subsequent process It can be effectively applied to various RET techniques when the final pattern should be expected.

100...반도체 기판 200...파티션
201...파티션 레이아웃 203...파티션 이미지 컨투어
300...스페이서 패턴 302...스페이서 패턴 기준 레이아웃
303...스페이서 패턴 이미지 컨투어. 100 ... semiconductor board 200 ... partition
203 ... Partition layout 203 ... Partition image contour
300 ... Spacer pattern 302 ... Spacer pattern based layout
303 ... Spacer pattern image contour.

Claims (9)

스페이서 패터닝 과정(SPT)에 사용될 파티션 레이아웃(layout of partition)을 설계하는 단계;
상기 설계된 파티션 레이아웃을 따르는 형상의 파티션을 반도체 기판 상에 형성하는 단계;
상기 형성된 파티션의 이미지 컨투어(image contour)를 얻는 단계;
상기 파티션의 이미지 컨투어를 상기 파티션에 부착될 스페이서 패턴의 폭만큼 측방향으로 확장하여 변경된 레이아웃을 얻는 단계;
상기 변경된 레이아웃에서 상기 파티션 이미지 컨투어를 차감하여 상기 스페이서 패턴의 기준 레이아웃(reference layout)을 얻는 단계;
상기 파티션의 측벽에 상기 스페이서 패턴을 형성하는 단계;
상기 파티션을 선택적으로 제거한 후 상기 스페이서 패턴의 이미지 컨투어를 얻는 단계; 및
상기 스페이서 패턴의 이미지 컨투어와 상기 스페이서 패턴의 기준 레이아웃을 비교 측정하여 상기 스페이서 패턴을 검증하는 단계를 포함하는 미세 패턴을 검증하는 방법.
Designing a layout of partition to be used in the spacer patterning process (SPT);
Forming a partition having a shape conforming to the designed partition layout on a semiconductor substrate;
Obtaining an image contour of the formed partition;
Extending the image contour of the partition laterally by the width of the spacer pattern to be attached to the partition to obtain a modified layout;
Subtracting the partition image contour from the changed layout to obtain a reference layout of the spacer pattern;
Forming the spacer pattern on sidewalls of the partition;
Selectively removing the partition to obtain an image contour of the spacer pattern; And
Verifying the spacer pattern by comparing and measuring an image contour of the spacer pattern and a reference layout of the spacer pattern.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 파티션의 이미지 컨투어를 얻는 단계는
상기 반도체 기판 상에 형성된 상기 파티션의 주사전자현미경(SEM) 이미지를 얻는 단계;
상기 이미지로부터 상기 파티션의 이미지 컨투어를 추출하는 단계; 및
상기 추출된 파티션의 이미지 컨투어를 설정된 픽셀(pixel) 단위로 스무딩(smoothing)하는 단계를 포함하는 미세 패턴을 검증하는 방법.
The method of claim 1,
Obtaining an image contour of the partition
Obtaining a scanning electron microscope (SEM) image of the partition formed on the semiconductor substrate;
Extracting an image contour of the partition from the image; And
And smoothing the image contour of the extracted partition by a predetermined pixel unit.
삭제delete 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 스페이서 패턴을 검증하는 단계는
상기 스페이서 패턴의 이미지 컨투어에 상기 스페이서 패턴의 기준 레이아웃을 중첩시켜 사이의 차이 바이어스(bias) 측정하여 상기 스페이서 패턴의 불량 여부를 판단하게 수행되는 미세 패턴을 검증하는 방법.
The method of claim 1,
Verifying the spacer pattern
And superimposing a reference layout of the spacer pattern on the image contour of the spacer pattern to measure a difference bias therebetween to determine whether the spacer pattern is defective or not.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 스페이서 패턴을 검증하는 단계는
상기 스페이서 패턴의 이미지 컨투어에 상기 스페이서 패턴의 기준 레이아웃을 중첩시켜 사이의 차이 제1바이어스(bias) 측정하는 단계;
상기 형성된 파티션의 이미지 컨투어(image contour)에 상기 설계된 파티션 레이아웃을 중첩시켜 사이의 차이 제2바이어스를 측정하는 단계; 및
상기 제1 및 제2바이어스의 합을 설정된 허용 범위와 비교하여 상기 스페이서 패턴의 불량 여부를 판단하는 단계를 포함하는 미세 패턴을 검증하는 방법.
The method of claim 1,
Verifying the spacer pattern
Measuring a difference between the first bias of the spacer pattern by overlapping the reference layout of the spacer pattern with an image contour of the spacer pattern;
Measuring the difference second bias between the overlapping of the designed partition layout on an image contour of the formed partition; And
And determining whether the spacer pattern is defective by comparing the sum of the first and second biases with a predetermined allowable range.
반도체 기판 상에 제1패턴을 형성하는 단계;
상기 제1패턴의 이미지 컨투어(image contour)를 얻는 단계;
상기 제1패턴 측부에 제2패턴을 부착하는 단계;
상기 제2패턴의 이미지 컨투어를 얻는 단계;
상기 제1패턴의 이미지 컨투어의 측부에 설정된 폭을 가지게 부착되도록 상기 제2패턴의 기준 레이아웃(reference layout)을 설계하는 단계; 및
상기 제2패턴의 이미지 컨투어와 상기 제2패턴의 기준 레이아웃을 비교 측정하여 상기 제2패턴을 검증하는 단계를 포함하는 미세 패턴을 검증하는 방법.
Forming a first pattern on the semiconductor substrate;
Obtaining an image contour of the first pattern;
Attaching a second pattern to the side of the first pattern;
Obtaining an image contour of the second pattern;
Designing a reference layout of the second pattern to be attached to the side of the image contour of the first pattern with a set width; And
And comparing the image contour of the second pattern with the reference layout of the second pattern to verify the second pattern.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 제2패턴의 기준 레이아웃을 설계하는 단계는
상기 제1패턴의 이미지 컨투어를 상기 설정된 폭만큼 측방향으로 확장하는 설계 변경 단계; 및
상기 설계 변경된 레이아웃에서 상기 제1패턴의 이미지 컨투어를 차감하여 상기 제2패턴의 기준 레이아웃을 얻는 단계를 포함하는 미세 패턴을 검증하는 방법.
The method of claim 6,
Designing a reference layout of the second pattern
A design change step of extending the image contour of the first pattern laterally by the set width; And
Subtracting the image contour of the first pattern from the design changed layout to obtain a reference layout of the second pattern.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제6항에 있어서,
상기 제2패턴을 검증하는 단계는
상기 제2패턴의 이미지 컨투어에 상기 제2패턴의 기준 레이아웃을 중첩시키고 차이 바이어스(bias) 측정하여 상기 제2패턴의 불량 여부를 판단하게 수행되는 미세 패턴을 검증하는 방법.
The method of claim 6,
Verifying the second pattern includes:
And superimposing a reference layout of the second pattern on the image contour of the second pattern and measuring a difference bias to determine whether the second pattern is defective.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제6항에 있어서,
상기 제2패턴을 검증하는 단계는
상기 제2패턴의 이미지 컨투어에 상기 제2패턴의 기준 레이아웃을 중첩시켜 사이의 차이 제1바이어스(bias) 측정하는 단계;
상기 제1패턴을 위한 제1패턴 레이아웃을 설계하는 단계;
상기 얻어진 제1패턴의 이미지 컨투어(image contour)에 상기 설계된 제1패턴 레이아웃을 중첩시켜 사이의 차이 제2바이어스를 측정하는 단계; 및
상기 제1 및 제2바이어스의 합을 설정된 허용 범위와 비교하여 상기 제2패턴의 불량 여부를 판단하는 단계를 포함하는 미세 패턴을 검증하는 방법.
The method of claim 6,
Verifying the second pattern includes:
Measuring a difference of first bias between the reference layout of the second pattern by overlapping the reference contour of the second pattern on the image contour of the second pattern;
Designing a first pattern layout for the first pattern;
Measuring a difference second bias between the superimposed first designed pattern layout on an image contour of the obtained first pattern; And
Determining whether the second pattern is defective by comparing the sum of the first and second biases with a set allowable range.
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KR100734534B1 (en) 2000-04-13 2007-07-04 어드밴스드 마이크로 디바이시즈, 인코포레이티드 Automated process monitoring and analysis system for semiconductor processing

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