KR101183508B1

KR101183508B1 - Ｄｃ 전류 차단기

Info

Publication number: KR101183508B1
Application number: KR1020107027800A
Authority: KR
Inventors: 우르반 오스트룀; 라르스 릴예스트란드; 빅토르 레스칼레; 망누스 바크만
Original assignee: 에이비비 테크놀로지 아게
Priority date: 2008-06-10
Filing date: 2008-06-10
Publication date: 2012-09-20
Also published as: WO2009149749A1; EP2289085A1; US20110175460A1; EP2289085B1; CA2726065A1; CA2726065C; KR20110025653A; CN102132370B; CN102132370A; AR072025A1

Abstract

2500 A 를 초과하는 DC 전류를 차단하기 위한 디바이스는 인터럽터 (1) 와 병렬로 접속된 공진 회로 (2) 및 이 공진 회로와 병렬로 접속된 서지 어레스터 (7) 를 갖는다. 공진 회로는 캐패시터 (3) 및 인덕턴스 (4) 의 직렬 접속을 갖는다. 공진 회로의 μH 단위의 인덕턴스에 대한 μF 단위의 캐패시턴스의 관계는 ≥ 1 이다.

Description

ＤＣ 전류 차단기{A DC CURRENT BREAKER}

본 발명은 제 1 전류 경로에서 흐르는 2500 A 를 초과하는 DC 전류를 차단하고, 이 DC 전류를 다른 제 2 전류 경로로 트랜스퍼 (transfer) 하도록 구성된 디바이스에 관한 것이고, 이 디바이스는 다음을 포함한다:

● 상기 제 1 전류 경로에 배열되고, 인터럽터 (interrupter) 를 통해 흐르는 전류를 차단하기 위해 인터럽터의 폐쇄 위치로부터 개방 위치로 서로에 대하여 이동 가능한 콘택 (contact) 들을 갖는 적어도 하나의 인터럽터,

● 상기 인터럽터와 병렬로 접속되고, 상기 콘택들이 분리될 때 인터럽터를 통해 흐르는 전류의 제로-크로싱 (zero-crossing) 을 생성하기 위해 상기 DC 전류 상에 중첩되는 발진 전류를 생성하여 이 전류를 차단할 수 있도록 구성된 공진 회로, 및

● 상기 공진 회로와 병렬로 접속되고, 상기 콘택들의 분리 시 상기 인터럽터에 걸리는 전압이 소정 값에 도달될 때 통전하기 시작하고 상기 제 1 전류 경로의 상기 인터럽터에 걸리는 상기 전압의 존재의 결과로서 상기 DC 전류가 상기 제 1 전류 경로에 접속된 다른 제 2 전류 경로로 방향을 바꿀 때까지 통전하도록 구성된 서지 어레스터.

이러한 디바이스는, 제 1 전류 경로에서 흐르는 높은 DC 전류를 차단하고 이 DC 전류를 다른 제 2 전류 경로로 트랜스퍼할 필요가 있는 임의의 생각할 수 있는 애플리케이션에 이용되고 이에 적응될 수도 있고, 이것은 주로 2500 A 를 초과하는 DC 전류를 핸들링하거나 이용하는 플랜트, 장비 등에서 고장의 발생 시 수행되기 위한 것이지만, 이에 한정되지 않는다. 그러나, 예를 들어 계획된 유지보수 동안 이용될 수 있다. 인터럽터를 지나는 전류를 차단할 수 있기 위해서, 인터럽터는 그 콘택들이 분리될 때 콘택들 사이에 생성된 아크를 처리할 수 있는 동안 제한된 시간 내에 그 전류의 제로-크로싱을 획득하는 것이 필수적이다. 따라서, DC 전류 상에 중첩되는 발진 전류의 진폭이 상기 제로-크로싱을 획득할만큼 충분히 높도록 공진 회로를 설계할 필요가 있다.

본 발명을 제한하는 임의의 방식이 아닌 명확함을 위해서, HVDC (High Voltage Direct Current) 를 통해 전력을 송신하기 위한 플랜트의 소위 금속 리턴 트랜스퍼 차단기 (metallic return transfer breaker) 와 같은 도입부에 정의된 유형의 디바이스의 애플리케이션이 도 1 내지 도 3 을 참조하여 간략히 설명될 것이다. 이 플랜트는 직류 전압을 교류 전압으로 그리고 반대로 변환하기 위해 변환기들 또는 변환기 밸브들 (102-105) 을 갖는 2 개의 변환기 스테이션 (100, 101) 을 갖는다. 스테이션은 2 개의 폴 (pole) 도체 (107, 108) 를 갖는 직류의 전압 라인 (106) 에 의해 서로 접속된다. 각각의 변환기 스테이션에 접속된 교류 전류 (AC) 라인은 도시되지 않는다. 플랜트의 정상 동작 동안, DC 전류는 스테이션 (100) 으로부터 스테이션 (101) 으로 하나의 폴 도체 (107) 에서 흐르고, 그 후 폴 도체 (108) 를 지나 스테이션 (100) 으로 리턴한다.

이러한 플랜트의 하나의 폴에서 고장이 발생할 때, 그 폴의 변환기는 폴 전류를 블록킹 및 중단시킨다. 전류는 그 후, 리턴 경로로서 그라운드를 이용하는데, 리턴 경로는 폴 도체 (108) 또는 그에 접속된 장치를 갖는 폴이 고장나는 경우에 대해 도 2 에 도시된다. 도입부에 정의된 유형의 디바이스는 소위 금속 리턴 트랜스퍼 차단기 (109) 로서 이 그라운드 리턴 경로 (111) 에 배열된다. HVDC 의 관련 전력은 과거 동안 증가되었으므로, 이러한 금속 리턴 트랜스퍼 차단기는 몇몇 애플리케이션에 대해 2500 A 를 초과하는, 예컨대 4000 A 정도의 DC 전류 용으로 설계되었다. 이 금속 리턴 트랜스퍼 차단기 또는 이러한 DC 전류를 차단하도록 구성된 디바이스는 전류가 장 시간 동안 그라운드되는 것을 방지하기 위해 배열되고, 도 3 에 나타난 바와 같이 그라운드 경로로부터 금속 리턴 경로 (112) 로의 전류의 경로 변경을 획득한다. 2 개의 경로 간의 매우 높은 인덕턴스는 방향 변경을 어렵게 만든다.

2500 A 미만의 DC 전류를 차단하도록 구성됨으로써 도입부에 정의된 유형과 상이한 공지된 디바이스에서, 수동 (passive) 공진 회로, 즉 캐패시터 및 인덕터를 갖고 제어의 유형이 없는 공진 회로가 이용되었다. 이러한 수동 공진 회로는 비용 관점에서 그리고 단순하고 신뢰성 있는 것에 의해 매력적이다. 그러나, 수동 공진 회로를 갖는 공지된 이러한 디바이스는 높은 전류를 차단할 수 있기에 충분히 높은 진폭을 갖는 발진 전류를 생성할 수 없기 때문에 2500 A 를 초과하는 DC 전류를 차단하도록 구성된 디바이스 용으로 어떤 선택도 갖지 않는다. 따라서, 도입부에 정의된 유형의 공지된 디바이스가 도 4 에 도시된 바와 같이 구성되었다. 이러한 디바이스는 인터럽터 (1') 및 이와 병렬로 접속된 공진 회로 (2') 를 갖는다. 공진 회로는 직렬로 접속된 캐패시터 (3') 및 인덕터 (4') 형태의 인덕턴스를 갖는다. 공진 회로는 능동적이고, 예를 들어 20 kV 까지 캐패시터 (3') 를 프리차지 (precharge) 하도록 구성된 캐패시터 충전기 (5') 를 갖는다. 공진 회로는 또한, 캐패시터 및 인덕터와 직렬로 접속되고, 인터럽터가 닫힌 통전 상태에 있을 때 열리고 인터럽터의 특정 아킹 시간 후에 닫히도록 구성된 소위 닫힘 스위치 (6') 를 포함한다. 이러한 능동 (active) 공진 회로는 인터럽터를 통해 흐르는 2500 A 를 초과하는 예컨대 4000 A 정도의 DC 전류를 차단하는데 필요한 전류의 제로-크로싱을 획득하는 것을 가능하게 한다.

본 발명의 목적은 이미 알려진 이러한 디바이스에 대하여 적어도 몇몇 양태에서 향상되는 도입부에 정의된 유형의 2500 A 를 초과하는 DC 전류를 차단하도록 구성된 디바이스를 제공하기 위한 것이다.

이 목적은 상기 공진 회로의 μH 단위의 인덕턴스에 대한 μF 단위의 캐패시턴스의 관계가 ≥1 인 디바이스를 제공함으로써 획득된 발명에 따른다.

이것은 주요 이점을 초래하는 유형의 디바이스의 공진 회로를 설계하기 위해 전체적으로 새로운 접근법을 구성한다. 이 유형의 디바이스의 공진 회로의 최대 공진 주파수가 존재하는 것으로 알려져 있고, 이 최대 공진 주파수를 초과하여서는 인터럽터가 차단 (interrupting) 시 생성된 아크를 충분히 빨리 쿨링할 수 없을 수도 있다. 공진 주파수는

이다. 공진 회로의 캐패시터에 대한 비용을 감소시키기 위해서, 지금까지 상기 최대 공진 주파수 미만의 주파수에 대해 다소 높은 인덕턴스 (L) 를 선택하는데 집중되었다. 통상적으로, 이것은 μH 단위의 인덕턴스에 대한 μF 단위의 캐패시턴스의 관계가 1/3 정도인 것을 의미한다. 그러나, 본 발명은 이 관계의 실질적으로 증가된 값이 매우 유리하다는 것을 파악하였다. 상기 공진 회로에 의해 생성된 상기 발진 전류의 진폭은 사실 (C/L)^1/2 에 비례하므로, 이 관계의 증가는 더 높은 전류를 차단하기 쉽게 만들 것이다. 또한, 인터럽터의 과도 회복 전압 (transient recovery voltage) 의 상승률은 1/C 에 비례하므로, 더 큰 캐패시턴스는 소정의 DC 전류에 대한 회복 전압의 상승률을 감소시킬 것이다. 높은 전류를 차단하는데 중요한 이들 2 가지 특성은 또한, 그 공진 주파수에 대해 공진 회로의 증가된 캐패시턴스를 감소시키는 효과와 조합된다.

이것은 사실, 본 발명에 따른 디바이스가 수동 공진 회로를 갖는 공지된 디바이스보다 실질적으로 더 높은 DC 전류를 차단하는데 이용될 수 있으므로, 이러한 디바이스가 2500 A 를 초과하는 DC 전류를 차단하도록 구성될 수도 있다는 것을 의미한다.

본 발명의 일 실시형태에 따르면, 상기 관계는 ≥2 이다. 전술된 유형의 임의의 능동 공진 회로를 이용하기 위한 어떤 필요성 없이, 2500 A 를 초과하는 5000 A 정도의 전류를 신뢰성 높게 차단하는 것을 가능하게 만드는 본 유형의 디바이스에 있어서, 2 를 초과하는 관계가 매우 유리하다는 것이 드러났다. 그 다음 본 발명의 다른 실시형태에 따른 관계는 ≤8 이고, 특히 2 와 8 사이일 수도 있다. 8 초과의 관계는 많은 비용이 드는 캐패시터를 초래하면서 요청되지 않은 전류 차단 용량을 초래한다.

본 발명의 다른 실시형태에 따르면, 상기 관계는 3 과 5 사이, 바람직하게는 2.5 와 3.5 사이이고, 이는 본 유형의 디바이스의 비용 및 동작 특성의 유리한 조합을 초래한다.

본 발명의 다른 실시형태에 따르면, 상기 공진 회로의 인덕턴스는 상기 인터럽터와 병렬로 상기 캐패시터를 접속시키는데 이용된 도체의 자기 인덕턴스에 의해서만 형성된다. 본 발명에 따른 디바이스의 공진 회로의 인덕턴스에 대한 캐패시턴스의 관계를 높이기 위한 선택은 공진 회로의 인덕턴스와 같은 상기 도체의 자기 인덕턴스 만을 이용하는 것을 가능하게 하여 별개의 인덕터의 비용을 절감시킬 것이다. 이는 또한, 감소된 인덕턴스와 함께 진폭이 증가할 것이기 때문에 캐패시턴스를 과도하게 증가시키지 않고 상기 발진 전류의 높은 진폭을 획득하는 것을 가능하게 한다.

본 발명의 다른 실시형태에 따르면, 공진 회로의 인덕턴스는 5 과 35 μH 사이 또는 15 과 25 μH 사이이고, 이것은 본 발명에 따른 상기 관계를 획득하기 위한 상기 공진 회로의 인덕턴스로 유리한 값이다. 이들은 또한, 상기 도체의 자기 인덕턴스에 의해 획득될 수도 있는 인덕턴스이다. 통상적으로, 이 유형의 공진 회로의 도체의 자기 인덕턴스는 미터의 도체 당 약 1 μH 이고, 이러한 도체는 통상적으로 이들 범위 내에서 그 자기 인덕턴스를 초래하는 길이를 갖는다.

본 발명의 다른 실시형태에 따르면, 공진 회로의 캐패시턴스는 40 과 80 μF 사이 또는 50 과 70 μF 사이이다. 이들 제한 내의 캐패시턴스는 목표하는 소정 DC 전류에 대한 상기 회복 전압의 상승률의 감소를 획득하기에 충분히 크고, DC 전류 상에 중첩되는 상기 발진 전류의 높은 진폭 때문에 높은 DC 전류를 차단할 수 있는 공진 회로의 인덕턴스에 대해 그 유리한 관계를 획득할 수 있는 것으로 드러났다. 이러한 캐패시턴스를 갖는 캐패시터 또는 캐패시터 뱅크의 비용은 또한 잘 용인할 수 있는 제한 내에 있다.

본 발명의 다른 실시형태에 따르면, 공진 회로의 인덕턴스는 15 와 25 μH 사이이고 상기 관계는 2.5 와 3.5 사이이다. 이것은 상기 논의로부터 나타나는 본 발명에 따른 디바이스의 유리한 특징을 초래하는 것으로 드러났다.

본 발명의 다른 실시형태에 따르면, 상기 공진 회로는 완전히 수동적이다. 본 발명에 따른 디바이스의 공진 회로의 인덕턴스에 대한 캐패시턴스의 관계의 선택은 완전히 수동적이고, 또한 인터럽터를 지나는 높은 DC 전류의 신뢰할 만한 차단을 획득하며, DC 전류를 다른 제 2 전류 경로로 트랜스퍼할 수 있도록 상기 공진 회로를 설계하는 것이 가능하다.

본 발명의 다른 실시형태에 따르면, 디바이스는 상기 공진 회로와 병렬로 접속된 단지 하나의 상기 인터럽터를 갖는다. 이 문맥에서 "하나의 인터럽터" 는 차단 시 아크가 생성되는 단지 하나의 아크 챔버를 갖는 인터럽터를 의미한다. 이러한 단순한 인터럽터 절감 비용은 약 5000 A 만큼 높은 DC 전류를 신뢰성 높게 차단하기 위한 대부분의 애플리케이션에 이용될 수도 있다.

본 발명의 다른 실시형태에 따르면, 디바이스는 직렬로 접속된 2 이상의 상기 인터럽터를 갖고, 상기 인터럽터들의 직렬 접속은 상기 공진 회로와 병렬로 접속된다. "직렬로 접속된 2 이상의 상기 인터럽터" 는 직렬로 접속된 2 개의 별개의 인터럽터의 경우 뿐만 아니라, 직렬로 접속된 복수의 챔버를 갖는 인터럽터의 경우를 커버하므로, 직렬로 접속된 복수의 아크가 차단 시 생성될 수도 있다. 본 실시형태는 단지 하나의 인터럽터를 갖는 실시형태보다 많은 비용이 들지만, 인터럽터의 과도 회복 페이즈 동안 증가된 저항 능력 및 발진을 시작하는 전압 스텝을 생성하기 위한 더 높은 확률, 더 높은 총 아크 전압을 초래한다. 이것은 또한, 중첩된 전류의 발진의 개시가 더욱 효과적일 수도 있으므로, 이 전류의 제로-크로싱이 단지 하나의 인터럽터를 이용하기 보다는 더 낮은 캐패시턴스를 이용함으로써 획득될 수도 있다는 것을 의미한다.

본 발명의 다른 실시형태에 따르면, 상기 공진 회로는 상기 캐패시터 및 상기 인덕턴스와 직렬로 연결되고, 상기 인터럽터가 닫힌 통전 상태에 있을 때 개방되도록 구성된 스위치를 포함하고, 디바이스는 상기 인터럽터의 열림에 대하여 지연을 갖고 상기 스위치가 닫혀서 상기 공진 회로를 닫도록 상기 스위치를 제어하도록 구성된 수단을 더 포함한다. 따라서, 본 실시형태는 캐패시터 충전기 없이 능동 공진 회로를 갖고, 예컨대 7000 A 정도의 매우 높은 전류를 차단하는데 이용될 수도 있다. 인터럽터의 열림에 대하여 소정 지연을 갖고 닫히도록 스위치의 닫힘 동작을 동기화함으로써, 전류 발진을 효과적으로 개시하는 다소 잘 정의된 전압 스텝을 생성하는 것이 가능하다.

본 발명은 또한, DC 전류 (I) 를 차단하기 위한 본 발명에 따른 디바이스의 이용에 관한 것이고, 여기서 2500 A ≤ I ≤ 7000 A 이고 바람직하게 I ≥ 4500 A 이다. 이러한 이용의 이점은 본 발명의 상이한 실시형태에 따른 디바이스의 논의로부터 명확해진다.

본 발명은 또한, 적어도 하나의 변환기 스테이션에서 플랜트의 제 1 전류 경로에 흐르는 DC 전류를 그 다른 제 2 전류 경로로 방향을 바꾸기 위한 본 발명에 따른 디바이스를 갖는 HVDC (High Voltage Direct Current) 를 통한 전력을 송신하는 플랜트에 관한 것이다. 이것은 본 발명에 따른 디바이스의 바람직한 애플리케이션을 구성한다. 2 개의 상기 변환기 스테이션을 상호접속시키는 바이폴 (bipole) 직류 라인을 갖고 직류 라인의 2 개의 폴 중 하나와의 접속 실패 시 상기 DC 전류에 의해 이용되는 그라운드 리턴 경로에 디바이스를 배열하여 DC 전류가 상기 2 개의 스테이션 사이의 금속 리턴 경로를 통해 지나가도록 방향을 바꾸는 플랜트에 상기 디바이스를 배열하는 것이 특히 선호된다.

본 발명의 추가의 이점 및 유리한 특성은 본 발명의 실시형태의 다음 설명으로부터 명백해질 것이다.

첨부된 도면을 참조하여, 이하에서 예로서 인용된 본 발명의 실시형태의 구체적인 설명이 이어진다.
도 1 내지 도 3 은 본 발명에 따른 디바이스의 가능한 애플리케이션을 나타내는 개략도이다.
도 4 는 종래 기술에 따른 디바이스의 개략도이다.
도 5 내지 도 7 은 각각 본 발명의 제 1, 2 및 3 실시형태에 따른 디바이스의 도 4 의 뷰와 유사한 뷰이다.
도 8 내지 도 11 은 제 1 전류 경로에서 흐르는 DC 전류를 차단하고 이 전류를 다른 제 2 전류 경로로 트랜스퍼할 때 본 발명에 따른 디바이스의 동작을 나타내는 개략도이다.
도 12 는 고정된 캐패시턴스 및 상이한 인덕턴스를 갖는 공진 회로의 시간에 대한 본 발명에 따른 디바이스의 공진 회로에서 생성된 발진 전류의 그래프이다.
도 13 은 고정된 공진 주파수이지만 캐패시턴스 및 인덕턴스가 변하는 공진 회로의 시간에 대한 본 발명에 따른 디바이스의 공진 회로에서 생성된 발진 전류의 그래프이다.
도 14 는 본 발명에 따른 디바이스에서 공진 회로의 캐패시턴스 및 인덕턴스가 선택될 수도 있는 영역을 나타내는 고정된 최대 공진 주파수의 캐패시턴스에 대한 인덕턴스의 그래프이다.

도 5 는 제 1 전류 경로 (8) 에 배열되고, 이를 통해 흐르는 전류를 차단하기 위해 인터럽터의 닫힘 위치에서부터 열림 위치로 서로에 대해 이동 가능한 콘택 (9, 10) 을 갖는 하나의 단일 인터럽터 (1) 를 포함하는 본 발명의 제 1 실시형태에 따른 디바이스를 나타낸다. 디바이스는 또한, 인터럽터와 병렬로 접속되고, 인터럽터와 병렬인 캐패시터를 접속시키는데 이용된 도체 (11) 의 자기 인덕턴스에 의해서만 형성된 인덕턴스 (4) 및 캐패시터 (3) 를 포함하는 공진 회로 (2) 를 갖는다. 캐패시터 및 인덕턴스의 직렬 접속은, 콘택트 (9, 10) 가 분리될 때 인터럽터를 지나는 전류의 제로-크로싱에서 차단하기 위해 인터럽터를 지나는 DC 전류 상에 중첩되는 발진 전류를 생성하여 이 전류를 차단할 수 있도록 구성된다. 디바이스는 또한, 공진 회로와 병렬로 접속되고, 콘택 (9, 10) 이 분리되는 동안 인터럽터 (1) 에 걸리는 전압이 특정 값에 도달할 때 통전하기 시작하고 도 8 내지 도 11 을 참조하여 이하에서 더 상세히 설명되는 바와 같이, DC 전류가 다른 제 2 전류 경로로 방향을 바꿀 때까지 통전하도록 구성된 서지 어레스터 (surge arrester; 7) 를 갖는다. 이 경로 변경은 제 1 전류 경로에서 인터럽터에 걸리는 전압의 존재의 결과로서 발생한다. 서지 어레스터는 인터럽터의 정격 전압보다 낮은 전압, 예컨대 245 kV 의 정격 전압을 갖는 인터럽터에 대해 약 50 kV - 200 kV 에서 통전하기 시작하도록 구성된다.

가능한 인터럽터의 예는 퍼퍼 기술 (puffer technology) 을 이용하는 145 kV 또는 245 kV SF₆ 가스 회로 차단기이다. 바람직하게, 인터럽터는 예컨대 100 kV - 500 kV 의 범위에서 100 kV 를 초과하는 레이팅 (rating) 을 갖는다.

따라서, 도 5 에 도시된 본 발명의 실시형태에 따른 디바이스는 단지, 2500 A 를 초과하는 전류를 차단할 수 있는 ≥1 과 같은 μH 단위의 인덕턴스에 대한 μF 단위의 캐패시턴스의 관계의 선택에 의해 이네이블되는 수동 공진 회로를 갖는다. 인터럽터의 열림을 필요로 하거나 단지 소망되는, 고장과 같은 임의의 사건의 발생 시 일어나도록 인터럽터의 열림을 제어하기 위한 단지 하나의 제어 유닛 (12) 이 존재한다.

도 6 은 직렬의 단지 2 개의 인터럽터 (1a, 1b) 의 배치에 의해서 도 5 에 도시된 실시형태와 차이가 있는 본 발명의 제 2 실시형태에 따른 디바이스를 도시한다. 이 직렬 접속은, 전류가 차단될 때 2 개 커플의 콘택의 분리 시 형성되는 2 개의 아크의 직렬 접속으로서 이해될 것이다. 따라서, 직렬로 접속된 콘택들을 갖는 2 개의 챔버를 구비한 인터럽터 또는 직렬로 접속된 2 개의 별개의 인터럽터의 현안 (question) 일 수도 있다. 이 실시형태는 도 5 에 도시된 실시형태에 대하여 과도전류 회복 페이즈 동안 전류 발진을 개시하고 증가된 저항 능력을 제공하는 전압 스텝을 생성하기 위한 더 높은 확률, 더 높은 아크 전압을 초래한다. 도 6 에 도시된 직렬 접속과 마찬가지로 완전한 유닛의 직렬 접속이 또한 가능할 수 있다.

본 발명에 따른 디바이스의 제 3 실시형태가 도 7 에 도시되고, 도 7 은 공진 회로가 캐패시터 및 인덕턴스와 직렬로 접속되고 인터럽터가 닫힌 통전 상태에 있을 때 개방되도록 구성된 스위치 (6) 를 포함한다는 사실에 의해 도 5 에 도시된 실시형태와 차이가 있다. 제어 수단 (12) 은 인터럽터의 열림 동안 콘택 분리에 대하여 지연을 갖고 예컨대, 15 ms 후에 스위치 (6) 가 닫혀서 공진 회로를 닫도록 스위치 (6) 를 제어하도록 구성된다. 이것은 공진 회로에서 전류 발진을 개시하는 다소 잘 정의된 전압 스텝을 생성하는 것을 가능하게 한다. 물론 도 7 에 도시된 실시형태는 직렬로 접속된 열림 동안 생성된 1 초과의 인터럽터 또는 아크를 가질 수도 있다.

본 발명에 따른 디바이스의 인터럽터를 통해 제 1 전류 경로에서 흐르는 DC 전류를 차단하고 이 DC 전류를 다른 제 2 전류 경로로 트랜스퍼하는 시퀀스를 도 8 내지 도 11 을 참조하여 그리고 이 디바이스가 도 1 내지 도 3 에 도시된 플랜트의 금속 리턴 트랜스퍼 차단기를 구성한다는 가정 하에서 설명할 것이다.

도 2 에 도시된 바와 같이, 인터럽터의 콘택이 닫히고 고장이 발생할 때 인터럽터 및 그라운드 경로 (111) 의 인덕턴스 (110) 를 지나 어떻게 전류가 흐르는지가 도 8 에 도시된다. 인터럽터가 열리기 시작하는 순간부터, 발진 전류가 공진 회로를 통해 생성되어 인터럽터를 통한 DC 전류 상에 중첩된다. 주입된 발진 전류의 진폭은 결합된 전류의 제로-크로싱을 획득하기 위해 DC 전류보다 더 높아야 한다. 주입된 발진 전류는, 손실이 무시되는 경우 이하의 표현을 이용하여 계산될 수도 있다:

(1)

여기서,

이고, (2)

여기서,

는 각 공진 주파수이고, L 은 공진 회로의 인덕턴스이고, C 는 캐패시터의 캐패시턴스이며 U_arc 는 아크 전압이다.

따라서, 상기 전류의 진폭은 L 에 대한 C 의 관계의 증가된 값과 함께 증가될 것이다.

주입된 발진 전류 (i_inject)는 전류의 제로-크로싱을 달성하기 위해 인터럽터를 지나는 DC 전류 (I_dc) 보다 더 커야 한다, 즉,

(3)

따라서, 아크 전압 (U_arc) 에서 높은 스텝 및 "큰" 캐패시턴스와 "작은" 인덕턴스의 조합이 높은 DC 전류를 차단하기 위한 키 (key) 파라미터이다.

또한, 발진 전류의 공진 주파수 또는 발진 전류의 시간 도함수는 성공적인 전류 중단을 위해 아크의 열시간 상수와 관련하여 충분히 낮아야 한다. 이것은, 병렬의 공진 회로에 대한 캐패시턴스 및 인덕턴스를 선택할 때 최대 공진 주파수가 경계를 설정한다는 것을 의미한다. 이전 설계는 4-5 kHz 의 범위에서 공진 주파수를 가졌다.

고려될 추가의 현상은 인터럽터의 콘택이 분리될 때 생성된 회복 전압의 상승율이다. 과도 회복 전압에 대한 상승율이 브레이크다운 (breakdown) 을 방지하는 것으로 간주되어야 한다. 이하의 식 (4) 에는 병렬의 공진 회로의 DC 전류 (I_dc) 및 캐패시턴스 (C) 에 따른 회복 전압의 (U_TRV) 의 상승율이 주어진다.

(4)

이것은, "큰" 캐패시턴스가 소정 DC 전류에 대한 회복 전압 상승율을 감소시킨다는 것을 의미한다.

도 9 에 도시된 상태에서 DC 전류는 캐패시터를 충전시키고, 캐패시터 및 인터럽터에 걸리는 전압이 증가한다. 새로운 경로의 인덕턴스를 지나는 전류는, 인터럽터를 거치는 전압이 증가할 때 천천히 증가한다. 인터럽터에 걸리는 전압은, 서지 어레스터 (7) 의 보호 전압 레벨이 도달될 때까지 증가한다. 인터럽터에 걸리는 전압은 그 후 일정하게 유지되고, 서지 어레스터에 걸리는 전압의 존재의 결과로서 그리고 상기 제 1 전류 경로의 인터럽터에 걸리는 전압에 의해 DC 전류가 도 11 에 도시된 금속 리턴 경로 (112) 로 방향을 바꿀 때까지 서지 어레스터 전압과 동일하다. 전류 제로 크로싱에서의 차단에서부터 서지 어레스터가 통전하기 시작하기까지 시간은 통상적으로 1 ms 정도일 수도 있고, 서지 어레스터가 통전하는 동안의 시간은 통상적으로 100 ms 정도일 수도 있다. 도 5 에 도시된 본 발명의 실시형태에 따른 디바이스의 공진 회로의 캐패시턴스 및 인덕턴스의 영향을 조사하기 위해 컴퓨터 시뮬레이션이 수행되었다.

3 kA 의 DC 전류에 대해 상이한 인덕턴스이지만 동일한 캐패시턴스를 이용하여 3 개의 컴퓨터 시뮬레이션이 먼저 수행된다. 캐패시턴스 및 인덕턴스의 값은 다음과 같다:

C = 20 μF

L1 = 15 μH

L2 = 60 μH

L3 = 120 μH.

도 12 의 도면은 이들 3 개의 경우에 있어서 인터럽터를 지나는 전류 (I) 대 시간을 나타낸다. 인덕턴스를 증가시키는 것은 공진 주파수를 감소시키지만, 제로-크로싱이 발생할 때까지의 시간은 증가할 것이다.

일정한 인덕턴스 및 상이한 캐패시턴스에 대응하는 시뮬레이션은, 큰 캐패시턴스가 2 개의 중요한 특성, 즉 발진 전류의 높은 진폭 및 더 낮은 공진 주파수를 향상시키는 것을 가능하게 하기 때문에 가장 높은 캐패시턴스가 가장 빠른 전류 차단 및 가장 낮은 공진 주파수를 제공한다는 것을 나타낸다.

상이한 캐패시턴스 및 인덕턴스를 이용하여 3 개의 시뮬레이션이 수행되었으나, 3 kA 의 DC 전류에 대해 동일한 공진 주파수는 아래의 값들에 따른다:

C1 = 20 μF 및 L1 = 60 μH

C2 = 40 μF 및 L2 = 30 μH

C3 = 60 μF 및 L3 = 20 μH

따라서, 공진 주파수가 일정하게 유지된다.

도 13 은 이들 3 개의 경우에 있어서 중첩된 (superimposed) 발진 전류를 갖는 DC 전류 대 시간의 도면이다. 도 13 은 가장 높은 캐패시턴스를 갖는 경우에서 가장 빠른 전류 차단이 어떻게 달성되는지를 나타낸다.

따라서, 차단 후에 브레이크다운을 방지하기 위해 회복 전압의 상승률을 제한하는 높은 캐패시턴스 및 발진 전류의 높은 진폭을 획득하기 위해서 공진 회로의 인덕턴스에 대한 캐패시턴스의 높은 관계를 갖는 것이 긍적적인 것으로 결론날 수도 있다.

도 14 는 본 발명에 따른 디바이스의 공진 회로의 인덕턴스 및 캐패시턴스가 본 발명에 따른 디바이스에 요청된 특성을 획득하기 위해 어떻게 선택될 수도 있는 지를 나타낸다. 캐패시턴스 (C) 에 대한 인덕턴스 (L) 가 도시되고, 라인 A 는 4.5 kHz 의 최대 공진 주파수에 대응한다. 따라서, 더 낮은 주파수는 라인 A 위의 캐패시턴스 및 인덕턴스의 조합에 의해 발견된다. 또한, 상기 발진 전류의 진폭은 인덕턴스에 대한 캐패시턴스의 관계로 주어지고, 본 발명에 따른 이관계는 적어도 1 이다. 직선 B 는 이러한 1 의 관계에 대응한다. 이것은, 발진 전류의 진폭 및 주파수에 대한 2 개의 요구가 캐패시턴스 및 인덕턴스의 조합에 있어서 도 14 의 빗금에 의해 도시된 가능한 영역 (G) 를 초래한다는 것을 의미한다.

물론, 본 발명은 전술된 실시형태에 제한되지 않은 임의의 방식이지만, 첨부된 청구범위에 정의된 본 발명의 범위를 벗어나지 않고 이들의 많은 변형의 가능성이 당업자에게 명백하다.

도 7 에 따른 실시형태에서 스위치의 닫힘의 지연은 예를 들어 5 ms 또는 10 ms 와 같이 적합한 것으로 간주된 것일 수도 있다.

Claims

제 1 전류 경로에서 흐르는 2500 A 를 초과하는 DC 전류를 차단하고 상기 DC 전류를 다른 제 2 전류 경로로 트랜스퍼 (transfer) 하도록 구성된 전류 차단 디바이스로서,
상기 제 1 전류 경로에 배열된 적어도 하나의 인터럽터로서, 상기 인터럽터를 통해 흐르는 전류를 차단하기 위해 상기 인터럽터의 폐쇄 (closing) 위치로부터 개방 (opening) 위치로 서로에 대해 이동 가능한 콘택들 (9, 10) 을 갖는, 상기 적어도 하나의 인터럽터 (1),
상기 인터럽터와 병렬로 접속되고, 직렬로 접속된 캐패시터 (3) 및 인덕턴스 (4) 를 포함하며, 상기 콘택들이 분리될 때 상기 인터럽터를 통해 흐르는 전류의 제로-크로싱을 생성하여 상기 인터럽터를 통해 흐르는 전류를 차단할 수 있도록 상기 DC 전류 상에 중첩되는 발진 전류를 생성하도록 구성된 공진 회로 (2), 및
상기 공진 회로 (2) 와 병렬로 접속되고, 상기 콘택들의 분리시 상기 인터럽터 (1) 에 걸리는 전압이 소정 값에 도달할 때 통전하기 시작하고 상기 제 1 전류 경로의 상기 인터럽터에 걸리는 상기 전압의 존재의 결과로서 상기 DC 전류가 상기 제 1 전류 경로에 접속된 상기 다른 제 2 전류 경로로 방향을 바꿀 때까지 통전하도록 구성된 서지 어레스터 (surge arrester; 7) 를 포함하고,
상기 공진 회로의 μH 단위의 인덕턴스에 대한 μF 단위의 캐패시턴스의 비 (ratio) 가 ≥ 1 인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항에 있어서,
상기 비는 ≥ 2 인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 비는 ≤ 8 인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 비는 3 과 6 사이인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 공진 회로 (2) 의 인덕턴스 (4) 는 상기 캐패시터를 상기 인터럽터와 병렬로 접속시키는데 이용된 도체 (11) 의 자기 인덕턴스 (self inductance) 에 의해서만 형성되는 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 공진 회로의 인덕턴스 (4) 는 5 μH 와 35 μH 사이 또는 15 μH 와 25 μH 사이인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 공진 회로의 캐패시턴스 (3) 는 40μF 과 80 μF 사이 또는 50 μF 과 70 μF 사이인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 공진 회로의 인덕턴스 (4) 는 15 μH 와 25 μH 사이이고, 상기 비는 2.5 와 3.5 사이인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 공진 회로 (2) 는 완전 수동회로인 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 공진 회로 (2) 와 병렬로 접속된 단지 하나의 상기 인터럽터 (1) 를 갖는 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
직렬로 접속된 2 이상의 상기 인터럽터들 (1a, 1b) 을 갖고, 상기 인터럽터들의 직렬 접속은 상기 공진 회로 (2) 와 병렬로 접속되는 것을 특징으로 하는 전류 차단 디바이스.
제 1 항 또는 제 2 항에 있어서,
상기 공진 회로는, 상기 캐패시터 (3) 및 상기 인덕턴스 (4) 와 직렬로 접속되고 상기 인터럽터 (1) 가 닫힌 통전 상태 (closed conducting state) 에 있을 때 개방되도록 구성되는 스위치 (6) 를 포함하며,
상기 전류 차단 디바이스는 상기 인터럽터의 개방에 대하여 소정의 지연을 갖고 상기 스위치가 폐쇄되어 상기 공진 회로를 폐쇄하도록 상기 스위치를 제어하도록 구성된 수단 (12) 을 더 포함하는 것을 특징으로 하는 전류 차단 디바이스.
2500 A ≤ DC 전류 (I) ≤ 7000 A 에서의 상기 DC 전류 (I) 를 차단하기 위한 제 1 항 또는 제 2 항에 기재된 전류 차단 디바이스의 이용 방법.
HVDC (High Voltage Direct Current) 를 통해 전력을 송신하기 위한 플랜트로서,
상기 플랜트의 제 1 전류 경로 (111) 에서 흐르는 DC 전류를 상기 플랜트의 다른 제 2 전류 경로 (112) 로 방향을 바꾸기 위한, 제 1 항 또는 제 2 항에 기재된 전류 차단 디바이스 (109) 를, 상기 플랜트의 적어도 하나의 변환기 스테이션 (100, 101) 내에 갖는, 플랜트.
제 14 항에 있어서,
상기 플랜트는 상기 플랜트의 2 개의 상기 변환기 스테이션 (100, 101) 을 서로 접속시키는 바이폴 (bipole) 직류 라인을 갖고, 상기 전류 차단 디바이스는 상기 직류 라인의 2 개의 폴들 (107, 108) 중 하나와의 접속 실패 시 상기 DC 전류에 의해 이용되는 그라운드 리턴 경로 (111) 에 배열되어 상기 DC 전류가 상기 스테이션들 사이의 금속 리턴 경로 (112) 를 통해 흐르도록 변경하는 것을 특징으로 하는 플랜트.