KR101183298B1 - Fabricating method for thin film transistor substrate and thin film transistor substrate using the same - Google Patents

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Abstract

본 발명은 제조 공정을 단순화할 수 있는 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor array substrate that can simplify the manufacturing process and a thin film transistor array substrate using the same.

본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 위에 버퍼층을 전면 형성하는 단계와; 상기 버퍼층 위에 제1 마스크 공정으로 N형 및 P형 스위치 소자의 액티브층을 형성하는 단계와; 상기 N형 및 P형 스위치 소자의 액티브층을 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크 공정으로 상기 P형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 P형 스위치 소자의 게이트 전극 및 액정 구동을 위한 기준 전압이 공급되는 스토리지 공통 전극을 형성하는 단계와; 상기 P형 스위치 소자의 게이트 전극을 마스크로 상기 P형 스위치 소자의 액티브층에 p+ 불순물을 주입하여 상기 P형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 제3 마스크 공정으로 상기 N형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 N형 스위치 소자의 게이트 전극을 형성하고, 상기 N형 스위치 소자의 게이트 전극을 형성하기 위한 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 상기 N형 스위치 소자의 게이트 전극을 마스크로 상기 N형 스위치 소자의 액티브층에 n- 불순물을 주입하여 상기 N형 스위치 소자의 활성층의 양측에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와; 상기 N형 및 P형 스위치 소자의 게이트 전극 및 스토리지 공통 전극을 덮는 층간 절연막 및 보호막을 순차로 적층하는 단계와; 제4 마스크 공정으로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 관통하여 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촉홀, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촉홀을 형성하고, 상기 스토리지 공통 전극과 중첩되며 스토리지 커패시터가 형성될 영역에 상기 층간 절연막을 제거하는 단계와; 제5 마스크 공정으로 상기 소스 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 소스 영역과 접속되는 소스 전극, 상기 드레인 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 드레인 영역과 접속되는 드레인 전극 및 상기 스토리지 공통 전극과 중첩되며 상기 층간 절연막이 제거된 영역에 형성되는 스토리지 전극을 형성하는 단계와; 제6 마스크 공정으로 상기 N형 스위치 소자의 드레인 전극 중 표시 영역에 형성되는 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극, 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor array substrate of the present invention includes the steps of forming a buffer layer over the substrate; Forming active layers of N-type and P-type switch elements on the buffer layer by a first mask process; Forming a gate insulating film covering the active layers of the N-type and P-type switch elements; Forming a storage common electrode to which the gate electrode of the P-type switch element and the reference voltage for driving the liquid crystal are supplied to a region overlapping with the region where the active layer of the P-type switch element is to be formed by a second mask process; Implanting p + impurities into the active layer of the P-type switch element using the gate electrode of the P-type switch element to form a source region and a drain region of the P-type switch element; Removing the photoresist pattern; Forming a gate electrode of the N-type switch element in a region overlapping with an area where the active layer of the N-type switch element is to be formed by a third mask process, and masking a photoresist pattern for forming the gate electrode of the N-type switch element Implanting n + impurities into the active layer of the N-type switch element to form a source region and a drain region of the N-type switch element; Removing the photoresist pattern; Implanting n- impurity into the active layer of the N-type switch element using a gate electrode of the N-type switch element to form LDD (Lightly Doped Drain) regions on both sides of the active layer of the N-type switch element; Sequentially stacking an interlayer insulating film and a protective film covering the gate electrode and the storage common electrode of the N-type and P-type switch elements; Exposing a source contact hole for exposing source regions of the N-type and P-type switch elements and a drain region of the N-type and P-type switch elements through a fourth mask process through the gate insulating layer, the interlayer insulating layer, and the passivation layer; Forming a drain contact hole and removing the interlayer insulating layer in a region overlapping the storage common electrode and in which a storage capacitor is to be formed; A source electrode connected to the source regions of the N-type and P-type switch elements through the source contact hole in a fifth mask process, and a drain electrode connected to the drain regions of the N-type and P-type switch elements through the drain contact hole And forming a storage electrode overlapping the storage common electrode and formed in a region where the interlayer insulating layer is removed. A pixel electrode formed in the pixel region formed at the intersection of the gate line and the data line and surrounding the drain electrode formed in the display area among the drain electrodes of the N-type switch element by a sixth mask process; Forming a data protection pattern surrounding the source electrode of the switch element.

Description

박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판{FABRICATING METHOD FOR THIN FILM TRANSISTOR SUBSTRATE AND THIN FILM TRANSISTOR SUBSTRATE USING THE SAME} Method for manufacturing thin film transistor array substrate and thin film transistor array substrate using the same TECHNICAL FIELD

도 1은 액정표시소자를 개략적으로 나타내는 회로도.1 is a circuit diagram schematically showing a liquid crystal display device.

도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판의 표시 영역을 자세히 나타내는 평면도.FIG. 2 is a plan view illustrating in detail a display area of the thin film transistor array substrate illustrated in FIG. 1. FIG.

도 3은 도 2에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도.3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 4a 내지 도 4g는 종래의 박막 트랜지스터 어레이 기판의 표시 영역에 포함되는 N형 스위치 소자 및 스토리지 커패시터의 제조 방법을 단계적으로 나타내는 단면도들.4A to 4G are cross-sectional views illustrating a method of manufacturing an N-type switch element and a storage capacitor included in a display area of a conventional thin film transistor array substrate.

도 5a 내지 도 5g는 종래의 박막 트랜지스터 기판 어레이 기판의 구동 회로에 포함되는 N형 및 P형 스위치 소자의 제조 방법을 단계적으로 나타내는 단면도들.5A to 5G are cross-sectional views showing step-by-step manufacturing methods of N-type and P-type switch elements included in a driving circuit of a conventional thin film transistor substrate array substrate.

도 6은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 표시 영역을 자세히 나타내는 평면도.6 is a plan view illustrating a display area of a thin film transistor array substrate in detail according to an exemplary embodiment of the present invention.

도 7은 도 6에 도시된 Ⅱ-Ⅱ’선을 따라 절취한 단면도.FIG. 7 is a cross-sectional view taken along the line II-II ′ of FIG. 6.

도 8a 내지 도 8f는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 표시 영역에 포함되는 N형 스위치 소자 및 스토리지 커패시터의 제조 방법을 단계적으로 나타내는 단면도들.8A through 8F are cross-sectional views illustrating a method of manufacturing an N-type switch device and a storage capacitor included in a display area of a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 9a 내지 도 9f는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 어레이 기판의 구동 회로에 포함되는 N형 및 P형 스위치 소자의 제조 방법을 단계적으로 나타내는 단면도들.9A through 9F are cross-sectional views illustrating a method of manufacturing N-type and P-type switch elements included in a driving circuit of a thin film transistor substrate array substrate according to an exemplary embodiment of the present invention.

도 10a 내지 도 10d는 본 발명의 제2 마스크 공정을 단계적으로 나타내는 단면도들.10A to 10D are cross-sectional views showing step-by-step mask processes of the present invention.

도 11a 내지 도 11d는 본 발명의 제3 마스크 공정을 단계적으로 나타내는 단면도들.11A-11D are cross-sectional views showing step-by-step third process of the present invention.

도 12a 내지 도 12e는 본 발명의 제4 마스크 공정을 단계적으로 나타내는 단면도들.12A-12E are cross-sectional views showing step-by-step fourth process of the invention.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

10 : 기판 11 : 버퍼층10 substrate 11 buffer layer

12 : 스토리지 전근 120 : 스토리지 공통 전극12: storage transfer 120: storage common electrode

121 : 데이터 구동회로 123 : 게이트 구동회로121: data driving circuit 123: gate driving circuit

13a, 13d, 13g : 액티브층 122 : 표시영역13a, 13d, 13g: active layer 122: display area

13b, 13e, 13h : 액티브층의 소스 영역13b, 13e, 13h: source region of the active layer

13c, 13f, 13i : 액티브층의 드레인 영역13c, 13f, 13i: drain region of active layer

14a 내지 14f : 액티브층의 엘디디 영역14a to 14f: LED area of the active layer

21 : 게이트 절연막 22 : 층간 절연막21 gate insulating film 22 interlayer insulating film

23a, 23b, 23c : 게이트 전극 24a, 24c, 24e : 소스 전극23a, 23b, 23c: gate electrode 24a, 24c, 24e: source electrode

24b, 24d, 24f : 드레인 전극 25 : 보호막24b, 24d, 24f: drain electrode 25: protective film

26 : 화소전극 27 : 실리콘 보호막26 pixel electrode 27 silicon protective film

28 : 스토리지 전극 126 : 데이터 보호 패턴28: storage electrode 126: data protection pattern

131 : 표시영역의 N형 박막 트랜지스터131: N-type thin film transistor in the display area

134a, 134c, 134e : 소스 접촉홀 134b, 134d, 134f : 드레인 접촉홀134a, 134c, 134e: source contact hole 134b, 134d, 134f: drain contact hole

132 : 구동회로의 N형 박막 트랜지스터132: N type thin film transistor of driving circuit

133 : 구동회로의 P형 박막 트랜지스터133: P-type thin film transistor of the driving circuit

135 : 화소 접촉홀 115 : 스토리지 전극135 pixel contact hole 115 storage electrode

50, 60, 70 : 포토레지스트 패턴 123 : 게이트 금속층50, 60, 70: photoresist pattern 123: gate metal layer

23 : 게이트 패턴 100 : 회절 마스크23: gate pattern 100: diffraction mask

본 발명은 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판에 관한 것으로 특히, 제조 공정을 단순화할 수 있는 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판 에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor array substrate and a thin film transistor array substrate using the same, and more particularly, to a method for manufacturing a thin film transistor array substrate and a thin film transistor array substrate using the same.

실리콘은 결정 상태에 따라 비결정질 실리콘(Amorphous silicon)과 결정질 실리콘(Crystalne silicon)으로 대별된다. Silicon is roughly classified into amorphous silicon and crystalline silicon according to the crystalline state.

비결정질 실리콘은 350℃ 이하의 낮은 온도에서 박막으로 증착 가능하다. 이 때문에 비결정질 실리콘은 액정표시소자의 박막 트랜지스터(Thin Film Transistor : 이하, “TFT”라 함)의 액티브층의 재료로 주로 이용되고 있다. 그러나, 비결정질 실리콘은 0.5 cm2/Vs 이하의 낮은 이동도로 인하여 우수한 전기적 특성이 요구되는 대화면 액정표시소자에 적용되기가 곤란하다.Amorphous silicon can be deposited as a thin film at a low temperature of less than 350 ℃. For this reason, amorphous silicon is mainly used as a material of the active layer of the thin film transistor (hereinafter, referred to as "TFT") of the liquid crystal display device. However, amorphous silicon is difficult to be applied to a large screen liquid crystal display device requiring excellent electrical properties due to the low mobility of 0.5 cm 2 / Vs or less.

이에 비하여 폴리 실리콘은 이동도가 수십에서 수백 cm2/Vs 이하의 높은 이동도를 가진다. 또한, 폴리 실리콘을 TFT의 반도체층에 적용하는 경우 표시 영역의 TFT와 함께 구동 드라이브 집적 회로의 TFT를 TFT 어레이 기판에 형성할 수 있다. 따라서, 이러한 폴리 실리콘을 TFT의 반도체층으로 적용하여 액정표시소자를 구현하기 위한 연구가 활발히 진행되고 있다.In comparison, polysilicon has a high mobility of several tens to hundreds of cm 2 / Vs or less. In addition, when polysilicon is applied to the semiconductor layer of the TFT, the TFT of the drive drive integrated circuit can be formed on the TFT array substrate together with the TFT of the display area. Therefore, research for implementing a liquid crystal display device by applying such polysilicon as a semiconductor layer of a TFT has been actively conducted.

도 1은 액정표시소자를 개략적으로 나타내는 회로도이다.1 is a circuit diagram schematically illustrating a liquid crystal display device.

도 1을 참조하면, 액정표시소자는 데이터 라인(124)들과 게이트 라인(125)들이 교차하고 그 교차부에 TFT가 형성되며, 액정 셀(Clc)들이 매트릭스 형태로 배치되는 표시 영역(122)과, 데이터 라인(124)들에 데이터를 공급하기 위한 데이터 구동 회로(121)와, 게이트 라인(125)들에 게이트 펄스를 공급하기 위한 게이트 구동 회로(123)를 구비한다.Referring to FIG. 1, a liquid crystal display device includes a display area 122 in which data lines 124 and gate lines 125 cross each other, a TFT is formed at an intersection thereof, and liquid crystal cells Clc are arranged in a matrix. And a data driving circuit 121 for supplying data to the data lines 124 and a gate driving circuit 123 for supplying gate pulses to the gate lines 125.

표시 영역(122)의 TFT들은 일반적으로 N형 TFT로 구현되며 게이트 라인(125)으로부터 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터를 액정 셀(Clc)에 공급한다. 이 TFT의 게이트 전극은 게이트 라인(125)에 접속되고 소스 전극은 데이터 라인(124)에 접속되며, 드레인 전극은 액정 셀(Clc)의 화소 전극에 접속된다.TFTs in the display region 122 are generally implemented as N-type TFTs and supply data supplied to the data line 124 to the liquid crystal cell Clc in response to a gate pulse from the gate line 125. The gate electrode of this TFT is connected to the gate line 125, the source electrode is connected to the data line 124, and the drain electrode is connected to the pixel electrode of the liquid crystal cell Clc.

또한, 표시 영역(122)은 액정 셀(Clc)의 전압을 유지시키기 위한 스토리지 커패시터(Cst)를 포함한다. 스토리지 커패시터(Cst)는 TFT의 액티브층에 n+ 또는 p+ 이온이 도핑된 스토리지 전극과 액정 구동을 위한 기준 전압(Vcom)을 공급받는 스토리지 공통 전극의 중첩 영역에 형성된다.In addition, the display area 122 includes a storage capacitor Cst for maintaining the voltage of the liquid crystal cell Clc. The storage capacitor Cst is formed in an overlapping region of the storage electrode doped with n + or p + ions to the active layer of the TFT and the storage common electrode supplied with the reference voltage Vcom for driving the liquid crystal.

데이터 구동 회로(121)는 클럭을 샘플링하기 위한 쉬프트 레지스터, 데이터를 일시 저장하기 위한 레지스터, 쉬프트 레지스터로부터의 클럭 신호에 응답하여 데이터를 1 라인분씩 저장하고 저장된 1 라인분의 데이터를 동시에 출력하기 위한 래치, 래치로부터의 디지털 데이터 값에 대응하여 정극성/부극성의 감마 전압을 선택하기 위한 디지털-아날로그 변환기, 정극성/부극성 감마 전압에 의해 변환된 아날로그 데이터 전압이 공급되는 데이터 라인(124)들을 선택하기 위한 멀티플렉서 및 멀티플렉서와 데이터 라인(124)들 사이에 접속된 출력 버퍼 등으로 구성된다. 이 데이터 구동 회로(121)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 디지털 비디오 데이터를 아날로그 전압으로 변환하고 그 아날로그 전압의 극성을 도트 인버젼, 칼럼 인버젼, 라인 인버젼 등의 극성 반전 방식에 따라 제어한다.The data driving circuit 121 stores a data line by line in response to a clock signal from the shift register, a register for temporarily storing data, and a clock signal from the shift register, and simultaneously outputs the data for one line. Latch, a digital-to-analog converter for selecting a positive / negative gamma voltage corresponding to the digital data value from the latch, and a data line 124 to which an analog data voltage converted by the positive / negative gamma voltage is supplied. And a multiplexer for selecting them and an output buffer connected between the multiplexer and the data lines 124. The data driving circuit 121 converts the digital video data into an analog voltage under the control of a timing controller (not shown) and controls the polarity of the analog voltage according to a polarity inversion scheme such as dot inversion, column inversion, and line inversion. do.

게이트 구동 회로(123)는 게이트 펄스를 순차적으로 발생하는 쉬프트 레지스 터와, 게이트 펄스의 전압을 액정셀(Clc)의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등으로 구성된다. 이 게이트 구동 회로(123)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 게이트 라인(125)들에 순차적으로 게이트 펄스를 공급한다. 이러한 구동 회로들(121, 123)은 일반적으로 N형 TFT와 P형 TFT를 결합시킨 다수의 CMOS 소자들을 포함한다. The gate driving circuit 123 includes a shift register for sequentially generating gate pulses, and a level shifter for shifting the voltage of the gate pulses to a level suitable for driving the liquid crystal cell Clc. The gate driving circuit 123 sequentially supplies gate pulses to the gate lines 125 under the control of a timing controller (not shown). These driving circuits 121 and 123 generally include a plurality of CMOS elements in which an N-type TFT and a P-type TFT are combined.

도 2는 도 1에 도시된 TFT 어레이 기판의 표시 영역을 자세히 나타내는 평면도이며, 도 3은 도 2에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도이다.FIG. 2 is a plan view illustrating a display area of the TFT array substrate illustrated in FIG. 1 in detail, and FIG. 3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 2 및 도 3을 참조하면, TFT 어레이 기판의 표시 영역은 하부 기판(10) 위에 형성된 버퍼층(11)과, 층간 절연막(22)을 사이에 두고 교차하게 형성되는 게이트 라인(125) 및 데이터 라인(124)과, 그들(124, 125)의 교차부에 형성된 TFT와, 게이트 라인(125)과 데이터 라인(124)의 교차 구조로 마련된 화소 영역에 형성된 화소 전극(26)을 구비한다. 그리고, 게이트 절연막(21)을 사이에 두고 서로 중첩되어 스토리지 커패시터(Cst, 도 1 참조)를 형성하는 스토리지 전극(12)과 스토리지 공통 전극(20)을 구비한다.2 and 3, the display area of the TFT array substrate may include a gate line 125 and a data line formed to intersect the buffer layer 11 formed on the lower substrate 10 with the interlayer insulating layer 22 therebetween. 124, TFTs formed at intersections of them 124 and 125, and pixel electrodes 26 formed in pixel regions provided in the intersection structure of the gate lines 125 and the data lines 124. The storage electrode 12 and the storage common electrode 20 overlapping each other with the gate insulating layer 21 interposed therebetween to form the storage capacitor Cst (see FIG. 1).

TFT는 게이트 라인(125)의 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터가 화소 전극(26)에 충전되어 유지되게 한다. 이를 위하여, TFT는 게이트 라인(125)과 접속된 게이트 전극(23a)과, 데이터 라인(124)과 접속된 소스 전극(24a)과, 화소 전극(26)과 접속된 드레인 전극(24b)과, 게이트 전극(23a)과 게이트 절연막(21)을 사이에 두고 중첩되면서 소스 전극(24a) 및 드레인 전극(24b) 사이에 채널을 형성하는 활성층(13a)을 구비한다. The TFT causes the data supplied to the data line 124 to be charged and held in the pixel electrode 26 in response to the gate pulse of the gate line 125. To this end, the TFT includes a gate electrode 23a connected to the gate line 125, a source electrode 24a connected to the data line 124, a drain electrode 24b connected to the pixel electrode 26, An active layer 13a is formed to overlap the gate electrode 23a and the gate insulating film 21 therebetween to form a channel between the source electrode 24a and the drain electrode 24b.

스토리지 커패시터(Cts)는 액정 셀(Clc)에 공급된 데이터 전압을 다음 데이터 전압이 공급될 때까지 유지한다. 이를 위하여, 스토리지 전극(12)에는 n+ 또는 p+ 이온이 도핑되며, 스토리지 공통 전극(20)에는 액정 구동을 위한 기준 전압(이하, 공통 전압)이 공급된다. The storage capacitor Cts maintains the data voltage supplied to the liquid crystal cell Clc until the next data voltage is supplied. To this end, the storage electrode 12 is doped with n + or p + ions, and the storage common electrode 20 is supplied with a reference voltage (hereinafter, common voltage) for driving the liquid crystal.

이하, 도 4a 내지 도 5g를 참조하여 종래의 TFT 어레이 기판의 표시 영역에 포함된 N형 TFT 및 스토리지 커패시터와, 구동 회로에 포함된 N형 및 P형 TFT의 제조 방법을 설명하면 다음과 같다.Hereinafter, an N-type TFT and a storage capacitor included in a display area of a conventional TFT array substrate and a method of manufacturing N-type and P-type TFTs included in a driving circuit will be described with reference to FIGS. 4A to 5G.

도 4a 및 도 5a를 참조하면, 종래의 TFT 어레이 기판의 제조 방법은 하부 기판(10) 위에 버퍼층(11) 및 폴리 실리콘층을 순차로 전면 형성하고, 폴리 실리콘층을 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역에 포함된 N형 TFT의 액티브층(13a) 및 스토리지 전극(12)과, 구동 회로에 포함된 N형 및 P형 TFT의 액티브층(13d, 13g)을 형성한다.Referring to FIGS. 4A and 5A, a conventional TFT array substrate manufacturing method sequentially forms a buffer layer 11 and a polysilicon layer on the lower substrate 10 in front, and a photolithography using the polysilicon layer as a first mask. The active layer 13a and the storage electrode 12 of the N-type TFT included in the display area are patterned by a grafting process and an etching process, and the active layers 13d and 13g of the N-type and P-type TFTs included in the driving circuit. Form.

이어서, 제2 마스크를 이용한 포토리쏘그리피 공정으로 스토리지 전극(12)을 제외한 표시 영역 및 구동 회로들에 포함된 액티브층들(13a, 13d, 13g)을 가리는 포토레지스트 패턴을 형성하여 도 4b 및 도 5b와 같이 스토리지 전극(12)에 n+ 또는 p+ 이온을 주입한다.Subsequently, a photoresist pattern covering the display areas except the storage electrode 12 and the active layers 13a, 13d, and 13g included in the driving circuits is formed by a photolithography process using a second mask, and thus, FIGS. 4B and FIG. As shown in 5b, n + or p + ions are implanted into the storage electrode 12.

그런 다음, 액티브층들(13a, 13d, 13g) 및 스토리지 전극(12)이 형성된 하부 기판(10) 위에 SiO2 등을 포함하는 절연 물질을 전면 도포하여 게이트 절연막(21)을 형성한다. 그리고, 게이트 절연막(21) 위에 게이트 금속층을 전면 증착한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층을 패터닝하여 도 4c 및 도 5c와 같이 게이트 전극들(23a, 23b, 23c)과, 스토리지 공통 전극(20)과, 게이트 라인들(125, 도 1 참조) 및 도시하지 않은 게이트 패드들을 형성한다. 이후, 형성된 게이트 전극들(23a, 23b, 23c)을 마스크로 이용하여 액티브층들(13a, 13d, 13g)에 n- 이온들을 주입한다. 이때, 주입되는 n- 이온들은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1012～1013/cm2 정도로 매우 작다. 이 불순물 주입 공정에 의해 액티브층들(13a, 13d, 13g)의 양측에는 불순물 농도가 비교적 작은 엘디디(Lightly Doped Drain : 이하, “LDD”라 함) 영역(14a 내지 14f)이 형성된다. 이러한 LDD 영역(14a 내지 14f)은 표시 영역에 포함된 N형 TFT(131)와 구동 회로의 N형 TFT의 오프 전류를 감소시키는 역할을 한다. Thereafter, an insulating material including SiO 2 is coated on the lower substrate 10 on which the active layers 13a, 13d, and 13g and the storage electrode 12 are formed to form a gate insulating layer 21. After the gate metal layer is entirely deposited on the gate insulating layer 21, the gate metal layer is patterned by a photolithography process and an etching process using a third mask to form the gate electrodes 23a, 23b, and 23c as shown in FIGS. 4C and 5C. And the storage common electrode 20, the gate lines 125 (see FIG. 1), and gate pads (not shown). Thereafter, n-ions are implanted into the active layers 13a, 13d, and 13g using the formed gate electrodes 23a, 23b, and 23c as masks. At this time, the implanted n- ions are impurities such as phosphorus (P) and arsenic (As) and their concentration is 10 12 ～ 10 13 / cm 2 So small as This impurity implantation process forms lightly doped drain (hereinafter referred to as "LDD") regions 14a to 14f having relatively small impurity concentrations on both sides of the active layers 13a, 13d, and 13g. The LDD regions 14a to 14f serve to reduce the off currents of the N-type TFT 131 included in the display region and the N-type TFT of the driving circuit.

도 4d 및 도 5d를 참조하면, 종래의 TFT 어레이 기판의 제조 방법은 제4 마스크를 이용한 포토리쏘그래피 공정으로 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)을 노출시키는 포토레지스트 패턴을 형성하여 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)에 n+ 이온들을 주입한다. 이때, 주입되는 n+ 이온들은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1～2×1015/㎠ 정도이다. 그리고, 제5 마스크를 이용한 포토리쏘그래피 공정으로 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)을 노출시키는 포토레지스트 패턴을 형성하여 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)에 p+ 이온을 주입한다. 이때, 주입되는 p+ 이온들은 붕소(B)와 같은 불순물로써 그 농도가 1～2×1015/㎠ 정도이다.4D and 5D, a conventional method of manufacturing a TFT array substrate is a photolithography process using a fourth mask, and a source region of an N-type TFT 131 in a display area and an N-type TFT 132 in a driving circuit. Photoresist patterns exposing the gates 13b and 13e and the drain regions 13c and 13f to form the source regions 13b of the N-type TFT 131 of the display area and the N-type TFT 132 of the driving circuit. 13e) and n + ions are implanted into the drain regions 13c and 13f. At this time, the implanted n + ions are impurities such as phosphorus (P) or arsenic (As), the concentration of which is 1 ~ 2 × 10 15 / ㎠. The photoresist pattern exposing the source region 13h and the drain region 13i of the P-type TFT 133 of the driving circuit is formed by a photolithography process using a fifth mask to form the P-type TFT 133 of the driving circuit. P + ions are implanted into the source region 13h and the drain region 13i of the? At this time, the implanted p + ions are impurities such as boron (B), the concentration is about 1 ~ 2 × 10 15 / ㎠.

이어서, 하부 기판(10) 위에 SiO2 등을 포함하는 절연 물질을 전면 도포하여 층간 절연막(22)을 전면 형성하고, 게이트 절연막(21) 및 층간 절연막(22)을 제6 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 도 4e 및 도 5e와 같이 액티브층의 소스 영역들(13b, 13e, 13h)을 노출시키는 소스 접촉홀들(134a, 134c, 134e)과, 액티브층의 드레인 영역들(13c, 13f, 13i)을 노출시키는 드레인 접촉홀들(134b, 134d, 134f)을 형성한다.Subsequently, an insulating material including SiO 2 or the like is entirely coated on the lower substrate 10 to form the entire interlayer insulating film 22, and the gate insulating film 21 and the interlayer insulating film 22 are photolithography using a sixth mask. Patterned by a process and an etching process to expose the source contact holes 134a, 134c, and 134e exposing the source regions 13b, 13e, and 13h of the active layer as shown in FIGS. 4E and 5E, and the drain regions of the active layer ( Drain contact holes 134b, 134d, and 134f exposing 13c, 13f, and 13i are formed.

그런 다음, 소스/드레인 금속 물질을 소스 접촉홀들(134a, 134c, 134e)과 드레인 접촉홀들(134b, 134d, 134f)이 형성된 하부 기판(10) 위에 전면 증착하고, 소스/드레인 금속층을 제7 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 도 4f 및 도 5f에 도시된 바와 같이 소스 전극들(24a, 24c, 24e) 및 드레인 전극들(24b, 24d, 24f)과, 데이터 라인들(124)과 도시하지 않은 데이터 패드들이 형성된다. 소스 전극들(24a, 24c, 24e)은 소스 접촉홀들(134a, 134c, 134e)을 통해 액티브층의 소스 영역들(13b, 13e, 13h)과 접속되며, 드레인 전극들(24b, 24d, 24f)은 드레인 접촉홀들(134b, 134d, 134f)을 통해 액티브층의 드레인 영역들(13c, 13f, 13i)과 접속된다.Then, the source / drain metal material is deposited on the lower substrate 10 on which the source contact holes 134a, 134c, and 134e and the drain contact holes 134b, 134d, and 134f are formed, and the source / drain metal layer is formed. Patterned by a photolithography process and an etching process using a 7 mask, the source electrodes 24a, 24c, 24e and drain electrodes 24b, 24d, 24f, and data lines as shown in FIGS. 4F and 5F. 124 and data pads not shown are formed. The source electrodes 24a, 24c, and 24e are connected to the source regions 13b, 13e, and 13h of the active layer through the source contact holes 134a, 134c, and 134e, and the drain electrodes 24b, 24d, and 24f. ) Is connected to the drain regions 13c, 13f, and 13i of the active layer through the drain contact holes 134b, 134d, and 134f.

도 4g 및 도 5g를 참조하면, 종래의 TFT 어레이 기판의 제조방법은 하부 기판(10) 위에 SiNx 등을 포함하는 절연 물질을 전면 도포하여 보호막(25)을 전면 형 성하고, 보호막(25)을 제8 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역의 N형 TFT의 드레인 전극(24b)의 일부를 노출시키는 화소 접촉홀(135)을 형성한다. 그리고, 화소 접촉홀(135)이 형성된 보호막(25) 상에 ITO와 같은 투명 도전성 물질을 전면 증착하고, 제9 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 화소 접촉홀(135)을 통해 드레인 전극(24b)과 접속되는 화소 전극(26)을 형성한다. Referring to FIGS. 4G and 5G, the conventional method of manufacturing a TFT array substrate is formed by coating an entire surface of an insulating material including SiNx on the lower substrate 10 to form a protective film 25 on the entire surface thereof, and forming the protective film 25. The pixel contact hole 135 exposing a part of the drain electrode 24b of the N-type TFT in the display area is formed by patterning the photolithography process and the etching process using the eighth mask. In addition, a transparent conductive material such as ITO is deposited on the passivation layer 25 on which the pixel contact hole 135 is formed, and then patterned through a photolithography process and an etching process using a ninth mask to form a pixel contact hole 135. The pixel electrode 26 connected with the drain electrode 24b is formed.

이와 같이 종래의 TFT 어레이 기판은 9 마스크를 이용하여 형성된다. 여기서, 각 마스크 공정은 박막 증착 공정, 세정 공정, 노광 공정과 현상 공정을 포함하는 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함한다. 이에 따라, TFT 어레이 기판은 그 제조가 복잡하다는 단점이 있다. Thus, the conventional TFT array substrate is formed using 9 masks. Here, each mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process including an exposure process and a developing process, an etching process, a photoresist stripping process, an inspection process, and the like. Accordingly, the TFT array substrate has a disadvantage of complicated manufacturing.

따라서, 본 발명의 목적은 제조 공정을 단순화할 수 있는 TFT 어레이 기판의 제조 방법 및 이를 이용한 TFT 어레이 기판을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method of manufacturing a TFT array substrate and a TFT array substrate using the same, which can simplify the manufacturing process.

상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 기판 위에 버퍼층을 전면 형성하는 단계와; 상기 버퍼층 위에 제1 마스크 공정으로 N형 및 P형 스위치 소자의 액티브층을 형성하는 단계 와; 상기 N형 및 P형 스위치 소자의 액티브층을 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크 공정으로 상기 P형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 P형 스위치 소자의 게이트 전극 및 액정 구동을 위한 기준 전압이 공급되는 스토리지 공통 전극을 형성하는 단계와; 상기 P형 스위치 소자의 게이트 전극을 마스크로 상기 P형 스위치 소자의 액티브층에 p+ 불순물을 주입하여 상기 P형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 제3 마스크 공정으로 상기 N형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 N형 스위치 소자의 게이트 전극을 형성하고, 상기 N형 스위치 소자의 게이트 전극을 형성하기 위한 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 상기 N형 스위치 소자의 게이트 전극을 마스크로 상기 N형 스위치 소자의 액티브층에 n- 불순물을 주입하여 상기 N형 스위치 소자의 활성층의 양측에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와; 상기 N형 및 P형 스위치 소자의 게이트 전극 및 스토리지 공통 전극을 덮는 층간 절연막 및 보호막을 순차로 적층하는 단계와; 제4 마스크 공정으로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 관통하여 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촉홀, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촉홀을 형성하고, 상기 스토리지 공통 전극과 중첩되며 스토리지 커패시터가 형성될 영역에 상기 층간 절연막을 제거하는 단계와; 제5 마스크 공정으로 상 기 소스 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 소스 영역과 접속되는 소스 전극, 상기 드레인 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 드레인 영역과 접속되는 드레인 전극 및 상기 스토리지 공통 전극과 중첩되며 상기 층간 절연막이 제거된 영역에 형성되는 스토리지 전극을 형성하는 단계와; 제6 마스크 공정으로 상기 N형 스위치 소자의 드레인 전극 중 표시 영역에 형성되는 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극, 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 형성하는 단계를 포함한다.In order to achieve the above object, a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention comprises the steps of forming a buffer layer over the substrate; Forming active layers of N-type and P-type switch elements on the buffer layer by a first mask process; Forming a gate insulating film covering the active layers of the N-type and P-type switch elements; Forming a storage common electrode to which the gate electrode of the P-type switch element and the reference voltage for driving the liquid crystal are supplied to a region overlapping with the region where the active layer of the P-type switch element is to be formed by a second mask process; Implanting p + impurities into the active layer of the P-type switch element using the gate electrode of the P-type switch element to form a source region and a drain region of the P-type switch element; Removing the photoresist pattern; Forming a gate electrode of the N-type switch element in a region overlapping with an area where the active layer of the N-type switch element is to be formed by a third mask process, and masking a photoresist pattern for forming the gate electrode of the N-type switch element Implanting n + impurities into the active layer of the N-type switch element to form a source region and a drain region of the N-type switch element; Removing the photoresist pattern; Implanting n- impurity into the active layer of the N-type switch element using a gate electrode of the N-type switch element to form LDD (Lightly Doped Drain) regions on both sides of the active layer of the N-type switch element; Sequentially stacking an interlayer insulating film and a protective film covering the gate electrode and the storage common electrode of the N-type and P-type switch elements; Exposing a source contact hole for exposing source regions of the N-type and P-type switch elements and a drain region of the N-type and P-type switch elements through a fourth mask process through the gate insulating layer, the interlayer insulating layer, and the passivation layer; Forming a drain contact hole and removing the interlayer insulating layer in a region overlapping the storage common electrode and in which a storage capacitor is to be formed; A source electrode connected to the source regions of the N-type and P-type switch elements through the source contact hole in a fifth mask process, and a drain connected to the drain regions of the N-type and P-type switch elements through the drain contact hole Forming a storage electrode overlapping an electrode and the storage common electrode and formed in a region from which the interlayer insulating film is removed; A pixel electrode formed in the pixel region formed at the intersection of the gate line and the data line and surrounding the drain electrode formed in the display area among the drain electrodes of the N-type switch element by a sixth mask process; Forming a data protection pattern surrounding the source electrode of the switch element.

제2 마스크 공정은, 상기 게이트 절연막 위에 게이트 금속층을 전면 형성하는 단계와; 상기 게이트 금속층 위에 상기 P형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역 및 상기 N형 스위치 소자의 액티브층 전체를 가리는 게이트 패턴이 형성될 영역과 대응되는 영역에 포토레지스트 패턴을 형성하는 단계와; 상기 습식 식각 공정으로 상기 P형 스위치 소자의 게이트 전극 및 상기 스토리지 공통 전극을 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.The second mask process may include forming an entire gate metal layer on the gate insulating layer; A photoresist is formed on the gate metal layer in a region corresponding to a region where a gate electrode of the P-type switch element is to be formed, a region where the storage common electrode is to be formed, and a region where a gate pattern covering the entire active layer of the N-type switch element is to be formed. Forming a pattern; Forming a gate electrode and the storage common electrode of the P-type switch element by the wet etching process; Removing the photoresist pattern.

제3 마스크 공정은, 상기 게이트 패턴 위에 상기 N형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역 및 상기 P형 스위치 소자의 게이트 전극과 상기 P형 스위치 소자의 액티브층 전체를 가리는 포토레지스트 패턴을 형성하는 단계와; 상기 습식 식각 공정으로 상기 N형 스위치 소자의 게이트 전극을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크 로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다. The third mask process may include a region where a gate electrode of the N-type switch element is to be formed on the gate pattern, a region corresponding to a region where the storage common electrode is to be formed, and a gate electrode and the P-type switch element of the P-type switch element. Forming a photoresist pattern covering the entire active layer of the film; Forming a gate electrode of the N-type switch element by the wet etching process; Implanting n + impurities into the active layer of the N-type switch element using the photoresist pattern as a mask to form a source region and a drain region of the N-type switch element.

제4 마스크 공정은, 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막이 순차로 적층된 상기 기판 위에 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 회절부 및 그외 영역에 차단부가 형성된 회절 마스크 또는 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 반투과부 및 그외 영역에 차단부가 형성된 반투과 마스크 또는 정렬하는 단계와; 상기 회절 마스크 또는 상기 반투과 마스크를 이용하여 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 패터닝하여 상기 소스 접촉홀과 상기 드레인 접촉홀을 형성하는 단계와; 상기 포토레지스트 패턴을 식각하여 상기 스토리지 전극이 형성될 영역의 보호막을 노출시키는 단계와; 상기 노출된 보호막을 식각하여 상기 스토리지 전극이 형성될 영역의 상기 보호막을 제거하는 단계를 포함한다.In a fourth mask process, an opening and the storage common electrode are formed in an area corresponding to an area where the source contact hole and the drain contact hole are to be formed on the substrate on which the gate insulating film, the interlayer insulating film, and the protective film are sequentially stacked. A diffraction mask having a diffraction portion in the region corresponding to the region to be formed and a blocking portion in the other region, or an opening in the region corresponding to the region where the source contact hole and the drain contact hole are to be formed, and an area corresponding to the region where the storage common electrode is to be formed. Aligning or transfusing a semi-permeable mask having a transflective portion in the area and a block in the other area; Forming a photoresist pattern using the diffraction mask or the transflective mask to expose a region where the source contact hole and the drain contact hole are to be formed; Patterning the gate insulating film, the interlayer insulating film, and the protective film using the photoresist pattern as a mask to form the source contact hole and the drain contact hole; Etching the photoresist pattern to expose a passivation layer in a region where the storage electrode is to be formed; Etching the exposed passivation layer to remove the passivation layer in a region where the storage electrode is to be formed.

상기 박막 트랜지스터 어레이 기판의 제조 방법은 상기 층간 절연막 아래에 상기 N형 또는 P형 스위치 소자의 게이트 전극을 덮는 제2 보호막을 형성하는 단계를 더 포함한다.The method of manufacturing the thin film transistor array substrate further includes forming a second passivation layer covering the gate electrode of the N-type or P-type switch element under the interlayer insulating layer.

상기 층간 절연막은 SiO2로 형성되고, 상기 보호막 및 상기 제2 보호막은 SiNX로 형성된다.The interlayer insulating film is formed of SiO 2 , and the protective film and the second protective film are formed of SiN X.

상기 게이트 라인은 상기 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 게이트 전극에 접속되며 상기 N형 스위치 소자의 게이트 전극과 동일 공정으로 형성된다.The gate line is connected to the gate electrode of the N-type switch element formed in the display area of the N-type switch element, and is formed in the same process as the gate electrode of the N-type switch element.

상기 데이터 라인은 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 소스 전극에 접속되며 상기 N형 및 P형 스위치 소자의 소스 전극 및 드레인 전극과 동일 공정으로 형성된다.The data line is connected to the source electrode of the N-type switch element formed in the display area among the N-type switch elements, and is formed in the same process as the source electrode and the drain electrode of the N-type and P-type switch elements.

상기 데이터 보호 패턴은 구동 회로의 N형 및 P형 스위치 소자의 드레인 전극을 감싸도록 형성된다.The data protection pattern is formed to surround the drain electrodes of the N-type and P-type switch elements of the driving circuit.

상기 화소 전극은 상기 스토리지 전극을 감싸도록 형성된다.The pixel electrode is formed to surround the storage electrode.

본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판 위에 전면 형성된 버퍼층과; 상기 버퍼층 위에 형성된 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역과; 상기 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역을 덮는 게이트 절연막과; 상기 N형 및 P형 스위치 소자의 활성층과 게이트 절연막을 사이에 두고 중첩되는 N형 및 P형 스위치 소자의 게이트 전극과; 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 소스 전극, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 드 레인 전극과; 상기 N형 스위치 소자 중 표시 영역의 N형 스위치 소자의 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극과; 상기 층간 절연막을 사이에 두고 상기 서로 중첩되는 영역에 형성되는 스토리지 공통 전극 및 스토리지 전극과; 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 구비한다.A thin film transistor array substrate according to an embodiment of the present invention includes a buffer layer formed on the substrate; An active layer, a source region and a drain region of the N-type and P-type switch elements formed on the buffer layer; A gate insulating film covering an active layer, a source region and a drain region of the N-type and P-type switch elements; Gate electrodes of the N-type and P-type switch elements overlapping the active layer of the N-type and P-type switch elements with a gate insulating film interposed therebetween; A drain contact hole exposing a source electrode of the N-type and P-type switch elements and a drain region of the N-type and P-type switch elements connected through a source contact hole exposing the source regions of the N-type and P-type switch elements. Drain electrodes of the N-type and P-type switch elements connected through each other; A pixel electrode formed in the pixel region surrounding the drain electrode of the N-type switch element in the display area among the N-type switch elements, the pixel region being formed at the intersection of the gate line and the data line; A storage common electrode and a storage electrode formed in the region overlapping each other with the interlayer insulating layer interposed therebetween; And a data protection pattern surrounding the data line and source electrodes of the N-type and P-type switch elements.

상기 박막 트랜지스터 어레이 기판은 상기 N형 스위치 소자의 활성층의 양측에 상기 N형 스위치 소자의 오프 전류를 감소시키는 LDD(Lightly Doped Drain) 영역을 더 구비한다.The thin film transistor array substrate may further include a lightly doped drain (LDD) region on both sides of an active layer of the n-type switch element to reduce an off current of the n-type switch element.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 도 6 내지 도 12e를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 12E.

도 6은 본 발명의 실시 예에 따른 TFT 어레이 기판의 표시 영역을 자세히 나타내는 평면도이며, 도 7은 도 6에 도시된 Ⅱ-Ⅱ’선을 따라 절취한 단면도이다.6 is a plan view illustrating a display area of a TFT array substrate according to an exemplary embodiment of the present invention in detail, and FIG. 7 is a cross-sectional view taken along the line II-II ′ of FIG. 6.

도 6 및 도 7을 참조하면, 본 발명의 실시 예에 따른 TFT 어레이 기판의 표시 영역은 하부 기판(10) 위에 형성된 버퍼층(11)과, 층간 절연막(22) 및 보호막(25)을 사이에 두고 교차하는 게이트 라인(125) 및 데이터 라인(124)과, 그들(124, 125)의 교차부에 형성된 TFT와, 게이트 라인(125)과 데이터 라인(124)의 교차 구조로 마련된 화소 영역에 형성된 화소 전극(26)과, 데이터 라인(124)과 소스 전극(24a)의 산화를 방지하는 데이터 보호 패턴(126)을 구비한다.6 and 7, a display area of a TFT array substrate according to an exemplary embodiment of the present invention has a buffer layer 11 formed on a lower substrate 10, an interlayer insulating layer 22, and a protective layer 25 interposed therebetween. Pixels formed in the pixel region provided with the intersecting structure of the gate line 125 and the data line 124 and the TFTs formed at the intersections of the 124 and 125 and the gate line 125 and the data line 124. An electrode 26 and a data protection pattern 126 for preventing oxidation of the data line 124 and the source electrode 24a are provided.

TFT는 게이트 라인(125)의 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터를 화소 전극(26)에 공급한다. 이를 위하여, TFT는 게이트 라인(125)과 접속된 게이트 전극(23a)과, 데이터 라인(124)과 접속된 소스 전극(24a)과, 화소 전극(26)과 접속된 드레인 전극(24b)과, 게이트 전극(23a)과 게이트 절연막(21)을 사이에 두고 중첩되면서 소스 전극(24a) 및 드레인 전극(24b) 사이에 채널을 형성하는 활성층(13a)을 구비한다. The TFT supplies the data supplied to the data line 124 to the pixel electrode 26 in response to the gate pulse of the gate line 125. To this end, the TFT includes a gate electrode 23a connected to the gate line 125, a source electrode 24a connected to the data line 124, a drain electrode 24b connected to the pixel electrode 26, An active layer 13a is formed to overlap the gate electrode 23a and the gate insulating film 21 therebetween to form a channel between the source electrode 24a and the drain electrode 24b.

소스 전극(24a)은 게이트 절연막(21), 층간 절연막(22) 및 보호막(25)을 관통하는 소스 접촉홀(134a)을 통하여 소스 영역(13b)과 접속되며, 드레인 전극(24b)은 게이트 절연막(21), 층간 절연막(22) 및 보호막(25)을 관통하는 드레인 접촉홀(134b)을 통하여 드레인 영역(13c)과 접속된다. The source electrode 24a is connected to the source region 13b through the source contact hole 134a penetrating through the gate insulating film 21, the interlayer insulating film 22, and the protective film 25, and the drain electrode 24b is connected to the gate insulating film. 21 and the drain region 13c through the drain contact hole 134b penetrating through the interlayer insulating film 22 and the protective film 25.

화소 전극(26)은 드레인 전극(24b)을 감싸도록 형성되어 데이터 라인(124)에 공급된 데이터를 드레인 전극(24b)을 통하여 공급받는다. The pixel electrode 26 is formed to surround the drain electrode 24b to receive data supplied to the data line 124 through the drain electrode 24b.

데이터 보호 패턴(126)은 화소 전극(26)과 동일 물질로 형성되며 데이터 라인(124) 및 소스 전극(24a)을 감싸도록 형성되어 데이터 라인(124) 및 소스 전극(24a)의 산화를 방지함과 아울러 데이터 라인(124) 및 소스 전극(24a)이 외부 충격에 의하여 손상되는 것을 방지한다.The data protection pattern 126 is formed of the same material as the pixel electrode 26 and is formed to surround the data line 124 and the source electrode 24a to prevent oxidation of the data line 124 and the source electrode 24a. In addition, the data line 124 and the source electrode 24a are prevented from being damaged by an external impact.

그리고, 본 발명에 따른 TFT 어레이 기판은 액정 구동을 위한 기준 전압(이하, 공통 전압)이 공급되는 스토리지 공통 전극(20)과, 층간 절연막(22)을 사이에 두고 스토리지 공통 전극(20)과 중첩되는 영역에 형성된 스토리지 전극(115)을 포함하는 스토리지 커패시터(Cst)를 더 구비한다.In addition, the TFT array substrate according to the present invention overlaps the storage common electrode 20 with a storage common electrode 20 supplied with a reference voltage (hereinafter, common voltage) for driving a liquid crystal, and an interlayer insulating layer 22 therebetween. A storage capacitor Cst including the storage electrode 115 formed in the region is further provided.

스토리지 커패시터(Cst)는 화소 전극(26)에 공급된 비디오 신호를 안정적으로 유지시킨다. The storage capacitor Cst keeps the video signal supplied to the pixel electrode 26 stable.

스토리지 전극(115)은 화소 전극(26)과 접속됨으로써 화소 전극(26)에 공급된 비디오 신호가 공급되며, 공급된 비디오 신호를 스토리지 공통 전극(20)과의 사이에 스토리지 커패시터(Cst)를 형성하여 안정적으로 유지시킨다. The storage electrode 115 is connected to the pixel electrode 26 to supply a video signal supplied to the pixel electrode 26, and forms a storage capacitor Cst between the storage electrode 115 and the storage common electrode 20. To keep it stable.

여기서, 본 발명의 실시 예에 따른 TFT 어레이 기판은 스토리지 커패시터(Cst)를 형성하는 스토리지 공통 전극(20)과 스토리지 전극(115)의 중첩부에 층간 절연막(22) 만을 구비한다. 이에 따라, 본 발명의 TFT 어레이 기판은 스토리지 커패서터(Cst)의 용량이 필요 이상으로 커지는 것을 방지할 수 있다. Here, the TFT array substrate according to the embodiment of the present invention includes only the interlayer insulating layer 22 at the overlapping portion of the storage common electrode 20 and the storage electrode 115 forming the storage capacitor Cst. Accordingly, the TFT array substrate of the present invention can prevent the storage capacitor Cst from becoming larger than necessary.

이하, 도 8a 내지 도 9g를 참조하여 본 발명의 실시 예에 따른 TFT 어레이 기판의 제조 방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a TFT array substrate according to an exemplary embodiment of the present invention will be described with reference to FIGS. 8A to 9G.

도 8a 내지 도 8f는 본 발명의 실시 예에 따른 TFT 어레이 기판의 표시 영역에 포함되는 N형 스위치 소자 및 스토리지 커패시터의 제조 방법을 단계적으로 나타내는 단면도들이며, 도 9a 내지 도 9g는 본 발명의 실시 예에 따른 TFT 기판 어레이 기판의 구동 회로에 포함되는 N형 및 P형 스위치 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.8A through 8F are cross-sectional views illustrating a method of manufacturing an N-type switch element and a storage capacitor included in a display area of a TFT array substrate according to an exemplary embodiment of the present invention, and FIGS. 9A to 9G illustrate exemplary embodiments of the present invention. Are sectional views showing step-by-step manufacturing methods of N-type and P-type switch elements included in the driving circuit of the TFT substrate array substrate according to the present invention.

도 8a 및 도 9a를 참조하면, 본 발명의 실시 예에 따른 TFT 어레이 기판의 제조 방법은 하부 기판(10) 위에 버퍼층(11) 및 폴리 실리콘층을 순차로 전면 형성한 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역에 포함된 N형 TFT(131)의 액티브층(13a)과, 구동 회로에 포함된 N형 및 P형 TFT(132, 133)의 액티브층들(13d, 13g)을 형성한다.8A and 9A, in the method of manufacturing a TFT array substrate according to an exemplary embodiment of the present invention, a buffer layer 11 and a polysilicon layer are sequentially formed on the lower substrate 10, and then a photo using the first mask. Patterned by lithography and etching, the active layer 13a of the N-type TFT 131 included in the display area and the active layers 13d of the N-type and P-type TFTs 132 and 133 included in the driving circuit. 13 g).

이어서, 액티브층들(13a, 13d, 13g)이 형성된 하부 기판(10) 위에 SiO2 등의 절연 물질을 전면 증착하여 게이트 절연막(21)을 형성한다. 그리고, 게이트 절연막(21) 위에 게이트 금속층을 전면 증착한 후 제2 마스크를 이용한 포토리쏘그래피 공정과 습식 식각 공정으로 게이트 금속층을 패터닝하여 도 8b 및 도 9b와 같이 구동 회로의 P형 TFT(133)의 게이트 전극(23c) 및 표시 영역의 스토리지 공통 전극(20)을 형성한다. 이때, 제2 마스크를 이용한 패터닝으로 표시 영역의 N형 TFT(131)와 구동 회로의 N형 TFT(132) 위에는 그들(131, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)이 형성된다. Subsequently, an insulating material such as SiO 2 is entirely deposited on the lower substrate 10 on which the active layers 13a, 13d, and 13g are formed to form the gate insulating layer 21. After the gate metal layer is entirely deposited on the gate insulating layer 21, the gate metal layer is patterned by a photolithography process using a second mask and a wet etching process to form the P-type TFT 133 of the driving circuit as shown in FIGS. 8B and 9B. The gate electrode 23c and the storage common electrode 20 of the display area are formed. At this time, the gate pattern 23 covering the active layers 13a and 13d of them on the N-type TFT 131 of the display area and the N-type TFT 132 of the driving circuit by patterning using a second mask. ) Is formed.

이후, 형성된 P형 TFT(133)의 게이트 전극(23c)을 마스크로 이용하여 구동 회로의 P형 TFT(133)의 액티브층(13g)에 p+ 이온들을 주입하여 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)을 형성한다. 이때, 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)에 주입되는 p+ 이온들의 농도는 1～2×1015/㎠ 정도이다.Thereafter, p + ions are implanted into the active layer 13g of the P-type TFT 133 of the driving circuit by using the gate electrode 23c of the formed P-type TFT 133 as a mask to form the P-type TFT 133 of the driving circuit. Source region 13h and drain region 13i are formed. At this time, the concentration of p + ions implanted into the source region 13h and the drain region 13i of the P-type TFT 133 of the driving circuit is about 1 to 2 x 10 15 / cm 2.

그런 다음, 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)이 형성된 하부 기판(10) 위에 제3 마스크를 정렬한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 습식 식각 공정으로 표시 영역의 N형 TFT(131)와 구동 회로의 N형 TFT(132)의 액티브층들(13a, 13d)을 가리도록 형성된 게이트 패턴(23)을 패터닝하여 도 8c 및 도 9c와 같이 표시 영역의 N형 TFT(131)의 게이트 전극(23a)과 구동 회로의 N형 TFT(132)의 게이트 전극(23b)을 형성한다. 그리고, 표시 영역의 N형 TFT(131)의 게이트 전극(23a)과 구동 회로의 N형 TFT(132)의 게이트 전극(23b)을 형성하기 위한 포토레지스트 패턴을 마스크로 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 액티브층들(13a, 13d)에 n+ 이온들을 주입하여 표시 영역의 N형 TFT(131)의 소스 영역(13b)과 드레인 영역(13c)과, 구동 회로의 N형 TFT(132)의 소스 영역(13e)과 드레인 영역(13f)을 형성한다. 이때, 표시 영역 및 구동 회로의 N형 TFT(131, 132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)에 주입되는 n+ 이온들의 농도는 1～2×1015/㎠ 정도이다. Then, after arranging the third mask on the lower substrate 10 on which the source region 13h and the drain region 13i of the P-type TFT 133 of the driving circuit are formed, the photolithography process using the third mask and the wet process are performed. In the etching process, the gate pattern 23 formed to cover the N-type TFT 131 of the display area and the active layers 13a and 13d of the N-type TFT 132 of the driving circuit is patterned, as shown in FIGS. 8C and 9C. The gate electrode 23a of the N-type TFT 131 in the display area and the gate electrode 23b of the N-type TFT 132 of the driving circuit are formed. The photoresist pattern for forming the gate electrode 23a of the N-type TFT 131 of the display area and the gate electrode 23b of the N-type TFT 132 of the driving circuit is masked with the N-type TFT of the display area ( N + ions are implanted into the active layers 13a and 13d of the N-type TFT 132 of the driving circuit 131 and the source region 13b and the drain region 13c of the N-type TFT 131 of the display area, The source region 13e and the drain region 13f of the N-type TFT 132 of the driver circuit are formed. At this time, the concentration of n + ions implanted into the source regions 13b and 13e and the drain regions 13c and 13f of the N-type TFTs 131 and 132 of the display region and the driving circuit is 1 to 2 × 10 15 / cm 2. It is enough.

이후, 스트립 공정으로 표시 영역의 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성하기 위한 포토레지스트 패턴을 제거하고, 포토레지스트 패턴이 제거된 액티브층들(13a, 13d, 13g)에 n- 이온이 주입된다. 여기서, 본 발명에 따른 게이트 전극들(23a, 23b, 23c)은 포토리쏘그래피 공정과 습식 식각 공정에 의하여 형성된다. 따라서, 형성되는 게이트 전극들(23a, 23b, 23c)은 습식 식각 공정의 언더 컷(Under Cut) 현상에 의하여 포토레지스트 패턴보다 좁은 폭을 가지도록 형성된다. 따라서, 포토레지스트 패턴에 의해서 가려져 있던 액티브층들(13a, 13d, 13g)이 스트립 공정에 의해 드러나게 되며 이에 따라, 포토레지스트 패턴에 의해서 가려져 있던 액티브층들(13a, 13d, 13g)에 n- 이온이 주입된다. 이때, 주입되는 n- 이온은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1012～1013/cm2 정도로 비교적 작다. 이 불순물 주입 공정에 의해 액티브층들(13a, 13d, 13g) 특히, 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)의 양측에는 불순물의 농도가 비교적 작은 엘디디(Lightly Doped Drain : 이하, “LDD”라 함) 영역들(14a 내지 14d)이 형성된다. 이 LDD 영역들(14a 내지 14d)은 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 오프 전류를 감소시키는 역할을 한다.After that, the photoresist patterns for forming the gate electrodes 23a and 23b of the N-type TFTs 132 and 132 of the display area and the driving circuit are removed by a strip process, and the active layers from which the photoresist pattern has been removed. N- ions are implanted into (13a, 13d, 13g). Here, the gate electrodes 23a, 23b, and 23c according to the present invention are formed by a photolithography process and a wet etching process. Therefore, the gate electrodes 23a, 23b, and 23c are formed to have a narrower width than that of the photoresist pattern due to the undercut phenomenon of the wet etching process. Accordingly, the active layers 13a, 13d, and 13g that are covered by the photoresist pattern are exposed by the strip process, and thus n-ions are formed in the active layers 13a, 13d and 13g that are covered by the photoresist pattern. It is injected. At this time, the implanted n- ion is an impurity such as phosphorus (P) or arsenic (As) and its concentration is relatively small at about 10 12 to 10 13 / cm 2 . By the impurity implantation process, the impurity concentration is relatively high in the active layers 13a, 13d, and 13g, particularly on both sides of the active layers 13a and 13d of the N-type TFTs 131 and 132 of the display area and the driving circuit. Lightly Doped Drain (hereinafter referred to as "LDD") regions 14a-14d are formed. These LDD regions 14a to 14d serve to reduce the off current of the display region and the N-type TFTs 131 and 132 of the driving circuit.

이어서, N형 TFT들(131, 132)의 LDD 영역들(14a 내지 14d)이 형성된 하부 기판(10) 위에 SiO2 등의 절연 물질을 전면 증착하고, 전면 증착된 SiO2 위에 SiNX를 전면 증착하여 하부 기판(10) 위에 층간 절연막(22)과 보호막(25)을 순차로 적층한다. 그리고, 층간 절연막(22)과 보호막(25)이 적층된 하부 기판(10) 위에 제4 마스크를 정렬한 후 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 층간 절연막(22) 및 보호막(25)을 패터닝하여 도 8d 및 도 9d에 도시된 바와 같이 TFT들(131 내지 133)의 소스 영역들(13b, 13e, 13h)을 노출시키는 소스 접촉홀들(134a, 134c, 134e)과, TFT들(131 내지 133)의 드레인 영역들(13c, 13f, 13i)을 노출시키는 드레인 접촉홀들(134b, 134d, 134f)를 형성한다. 그리고, 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)의 형성과 함께 후속 공정에서 형성되는 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 보호막(25)을 제거한다. 이때, 제4 마스크는 TFT들(131 내지 133)의 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역과 대응되는 영역에 개구부와, 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 회절부 및 그외 영 역에 차단부를 가지는 회절 마스크가 사용된다. 여기서, 본 발명의 실시 예에 따른 제4 마스크로는 TFT들(131 내지 133)의 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역과 대응되는 영역에 개구부와, 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 반투과부 및 그외 영역에 차단부를 가지는 반투과 마스크가 사용되어도 무방하다.Next, LDD regions (14a to 14d) is formed in the lower substrate 10 on the SiO 2 and the like blanket deposited insulating material, blanket deposited a SiO 2 front depositing a SiN X on top of the N type TFT (131, 132) The interlayer insulating film 22 and the protective film 25 are sequentially stacked on the lower substrate 10. The fourth mask is aligned on the lower substrate 10 on which the interlayer insulating layer 22 and the protective layer 25 are stacked, and then the interlayer insulating layer 22 and the protective layer 25 are formed by a photolithography process and an etching process using the fourth mask. ) And source contact holes 134a, 134c, 134e exposing the source regions 13b, 13e, 13h of the TFTs 131-133 as shown in FIGS. 8D and 9D, and the TFTs. Drain contact holes 134b, 134d, and 134f exposing the drain regions 13c, 13f, and 13i of 131 to 133 are formed. The passivation layer may be formed in a region corresponding to a region in which the storage electrode 115 formed in a subsequent process is formed along with the formation of the source contact holes 134a, 134c, and 134e and the drain contact holes 134b, 134d, and 134f. 25) Remove. In this case, the fourth mask may include an opening and a storage in an area corresponding to an area in which the source contact holes 134a, 134c and 134e and the drain contact holes 134b, 134d and 134f of the TFTs 131 to 133 will be formed. A diffraction mask having a diffraction portion in the region corresponding to the region where the electrode 115 is to be formed and a blocking portion in the other region is used. The fourth mask according to an embodiment of the present invention may include a region where source contact holes 134a, 134c, and 134e and drain contact holes 134b, 134d, and 134f of the TFTs 131 to 133 are formed. A transflective mask having an opening in a corresponding region and a transflective portion in a region corresponding to the region where the storage electrode 115 is to be formed and a blocking portion in other regions may be used.

여기서, 본 발명의 실시 예에 따른 TFT 어레이 기판은 SiNX를 전면 증착하고, 전면 증착된 SiNX 위에 SiO2 등의 절연 물질을 전면 증착하여 하부 기판(10) 위에 보호막(25)과 층간 절연막(22)을 적층하고, 층간 절연막(22) 위에 SiNX 등을 한번 더 증착하여 보호막(25)을 이중으로 형성할 수도 있다. Here, TFT array substrate according to an embodiment of the present invention is SiN X a blanket deposited and blanket deposited with SiN in front depositing an insulating material of SiO 2, etc. on the X lower substrate 10 over the protective film 25 and the interlayer insulating film ( 22) and SiN X or the like may be further deposited on the interlayer insulating film 22 to form the protective film 25 in duplicate.

그리고, SiO2를 단일층으로 형성하여 층간 절연막(22)만을 형성하거나 SiNX 를 단일층으로 형성하여 보호막(25)만을 형성할 수도 있다. In addition, SiO 2 may be formed as a single layer to form only the interlayer insulating film 22, or SiN X may be formed as a single layer to form only the protective film 25.

그런 다음, TFT들(131 내지 133)의 소스 접촉홀들(134a, 134c, 134e) 및 드레인 접촉홀들(134b, 134d, 134f)이 형성된 하부 기판(10) 위에 소스 드레인 금속층을 전면 증착한 후 제5 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 소스 드레인 금속층을 패터닝하여 도 8e 및 도 9e에 도시된 바와 같이 소스 전극들(24a, 24c, 24e)과, 드레인 전극들(24b, 24d, 24f) 및 스토리지 전극(115)을 형성한다. 소스 전극들(24a, 24c, 24e)은 소스 접촉홀들(134a, 134c, 134e)을 통하여 소스 영역들(13b, 13e, 13h)과 접속된다. 드레인 전극들(24b, 24d, 24f)은 드레인 접촉홀들(134b, 134d, 134f)을 통해 드레인 영역들(13c, 13f, 13i)과 접속된다. 그리고, 스토리지 전극(115)은 스토리지 공통 전극(20)과 중첩되면서 보호막(25)이 제거된 층간 절연막(22) 위에 형성된다.Then, after depositing the source drain metal layer on the lower substrate 10 on which the source contact holes 134a, 134c, and 134e and the drain contact holes 134b, 134d, and 134f of the TFTs 131 to 133 are formed. The source drain metal layer is patterned by a photolithography process and an etching process using a fifth mask, so that the source electrodes 24a, 24c and 24e and the drain electrodes 24b, 24d and 24f are shown in FIGS. 8E and 9E. ) And the storage electrode 115. The source electrodes 24a, 24c, and 24e are connected to the source regions 13b, 13e, and 13h through the source contact holes 134a, 134c, and 134e. The drain electrodes 24b, 24d and 24f are connected to the drain regions 13c, 13f and 13i through the drain contact holes 134b, 134d and 134f. The storage electrode 115 is formed on the interlayer insulating layer 22 from which the protective layer 25 is removed while overlapping the storage common electrode 20.

여기서, 스토리지 전극(115)은 보호막(25)이 제거된 영역의 전체에 걸쳐서 형성될 수도 있으며, 보호막(25)이 제거된 영역의 내측에만 형성할 수도 있다. 스토리지 전극(115)을 보호막(25)이 제거된 영역의 내측에만 형성하게 되면, 이후 공정에서 형성될 강한 접착력을 가지는 화소 전극(26)이 보호막(25)은 제거되고, 스토리지 전극(115)이 형성되지 않은 영역에 형성됨에 따라 스토리지 전극(115)과 층간 절연막(22)의 접착력을 향상시킨다.Here, the storage electrode 115 may be formed over the entire region from which the passivation layer 25 is removed, or may be formed only inside the region from which the passivation layer 25 is removed. When the storage electrode 115 is formed only inside the region from which the protective layer 25 is removed, the pixel 25 has a strong adhesive force to be formed in a subsequent process, and the protective layer 25 is removed, and the storage electrode 115 is removed. The adhesion between the storage electrode 115 and the interlayer insulating layer 22 may be improved by being formed in a region not formed.

그리고, 소스 전극들(24a, 24c, 24e)과, 드레인 전극들(24b, 24d, 24f) 및 스토리지 전극(115)이 형성된 하부 기판(10) 위에 ITO 등의 투명 도전성 물질을 전면 증착하고, 제7 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 도 8f와 도 9f에 도시된 바와 같이 표시 영역의 드레인 전극(24b)을 감싸는 화소 전극(26)과, 표시 영역 및 구동 회로의 소스 전극들(24a, 24c, 24e), 구동 회로의 드레인 전극들(24d, 24f) 및 스토리지 전극(115)을 감싸는 데이터 보호 패턴(126)을 형성한다. In addition, a transparent conductive material such as ITO is deposited on the entire surface of the lower substrate 10 on which the source electrodes 24a, 24c and 24e, the drain electrodes 24b, 24d and 24f and the storage electrode 115 are formed. The pixel electrode 26 surrounding the drain electrode 24b of the display area and the source electrodes 24a of the display area and the driving circuit, as shown in FIGS. 8F and 9F, by a photolithography process and an etching process using a 7 mask. , 24c and 24e, and the data protection pattern 126 surrounding the drain electrodes 24d and 24f of the driving circuit and the storage electrode 115 are formed.

이와 같이, 본 발명의 실시 예에 따른 TFT 어레이 기판 및 이를 이용한 TFT 어레이 기판은 종래에 비하여 3개의 마스크 공정을 줄일 수 있으며 이에 따라, TFT 어레이 기판의 제조 공정을 단순화할 수 있다.As described above, the TFT array substrate and the TFT array substrate using the same according to the embodiment of the present invention can reduce three mask processes as compared with the prior art, thereby simplifying the manufacturing process of the TFT array substrate.

이하, 도 10a 내지 12e를 이용하여 본 발명의 제2 내지 제4 마스크 공정을 상세히 설명하기로 한다. Hereinafter, the second to fourth mask processes of the present invention will be described in detail with reference to FIGS. 10A to 12E.

도 10a 내지 도 10d는 본 발명의 제2 마스크 공정을 단계적으로 나타내는 단면도들이다.10A through 10D are cross-sectional views illustrating a second mask process of the present invention in stages.

도 10a를 참조하면, 본 발명에 따른 TFT 어레이 기판의 제2 마스크 공정은 액티브층들(13a, 13d, 13g)이 형성되고 게이트 절연막(21)이 전면 형성된 하부 기판(10) 위에 게이트 금속층(123)을 전면 증착한다. Referring to FIG. 10A, in the second mask process of the TFT array substrate according to the present invention, the gate metal layer 123 is formed on the lower substrate 10 on which active layers 13a, 13d, and 13g are formed and the gate insulating layer 21 is entirely formed. ) Is deposited on the front surface.

이어서, 게이트 금속층(123) 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 도 10b와 같이, 표시 영역 및 구동 회로의 N형 TFT들(132, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)과, 구동 회로의 P형 TFT(133)의 게이트 전극(23c) 및 표시 영역의 스토리지 공통 전극(20)을 형성하기 위한 포토레지스트 패턴(50)을 형성한다. 여기서, 제2 마스크 공정의 포토리쏘그래피 공정에서 스토리지 공통 전극(20)을 형성하기 위한 포토레지스트 패턴(50)은 습식 식각에 의해 식각될 스토리지 공통 전극(20)을 고려하여 형성된다. Subsequently, in a photolithography process using a second mask on the gate metal layer 123, the gate covering the active layers 13a and 13d of the N-type TFTs 132 and 132 of the display area and the driving circuit is shown in FIG. 10B. The photoresist pattern 50 for forming the pattern 23, the gate electrode 23c of the P-type TFT 133 of the driving circuit, and the storage common electrode 20 of the display area is formed. Here, the photoresist pattern 50 for forming the storage common electrode 20 in the photolithography process of the second mask process is formed in consideration of the storage common electrode 20 to be etched by wet etching.

그런 다음, 포토레지스트 패턴(50)을 마스크로 이용한 습식 식각 공정으로 도 10c와 같이 게이트 금속층(123)을 패터닝함으로써 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)과, 표시 영역의 스토리지 공통 전극(20) 및 구동 회로의 P형 TFT(133)의 게이트 전극(23c)을 형성한, 스트립 공정으로 포토레지스트 패턴(50)을 제거한다. 이후, 형성된 P형 TFT(133)의 게이트 전극(23c)과, 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)을 가리는 게이트 패턴(23)을 마스크로 이용하여 노출된 구동 회로의 P형 TFT(133)의 액티브층(13g)에 도 10d와 같이 p+ 이온들을 주입함으로써 구동 회로의 P형 TFT(133)의 소스 영역(13h) 및 드레인 영역(13i)을 형성한다. Then, the gate metal layer 123 is patterned by a wet etching process using the photoresist pattern 50 as a mask, as shown in FIG. 10C, to form the active layers 13a of the N-type TFTs 131 and 132 of the display area and the driving circuit. , The photoresist pattern 50 by a strip process in which a gate pattern 23 covering 13d, a storage common electrode 20 in the display area, and a gate electrode 23c of the P-type TFT 133 of the driving circuit are formed. Remove it. Thereafter, the gate pattern 23 masks the gate electrode 23c of the formed P-type TFT 133 and the active layers 13a and 13d of the N-type TFTs 131 and 132 of the display area and the driving circuit. The source region 13h and the drain region 13i of the P-type TFT 133 of the driving circuit are implanted by injecting p + ions into the active layer 13g of the P-type TFT 133 of the driving circuit exposed by using the P-type TFT as shown in FIG. ).

도 11a 내지 도 11d는 본 발명의 제3 마스크 공정을 단계적으로 나타내는 단면도들이다.11A through 11D are cross-sectional views illustrating a third mask process of the present invention in stages.

도 11a를 참조하면, 본 발명에 따른 TFT 어레이 기판의 제3 마스크 공정은 스토리지 공통 전극(20)과 구동 회로의 P형 TFT(133)의 소스 영역(13h) 및 드레인 영역(13i)이 형성된 하부 기판(10) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 표시 영역 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성하기 위한 포토레지스트 패턴(60)을 형성한다. 그리고, 이와 동시에 스토리지 공통 전극(20)을 가리는 포토레지스트 패턴(60) 및 구동 회로의 P형 TFT(133)의 액티브층(13g)과, 구동 회로의 P형 TFT(133)의 소스 영역(13h) 및 드레인 영역(13i) 전체를 가리는 포토레지스트 패턴(60)을 형성한다. Referring to FIG. 11A, a third mask process of a TFT array substrate according to the present invention may include a lower portion in which a source region 13h and a drain region 13i of a storage common electrode 20 and a P-type TFT 133 of a driving circuit are formed. The photoresist pattern 60 is formed on the substrate 10 to form the gate electrodes 23a and 23b of the N-type TFTs 132 and 132 of the display area and the driving circuit by a photolithography process using a third mask. Form. At the same time, the active layer 13g of the photoresist pattern 60 covering the storage common electrode 20 and the P-type TFT 133 of the driving circuit, and the source region 13h of the P-type TFT 133 of the driving circuit ) And the photoresist pattern 60 covering the entire drain region 13i.

이어서, 포토레지스트 패턴(60)을 마스크로 이용한 습식 식각 공정으로 도 11b와 같이 게이트 패턴(23)을 패터닝함으로써 표시 영역 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성한다. 그리고, 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 게이트 전극들(13a, 13d)을 형성하기 위한 포토레지스트 패턴(60)을 마스크로 이용하여 노출된 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)에 n+ 이온들을 주입함으로써 도 11c와 같이 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 소스 영역들(13b, 13e) 및 드레인 영역들(13c, 13f)을 형성한다. Subsequently, the gate patterns 23 of the display area and the N-type TFTs 132 and 132 of the driving circuit are patterned by patterning the gate pattern 23 as shown in FIG. 11B by a wet etching process using the photoresist pattern 60 as a mask. 23b). The display region and the N of the driving circuit are exposed using the photoresist pattern 60 for forming the gate electrodes 13a and 13d of the N-type TFTs 131 and 132 of the display region and the driving circuit as a mask. By implanting n + ions into the active layers 13a and 13d of the type TFTs 131 and 132, the source regions 13b and 13e of the N type TFTs 131 and 132 of the display area and the driving circuit as shown in FIG. 11C. ) And drain regions 13c and 13f.

그런 다음, 스트립 공정으로 표시 영역의 및 구동 회로의 N형 TFT들(132, 132)의 게이트 전극들(23a, 23b)을 형성하기 위한 포토레지스트 패턴(60)을 제거하고, 포토레지스트 패턴(60)이 제거됨으로써 노출되는 액티브층들(13a, 13d, 13g)에 n- 이온이 주입함으로써 도 11d와 같이 표시 영역 및 구동 회로의 N형 TFT들(131, 132)의 액티브층들(13a, 13d)의 양측에는 불순물의 농도가 비교적 작은 LDD 영역들(14a 내지 14d)을 형성한다.Then, the photoresist pattern 60 for forming the gate electrodes 23a and 23b of the N-type TFTs 132 and 132 of the display area and of the driving circuit is removed by a stripping process, and the photoresist pattern 60 is removed. ) Is implanted into the active layers 13a, 13d, and 13g exposed by the removal of n), and thus the active layers 13a and 13d of the N-type TFTs 131 and 132 of the display area and the driving circuit are shown in FIG. ), LDD regions 14a to 14d having relatively small impurity concentrations are formed on both sides.

도 12a 내지 도 12e는 본 발명의 제4 마스크 공정을 단계적으로 나타내는 단면도들이다.12A through 12E are cross-sectional views illustrating a fourth mask process of the present invention in stages.

도 12a를 참조하면, 본 발명에 따른 TFT 어레이 기판의 제4 마스크 공정은 N형 TFT들(131, 132)의 LDD 영역들(14a 내지 14d)이 형성된 하부 기판(10) 위에 SiO2 등의 절연 물질을 전면 증착하고, 전면 증착된 SiO2 위에 SiNX를 전면 증착하여 층간 절연막(22)과 보호막(25)을 순차로 형성한다. 그리고, 적층된 층간 절연막(22)과 보호막(25) 위에 포토레지스트(70)를 전면 형성한 후, 소스 접촉홀들(134a, 134c, 134e)과 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역과 대응되는 영역에 개구부(100a)가 형성되고 후속 공정에서 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 회절부(110b)가 형성되며, 그 외 영역에 차단부(100c)가 형성된 회절 마스크(100)를 하부 기판(10) 위에 정렬시킨다.Referring to FIG. 12A, the fourth mask process of the TFT array substrate according to the present invention may insulate SiO 2 or the like on the lower substrate 10 on which the LDD regions 14a to 14d of the N-type TFTs 131 and 132 are formed. The material is deposited on the entire surface, and SiN X is deposited on the entire surface of SiO 2 to form the interlayer insulating film 22 and the protective film 25 sequentially. After the photoresist 70 is formed on the stacked interlayer insulating layer 22 and the protective layer 25, the source contact holes 134a, 134c, and 134e and the drain contact holes 134b, 134d, and 134f are formed. The opening 100a is formed in the region corresponding to the region to be formed, and the diffraction unit 110b is formed in the region corresponding to the region in which the storage electrode 115 is to be formed in a subsequent process, and the blocking unit 100c in the other region. The formed diffraction mask 100 is aligned on the lower substrate 10.

그리고, 회절 마스크(100)을 이용한 포토리쏘그래피 공정으로 도 12b와 같이, 단차를 가지는 포토레지스트 패턴(70a)을 형성한다. 이때, 포토레지스트 패턴(70a)은 소스 접촉홀들(134a, 134c, 134e)과 드레인 접촉홀들(134b, 134d, 134f)이 형성될 영역에서는 제거되며, 스토리지 전극(115)이 형성될 영역에서는 낮은 높이를 가지며, 그 외 영역에서는 높은 높이를 가진다.In the photolithography process using the diffraction mask 100, as shown in FIG. 12B, a photoresist pattern 70a having a step is formed. In this case, the photoresist pattern 70a is removed in the region where the source contact holes 134a, 134c, and 134e and the drain contact holes 134b, 134d, and 134f are to be formed, and in the region where the storage electrode 115 is to be formed. It has a low height and in other areas it has a high height.

그런 다음, 포토레지스트 패턴(70a)을 마스크로 이용한 식각 공정으로 도 12c에 도시된 바와 같이 층간 절연막(22) 및 보호막(25)을 패터닝함으로써 TFT들(131, 132, 133)의 소스 영역들(13b, 13e, 13h)을 노출시키는 소스 접촉홀들(134a, 134c, 134e)과 TFT들(131, 132, 133)의 드레인 영역들(13c, 13f, 13i)을 노출시키는 드레인 접촉홀들(134b, 134d, 134f)을 형성한다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing)공정으로 도 12d에 도시된 바와 같이 스토리지 전극(115)이 형성될 영역에서 낮은 높이를 가지는 포토레지스트 패턴(70a)이 제거되어 스토리지 전극(115)이 형성될 영역에서 보호막(25)이 노출되며 그 외 영역에서 높이가 낮아진 포토레지스트 패턴(70b)이 형성된다. Then, the source regions of the TFTs 131, 132, and 133 are patterned by patterning the interlayer insulating film 22 and the protective film 25 as shown in FIG. 12C by an etching process using the photoresist pattern 70a as a mask. Source contact holes 134a, 134c and 134e exposing 13b, 13e and 13h and drain contact holes 134b exposing drain regions 13c, 13f and 13i of TFTs 131, 132 and 133. 134d, 134f). Subsequently, in the ashing process using an oxygen (O 2 ) plasma, the photoresist pattern 70a having a low height is removed from the region where the storage electrode 115 is to be formed, as shown in FIG. 12D, and the storage electrode 115 is removed. ), The protective layer 25 is exposed in the region to be formed, and the photoresist pattern 70b having a lower height is formed in the other region.

이어, 높이가 낮아진 포토레지스트 패턴(70b)을 마스크로 이용한 식각 공정으로 도 12e에 도시된 바와 같이 노출된 보호막(25)을 패터닝함으로써 스토리지 전극(115)이 형성될 영역과 대응되는 영역에 보호막(25)을 제거한다. Subsequently, in the etching process using the lowered photoresist pattern 70b as a mask, as shown in FIG. 12E, the exposed protective film 25 is patterned, thereby forming a protective film in a region corresponding to the region where the storage electrode 115 is to be formed. 25) Remove.

그리고, 스트립 공정으로 남아 있는 포토레지스트 패턴(70b)을 제거한다. Then, the photoresist pattern 70b remaining in the strip process is removed.

상술한 바와 같이, 본 발명의 실시 예에 따른 TFT 어레이 기판의 제조 방법 및 이를 이용한 TFT 어레이 기판은 종래에 비하여 3개의 마스크 공정을 줄일 수 있 으며 이에 따라, TFT 어레이 기판의 제조 공정을 단순화할 수 있다.As described above, the TFT array substrate manufacturing method and the TFT array substrate using the TFT array substrate according to the embodiment of the present invention can reduce the three mask process compared to the conventional, thereby simplifying the manufacturing process of the TFT array substrate have.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims (18)

기판 위에 버퍼층을 전면 형성하는 단계와;Forming a buffer layer over the substrate; 상기 버퍼층 위에 제1 마스크 공정으로 N형 및 P형 스위치 소자의 액티브층을 형성하는 단계와;Forming active layers of N-type and P-type switch elements on the buffer layer by a first mask process; 상기 N형 및 P형 스위치 소자의 액티브층을 덮는 게이트 절연막을 형성하는 단계와;Forming a gate insulating film covering the active layers of the N-type and P-type switch elements; 제2 마스크 공정으로 상기 P형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 P형 스위치 소자의 게이트 전극 및 액정 구동을 위한 기준 전압이 공급되는 스토리지 공통 전극을 형성하는 단계와;Forming a storage common electrode to which the gate electrode of the P-type switch element and the reference voltage for driving the liquid crystal are supplied to a region overlapping with the region where the active layer of the P-type switch element is to be formed by a second mask process; 상기 P형 스위치 소자의 게이트 전극을 마스크로 상기 P형 스위치 소자의 액티브층에 p+ 불순물을 주입하여 상기 P형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와;Implanting p + impurities into the active layer of the P-type switch element using the gate electrode of the P-type switch element to form a source region and a drain region of the P-type switch element; 제3 마스크 공정으로 상기 N형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 N형 스위치 소자의 게이트 전극을 형성하고, 상기 N형 스위치 소자의 게이트 전극을 형성하기 위한 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계와;Forming a gate electrode of the N-type switch element in a region overlapping with an area where the active layer of the N-type switch element is to be formed by a third mask process, and masking a photoresist pattern for forming the gate electrode of the N-type switch element Implanting n + impurities into the active layer of the N-type switch element to form a source region and a drain region of the N-type switch element; 상기 포토레지스트 패턴을 제거하는 단계와;Removing the photoresist pattern; 상기 N형 스위치 소자의 게이트 전극을 마스크로 상기 N형 스위치 소자의 액 티브층에 n- 불순물을 주입하여 상기 N형 스위치 소자의 활성층의 양측에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와;Implanting n- impurity into the active layer of the N-type switch element using the gate electrode of the N-type switch element to form a lightly doped drain (LDD) region on both sides of an active layer of the N-type switch element; 상기 N형 및 P형 스위치 소자의 게이트 전극 및 스토리지 공통 전극을 덮는 층간 절연막 및 보호막을 순차로 적층하는 단계와;Sequentially stacking an interlayer insulating film and a protective film covering the gate electrode and the storage common electrode of the N-type and P-type switch elements; 제4 마스크 공정으로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 관통하여 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촉홀, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촉홀을 형성하고, 상기 스토리지 공통 전극과 중첩되며 스토리지 커패시터가 형성될 영역에 상기 층간 절연막을 제거하는 단계와;Exposing a source contact hole for exposing source regions of the N-type and P-type switch elements and a drain region of the N-type and P-type switch elements through a fourth mask process through the gate insulating layer, the interlayer insulating layer, and the passivation layer; Forming a drain contact hole and removing the interlayer insulating layer in a region overlapping the storage common electrode and in which a storage capacitor is to be formed; 제5 마스크 공정으로 상기 소스 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 소스 영역과 접속되는 소스 전극, 상기 드레인 접촉홀을 통하여 상기 N형 및 P형 스위치 소자의 드레인 영역과 접속되는 드레인 전극 및 상기 스토리지 공통 전극과 중첩되며 상기 층간 절연막이 제거된 영역에 형성되는 스토리지 전극을 형성하는 단계와;A source electrode connected to the source regions of the N-type and P-type switch elements through the source contact hole in a fifth mask process, and a drain electrode connected to the drain regions of the N-type and P-type switch elements through the drain contact hole And forming a storage electrode overlapping the storage common electrode and formed in a region where the interlayer insulating layer is removed. 제6 마스크 공정으로 상기 N형 스위치 소자의 드레인 전극 중 표시 영역에 형성되는 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극, 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.A pixel electrode formed in the pixel region formed at the intersection of the gate line and the data line and surrounding the drain electrode formed in the display area among the drain electrodes of the N-type switch element by a sixth mask process; And forming a data protection pattern surrounding the source electrode of the switch element. 제 1 항에 있어서,The method of claim 1, 제2 마스크 공정에서 상기 P형 스위치 소자의 게이트 전극 및 액정 구동을 위한 기준 전압이 공급되는 스토리지 공통 전극을 형성하는 단계는,The forming of the storage common electrode to which the gate electrode of the P-type switch element and the reference voltage for driving the liquid crystal are supplied in the second mask process may include: 상기 게이트 절연막 위에 게이트 금속층을 전면 형성하는 단계와;Forming a gate metal layer over the gate insulating film; 상기 게이트 금속층 위에 상기 P형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역 및 상기 N형 스위치 소자의 액티브층 전체를 가리는 게이트 패턴이 형성될 영역과 대응되는 영역에 포토레지스트 패턴을 형성하는 단계와;A photoresist is formed on the gate metal layer in a region corresponding to a region where a gate electrode of the P-type switch element is to be formed, a region where the storage common electrode is to be formed, and a region where a gate pattern covering the entire active layer of the N-type switch element is to be formed. Forming a pattern; 상기 포토레지스트 패턴을 마스크로 습식 식각 공정을 진행하여, 상기 P형 스위치 소자의 게이트 전극 및 상기 스토리지 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.And performing a wet etching process using the photoresist pattern as a mask to form a gate electrode and the storage common electrode of the P-type switch element. 제 2 항에 있어서,The method of claim 2, 제3 마스크 공정에서 상기 N형 스위치 소자의 활성층이 형성될 영역과 중첩되는 영역에 상기 N형 스위치 소자의 게이트 전극을 형성하는 단계는,In the third mask process, forming the gate electrode of the N-type switch element in a region overlapping with an area where the active layer of the N-type switch element is to be formed, 상기 게이트 패턴 위에 상기 N형 스위치 소자의 게이트 전극이 형성될 영역, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역 및 상기 P형 스위치 소자의 게이트 전극과 상기 P형 스위치 소자의 액티브층 전체를 가리는 포토레지스트 패턴을 형성하는 단계와;A region over which the gate electrode of the N-type switch element is to be formed, a region corresponding to the region where the storage common electrode is to be formed, and a gate electrode of the P-type switch element and an entire active layer of the P-type switch element are disposed on the gate pattern. Forming a photoresist pattern; 상기 포토레지스트 패턴을 마스크로 습식 식각 공정을 진행하여 상기 N형 스위치 소자의 게이트 전극을 형성하는 단계와;Performing a wet etching process using the photoresist pattern as a mask to form a gate electrode of the N-type switch element; 상기 포토레지스트 패턴을 마스크로 상기 N형 스위치 소자의 액티브층에 n+ 불순물을 주입하여 상기 N형 스위치 소자의 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.Forming a source region and a drain region of the N-type switch element by implanting n + impurities into the active layer of the N-type switch element using the photoresist pattern as a mask; . 제 1 항에 있어서,The method of claim 1, 제4 마스크 공정에서 상기 소스 접촉홀과 상기 드레인 접촉홀을 형성하는 단계와 상기 층간 절연막을 제거하는 단계는,In the fourth mask process, the forming of the source contact hole and the drain contact hole and removing the interlayer insulating layer may include 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막이 순차로 적층된 상기 기판 위에 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 회절부 및 상기 개구부와 회절부 이외 영역에 차단부가 형성된 회절 마스크 또는 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역과 대응되는 영역에 개구부, 상기 스토리지 공통 전극이 형성될 영역과 대응되는 영역에 반투과부 및 상기 개구부와 반투과부 이외 영역에 차단부가 형성된 반투과 마스크 또는 정렬하는 단계와;An opening corresponding to an area in which the source contact hole and the drain contact hole are to be formed, and an area corresponding to an area in which the storage common electrode is to be formed, on the substrate on which the gate insulating film, the interlayer insulating film, and the protective film are sequentially stacked. A diffraction mask having a diffraction portion and a blocking portion formed at an area other than the opening portion and the diffraction portion or an area corresponding to an area where the source contact hole and the drain contact hole are to be formed, and an area corresponding to an area where the storage common electrode is to be formed. A semi-permeable mask and a semi-permeable mask formed on the transflective portion and regions other than the opening and the transflective portion; 상기 회절 마스크 또는 상기 반투과 마스크를 이용하여 상기 소스 접촉홀과 상기 드레인 접촉홀이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와;Forming a photoresist pattern using the diffraction mask or the transflective mask to expose a region where the source contact hole and the drain contact hole are to be formed; 상기 포토레지스트 패턴을 마스크로 상기 게이트 절연막, 상기 층간 절연막 및 상기 보호막을 패터닝하여 상기 소스 접촉홀과 상기 드레인 접촉홀을 형성하는 단계와;Patterning the gate insulating film, the interlayer insulating film, and the protective film using the photoresist pattern as a mask to form the source contact hole and the drain contact hole; 상기 포토레지스트 패턴을 에싱하여 상기 스토리지 전극이 형성될 영역의 보호막을 노출시키는 단계와;Etching the photoresist pattern to expose a passivation layer in a region where the storage electrode is to be formed; 상기 노출된 보호막을 식각하여 상기 스토리지 전극이 형성될 영역의 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.Etching the exposed passivation layer to remove the passivation layer in a region where the storage electrode is to be formed. 제 1 항에 있어서,The method of claim 1, 상기 N형 또는 P형 스위치 소자의 게이트 전극을 덮는 층간 절연막 상의 보호막은 제 1 및 제 2 보호막으로 형성될 수 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.The protective film on the interlayer insulating film covering the gate electrode of the N-type or P-type switch element may be formed of a first and a second protective film. 제 5 항에 있어서,6. The method of claim 5, 상기 층간 절연막은 SiO2로 형성되고, 상기 보호막의 제 1 및 제2 보호막은 SiNX로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.And the interlayer insulating film is formed of SiO 2 , and the first and second protective films of the protective film are formed of SiN X. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 데이터 보호 패턴은 구동 회로의 N형 및 P형 스위치 소자의 드레인 전극을 감싸도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.And the data protection pattern is formed to surround the drain electrodes of the N-type and P-type switch elements of the driving circuit. 제 1 항에 있어서,The method of claim 1, 상기 화소 전극은 상기 스토리지 전극을 감싸도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.And the pixel electrode is formed to surround the storage electrode. 기판 위에 전면 형성된 버퍼층과;A buffer layer formed entirely on the substrate; 상기 버퍼층 위에 형성된 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역과;An active layer, a source region and a drain region of the N-type and P-type switch elements formed on the buffer layer; 상기 N형 및 P형 스위치 소자의 활성층, 소스 영역 및 드레인 영역을 덮는 게이트 절연막과;A gate insulating film covering an active layer, a source region and a drain region of the N-type and P-type switch elements; 상기 N형 및 P형 스위치 소자의 활성층과 중첩되면서 상기 게이트 절연막 상에 형성된 N형 및 P형 스위치 소자의 게이트 전극과;Gate electrodes of the N-type and P-type switch elements formed on the gate insulating layer while overlapping the active layers of the N-type and P-type switch elements; 상기 N형 및 P형 스위치 소자의 소스 영역을 노출시키는 소스 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 소스 전극, 상기 N형 및 P형 스위치 소자의 드레인 영역을 노출시키는 드레인 접촐홀을 통하여 접속되는 N형 및 P형 스위치 소자의 드레인 전극과;A drain contact hole exposing a source electrode of the N-type and P-type switch elements and a drain region of the N-type and P-type switch elements connected through a source contact hole exposing the source regions of the N-type and P-type switch elements. Drain electrodes of the N-type and P-type switch elements connected through each other; 상기 N형 스위치 소자 중 표시 영역의 N형 스위치 소자의 드레인 전극을 감싸며 게이트 라인과 데이터 라인의 교차로 마련되는 화소 영역에 형성되는 화소 전극과;A pixel electrode formed in the pixel region surrounding the drain electrode of the N-type switch element in the display area among the N-type switch elements, the pixel region being formed at the intersection of the gate line and the data line; 상기 게이트 라인과 평행하면서 상기 화소 영역을 횡단하는 스토리지 공통 전극과;A storage common electrode parallel to the gate line and crossing the pixel region; 상기 N형 및 P형 스위치 소자의 게이트 전극과 상기 스토리지 공통 전극을 덮도록 형성된 층간 절연막 및 보호막과;An interlayer insulating film and a protective film formed to cover the gate electrodes of the N-type and P-type switch elements and the storage common electrode; 상기 화소 영역에서 상기 스토리지 공통 전극과 대응되는 영역에 보호막이 제거되어 층간 절연막이 노출되고, 상기 스토리지 공통 전극과 서로 중첩되도록 노출된 층간 절연막 상에 형성된 스토리지 전극과;A storage electrode formed on the interlayer insulating layer to expose the interlayer insulating layer by removing a passivation layer in an area corresponding to the storage common electrode in the pixel area, and overlapping the storage common electrode; 상기 데이터 라인 및 상기 N형 및 P형 스위치 소자의 소스 전극을 감싸는 데이터 보호 패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a data protection pattern surrounding the data line and source electrodes of the N-type and P-type switch elements. 제 11 항에 있어서,The method of claim 11, wherein 상기 N형 스위치 소자의 활성층의 양측에 상기 N형 스위치 소자의 오프 전류를 감소시키는 LDD(Lightly Doped Drain) 영역을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a lightly doped drain (LDD) region on both sides of an active layer of the n-type switch element to reduce an off current of the n-type switch element. 제 11 항에 있어서,The method of claim 11, wherein 상기 N형 또는 P형 스위치 소자의 게이트 전극과 상기 스토리지 공통 전극을 덮도록 형성된 층간 절연막 상에 형성되는 보호막은 제 1 및 제 2 보호막으로 형성될 수 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The protective film formed on the interlayer insulating film formed to cover the gate electrode of the N-type or P-type switch element and the storage common electrode may be formed of first and second protective films. 제 13 항에 있어서,The method of claim 13, 상기 층간 절연막은 SiO2을 포함하고, 상기 보호막의 제1 및 제2 보호막은 SiNX을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The interlayer insulating film includes SiO 2 , and the first and second protective films of the protective film include SiN X. 제 11 항에 있어서,The method of claim 11, wherein 상기 게이트 라인은 상기 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 게이트 전극에 접속되며 상기 N형 스위치 소자의 게이트 전극과 동일 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the gate line is connected to a gate electrode of an N-type switch element formed in a display area of the N-type switch element, and formed of the same material as the gate electrode of the N-type switch element. 제 11 항에 있어서,The method of claim 11, wherein 상기 데이터 라인은 N형 스위치 소자 중 표시 영역에 형성되는 N형 스위치 소자의 소스 전극에 접속되며 상기 N형 및 P형 스위치 소자의 소스 전극 및 드레인 전극과 동일 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The data line is connected to a source electrode of an N-type switch element formed in a display area among the N-type switch elements, and is formed of the same material as the source and drain electrodes of the N-type and P-type switch elements. Array substrate. 제 11 항에 있어서,The method of claim 11, wherein 상기 데이터 보호 패턴은 구동 회로의 N형 및 P형 스위치 소자의 드레인 전극을 감싸는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the data protection pattern surrounds drain electrodes of the N-type and P-type switch elements of the driving circuit. 제 11 항에 있어서,The method of claim 11, wherein 상기 화소 전극은 상기 스토리지 전극을 감싸는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The pixel electrode surrounds the storage electrode.
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