KR101181602B1 - method of forming a pattern on a substrate having a curved surface - Google Patents
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Abstract
일 실시예에 따른 패턴 형성 방법에 있어서, 제1 기판 상에 제1 서브 폴리머 막을 도포한다. 상기 제1 서브 폴리머 막 상에 나노선을 배열한다. 상기 나노선이 배열된 상기 제1 서브 폴리머 상에 제2 서브 폴리머 막을 도포한다. 그리고 상기 제1 서브 폴리머 막 및 상기 제2 서브 폴리머 막을 부분적으로 광원에 노출시켜, 제1 기판 상에 예비 패턴을 포함하는 폴리머 층을 형성한다. 상기 폴리머 층을 상기 제1 기판으로부터 탈착시킨다. 탈착된 상기 폴리머 층을 제2 기판에 부착시킨다. 상기 부분적으로 광원에 노출된 상기 제1 서브 폴리머 막 및 상기 제2 서브 폴리머 막을 현상하는 공정을 수행한다. 이로서, 상기 폴리머 층의 상기 예비 패턴으로 상기 제2 기판 상에 폴리머 패턴을 형성한다.In the pattern forming method according to the exemplary embodiment, the first subpolymer film is coated on the first substrate. Nanowires are arranged on the first subpolymer film. A second subpolymer film is coated on the first subpolymer having the nanowires arranged thereon. The first subpolymer film and the second subpolymer film are partially exposed to a light source to form a polymer layer including a preliminary pattern on the first substrate. The polymer layer is detached from the first substrate. The detached polymer layer is attached to a second substrate. And developing the first subpolymer film and the second subpolymer film partially exposed to the light source. Thus, a polymer pattern is formed on the second substrate with the preliminary pattern of the polymer layer.
Description
본 출원은 일반적으로 패턴 형성 방법에 관한 것으로, 보다 상세하게는 표면 굴곡을 가지는 기판에 패턴을 형성하는 방법에 관한 것이다.The present application relates generally to a method of forming a pattern, and more particularly, to a method of forming a pattern on a substrate having surface curvature.
종래의 반도체 공정에서 기판에 패턴을 형성하는 방법으로는 포토 리소그래피법, 전자빔 리소그래피법, 임프린트법 등이 알려져 있다. 이러한 방법은 기판 상에 폴리머를 도포한 다음에 상기 폴리머를 선택적으로 노광하고 현상함으로써, 또는 임의의 형상을 갖는 몰드를 사용하여 상기 폴리머에 압력을 가함으로써, 상기 기판 상에 폴리머 패턴을 획득하는 기술이다.As a method of forming a pattern on a substrate in a conventional semiconductor process, a photolithography method, an electron beam lithography method, an imprint method and the like are known. This method is a technique of obtaining a polymer pattern on a substrate by applying a polymer on a substrate and then selectively exposing and developing the polymer, or by applying pressure to the polymer using a mold having an arbitrary shape. to be.
이러한 종래의 방법은 표면 굴곡이 실질적으로 존재하지 않는 기판 상에서 수행되어진다. 기판에 표면 굴곡이 존재하는 경우에는 상기 기판에 도포되는 폴리머 막에 상기 기판의 위치 별로 표면 단차가 발생할 수 있다. 이로 인해 리소그래피법 또는 임프린트 법을 수행하여 폴리머 패턴들을 형성한 경우, 상기 표면 단차를 따라 상기 폴리머 패턴들의 크기가 서로 균일하지 못할 수 있으며, 표면 굴곡이 존재하는 기판 상에 형성된 상기 폴리머 패턴들의 구조적 안정성도 취약할 수 있기 때문이다.This conventional method is performed on a substrate that is substantially free of surface curvature. When surface curvature exists on the substrate, surface steps may occur for each position of the substrate in the polymer film applied to the substrate. Therefore, when the polymer patterns are formed by performing the lithography method or the imprint method, the sizes of the polymer patterns may not be uniform with each other along the surface step, and the structural stability of the polymer patterns formed on the substrate having the surface curvatures. Because it can also be vulnerable.
하지만, 최근에 가요성(flexible) 소자, 투명 소자 등의 등장에 따라 표면 굴곡이 존재하는 기판 상에서도 패턴을 형성할 것을 요구하고 있다. 이에 관한 연구로는 다음과 같은 것들이 있다. Guihua Yu 등은 J.Mater.Chem., 18 (2008), 728-734 에서, 나노선이 분산된 부푼 버블 필름(Blown bubble film)을 이용하여, 가요성 기판 상에 나노선을 분산시키는 기술을 개시하고 있다. 또, John A. Rogers 등은 nature, 454(2008), 748-753 에서, 반구형의 가요성 폴리머 기재에 인장 응력을 가하여 평평하게 만들어 실리콘 소자를 전사시키고, 이후에 상기 인장 응력을 제거하여 상기 폴리머 기재가 반구형으로 회귀하게 함으로써, 반구형의 볼록면에 소자 어레이를 제조하는 기술을 개시하고 있다.However, recently, with the advent of flexible devices, transparent devices, and the like, it is required to form patterns on substrates having surface curvatures. Some researches on this are as follows. Guihua Yu et al., In J. Mater. Chem., 18 (2008), 728-734, describe a technique for dispersing nanowires on a flexible substrate using a blown bubble film in which nanowires are dispersed. It is starting. John A. Rogers et al., In Nature, 454 (2008), 748-753, apply a tensile stress to a hemispherical flexible polymer substrate to flatten it to transfer a silicon device, and subsequently remove the tensile stress to remove the polymer. The technique of manufacturing an element array in the hemispherical convex surface by returning a base material to return to a hemispherical shape is disclosed.
본 발명이 이루고자 하는 기술적 과제는 표면에 굴곡이 존재하는 기판 상에 패턴을 형성하는 방법을 제공하는 것이다.An object of the present invention is to provide a method for forming a pattern on a substrate having a bend on the surface.
본 발명이 이루고자 하는 다른 기술적 과제는 복잡한 형상의 기판에 분산상을 포함하는 패턴을 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of forming a pattern including a dispersed phase on a substrate having a complex shape.
상기의 기술적 과제를 이루기 위한 본 출원의 일 측면에 따른 패턴 형성 방법이 제공된다. 상기 패턴 형성 방법에 있어서, 우선 제1 기판 상에 예비 패턴을 포함하는 폴리머 층을 형성한다. 상기 폴리머 층을 상기 제1 기판으로부터 탈착시킨다. 탈착된 상기 폴리머 층을 제2 기판에 부착시킨다. 상기 제2 기판 상에 폴리머 패턴을 형성한다.Provided is a method of forming a pattern according to an aspect of the present application for achieving the above technical problem. In the pattern forming method, first, a polymer layer including a preliminary pattern is formed on a first substrate. The polymer layer is detached from the first substrate. The detached polymer layer is attached to a second substrate. A polymer pattern is formed on the second substrate.
일 실시 예에 따르면, 상기 제1 기판은 상기 제2 기판에 비하여 상대적으로 표면 굴곡이 실질적으로 존재하지 않는 평평한 기판일 수 있다. 다른 실시 예에 따르면, 상기 제1 기판은 실리콘 기판, SOI 기판 또는 사파이어 기판일 수 있다. 또 다른 실시 예에 따르면, 상기 폴리머 층은 가요성(flexibility)을 가질 수 있다.According to an embodiment, the first substrate may be a flat substrate having substantially no surface curvature relative to the second substrate. According to another embodiment, the first substrate may be a silicon substrate, an SOI substrate, or a sapphire substrate. According to another embodiment, the polymer layer may have flexibility.
본 출원에 의하면, 상대적으로 표면 굴곡이 존재하지 않는 제1 기판 상에서 예비 패턴을 형성하고, 이를 제2 기판 상에 전사함으로써, 복잡한 형상을 가지는 기판 상에서 일정의 패턴을 구현할 수 있다.According to the present application, by forming a preliminary pattern on a first substrate having no surface curvature and transferring it onto a second substrate, a predetermined pattern may be realized on a substrate having a complicated shape.
도 1은 본 출원의 일 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 순서도이다.
도 2 내지 도 9는 일 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 단면도이다.
도 10 내지 도 18는 다른 실시예에 따른 패턴 형성 방법을 개략적으로 나타내는 단면도이다.
도 19 내지 도 29c는 다른 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 도면이다.
도 30 내지 도 40c는 또 다른 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 단면도이다.
도 41a 및 도 41b는 본 발명의 실시 예에 의한 박막트랜지스터를 도시하고 있다. 이때, 도 41b는 도 41a의 A-A' 라인으로 잘라서 나타낸 단면도이다.
도 42a 및 도 42b는 상기 도 41a 및 도 41b와 관련된 실시 예에 의한 박막트랜지스터의 I-V 특성을 측정한 결과를 도시한 그래프들이다.1 is a flowchart schematically showing a pattern forming method according to an embodiment of the present application.
2 to 9 are cross-sectional views schematically illustrating a pattern forming method according to an embodiment.
10 to 18 are cross-sectional views schematically illustrating a pattern forming method according to another embodiment.
19 to 29C are views schematically illustrating a pattern forming method according to another exemplary embodiment.
30 to 40C are cross-sectional views schematically illustrating a pattern forming method according to still another embodiment.
41A and 41B illustrate a thin film transistor according to an exemplary embodiment of the present invention. 41B is a cross-sectional view taken along line AA ′ of FIG. 41A.
42A and 42B are graphs illustrating the results of measuring IV characteristics of a thin film transistor according to an embodiment related to FIGS. 41A and 41B.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 여러 층(또는 막) 및 영역을 명확하게 표현하기 위하여 상기 층(또는 막) 및 영역들의 폭이나 두께를 실제보다 확대하여 나타내었다. 전체적으로 도면 설명 시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 또는 기판 위에 부착되는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 또는 기판 위에 바로 부착되거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상의 동일 부호는 동일한 요소를 지칭한다.Embodiments of the present application will now be described in more detail with reference to the accompanying drawings. However, the techniques disclosed in this application are not limited to the embodiments described herein but may be embodied in other forms. It should be understood, however, that the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In the drawings, the widths or thicknesses of the layers (or layers) and regions are enlarged more than they are in order to clearly express the various layers (or layers) and regions. When described in the drawings as a whole, at the observer's point of view, if one element is referred to as being attached onto another element or substrate, it may be that one element is attached directly onto another element or substrate or an additional element may be interposed between them. It includes everything that it is. In addition, one of ordinary skill in the art may implement the spirit of the present application in various other forms without departing from the technical spirit of the present application. And, like numerals in the drawings refer to like elements.
도 1은 본 출원의 일 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 순서도이다. 도시된 바와 같이, 블록 101로부터, 제1 기판 상에 예비 패턴을 포함하는 폴리머 층을 형성한다. 상기 제1 기판은 실시콘 기판, SOI 기판 또는 사파이어 기판 등일 수 있다. 일 실시 예에 의하면, 상기 예비 패턴은 상기 제1 기판 상에 감광성 폴리머 막을 도포하고, 포토 마스크를 사용하여 상기 감광성 폴리머 막을 부분적으로 노광함으로써 형성될 수 있다. 다른 실시 예에 의하면, 상기 예비 패턴은 상기 제1 기판 상에 상기 감광성 폴리머 막을 부분적으로 노광한 후에, 상기 노광된 감광성 폴리머 막을 추가적으로 현상함으로써 형성될 수 있다. 또 다른 실시 예에 의하면, 상기 예비 패턴은 상기 제1 기판 상에 전자빔용 레지스트 막과 같은 폴리머 막을 도포하고, 전자빔 리소그래피법을 수행하여 상기 폴리머 막을 부분적으로 전자빔에 노출시킴으로써 형성될 수 있다. 또 다른 실시 예에 의하면, 상기 예비 패턴은 상기 제1 기판 상에 상기 전자빔용 레지스트 막과 같은 폴리머 막을 부분적으로 노광한 후에, 상기 노광된 폴리머 막을 추가적으로 현상함으로써 형성될 수 있다. 또 다른 실시 예에 의하면, 상기 예비 패턴은 상기 제1 기판 상에 임프린트용 폴리머 막을 도포하고, 임프린트용 스탬프를 이용하여 임프린트 공정을 수행함으로써 형성될 수 있다. 상기 임프린트 공정은 나노 임프린트 공정 또는 소프트 임프린트 공정일 수 있다. 몇몇 실시 예들에 의하면, 상기 제1 기판 상에 상기 감광성 폴리머 막, 전자빔용 레지스트 막 또는 임프린트용 폴리머 막을 도포하기 이전에, 희생막을 추가로 형성할 수 있다. 몇몇 실시 예들에 의하면, 상기 예비 패턴을 포함하는 폴리머 층을 형성한 후, 상기 폴리머 층 상에 보강 층을 추가로 형성할 수 있다. 상기 보강 층은 상기 예비 패턴을 포함하는 폴리머 층 보다 강도가 높으면서, 상기 폴리머 층과 반응하지 않으며 섞이지 않는 물질을 포함할 수 있다.1 is a flowchart schematically showing a pattern forming method according to an embodiment of the present application. As shown, from
블록 102에서, 상기 폴리머 층을 상기 제1 기판으로부터 탈착시킨다. 일 실시 예에 의하면, 상기 제1 기판 상에 형성된 상기 희생층을 제거함으로써, 상기 예비 패턴을 포함하는 상기 폴리머 층을 상기 제1 기판으로부터 탈착시킬 수 있다.In
블록 103에서, 탈착된 상기 폴리머 층을 제2 기판에 부착시킨다. 상기 폴리머 층을 제2 기판에 부착시킨 후 상기 폴리머층 상의 상기 보강 층을 적어도 일부분을 제거할 수 있다. 상기 보강 층의 제거는 산소 플라즈마 공정으로 적어도 일부분을 제거시킬 수 있다. 상기 제2기판은 상기 제1 기판에 비하여 상대적으로 큰 표면 굴곡을 가질 수 있다. 상기 폴리머 막은 가요성을 가질 수 있다. 일 실시 예에 의하면, 탈착된 상기 폴리머 막을 상기 제2 기판에 부착시키는 공정은 상기 제2 기판의 표면을 친수성화시키는 친수성화 처리를 수행하고, 상기 폴리머 막과 상기 제2 기판을 접착시킴으로써 달성될 수 있다. 다른 실시 예에 의하면, 탈착된 상기 폴리머 막을 상기 제2 기판에 부착시키는 공정은 상기 폴리머 막을 상기 제2 기판에 접촉시키고, 상기 폴리머 막이 부착된 상기 제2 기판을 상온에서 건조시킴으로써 달성될 수 있다. 또 다른 실시 예에 의하면, 탈착된 상기 폴리머 막을 상기 제2 기판 상에 위치시키는 공정은 상기 폴리머 막을 상기 제2 기판에 접착시키고, 상기 폴리머 막이 부착된 상기 제2 기판을 상온 이상 90℃ 이하의 온도에서 베이킹(baking)함으로써 달성될 수 있다.In
블록 104에서, 상기 제2 기판 상에 폴리머 패턴을 형성한다. 일 실시 예에 의하면, 상기 예비 패턴이 상기 감광성 폴리머 막에 부분적으로 노광된 상태로 존재하면, 상기 제2기판에 부착된 상기 부분적으로 노광된 감광성 폴리머 막을 현상함으로써 상기 예비 패턴을 상기 제2 기판에 형성할 수 있다. 다른 실시 예에 의하면, 상기 예비 패턴이 상기 전자빔용 레지스트 막과 같은 폴리머 막에 부분적으로 노광된 상태로 존재하면, 상기 제2 기판에 부착된 상기 부분적으로 전자빔에 노출된 상기 폴리머 막을 현상함으로써 상기 예비 패턴을 상기 제2 기판에 형성할 수 있다.In
몇몇 다른 실시 예들에 의하면, 상기 폴리머 막은 폴리머를 기지상으로 하고, 상기 기지상에 분산상이 첨가된 상태로 형성될 수 있다. 상기 분산상은 무기 소재 또는 유기 소재를 포함할 수 있다. 상기 무기 소재 또는 유기 소재는 반도체 소재일 수 있다. 일례로서, 상기 무기 소재는 나노 소재 또는 마이크로 소재를 포함할 수 있다. 일 실시 예에 의하면, 블록 101에서, 먼저 상기 제1 기판 상에 제1 서브 폴리머 막을 도포할 수 있다. 그리고, 상기 제1 서브 폴리머 막 상에 상기 분산상의 일례로서의 나노선(nano wire)을 배열할 수 있다. 상기 나노선이 배열된 상기 제1 서브 폴리머 막 상에 제2 서브 폴리머 막을 도포할 수 있다. 그리고, 상기 제1 서브 폴리머 막 및 상기 제2 서브 폴리머 막을 부분적으로 광원에 노출시킴으로써 상기 나노선을 포함하는 예비 패턴을 형성할 수 있다. 다른 실시 예에 의하면, 상기 부분적으로 광원에 노출된 상기 나노선을 포함하는 상기 제1 서브 폴리머 막 및 상기 제2 서브 폴리머 막을 추가적으로 현상함으로써, 상기 예비 패턴을 형성할 수 있다. 또 다른 실시 예에 의하면, 상기 나노선이 배열된 상기 제1 서브 폴리머 막 상에 상기 제2 서브 폴리머 막을 도포한 후에, 임프린트 공정을 수행함으로써, 상기 예비 패턴을 형성할 수 있다. 상기 나노선을 배열하는 공정은 일례로서, 컨택 프린팅법, 플로우 채널법 또는 부푼 버블 필름(Blown Bubble Film)법 등을 적용할 수 있다.According to some other embodiments, the polymer film may be formed with a polymer on a matrix and a dispersed phase added on the matrix. The dispersed phase may include an inorganic material or an organic material. The inorganic material or the organic material may be a semiconductor material. As an example, the inorganic material may include a nano material or a micro material. According to an embodiment, in
한편, 상기 블록 103에서, 상기 보강 층을 완전히 제거하지 않고 일부분만 제거하여 일부 보강 층이 남아 있는 경우, 상기 폴리머 막 등을 현상한 후, 상기 남아 있는 보강 층을 완전히 제거하는 공정을 실시할 수 있다.On the other hand, in
이하에서는, 본 출원의 몇몇 실시 예들에 따른 패턴 형성 방법을 도면을 이용하여 상술하고자 한다.Hereinafter, a pattern forming method according to some embodiments of the present application will be described in detail with reference to the accompanying drawings.
도 2 내지 도 9는 일 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 제1 기판(201) 상에 폴리머 막(203)을 도포한다. 제1 기판(201)은 일례로서, 실리콘 기판, SOI 기판 또는 사파이어 기판 일 수 있다. 제1 기판(201)은 종래의 반도체 공정이 이루어지는 상용의 웨이퍼일 수 있다. 희생막(202)이 제1 기판(201)와 폴리머 막(203) 사이에 형성될 수 있다. 희생막(202)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 희생막(202)는 이후 공정에서 습식 식각을 통해 제거됨으로써, 제1 기판(201)과 폴리머 막(203)을 서로 분리시키는 작용을 할 수 있다. 희생막(202)은 제1 기판(201)과 폴리머 막(203)에 대하여 각각 식각 손상을 발생시키지 않도록 충분한 식각 선택비를 가지는 다양한 재질로 형성될 수 있다. 폴리머 막(203)을 상기 희생막(202) 상에 도포할 수 있다. 일 실시 예에 따르면, 폴리머 막(203)은 감광성 폴리머 막일 수 있다. 상기 감광성 폴리머 막은 일례로서, 포지티브 포토레지스트(Positive Photoresist) 또는 네거티브 포토레지스트(Negative Photoresist)일 수 있다. 상기 감광성 폴리머 막은 이후에 포토마스크를 이용하는 패턴 형성 공정에 적용될 수 있다. 다른 실시 예에 따르면, 폴리머 막(203)은 전자빔용 레지스트일 수 있다. 상기 전자빔용 레지스트는 이후에 전자빔을 이용한 패턴 형성 공정에 적용될 수 있다.2 to 9 are cross-sectional views schematically illustrating a pattern forming method according to an embodiment. Referring to FIG. 2, a
도 3을 참조하면, 제1 기판(201) 상에 예비 패턴(300)을 포함하는 폴리머층(204)를 형성한다. 예비 패턴(300)은 폴리머 막(203)을 다양한 형태의 광원에 노출시켜 폴리머 막(203)의 골격을 이루는 분자들간의 결합력을 부분적으로 강화시키거나 약화시킴으로써 형성할 수 있다. 여기서, 본 명세서 전체에 걸쳐서 광원이라는 용어는 리소그래피 공정에 적용되는 다양한 파장의 빛 또는 전자빔 등을 모두 포괄하는 개념으로 사용된다. 일 실시 예에 따르면, 폴리머 막(203)으로서 상기 감광성 폴리머 막이 적용되는 경우, 예비 패턴(300)은 포토 마스크(미도시)를 사용하여 상기 감광성 폴리머 막을 부분적으로 상기 광원으로서의 빛에 노출시킴으로써 형성할 수 있다. 다른 실시 예에 따르면, 폴리머 막(203)으로서 전자빔용 레지스트가 작용되는 경우, 예비 패턴(300)은 전자빔 리소그래피법을 수행하여 상기 전자빔용 레지스트를 부분적으로 상기 전자빔에 노출시킴으로써 형성할 수 있다.Referring to FIG. 3, the
도 4를 참조하면, 상기 폴리머 층(204) 상에 보강 층(205)을 형성할 수 있다. 상기 보강 층(205)은 상기 폴리머 층(204)을 상기 제1 기판(201)에서 분리할 때, 상기 폴리머 층(204)의 강도를 보강하기 위해 형성될 수 있다. 상기 보강 층(205)은 가요성이 있는 폴리머, 예컨대, PMMA(PolyMethoy MethAcrylate)으로 이루어질 수 있다. 이때, 상기 폴리머 층(204)이 상기 제1 기판(201)에서 분리되거나 이후 공정에 적용될 때, 충분한 강도를 갖는다면, 상기 보강 층(205)은 생략될 수 있다. 상기 보강 층(205)은 상기 폴리머 층(204) 보다 강도가 높으면서, 상기 폴리머 층(204)과 반응하지 않으며 섞이지 않는 물질을 포함할 수 있다.Referring to FIG. 4, a
도 5를 참조하면, 예비 패턴(300)을 포함하는 폴리머 층(204) 및 보강 층(205)을 제1 기판(201)으로부터 탈착시킨다. 일 실시 예에 따르면, 제1 기판(201) 상에 형성된 희생막(202)를 습식식각법에 의해 제거함으로써 폴리머 층(204) 및 보강 층(205)을 제1 기판(201)으로부터 탈착시킬 수 있다. 일례로서, 희생막(202)이 실리콘 산화막인 경우, 불산(HF)을 포함하는 식각 용액을 사용하여 희생막(202)을 제거할 수 있다. 다른 예로서, 희생막(202)이 실리콘 질화막인 경우, 인산(H3PO4)을 포함하는 식각 용액을 사용하여 희생막(202)을 제거할 수 있다. 다른 실시 예에 따르면, 제1 기판(201) 상에 희생막(202)이 형성되지 않은 경우, 제1 기판(201)과 폴리머 층(204) 사이의 결합을 끊을 수 있는 상용의 식각 용액을 사용하여 폴리머 층(204) 및 보강 층(205)을 제1 기판(201)으로부터 탈착시킬 수 있다. 일례로서, 제1 기판(201)이 실리콘 기판인 경우, 실리콘을 식각시킬 수 있는 불산과 질산(HNO3)을 포함하는 식각 용액을 사용하여 폴리머층(204)과 접촉하는 실리콘 기판의 계면에 존재하는 실리콘을 식각함으로써, 폴리머 층(204) 및 보강 층(205)을 제1 기판(201)으로부터 탈착시킬 수 있다.Referring to FIG. 5, the
도 6를 참조하면, 탈착된 폴리머 층(204) 및 보강 층(205)을 제2 기판(501)에 부착시킨다. 제2 기판(501)은 제1 기판(201)에 비하여 상대적으로 큰 표면 굴곡을 가질 수 있다. 제2 기판(501)은 폴리머, 금속 또는 세라믹 등 다양한 소재로 형성될 수 있다. 제2 기판(501)은 단일 소재의 기판 또는 다양한 소재의 복수의 박막들이 적층된 기판일 수 있다. 상기 폴리머 층(204) 및 보강 층(205)은 가요성(flexibility)을 가질 수 있어서 제 2 기판(501)의 표면 굴곡을 따라 제2 기판(501)에 배치될 수 있다. 일 실시 예에 따르면, 제2 기판(501)의 표면을 친수성화시키는 친수성화 처리, 예컨대 폴리라이신 코팅을 수행하고, 폴리머 층(204) 및 보강 층(205)을 제2 기판(501)에 접착시킬 수 있다. 상기 친수성화 처리는 폴리머 층(204)과 접촉하는 제2 기판(501)의 표면을 극성 상태로 활성화시켜 폴리머 층(204)과의 접착력을 증가시킬 수 있으며, 상기 친수성화 처리로 제2 기판(5101) 상에 폴리머 층(204) 및 보강 층(205)을 접착시키는 방법의 일 예로서 폴리라이신 코팅이 있을 수 있다. 다른 실시 예에 따르면, 폴리머 층(204)을 제2 기판(501)에 접촉시키고 폴리머 층(204)이 부착된 제2 기판(501)을 상온에서 건조시킴으로써 폴리머층(204)을 제2 기판(501)에 부착시킬 수 있다. 또 다른 실시 예에 따르면, 폴리머층(204)을 제2 기판(510)에 접촉시키고 폴리머 층이 부착된 제2 기판(501)을 상온 이상 90℃ 이하의 온도에서 베이킹(baking)함으로써 폴리머 층(204)을 제2 기판(501)에 부착시킬 수 있다. 발명자들은 제2 기판(501)을 90℃ 이상의 온도에서 베이킹(baking)할 경우, 폴리머 층(204)의 구조적 성질이 열화됨을 발견하였다.Referring to FIG. 6, the
도 7을 참조하면, 폴리머 층(204) 상의 보강 층(205)을 적어도 일부분을 제거한다. 일 실시 예에 의하면, 상기 보강 층(205)은 산소 플라즈마(O2 plasma) 공정으로 적어도 일부부을 제거할 수 있다. 이때, 상기 보강 층(205) 하부의 폴리머 층(204)은 상기 산소 플라즈마에 의해 손상되지 않도록 한다. 상기 폴리머 층(204)의 산소 플라즈마에 의한 손상을 방지하는 방법으로는 상기 보강 층(205)을 산소 플라즈마 공정으로 제거할 때, 완전히 제거하지 않고, 일부분을 남기는 방법이 있을 수 있다. 일부분으로 남겨진 보강 층(205)은 이후 예비 패턴(300)의 현상 후에 제거될 수 있다.Referring to FIG. 7, at least a portion of the
상기 보강 층(205)을 제거한 후, 폴리머 패턴(206)를 형성한다. 일 실시 예에 의하면, 상기 광원에 부분적으로 노출시켜 형성한 예비 패턴(300)을 현상함으로써, 제2 기판(501) 상에 폴리머층 패턴(206)를 형성할 수 있다. 일례로서, 제2 기판(501)에 부착된 폴리머층(204)에 현상 용액을 제공하여, 상기 빛이나 전자빔에 노출되어 골격을 구성하는 분자들간의 결합이 끊어진 폴리머 층(204)의 일부분을 제거할 수 있다. 상기 폴리머층(204)을 현상한 후, 상기 제2 기판(501)을 하드 베이킹(hard baking)을 하여 상기 폴리머층 패턴(206)을 경화시킬 수 있다. 상기 하드 베이킹 후 일부분이 남겨진 보강 층(205)을 산소 플라즈마로 한번 더 제거하여 상기 보강 층(205)을 완전히 제거할 수 있다. 이때, 상기 보강 층(205)이 일부분이 남겨져 있어도 상기 폴리머층(204)을 현상할 때, 현상액은 일부분의 보강 층(205), 즉, 얇은 두께의 보강 층(205)을 쉽게 통과하여 상기 폴리머층(204)을 현상할 수 있다.After removing the reinforcing
상술한 폴리머 패턴(206)을 이용하면 제2 기판(501) 상에서 다양한 패턴 형성 공정을 수행할 수 있다. 일 실시 예에 따르면, 도 8 및 도 9에 도시된 바와 같이, 폴리머 패턴(206)을 마스크 패턴 또는 박리 패턴으로 이용하여 제2 기판(501) 상에 소자 패턴(504)을 형성할 수 있다. 먼저 도 8을 참조하면, 폴리머 패턴(206)을 포함하는 제2 기판(501) 상에 박막(503)을 형성한다. 상기 박막(503)은 상기 소자 패턴(504)의 종류에 따라 전도체 박막, 반도체 박막 또는 절연체 박막일 수 있다. 상기 소자 패턴(504)은 박막트랜지스터의 소오스 전극, 드레인 전극 및 게이트 전극 등과 전극일 수 있고, 상기 소자 패턴(504)은 도전성의 배선 패턴일 수도 있고, 상기 소자 패턴(504)은 박막트랜지스터의 채널층과 같은 반도체 패턴일 수 있고, 상기 소자 패턴(504)은 배선 등을 연결하는 콘택 플러그 등과 같은 콘택 패턴일 수 있고, 상기 소자 패턴(504)은 절연체를 포함하는 절연 패턴일 수 있다. 상기 박막(503)은 일례로서, 증발법(evaporation) 또는 전기 도금법을 수행함으로써 형성될 수 있다.Using the
일 실시 예에 따르면, 도 8에 도시된 바와 같이, 폴리머 패턴(206)이 콘택 패턴일 경우, 박막(503)은 상기 콘택 패턴을 메우는 콘택 플러그 형태로 형성될 수 있다. 이 과정에서 박막(503)의 일부분은 폴리머 패턴(206) 위에도 형성될 수 있다. 도 9를 참조하면, 폴리머 패턴(206)을 제2 기판(501)으로부터 제거하여, 제2 기판(501) 상에 소자 패턴(504)을 형성할 수 있다. 일 실시 예에 의하면, 리프트-오프(lift-off)법을 사용하여 폴리머 패턴(206)과 폴리머 패턴(206) 상에 부분적으로 형성된 박막(503)을 동시에 제거할 수 있다.According to an embodiment, as shown in FIG. 8, when the
도시하지는 않았지만, 폴리머 패턴(206)을 이용하는 다른 실시 예에 따르면, 폴리머 패턴(206)은 제2 기판(501)을 패터닝하는 마스크 층으로 사용될 수 있다. 상술한 바와 같이, 제2 기판(501)에는 다양한 소재로 이루어진 복수의 박막들이 적층될 수 있다. 이때, 폴리머 패턴(206)을 식각 마스크 층으로 하여 제2 기판 상에 적층된 상기 복수의 박막들을 습식 식각 또는 건식 식각함으로써 제2 기판(901) 상에 복수의 소자 패턴들을 형성할 수 있다. 상기 습식 식각 또는 상기 건식 식각을 수행할 때는, 폴리머 패턴(206) 및 상기 복수의 박막들 사이에 식각 선택비가 우수한 식각 용액 또는 식각 가스를 사용할 수 있다. 상기 복수의 박막들을 패터닝 한 후에, 폴리머 패턴(206)은 제2 기판(501)으로부터 제거될 수 있다.Although not shown, according to another exemplary embodiment using the
상술한 바와 같이, 본 실시예에 따르면, 제2 기판에 비하여 상대적으로 표면 굴곡이 존재하지 않는 제1 기판 상에서 예비 패턴을 형성하고, 이를 상기 제2 기판에 부착시켜 일정의 폴리머 패턴을 형성할 수 있다. 그리고, 표면 굴곡이 존재하는 상기 제2 기판에서 상기 일정의 폴리머 패턴을 이용하여, 다양한 소자 패턴을 형성할 수 있다. 따라서, 다양한 재질과 다양한 표면 형태를 가지는 기판 상에 전도체 및 절연체 패턴을 구비하는 전기 전자 소자를 제조할 수 있다.As described above, according to the present embodiment, a preliminary pattern may be formed on a first substrate having no surface curvature relative to the second substrate, and attached to the second substrate to form a predetermined polymer pattern. have. In addition, various device patterns may be formed on the second substrate having surface curvature by using the predetermined polymer pattern. Therefore, an electronic device having a conductor and an insulator pattern on a substrate having various materials and various surface shapes can be manufactured.
도 10 내지 도 18은 다른 실시예에 따른 패턴 형성 방법을 개략적으로 나타내는 단면도이다. 도 10을 참조하면, 제1 기판(901) 상에 폴리머 막(903)을 도포한다. 제1 기판(901)은 일례로서, 실리콘 기판, SOI 기판 또는 사파이어 기판 일 수 있다. 제1 기판(901)은 종래의 반도체 공정이 이루어지는 상용의 웨이퍼일 수 있다. 희생막(902)이 제1 기판(901)과 폴리머 막(903) 사이에 형성될 수 있다. 희생막(902)은 산화 실리콘 막 또는 산화 질화막 일 수 있다. 희생막(902)은 이후 공정에서 습식 식각을 통해 제거됨으로써, 제1 기판(901)과 폴리머 막(903)을 서로 분리시키는 작용을 할 수 있다. 희생막(902)은 제1 기판(901)과 폴리머 막(903)에 대하여 각각 식각 손상을 발생시키지 않을 정도로 충분한 식각 선택비를 가지는 다양한 재질로 형성될 수 있다. 그리고, 폴리머 막(903)을 상기 희생막(902) 상에 도포한다. 일 실시 예에 따르면, 폴리머 막(903)은 감광성 폴리머 막일 수 있다. 상기 감광성 폴리머 막은 일례로서, 포지티브 포토레지스트(Positive Photoresist) 또는 네거티브 포토레지스트(Negative Photoresist)일 수 있다. 상기 감광성 폴리머 막은 이후에 포토 마스크를 이용하는 패턴 형성 공정에 적용될 수 있다. 다른 실시 예에 따르면, 폴리머 막(903)은 전자빔용 레지스트일 수 있다. 상기 전자빔용 레지스트는 이후에 전자빔을 이용한 패턴 형성 공정에 적용될 수 있다.10 to 18 are cross-sectional views schematically showing a pattern forming method according to another embodiment. Referring to FIG. 10, a
도 11 및 도 12을 참조하면, 제1 기판(901) 상의 폴리머 막(903)에 예비 패턴(1100)을 포함하는 폴리머 층(904)를 형성한다. 예비 패턴(1100)은 폴리머 막(903)을 다양한 형태의 광원에 부분적으로 노출시키고, 상기 광원에 노출된 폴리머 막을 현상함으로써 형성할 수 있다. 상기 광원에 노출된 폴리머 막을 현상한 후, 하드 베이킹을 실시하여 상기 폴리머 층(904)을 경화시키는 공정을 추가적으로 실시할 수 있다. 일 실시 예에 따르면, 폴리머 막(903)으로서 상기 감광성 폴리머 막이 적용되는 경우, 도 11에 도시된 바와 같이, 먼저 포토마스크(미도시)를 사용하여 상기 감광성 폴리머 막을 부분적으로 빛에 노출시킨다. 그리고, 도 12에 도시된 바와 같이, 부분적으로 상기 빛에 노출된 상기 감광성 폴리머 막을 현상함으로써 예비 패턴(1100)을 포함하는 폴리머 층(904)를 형성할 수 있다. 다른 실시 예에 따르면, 폴리머 막(903)으로서 전자빔용 레지스트가 작용되는 경우, 도 11에 도시된 바와 같이, 전자빔 리소그래피법을 수행하여 상기 전자빔용 레지스트를 부분적으로 전자빔(미도시)에 노출시킨다. 그리고, 도 12에 도시된 바와 같이, 부분적으로 상기 전자빔에 노출된 상기 전자빔용 레지스트를 현상함으로써 예비 패턴(1100)을 포함하는 폴리머 층(904)를 형성할 수 있다.11 and 12, the
또 다른 실시 예에 따르면, 예비 패턴(1100)은 임프린트용 스탬프(미도시)를 이용하여 폴리머 막(903)에 임프린트 공정을 수행함으로써 형성될 수 있다. 이 경우, 제1 기판(901) 상에 형성된 폴리머 막(903)은 임프린트용 폴리머 막일 수 있다. 그리고, 도 11에 도시되는 폴리머 막(903)을 상기 광원에 노출시키는 공정은 생략될 수 있다. 상기 임프린트 공정은 나노 임프린트 공정 또는 소프트 임프린트 공정일 수 있다. 상기 임프린트 공정을 수행한 결과 도 12에 도시된 바와 같이 예비 패턴(1100)을 포함하는 폴리머 층(904)를 형성할 수 있다.According to another embodiment, the
도 13을 참조하면, 상기 폴리머 층(904) 상에 보강 층(905)을 형성할 수 있다. 상기 보강 층(905)은 상기 폴리머 층(904)을 상기 제1 기판(901)에서 분리할 때, 상기 폴리머 층(904)의 강도를 보강하기 위해 형성될 수 있다. 상기 보강 층(905)은 가요성이 있는 폴리머, 예컨대, PMMA으로 이루어질 수 있다. 이때, 상기 폴리머 층(904)이 상기 제1 기판(901)에서 분리되거나 이후 공정에 적용될 때, 충분한 강도를 갖는다면, 상기 보강 층(905)은 생략될 수 있다. 상기 보강 층(905)은 상기 폴리머 층(904) 보다 강도가 높으면서, 상기 폴리머 층(904)과 반응하지 않으며 섞이지 않는 물질을 포함할 수 있다.Referring to FIG. 13, a reinforcing
이때, 상기 폴리머 층(904)이 상기 제1 기판(901)에서 분리되거나 이후 공정에 적용될 때, 충분한 강도를 갖는다면, 상기 보강 층(905)은 생략될 수 있다.In this case, when the
도 14를 참조하면, 예비 패턴(1100)을 포함하는 폴리머 층(904) 및 보강 층(905)을 제1 기판(901)으로부터 탈착시킨다. 일 실시 예에 따르면, 제1 기판(901) 상에 형성된 희생막(902)을 습식식각법에 의해 제거함으로써 폴리머 층(904) 및 보강 층(905)을 제1 기판(901)으로부터 탈착시킬 수 있다. 일례로서, 희생막(902)이 실리콘 산화막인 경우, 불산(HF)을 포함하는 식각 용액을 사용하여 희생막(902)을 제거할 수 있다. 다른 예로서, 희생막(902)이 실리콘 질화막인 경우, 인산(H3PO4)을 포함하는 식각 용액을 사용하여 희생막(902)을 제거할 수 있다. 다른 실시 예에 따르면, 제1 기판(901) 상에 희생막(902)이 형성되지 않은 경우, 제1 기판(901)과 폴리머 층(904) 사이의 결합을 끊을 수 있는 상용의 식각 용액을 사용하여 폴리머 층(904) 및 보강 층(905)을 제1 기판(901)으로부터 탈착시킬 수 있다. 일례로서, 제1 기판(901)이 실리콘 기판인 경우, 실리콘을 식각시킬 수 있는 불산과 질산(HNO3)을 포함하는 식각 용액을 사용하여 폴리머 층(904)과 접촉하는 실리콘 기판의 계면에 존재하는 실리콘을 식각함으로써, 폴리머 층(904) 및 보강 층(905)을 제1 기판(901)으로부터 탈착시킬 수 있다.Referring to FIG. 14, the
도 15를 참조하면, 탈착된 폴리머 층(904) 및 보강 층(905)을 제2 기판(1301)에 부착시킨다. 제2 기판(1301)은 제1 기판(901)에 비하여 상대적으로 큰 표면 굴곡을 가질 수 있다. 제2 기판(1301)은 폴리머, 금속 또는 세라믹 등 다양한 소재로 형성될 수 있다. 제2 기판(501)은 단일 소재의 기판 또는 다양한 소재의 복수의 박막들이 적층된 기판일 수 있다. 상기 폴리머 층(904)은 가요성(flexibility)을 가질 수 있어서 제 2 기판(1301)의 표면 굴곡을 따라 제2 기판(1301)에 배치될 수 있다. 일 실시 예에 따르면, 제2 기판(1301)의 표면을 친수성화하는 친수성화 처리, 예컨대, 폴리라이신 코팅을 수행하고, 그 상부에 보강 층(905)이 구비된 폴리머 층(904)을 제2 기판(1301)에 접착시킬 수 있다. 상기 친수성화 처리는 폴리머 층(904)과 접촉하는 제2 기판(1301)의 표면을 극성 상태로 활성화시켜 폴리머 층(904)과의 접착력을 증가시킬 수 있다. 다른 실시 예에 따르면, 그 상부에 보강 층(905)이 구비된 폴리머 층(904)을 제2 기판(1301)에 접촉시키고 폴리머 층(904)이 부착된 제2 기판(1301)을 상온에서 건조시킴으로써 폴리머 층(904)을 제2 기판(1301)에 부착시킬 수 있다. 또 다른 실시 예에 따르면, 그 상부에 보강 층(905)이 구비된 폴리머 층(904)을 제2 기판(1301)에 접촉시키고 폴리머 층이 부착된 제2 기판(1301)을 상온 이상 90℃ 이하의 온도에서 베이킹(baking)함으로써 폴리머 층(904)을 제2 기판(1301)에 부착시킬 수 있다. 발명자들은 제2 기판(1301)을 90℃ 이상의 온도에서 베이킹(baking)할 경우, 폴리머 층(904)의 재료적 구조적 특성이 열화됨을 발견하였다. Referring to FIG. 15, the
도 16을 참조하면, 보강 층(905)을 적어도 일부분을 제거하여 제2 기판(1301) 상에 폴리머 패턴(906)을 형성한다. 일 실시 예에 의하면, 상기 보강 층(905)은 산소 플라즈마(O2 plasma) 공정으로 일부분을 제거할 수 있다. 다른 실시 예에 의하면, 상기 보강 층(905)은 산소 플라즈마 공정으로 완전히 제거할 수 있다. 상기 폴리머 층(904)은 하드 베이킹으로 경화되어 있을 수 있으므로, 산소 플라즈마로 상기 보강 층(905)을 완전히 제거하는 경우에도 거의 손상되지 않을 수 있다. 이와 같이 상술한 공정을 통해, 제1 기판에 형성된 폴리머 층(904)의 예비 패턴(1100)을 제2 기판(1301)으로 부착하여 폴리머 패턴(906)을 형성할 수 있다.Referring to FIG. 16, at least a portion of the
상술한 폴리머 패턴(906)을 이용하면 제2 기판(1301) 상에서 다양한 패턴 형성 공정을 수행할 수 있다. 일 실시 예에 따르면, 도 17 및 도 18에 도시된 바와 같이, 폴리머 패턴(906)을 사용하여 제2 기판(1301) 상에 일정의 소자 패턴(1304)을 형성할 수 있다. 먼저 도 17를 참조하면, 폴리머 패턴(905)을 포함하는 제2 기판(1301) 상에 박막(1303)을 형성한다. 상기 박막(1903)은 상기 소자 패턴(1304)의 종류에 따라 전도체 박막, 반도체 박막 또는 절연체 박막일 수 있다. 상기 소자 패턴(1304)은 박막트랜지스터의 소오스 전극, 드레인 전극 및 게이트 전극 등과 전극일 수 있고, 상기 소자 패턴(1304)은 도전성의 배선 패턴일 수도 있고, 상기 소자 패턴(1304)은 박막트랜지스터의 채널층과 같은 반도체 패턴일 수 있고, 상기 소자 패턴(1304)은 배선 등을 연결하는 콘택 플러그 등과 같은 콘택 패턴일 수 있고, 상기 소자 패턴(1304)은 절연체를 포함하는 절연 패턴일 수 있다. 상기 박막(1304)은 일례로서, 증발법(evaporation) 또는 전기 도금법을 수행함으로써 형성될 수 있다.By using the
일 실시 예에 따르면, 도 17에 도시된 바와 같이, 폴리머 패턴(906)이 콘택 패턴일 경우, 박막(1303)은 상기 콘택 패턴을 메우는 콘택 플러그 형태로 형성될 수 있다. 이 과정에서 박막(1303)의 일부분은 폴리머 패턴(906) 위에도 형성될 수 있다. 도 18를 참조하면, 폴리머 패턴(906)을 제2 기판(1301)로부터 제거하여, 제2 기판(1301) 상에 소자 패턴(1304)을 형성할 수 있다. 일 실시 예에 의하면, 리프트-오프(lift-off)법을 사용하여 폴리머 패턴(906)과 폴리머 패턴(906) 상에 부분적으로 형성된 박막(1303)을 동시에 제거할 수 있다.According to an embodiment, as shown in FIG. 17, when the
도시하지는 않았지만, 폴리머 패턴(906)을 이용하는 다른 실시 예에 따르면, 폴리머 패턴(906)은 제2 기판(901)을 패터닝하는 마스크 층으로 사용될 수 있다. 상술한 바와 같이, 제2 기판(901)에는 다양한 소재로 이루어진 복수의 박막들이 적층될 수 있다. 이때, 폴리머 패턴(906)을 식각 마스크 층으로 하여 제2 기판(901) 상에 적층된 상기 복수의 박막들을 습식 식각 또는 건식 식각함으로써 제2 기판(901) 상에 상기 복수의 소자 패턴들을 형성할 수 있다. 상기 습식 식각 또는 상기 건식 식각을 수행할 때에는, 폴리머 패턴(906) 및 상기 복수의 박막들 사이에 식각 선택비가 우수한 식각 용액 또는 식각 가스를 사용할 수 있다. 상기 복수의 박막들을 패터닝 한 후에, 폴리머 패턴(906)은 제2 기판(901)으로부터 제거될 수 있다.Although not shown, according to another embodiment using the
상술한 바와 같이, 본 실시 예에 따르면, 제2 기판에 비하여 상대적으로 표면 굴곡이 존재하지 않는 제1 기판 상에서 예비 패턴을 형성하고, 이를 상기 제2 기판으로 부착시켜 일정의 폴리머 패턴을 형성할 수 있다. 도 2 내지 도 9와 관련하여 상술한 실시 예에서는 제1 기판 상에서 노광 공정을 진행하여 예비 패턴을 형성하고, 상기 예비 패턴을 제2 기판에 부착한 후에 현상함으로써 폴리머 패턴을 형성한 반면에, 도 10 내지 도 18과 관련하여 상술한 본 실시 예에서는 제1 기판 상에서 노광 공정 및 현상 공정을 함께 실시하여 예비 패턴을 형성하고, 상기 예비 패턴을 제2 기판에 부착함으로써 폴리머 패턴을 형성할 수 있다. 또한 본 실시 예에서는 노광 공정 및 현상 공정이 함께 실시된 예비 패턴을 형성함으로서 상기 보강 층을 한 번의 산소 플라즈마 공정으로 제거할 수 있다.As described above, according to the present embodiment, a preliminary pattern may be formed on a first substrate having no surface curvature relative to the second substrate, and then attached to the second substrate to form a predetermined polymer pattern. have. In the embodiment described above with reference to FIGS. 2 to 9, a preliminary pattern is formed by performing an exposure process on a first substrate, and a polymer pattern is formed by developing the prepattern after attaching the preliminary pattern to a second substrate. In the present embodiment described above with reference to FIGS. 10 to 18, a preliminary pattern may be formed by performing an exposure process and a developing process together on a first substrate, and a polymer pattern may be formed by attaching the preliminary pattern to a second substrate. In this embodiment, the reinforcing layer may be removed by one oxygen plasma process by forming a preliminary pattern in which the exposure process and the development process are performed together.
도 19 내지 도 29c는 또 다른 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 도면이다. 구체적으로 도 20a 내지 도 29a는 상기 패턴 형성 방법을 일 실시예로서 나타낸 평면도이다. 도 20b 내지 도 29b는 상기 도 20a 내지 도 29a의 평면도를 각각 A-A’ 라인으로 잘라서 나타낸 단면도이다. 도 20c 내지 도 29c는 상기 도 20a 내지 도 29a의 평면도를 각각 B-B’ 라인으로 잘라서 나타낸 단면도이다.19 to 29C are diagrams schematically illustrating a pattern forming method according to still another embodiment. Specifically, FIGS. 20A to 29A are plan views illustrating the pattern forming method as an example. 20B to 29B are cross-sectional views taken along line AA ′ of the top views of FIGS. 20A to 29A, respectively. 20C to 29C are cross-sectional views cut along the lines BB ′ of the top views of FIGS. 20A to 29A, respectively.
먼저, 도 19를 참조하면, 제1 기판(1601) 상에 제1 서브 폴리머 막(1603)을 도포한다. 희생막(1602)이 제1 기판(1601)과 제1 서브 폴리머 막(1603) 사이에 형성될 수 있다. 제1 기판(1601) 및 희생막(1602)은 도 2 내지 도 9와 관련하여 상술한 제1 기판(201) 및 희생막(202)과 실질적으로 동일하다. 따라서, 중복을 피하기 위하여 상세한 설명은 생략한다.First, referring to FIG. 19, a
일 실시 예에 따르면, 제1 서브 폴리머 막(1603)은 감광성 폴리머일 수 있다. 상기 감광성 폴리머는 일례로서, 포지티브 포토레지스트(Positive Photoresist) 또는 네거티브 포토레지스트(Negative Photoresist)일 수 있다. 상기 감광성 폴리머는 이후에 포토 마스크를 이용하는 패턴 형성 공정에 적용될 수 있다. 다른 실시 예에 따르면, 제1 서브 폴리머 막(1603)은 전자빔용 레지스트일 수 있다. 상기 전자빔용 레지스트는 이후에 전자빔을 이용한 패턴 형성 공정에 적용될 수 있다.According to an embodiment, the
도 20a을 참조하면, 제1 서브 폴리머 막(1603) 상에 분산상을 배열한다. 상기 분산상은 일례로서, 나노 소재 또는 마이크로 소재와 같은 무기 소재를 포함할 수 있다. 상기 분산상은 반도체 소재일 수 있다. 상기 나노 소재는 일례로서, 나노선(nanowire), 나노막대(nano rod), 나노벨트(nanobelt), 나노튜브(nanotube), 나노입자(nanoparticle), 그래핀(graphine) 등일 수 있다. 상기 마이크로 소재는 일례로서, 마이크로와이어, 마이크로벨트, 멤브레인(membrane) 등을 포함할 수 있다. 상기 분산상은 유기 소재를 포함할 수 있다. 상기 유기 소재는 공지의 다양한 유기 입자, 유기 전구체, 유기 단량체 등 일 수 있다.Referring to FIG. 20A, the dispersed phase is arranged on the
이하에서는 상기 분산상의 일 실시예로서 나노선을 선택하여, 이를 나노선(1604a)으로 표기하고 도면을 참조하여 상술하기로 한다. 도시되는 나노선(1604a)은 단면의 지름이 수 나노 미터 정도의 극미세선을 의미하며, 일례로서, 실리콘, 주석산화물, 갈륨 질화물, 아연 산화물, 금 등에 의해 제조될 수 있다.Hereinafter, a nanowire is selected as an embodiment of the dispersed phase, and this will be described as a
나노선(1604a)은 컨택 프린팅 법, 플로우 채널법 또는 부푼 버블 필름(Blown Bubble Film)법 등을 수행하여 제1 서브 폴리머 막(1603) 상에 배열시킬 수 있다. 상기 컨택 프린팅 법은 다음과 같이 구현된다. 고밀도의 나노선들로 구성된 증여자(donor) 기판을 준비하고, 이를 수신자(receptor) 기판과 접촉시킨다. 이때, 반데르 발스 반응에 의해 상기 증여자 기판으로부터 상기 수신자 기판으로 상기 나노선들이 부착될 수 있다. 상기 컨택 프린팅 법은 Zhiyoung Fan 등의 Nano Letters, Vol.8 (2008), 20-25 에 개시되어 있으며, 본 출원의 일 구성요소를 이룰 수 있다. 상기 플로우 채널법은 다음과 같이 구현될 수 있다. 먼저, 내부에 일 방향성을 가지는 채널이 형성된 폴리머 몰드를 준비하고, 상기 폴리머 몰드를 기판 상에 배치한다. 나노선들을 포함하는 현탁액을 상기 채널을 통해 유동시키면서, 상기 나노선들을 상기 채널의 방향을 따라 상기 기판 상에 배열한다. 상기 플로우 채널법은 Yu Huang 등의 Science, Vol.291 (2001), 630-633 에 개시되어 있으며, 본 출원의 일 구성요소를 이룰 수 있다. 상기 부푼 버블 필름법은 다음과 같이 구현될 수 있다. 먼저, 나노선들을 폴리머 용액 속에 분산시키고, 상기 폴리머 용액을 버블로서 확장시킨다. 상기 버블을 기판으로 부착시킴으로써, 상기 버블 내의 나노선들을 상기 기판에 배열할 수 있다. 상기 부푼 버블 필름법은 Guihua Yu 등의 J.Mater.Chem., 18 (2008), 728-734 에 개시되어 있으며, 본 출원의 일 구성요소를 이룰 수 있다.The
도시된 바와 같이, 나노선(1604a)은 실질적으로 동일한 방향으로 배열될 수 있다. 이와는 달리 도시되지는 않지만, 나노선(1604a)은 서로 다른 방향으로 배열되거나, 나노선(1604a)이 한 층 배열된 후에, 배열된 나노선(1604a) 상에 새로운 나노선이 서로 다른 방향으로 추가적으로 배열될 수 있다.As shown, the
도 21a 내지 도 21c를 참조하면, 나노선(1604a)이 배열된 제1 서브 폴리머 막(1603) 상에 제2 서브 폴리머 막(1605)를 도포한다. 제2 서브 폴리머 막(1605)의 재질은 제1 서브 폴리머 막(1603)과 실질적으로 동일할 수 있다.21A to 21C, a
도 22a 내지 도 22c를 참조하면, 상기 제1 서브 폴리머 막(1603) 및 상기 제2 서브 폴리머 막(1605)을 부분적으로 광원에 노출시켜, 예비 패턴(1900)을 포함하는 폴리머 층(1606)을 형성한다. 폴리머 층(1606)은 내부에 나노선(1604a)를 포함한다는 것을 제외하면 도 2 내지 도 9와 관련하여 상술한 폴리머 층(204)와 실질적으로 동일할 수 있다. 도 22a를 참조하면, 예비 패턴(1900)은 사각형의 패턴으로 도시되었으나, 당업자에게 자명한 다른 다양한 패턴들도 적용될 수 있다.22A through 22C, the
도 23a 내지 도 23c를 참조하면, 폴리머 층(1606) 상에 보강 층(1607)을 형성한다. 상기 보강 층(1607)은 도 2 내지 도 9와 관련하여 상술한 실시 예에서의 보강 층(205)과 실질적으로 동일하다. 따라서, 중복을 피하기 위하여 상세한 설명은 생략한다.23A-23C, a
도 24a 내지 도 24c를 참조하면, 폴리머 층(1606) 및 보강 층(1607)을 제1 기판(1601)으로부터 탈착시킨다. 상기 폴리머 층(1606) 및 보강 층(1607)을 제1 기판(1601)으로부터 탈착시키는 방법은 도 2 내지 도 9와 관련하여 상술한 실시 예에서의 방법과 실질적으로 동일하다. 따라서, 중복을 피하기 위하여 상세한 설명은 생략한다.24A-24C, the
도 25a 내지 도 25c를 참조하면, 탈착된 폴리머 층(1606) 및 보강 층(1607)을 제2 기판(2101)에 부착시킨다. 제2 기판(2101)은 제1 기판(1601)에 비하여 상대적으로 큰 표면 굴곡을 가질 수 있다. 제2 기판(2101)은 폴리머, 금속 또는 세라믹 등 다양한 소재로 형성될 수 있다. 제2 기판(2101)은 단일 소재의 기판 또는 다양한 소재의 복수의 박막들이 적층된 기판일 수 있다. 도면들을 참조하면, 제2 기판(2101)은 도 25a 평면도의 X 방향으로 물결모양의 표면 굴곡을 가지며, Y 방향으로는 표면 굴곡을 가지지 않을 수 있다. 따라서, A-A’ 방향으로 자른 단면도에서는 이러한 표면 굴곡을 관찰할 수 있으며, B-B’ 방향으로 자른 단면도에서는 표면 굴곡을 관찰 할 수 없다. 다른 실시예들에 따르면, 도시한 바와는 다른 다양한 방향으로의 표면 굴곡을 가지는 제2 기판(2101)을 적용할 수 있으며, 이 경우에도 표면 굴곡에 따라 폴리머 층(1606)을 제2 기판(2101)에 부착시킬 수 있다.25A-25C, the
폴리머 층(1606) 및 보강 층(1607)은 가요성(flexibility)을 가질 수 있어서 제 2 기판(2101)의 표면 굴곡을 따라 제2 기판(2101)에 배치될 수 있다. 일 실시 예에 따르면, 제2 기판(2101)의 표면을 친수성화하는 친수성화 처리, 예컨대, 폴리라이신 코팅을 수행하고, 폴리머 층(1606)을 제2 기판(2101)에 접착시킬 수 있다. 탈착된 폴리머 층(1606) 및 보강 층(1607)을 제2 기판(2101)에 부착시키는 방법은 도 2 내지 도 9와 관련하여 상술한 실시 예에서의 방법과 실질적으로 동일하다. 따라서, 중복을 피하기 위하여 상세한 설명은 생략한다.The
도 26a 내지 도 26c를 참조하면, 상기 제2 기판(2101) 상에 폴리머 층(1606) 및 보강 층(1607)을 부착한 후, 상기 보강 층(1607)은 제거한다. 보강 층(1607)을 제거하는 방법은 도 2 내지 도 9와 관련하여 상술한 실시 예에서의 방법과 실질적으로 동일하다. 따라서, 중복을 피하기 위하여 상세한 설명은 생략한다.26A to 26C, after attaching the
도 27a 내지 도 27c를 참조하면, 제2 기판(2101) 상에 폴리머 패턴(1608)를 형성한다. 상기 폴리머 패턴(1608)을 형성하는 방법은 도 2 내지 도 9와 관련하여 상술한 실시 예에서의 방법과 실질적으로 동일하다. 따라서, 중복을 피하기 위하여 상세한 설명은 생략한다.27A through 27C, a
폴리머 층(1606)의 일부분이 현상 공정에 의해 제거되면서, 폴리머 층(1606) 내부에 존재하던 나노선(1604a)의 일부가 노출될 수 있다. 나노선(1604a)의 노출된 부분은 폴리머 층(1606)의 내부에 배치되는 나머지 부분에 의해 지지된 채로 제2 기판(2101) 상에 배열될 수 있다.As part of the
상술한 폴리머 패턴(1608)을 이용하면 제2 기판(2101) 상에서 다양한 패턴 형성 공정을 수행할 수 있다. 일 실시 예에 따르면, 도 28a 내지 도 28c 및 도 29a 내지 도 29c에 도시된 바와 같이, 제2 기판(2101) 상에 형성된 폴리머 패턴(1608)을 사용하여 제2 기판(2101) 상에 일정의 소자 패턴(2104)을 형성할 수 있다. 먼저 도 28a 내지 도 28c을 참조하면, 폴리머 패턴(1608)을 포함하는 제2 기판(2101) 상에 박막(2103)을 형성한다. 상기 박막(2103)은 상기 소자 패턴(2104)의 종류에 따라 전도체 박막, 반도체 박막 또는 절연체 박막일 수 있다. 상기 소자 패턴(2104)은 박막트랜지스터의 소오스 전극, 드레인 전극 및 게이트 전극 등과 전극일 수 있고, 상기 소자 패턴(2104)은 도전성의 배선 패턴일 수도 있고, 상기 소자 패턴(2104)은 박막트랜지스터의 채널층과 같은 반도체 패턴일 수 있고, 상기 소자 패턴(2104)은 배선 등을 연결하는 콘택 플러그 등과 같은 콘택 패턴일 수 있고, 상기 소자 패턴(2104)은 절연체를 포함하는 절연 패턴일 수 있다. 상기 박막(2103)은 일례로서, 증발법(evaporation) 또는 전기 도금법을 수행함으로써 형성될 수 있다.Using the
일 실시 예에 따르면, 도 28a 내지 도 28c에 도시된 바와 같이, 폴리머 패턴(1608)이 콘택 패턴일 경우, 박막(2103)은 상기 콘택 패턴을 메우는 콘택 플러그 형태로 형성될 수 있다. 이 과정에서 박막(2103)의 일부분은 폴리머 패턴(1608) 위에도 형성될 수 있다. 도 29a 내지 도 29c를 참조하면, 폴리머 패턴(1608)을 제2 기판(2101)로부터 제거하여, 제2 기판(2101) 상에 소자 패턴(2104)을 형성할 수 있다. 일 실시 예에 의하면, 리프트-오프(lift-off)법을 사용하여 폴리머 패턴(1608)을 제2 기판(2101)과 분리시킨다. 이로서, 폴리머 패턴(1608)과 폴리머 패턴(1608) 상에 부분적으로 형성된 박막(2103)을 동시에 제거할 수 있다. 폴리머 패턴(1608)이 제2 기판(2101)에서 제거될 때, 노출되는 나노선(1604a) 중에서 소자 패턴(2104)에 의해 지지되는 일부분은 제2 기판(2101) 상에 배열될 수 있다. 상기 노출되는 나노선(1604a) 중에서 소자 패턴(2104)에 의해 지지되지 못하는 다른 부분은 폴리머 패턴(1608)과 함께 제2 기판(2101)으로부터 제거된다.According to one embodiment, as shown in FIGS. 28A to 28C, when the
도시하지는 않았지만, 폴리머 패턴(1608)을 이용하는 다른 실시 예에 따르면, 폴리머 패턴(1608)은 제2 기판(2101)을 패터닝하는 마스크 층으로 사용될 수 있다. 상술한 바와 같이, 제2 기판(2101)에는 다양한 소재로 이루어진 복수의 박막들이 적층될 수 있다. 이때, 폴리머 패턴(1608)을 식각 마스크 층으로 하여 제2 기판 상에 적층된 상기 복수의 박막들을 습식 시각 또는 건식 식각함으로써 제2 기판(2101) 상에 복수의 소자 패턴들을 형성할 수 있다. 상기 습식 식각 또는 상기 건식 식각을 수행할 때는, 폴리머 패턴(1608) 및 상기 복수의 박막들 사이에 식각 선택비가 우수한 식각 용액 또는 식각 가스를 사용할 수 있다. 상기 복수의 박막들을 패터닝 한 후에, 폴리머 패턴(1608)은 제2 기판(2101)으로부터 제거될 수 있다.Although not shown, according to another embodiment using the
몇몇 실시 예들에 따르면, 도 21a, 도 21b 및 도 21c에 도시된 구조를 구현하는 공정에서, 제1 서브 폴리머 막(1603), 제1 서브 폴리머 막(1603) 상에 배열된 나노선(1604a) 및 제2 서브 폴리머 막(1605)을 하나의 단위 적층 구조를 하여, 제1 기판(1601) 상에 상기 단위 적층 구조를 복수 개 연속하여 형성할 수 있다. 이 경우, 복수의 단위 적층 구조에서, 각각의 단위 적층 구조의 나노선 간에는 크기 및 배열 방향이 서로 다를 수 있다. 그리고 상기 복수의 단위 적층 구조를 이용하여, 도 22a 내지 도 29a과 관련하여 상술한 공정을 진행하여 복수 층의 나노 선을 포함하는 패턴을 제2 기판(2101)에 형성할 수 있다.According to some embodiments, in the process of implementing the structures shown in FIGS. 21A, 21B, and 21C, the
상술한 바와 같이, 본 실시 예에 따르면, 표면 굴곡이 존재하는 제2 기판 상에 나노선과 같은 분산상을 가지는 소자 패턴을 형성할 수 있다. 따라서, 다양한 표면 형상을 가지는 기재 상에 나노선과 같은 분산상을 구성요소로 하는 전기 전자 소자를 용이하게 구현 할 수 있다.As described above, according to the present exemplary embodiment, an element pattern having a dispersed phase such as a nanowire may be formed on a second substrate having surface curvature. Therefore, it is possible to easily implement an electrical and electronic device having a dispersed phase such as nanowires as a component on a substrate having various surface shapes.
도 30 내지 도 40c는 또 다른 실시 예에 따른 패턴 형성 방법을 개략적으로 나타내는 단면도이다. 구체적으로 도 31a 내지 도 40a는 상기 패턴 형성 방법을 일실시 예로서 나타낸 평면도이다. 도 31b 내지 도 40b는 상기 도 31a 내지 도 40a의 평면도를 각각 A-A’ 라인으로 잘라서 나타낸 단면도이다. 도 31c 내지 도 40c는 상기 도 31a 내지 도 40a의 평면도를 각각 B-B’ 라인으로 잘라서 나타낸 단면도이다. 본 실시 예의 패턴 형성 방법은 폴리머 패턴(2508)이 분산상을 포함한다는 사실을 제외하고는 도 10 내지 도 18과 관련하여 상술한 실시 예에서의 패턴 형성 방법과 실질적으로 동일한다. 따라서, 중복되는 부분에 대한 상세한 설명은 생략하기로 한다.30 to 40C are cross-sectional views schematically illustrating a pattern forming method according to still another embodiment. Specifically, FIGS. 31A to 40A are plan views illustrating the pattern forming method as an example. 31B to 40B are cross-sectional views taken along the line AA ′ of the top views of FIGS. 31A to 40A, respectively. 31C to 40C are cross-sectional views taken along the line B-B 'of the top views of FIGS. 31A to 40A, respectively. The pattern forming method of the present embodiment is substantially the same as the pattern forming method in the embodiment described above with reference to FIGS. 10 to 18 except for the fact that the
도 30을 참조하면, 제1 기판(2501) 상에 제1 서브 폴리머 막(2503)을 도포한다. 희생막(2502)이 제1 기판(2501)과 제1 서브 폴리머 막(2503) 사이에 형성될 수 있다. 제1 기판(2501), 희생막(2502)은 도 10 내지 도 18과 관련하여 상술한 제1 기판(901) 및 희생막(902)과 실질적으로 동일하다. 제1 서브 폴리머 막(2503)은 도 19 내지 도 29c와 관련하여 상술한 제1 서브 폴리머 막(1603)과 실질적으로 동일하다.Referring to FIG. 30, a
도 31a 내지 도 31c를 참조하면, 제1 서브 폴리머 막(2503) 상에 분산상을 배열한다. 상기 분산상은 도 19 내지 도 29c와 관련하여 상술한 분산상과 실질적으로 동일하다. 이하에서는 상기 분산상의 일 실시예로서 나노선을 선택하여, 이를 나노선(2504a)로 표기하고 상술하기로 한다. 도면을 참조하면, 나노선(2504a)는 상술한 바 있는 컨택 프린팅 법, 플로우 채널법 또는 부푼 버블 필름(Blown Bubble Film)법 등을 수행하여 제1 서브 폴리머 막(2503) 상에 배열시킬 수 있다. 도시된 바와 같이, 나노선(2504a)의 재질과 나노선(2504)의 배열 방향 및 방법은 도 19 내지 도 29c와 관련하여 상술한 것과 실질적으로 동일하다.31A-31C, the dispersed phase is arranged on the
도 32a 내지 도 32c를 참조하면, 나노선(2504a)이 배열된 제1 서브 폴리머 막(2503) 상에 제2 서브 폴리머 막(2505)을 도포한다. 제2 서브 폴리머 막(2505)의 재질은 제1 서브 폴리머 막(2503)과 실질적으로 동일할 수 있다.32A to 32C, a
도 33a 내지 도 33c 및 도 34a 내지 도 34c를 참조하면, 제1 기판(2501)에 예비 패턴(2800)을 포함하는 폴리머 층(2506)을 형성한다. 예비 패턴(2800)을 포함하는 폴리머 층(2506)을 형성하는 방법은 도 19 내지 도 22c과 관련하여 상술한 실시 예에서와 실질적으로 동일하다. 즉, 도 33a 내지 도 33c에 도시되는 바와 같이, 도 32a 내지 도 32c의 제1 서브 폴리머 막(2503) 및 제2 서브 폴리머 막(2505)를 다양한 형태의 광원에 부분적으로 노출시키고, 도 34a 내지 34c에 도시되는 바와 같이, 상기 광원에 노출된 폴리머 막을 현상함으로써 형성할 수 있다. 다르게는 임프린트용 스탬프(미도시)를 이용하여 도 32a 내지 도 32c의 제1 서브 폴리머 막(2503) 및 제2 서브 폴리머 막(2505)에 임프린트 공정을 수행함으로써 형성할 수 있다. 이 경우, 도 32a 내지 도 32c의 제1 서브 폴리머 막(2503) 및 제2 서브 폴리머 막(2505)을 다양한 형태의 광원에 부분적으로 노출시키는 공정은 생략될 수 있다. 도 33a 및 도 34a를 참조하면, 예비 패턴(2800)은 사각형의 패턴으로 도시되었으나, 당업자에게 자명한 다른 다양한 패턴들도 적용될 수 있다. 그리고, 다시 도 34a를 참조하면, 폴리머 층(2506)의 일부분이 현상 공정에 의해 제거되면서, 폴리머 층(2506) 내부에 존재하던 나노선(2504a)의 일부가 노출될 수 있다. 나노선(2504a)의 노출된 부분은 폴리머 층(2506)의 내부에 잔존하는 나노선(2504a)의 나머지 부분에 의해 지지된 채로 제2 기판(2501) 상에 배치될 수 있다.33A to 33C and 34A to 34C, the
도 35a 내지 도 35c를 참조하면, 상기 폴리머 층(2506) 상에 보강 층(2507)을 형성할 수 있다. 보강 층(2507)은 도 10 내지 도 18과 관련하여 상술한 실시 예에서의 보강 층(905)과 실질적으로 동일한다. 따라서, 중복되는 부분에 대한 상세한 설명은 생략하기로 한다.35A through 35C, a
도 36a 내지 도 36c를 참조하면, 예비 패턴(2800)을 포함하는 폴리머 층(2506) 및 보강 층(2507)을 제1 기판(2501)으로부터 탈착시킨다. 상기 폴리머 층(2506) 및 보강 층(2507)을 제1 기판(2501)으로부터 탈착시키는 방법은 도 10 내지 도 18과 관련하여 상술한 실시 예에서와 실질적으로 동일하다. 탈착되는 경우, 나노선(2504a)의 노출된 부분은 폴리머 층(2506)의 내부에 잔존하는 나노선(2504a)의 나머지 부분에 의해 지지될 뿐만 아니라 상기 보강 층(2507)에 의해 지지되어 이동될 수 있다.36A through 36C, the
도 37a 내지 도 37c 및 도 38a 내지 도 38c를 참조하면, 탈착된 폴리머 층(2506) 및 보강 층(2507)을 제2 기판(3101)에 부착시키고, 상기 보강 층(2507)을 제거하여 제2 기판(3101) 상에 폴리머 패턴(2508)을 형성한다. 탈착된 폴리머 층(2506) 및 보강 층(2507)을 제2 기판(3101)에 부착시키는 방법, 보강 층(2507)을 제거하는 방법 및 폴리머 패턴(2508)을 형성하는 방법은 도 10 내지 도 18과 관련하여 상술한 실시 예에서와 실질적으로 동일하다. 도면들을 참조하면, 제2 기판(3101)은 도 38a 단면도의 X 방향으로 물결모양의 표면 굴곡을 가지며, Y 방향으로는 표면 굴곡을 가지지 않을 수 있다. 따라서, A-A’ 방향으로 자른 단면도에서는 이러한 표면 굴곡을 관찰할 수 있으며, B-B’ 방향으로 자른 단면도에서는 표면 굴곡을 관찰 할수 없다. 다른 실시 예들에 따르면, 도시한 바와는 다른 다양한 방향으로의 표면 굴곡을 가지는 제2 기판(3101)을 적용할 수 있으며, 이 경우에도 표면 굴곡을 따라 폴리머 층(2506)을 제2 기판(2101)에 부착시킬 수 있다.37A-37C and 38A-38C, the
상술한 폴리머 패턴(2508)을 이용하면 제2 기판(3101) 상에서 다양한 패턴 형성 공정을 수행할 수 있다. 일 실시 예에 따르면, 도 39a 내지 도 39c 및 도 40a 내지 도 40c에 도시된 바와 같이, 제2 기판(3101) 상에 형성된 폴리머 패턴(2508)을 사용하여, 제2 기판(3101) 상에 소자 패턴(3104)을 형성할 수 있다. 상기 소자 패턴(3104)을 형성하는 방법은 도 10 내지 도 18과 관련하여 상술한 실시 예에서와 실질적으로 동일하다. 즉, 도 39a 내지 도 39c에 도시된 바와 같이, 폴리머 패턴(2508)이 콘택 패턴일 경우, 박막(3103)은 상기 콘택 패턴을 메우는 콘택 플러그 형태로 형성될 수 있다. 도 40a 내지 도 40c를 참조하면, 폴리머 패턴(2508)을 제2 기판(3101)로부터 제거하여 제2 기판(3101) 상에 소자 패턴(3104)을 형성할 수 있다. 일 실시 예에 의하면, 리프트-오프(lift-off)법을 사용하여 폴리머 패턴(2508)을 제2 기판(3101)과 분리시킨다. 이로서, 폴리머 패턴(2508)과 폴리머 패턴(2508) 상에 부분적으로 형성된 박막(3103)을 동시에 제거할 수 있다. 폴리머 패턴(2508)이 제2 기판(3101)에서 제거될 때, 노출되는 나노선(2504a) 중에서 소자 패턴(3104)에 의해 지지되는 일부분은 제2 기판(3101) 상에 배열될 수 있다. 상기 노출되는 나노선(2504a) 중에서 소자 패턴(3104)에 의해 지지되지 못하는 다른 부분은 폴리머 패턴(2508)과 함께 제2 기판(3101)으로부터 제거된다Using the
도시하지는 않았지만, 폴리머 패턴(2508)을 이용하는 다른 실시 예에 따르면, 폴리머 패턴(2508)은 제2 기판(3101)을 패터닝하는 마스크 층으로 사용될 수 있다. 상술한 바와 같이, 제2 기판(3101)에는 다양한 소재로 이루어진 복수의 박막들이 적층될 수 있다. 이때, 폴리머 패턴(2508)을 식각 마스크 층으로 하여 제2 기판 상에 적층된 상기 복수의 박막들을 습식 시각 또는 건식 식각함으로써 제2 기판(3101) 상에 복수의 소자 패턴들을 형성할 수 있다. 상기 습식 식각 또는 상기 건식 식각을 수행할 때는, 폴리머 패턴(2508) 및 상기 복수의 박막들 사이에 식각 선택비가 우수한 식각 용액 또는 식각 가스를 사용할 수 있다. 상기 복수의 박막들을 패터닝 한 후에, 폴리머 패턴(2508)은 제2 기판(3101)으로부터 제거될 수 있다.Although not shown, according to another exemplary embodiment using the
몇몇 실시 예들에 따르면, 도 32a 내지 도 32c에 도시된 구조를 구현하는 공정에서, 제1 서브 폴리머 막(2503), 제1 서브 폴리머 막(2503) 상에 배열된 나노선(2504a) 및 제2 서브 폴리머 막(2505)을 하나의 단위 적층 구조를 하여, 제1 기판(2501) 상에 상기 단위 적층 구조를 복수 개 연속하여 형성할 수 있다. 이 경우, 복수의 단위 적층 구조에서, 각각의 단위 적층 구조의 나노선 간에는 크기 및 배열 방향이 서로 다를 수 있다. 그리고 상기 복수의 단위 적층 구조를 이용하여, 도 33a 내지 도 40c와 관련하여 상술한 공정을 진행하여 복수 층의 나노 선을 포함하는 패턴을 제2 기판(3101)에 형성할 수 있다.According to some embodiments, in the process of implementing the structure shown in FIGS. 32A through 32C, the
상술한 바와 같이, 본 실시 예에 따르면, 표면 굴곡이 존재하는 제2 기판 상에 나노선과 같은 분산상을 가지는 소자 패턴을 형성할 수 있다. 다른 실시 예에 따르면, 나노선 이외의 다른 다양한 종류의 분산상들도 상술한 방법과 실질적으로 동일한 방법에 의해 제2 기판 상에 소자 패턴을 형성할 수 있다. 결론적으로, 다양한 표면 형상을 가지는 기재 상에 상기 분산상을 구성요소로 하는 전기 전자 소자를 용이하게 구현 할 수 있다.As described above, according to the present exemplary embodiment, an element pattern having a dispersed phase such as a nanowire may be formed on a second substrate having surface curvature. According to another embodiment, various kinds of dispersed phases other than nanowires may form a device pattern on the second substrate by substantially the same method as described above. In conclusion, it is possible to easily implement an electric and electronic device comprising the dispersed phase as a component on a substrate having various surface shapes.
이와 같이, 본 출원의 다양한 실시예들에 따르면, 종래의 반도체 소자 제조 방법의 제약을 극복하여 다양한 굴곡을 가지는 소재 위에 소자들을 제작할 수 있다. 일례로서, 가요성 소자, 투명 소자 등의 제조에 적용될 수 있으며 구체적으로, 광방출소자, 박막 트랜지스터, 태양전지, 센서 등의 소자 제작에 적용이 가능하다. 또, 최근 연구가 활발해지고 있는 나노 소자 및 바이오 소자의 패턴 형성에도 응용 례로서 적용될 수 있다.As such, according to various embodiments of the present application, the devices may be manufactured on a material having various bends by overcoming the limitations of the conventional semiconductor device manufacturing method. As an example, the present invention may be applied to the manufacture of flexible devices, transparent devices, and the like, and specifically, may be applied to manufacturing devices such as light emitting devices, thin film transistors, solar cells, and sensors. In addition, it can be applied as an application example to the pattern formation of nano devices and bio devices, which are being actively researched in recent years.
일례로서, 도 29a 내지 도 29c 또는 도 44a 내지 도 44c에 도시된 구조를 참조하면, 표면 굴곡을 가지는 소재 위에 박막 트랜지스터를 형성할 수 있다. 제2 기판(2101, 3101) 상에는 게이트 전극막 및 게이트 절연막이 형성될 수 있다. 소자 패턴(2104, 3104)은 한 쌍의 전도성 패턴으로 형성됨으로써, 각각 박막 트랜지스터의 소스 전극 및 드레인 전극으로 적용될 수 있다. 나노선(1604a, 2504a)은 상기 소스 전극 및 상기 드레인 전극을 연결시키는 채널로 작용할 수 있다. 이와 같이, 굴곡이 없는 제1 기판(1601, 2501) 상에 예비 패턴을 형성되고 이를 제2 기판(2101, 3101)에 전이함으로써, 표면 굴곡이 있는 제2 기판(2101, 3101) 상에 박막 트랜지스터를 구현할 수 있다.
As an example, referring to the structure illustrated in FIGS. 29A to 29C or 44A to 44C, a thin film transistor may be formed on a material having surface curvature. A gate electrode film and a gate insulating film may be formed on the
실시 예Example
도 41a 및 도 41b는 본 발명의 실시 예에 의한 박막트랜지스터를 도시하고 있다. 이때, 도 41b는 도 41a의 A-A' 라인으로 잘라서 나타낸 단면도이다.41A and 41B illustrate a thin film transistor according to an exemplary embodiment of the present invention. 41B is a cross-sectional view taken along the line AA ′ of FIG. 41A.
실리콘층(4110) 및 절연층(4120)을 포함하는 기판(4100)을 준비하고, 상기 기판(4100) 상에 채널층(4200), 소오스 전극(4310) 및 드레인 전극(4320)을 형성하여 박막트랜지스터를 형성한다. 이때, 상기 절연층(4120)은 상기 실리콘층(4110) 상에 위치할 수 있다. 한편, 상기 기판(4100)은 실리콘 기판 상에 절연층(4120)을 형성함으로써 이루어질 수 있으며, 상기 기판(4100)이 실리콘 기판 상에 절연층(4120)을 형성하여 이루어지는 경우, 상기 실리콘층(4110)은 상기 실리콘 기판 자체일 수도 있다. 상기 절연층(4120)은 절연 물질로 이루어지며, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막과 실리콘 질화막의 복층 중 어느 하나일 수 있다. 이때, 상기 실리콘층(4110) 및 절연층(4120)은 각각 박막트랜지스터의 게이트 전극 및 게이트 절연막과 대응될 수 있다.A
상기 채널층(4200), 소오스 전극(4310) 및 드레인 전극(4320)을 형성하는 방법은 도 19 내지 도 29c와 관련한 나노선(1604a) 및 소자 패턴(2104) 또는 도 30 내지 도 40c와 관련한 나노선(2504a) 및 소자 패턴(3104)을 형성하는 방법으로 형성할 수 있다. 이때, 상기 채널층(4200)은 상기 나노선(1604a,2504a)과 대응될 수 있으며, 상기 소오스 전극(4310) 및 드레인 전극(4320)은 상기 소자 패턴(2104,3104)과 대응될 수 있다.The method of forming the
따라서 본 실시 예에 의해 제조된 박막트랜지스터는 게이트 전극이 하부에 위치하는 버텀 게이트 박막트랜지스터일 수 있으며, 채널층이 나노선으로 이루어진 나노선 박막트랜지스터일 수 있다.
Therefore, the thin film transistor manufactured according to the present embodiment may be a bottom gate thin film transistor having a gate electrode disposed below, and may be a nanowire thin film transistor having a channel layer made of nanowires.
박막트랜지스터의Of thin film transistor I-V 특성 평가 I-V Characteristic Evaluation
도 42a 및 도 42b는 상기 도 41a 및 도 41b와 관련된 실시 예에 의한 박막트랜지스터의 I-V 특성을 측정한 결과를 도시한 그래프들이다.42A and 42B are graphs illustrating the results of measuring the I-V characteristics of the thin film transistor according to the embodiment related to FIGS. 41A and 41B.
도 42a에 도시된 측정 그래프는 상기 박막트랜지스터의 게이트 전극에 각각 5V, 0V, -5V, 10V의 전압을 인가하면서 소오스 전극과 드레인 전극 사이에 전압을 -1V에서 1V로 변화시키면서 드레인 전류값을 측정한 결과이며, 도 42b에 도시된 측정 그래프는 소오스 전극과 드레인 전극 사이에 1V의 전압을 인가하고, 게이트 전극을 -10V 내지 10V로 변화시키면서 드레인 전류값을 측정한 결과이다.The measurement graph shown in FIG. 42A measures the drain current value while varying the voltage between -1V and 1V between the source electrode and the drain electrode while applying voltages of 5V, 0V, -5V, and 10V to the gate electrode of the thin film transistor, respectively. As a result, the measurement graph shown in FIG. 42B is a result of measuring the drain current value while applying a voltage of 1V between the source electrode and the drain electrode, and changing the gate electrode to -10V to 10V.
이때, 상기 게이트 전극은 실리콘 기판이며, 상기 게이트 절연층은 실리콘 산화막으로 이루어지며, 그 두께가 200nm로 이루어져 있다. 또한, 상기 소오스 전극 및 드레인 전극은 니켈로 이루어져 있다. 또한 상기 채널층은 실리콘을 포함하여 이루어진 적어도 하나의 나노선으로 이루어져 있다.In this case, the gate electrode is a silicon substrate, the gate insulating layer is made of a silicon oxide film, the thickness is made of 200nm. In addition, the source electrode and the drain electrode are made of nickel. In addition, the channel layer is composed of at least one nanowire made of silicon.
도 42a 및 도 42b에서 나타내는 바와 같이 상기 박막트랜지스터의 제조 예에서 제조된 박막트랜지스터는 오프 상태에서의 전류는 약 10-6μA이고, 온 상태에서의 전류는 약 12μA으로 측정되어 오프 비(on/off ratio)가 106 이상인 것으로 나타나 박막트랜지스터로써의 특성이 우수함을 알 수 있게 하였고, 상기 박막트랜지스터의 문턱 전압(threshold voltage)은 -3.9V인 것을 알 수 있게 하였다.As shown in FIGS. 42A and 42B, the thin film transistor manufactured in the manufacturing example of the thin film transistor has a current of about 10 −6 μA in an off state and a current of about 12 μA in an on state of the thin film transistor. off ratio) was found to be greater than or equal to 10 6 , indicating that the characteristics of the thin film transistor were excellent, and the threshold voltage of the thin film transistor was -3.9V.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the drawings and embodiments, those skilled in the art will be variously modified and changed the embodiments disclosed in this application within the scope not departing from the technical spirit of the present application described in the claims below I can understand that you can.
201 : 제1 기판 202 : 희생막
203 : 폴리머 막 204 : 폴리머 층
205 : 보강층 206 : 폴리머 패턴
300 : 예비 패턴 501 : 제2 기판
503 : 박막 504 : 소자 패턴201: first substrate 202: sacrificial film
203
205: reinforcing layer 206: polymer pattern
300: preliminary pattern 501: second substrate
503
Claims (16)
상기 폴리머 막을 예비 패턴을 포함하는 폴리머 층으로 형성하는 단계;
상기 폴리머 층을 상기 제1 기판으로부터 탈착시키는 단계;
탈착된 상기 폴리머 층을 상기 제1 기판에 비하여 큰 표면 굴곡을 가지는 제2 기판에 상기 표면 굴곡을 따라 부착시키는 단계; 및
상기 제2 기판 상에 폴리머 패턴을 형성하는 단계;를 포함하는 패턴 형성 방법.Forming a polymer film on the first substrate;
Forming the polymer film into a polymer layer comprising a prepattern;
Detaching the polymer layer from the first substrate;
Attaching the detached polymer layer along the surface curvature to a second substrate having a greater surface curvature than the first substrate; And
Forming a polymer pattern on the second substrate; Pattern forming method comprising a.
상기 예비 패턴을 포함하는 폴리머 층을 형성하는 단계는
리소그래피법을 사용하여 상부에 패터닝된 마스크가 배치된 상기 폴리머 막을 광원에 노출시키는 단계를 포함하며,
상기 제2 기판 상에 폴리머 패턴을 형성하는 단계는
상기 제2 기판에 부착된 상기 폴리머 층을 현상하는 단계를 포함하는 패턴 형성 방법.The method of claim 1,
Forming a polymer layer comprising the preliminary pattern
Exposing the polymer film to a light source, the mask patterned on top, using lithography;
Forming a polymer pattern on the second substrate
Developing the polymer layer attached to the second substrate.
상기 예비 패턴을 포함하는 폴리머 층을 형성하는 단계는
리소그래피법을 사용하여 상부에 패터닝된 마스크가 배치된 상기 폴리머 막을 광원에 노출시키는 단계; 및
상기 폴리머 막을 현상하는 단계를 포함하는 패턴 형성 방법.The method of claim 1,
Forming a polymer layer comprising the preliminary pattern
Exposing the polymer film with a patterned mask thereon to a light source using lithography; And
Developing the polymer film.
상기 예비 패턴을 포함하는 폴리머 층을 형성하는 단계는
상기 폴리머 막을 임프린트법을 이용하여 패터닝하는 단계를 포함하는 패턴 형성 방법.The method of claim 1,
Forming a polymer layer comprising the preliminary pattern
And patterning the polymer film using an imprint method.
상기 탈착된 상기 폴리머 층을 제2 기판에 부착시키는 단계는
상기 제2 기판의 표면을 친수성화 처리하는 단계; 및
상기 폴리머 층과 상기 제2 기판을 접착시키는 단계를 포함하는 패턴 형성 방법.The method of claim 1,
Attaching the detached polymer layer to a second substrate
Hydrophilizing the surface of the second substrate; And
Bonding the polymer layer and the second substrate.
상기 폴리머 층은 그 내부에 함유된 무기 소재 또는 유기 소재를 포함하는 패턴 형성 방법.The method of claim 1,
And the polymer layer comprises an inorganic material or an organic material contained therein.
상기 제1 기판 상에 폴리머 막을 형성하는 단계는
상기 제1 기판 상에 제1 서브 폴리머 막을 도포하는 단계;
상기 제1 서브 폴리머 막 상에 나노선을 배열하는 단계; 및
상기 나노선이 배열된 상기 제1 서브 폴리머 막 상에 제2 서브 폴리머 막을 도포하는 단계;를 포함하는 패턴 형성 방법.The method according to claim 6,
Forming a polymer film on the first substrate
Applying a first sub polymer film on the first substrate;
Arranging nanowires on the first subpolymer film; And
And applying a second subpolymer film on the first subpolymer film having the nanowires arranged thereon.
상기 제1 기판은 상기 제2 기판에 비하여 상대적으로 평평한 기판인 패턴 형성 방법.The method of claim 1,
And the first substrate is a substrate that is relatively flat relative to the second substrate.
상기 폴리머 층을 상기 제1 기판으로부터 탈착시키는 단계 이전에,
상기 예비 패턴이 형성된 폴리머 층 상에 보강 층을 형성하는 단계를 포함하는 패턴 형성 방법.The method of claim 1,
Prior to detaching the polymer layer from the first substrate,
Forming a reinforcing layer on the polymer layer on which the preliminary pattern is formed.
상기 탈착된 상기 폴리머 층을 제2 기판에 부착시키는 단계 이후, 상기 보강 층을 적어도 일부분을 제거하는 단계를 포함하는 패턴 형성 방법.The method of claim 9,
After attaching the detached polymer layer to a second substrate, removing at least a portion of the reinforcement layer.
상기 예비 패턴을 포함하는 폴리머 층을 형성하는 단계는 리소그래피법을 사용하여 상부에 패터닝된 마스크가 배치된 상기 폴리머 막을 광원에 노출시키고,
상기 보강 층을 적어도 일부분을 제거하는 단계는 상기 광원에 노출된 상기 폴리머 막 상의 상기 보강 층의 일부분을 남겨 두고 제거하는 것이고,
상기 제2 기판 상에 폴리머 패턴을 형성하는 단계는 상기 제2 기판에 부착된 상기 폴리머 층을 현상하는 것이고,
상기 제2 기판 상에 폴리머 패턴을 형성하는 단계 이후, 상기 남겨진 보강 층의 일부분을 제거하는 단계를 더 포함하는 패턴 형성 방법.11. The method of claim 10,
Forming a polymer layer comprising the preliminary pattern may be performed by lithography to expose the polymer film on which a patterned mask is disposed, to a light source,
Removing at least a portion of the reinforcing layer is to remove a portion of the reinforcing layer on the polymer film exposed to the light source,
Forming a polymer pattern on the second substrate is to develop the polymer layer attached to the second substrate,
And after forming the polymer pattern on the second substrate, removing a portion of the remaining reinforcement layer.
제1 기판 상에 예비 패턴을 포함하는 폴리머 층을 형성하는 단계 이전에 상기 제1 기판 상에 희생층을 형성하는 단계를 포함하며,
상기 폴리머 층을 상기 제1 기판으로부터 탈착시키는 단계는 상기 희생층을 제거함으로써 이루어지는 패턴 형성 방법.The method of claim 1,
Forming a sacrificial layer on the first substrate prior to forming a polymer layer comprising a preliminary pattern on the first substrate,
Detaching the polymer layer from the first substrate is performed by removing the sacrificial layer.
상기 폴리머 패턴을 이용하여 소자 패턴을 형성하는 단계를 더 포함하는 패턴 형성 방법.13. The method according to any one of claims 1 to 12,
Forming a device pattern by using the polymer pattern further comprising the step of forming a pattern.
상기 폴리머 막을 예비 패턴을 포함하는 폴리머 층을 형성하는 단계;
상기 폴리머 층을 상기 제1 기판으로부터 탈착시키는 단계;
탈착된 상기 폴리머 층을 상기 제1 기판에 비하여 큰 표면 굴곡을 가지는 제2 기판 상에 상기 표면 굴곡을 따라 부착시키는 단계;
상기 제2 기판 상에 폴리머 패턴을 형성하는 단계; 및
상기 폴리머 패턴을 이용하여 소오스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막트랜지스터 제조 방법.Forming a polymer film on the first substrate;
Forming a polymer layer on the polymer film comprising a prepattern;
Detaching the polymer layer from the first substrate;
Attaching the detached polymer layer along the surface curvature on a second substrate having a greater surface curvature than the first substrate;
Forming a polymer pattern on the second substrate; And
And forming a source electrode and a drain electrode using the polymer pattern.
상기 폴리머 막은 그 내부에 나노선을 함유하며,
상기 제2 기판 상에 폴리머 패턴을 형성하는 단계 이후, 상기 폴리머 패턴이 형성된 제2 기판 상에 도전체 박막을 형성하는 단계를 포함하며,
상기 폴리머 패턴을 이용하여 소오스 전극 및 드레인 전극을 형성하는 단계는 리프트 오프법을 이용하여 상기 폴리머 패턴을 제거하여 소오스 전극 및 드레인 전극을 형성하고, 상기 소오스 전극 및 드레인 전극 사이를 연결하는 나노선을 형성하여 채널층을 형성하는 박막트랜지스터 제조 방법. 15. The method of claim 14,
The polymer film contains nanowires therein,
After forming the polymer pattern on the second substrate, forming a conductive thin film on the second substrate on which the polymer pattern is formed;
The forming of the source electrode and the drain electrode using the polymer pattern may include removing the polymer pattern to form a source electrode and a drain electrode by using a lift-off method, and forming a nanowire connecting the source electrode and the drain electrode. Forming a thin film transistor manufacturing method to form a channel layer.
상기 제2 기판은 실리콘층 및 실리콘층 상에 위치한 절연층을 포함하는 박막트랜지스터 제조 방법.15. The method of claim 14,
The second substrate is a thin film transistor manufacturing method comprising a silicon layer and an insulating layer located on the silicon layer.
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