KR101173975B1 - 통신 회로 및 그 방법 - Google Patents

통신 회로 및 그 방법 Download PDF

Info

Publication number
KR101173975B1
KR101173975B1 KR1020087017893A KR20087017893A KR101173975B1 KR 101173975 B1 KR101173975 B1 KR 101173975B1 KR 1020087017893 A KR1020087017893 A KR 1020087017893A KR 20087017893 A KR20087017893 A KR 20087017893A KR 101173975 B1 KR101173975 B1 KR 101173975B1
Authority
KR
South Korea
Prior art keywords
signal level
communication
register
frame
signal
Prior art date
Application number
KR1020087017893A
Other languages
English (en)
Other versions
KR20080107357A (ko
Inventor
미셸 배어란자드
아산 샤우
삐에르 앙드르 제네스트
Original Assignee
세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 filed Critical 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Publication of KR20080107357A publication Critical patent/KR20080107357A/ko
Application granted granted Critical
Publication of KR101173975B1 publication Critical patent/KR101173975B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/06—Speed or phase control by synchronisation signals the synchronisation signals differing from the information signals in amplitude, polarity or frequency or length
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/08—Code representation by pulse width
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/16—Conversion to or from representation by pulses the pulses having three levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/20—Conversion to or from representation by pulses the pulses having more than three levels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/03—Protocol definition or specification 
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/06—Notations for structuring of protocol data, e.g. abstract syntax notation one [ASN.1]

Abstract

일 실시 예에서, 회로는 적어도 3개의 다른 신호 레벨을 갖는 통신 프로토콜로 동작하도록 구성된다. 상기 3개의 레벨의 다른 시퀀스들은 통신 프로토콜의 다른 요소들을 식별한다. 다른 실시 예에서, 모듈 제어 블록이 통신 프로토콜 및 상731기 회로의 동작을 선택하기 위해 이용될 수 있다.

Description

통신 회로 및 그 방법{Communication circuit and method therefor}
본 발명은 전자 공학에 관한 것으로서, 더욱 상세하게는 반도체 장치 및 구조를 형성하는 방법에 관한 것이다.
종래에, 전자 공학 산업은 다양한 방법 및 구조를 이용하여 전자 회로들 사이에 데이터 전송을 형성하였다. 일부의 응용에서, 단일 직렬 통신 포트가 다양한 회로들 사이를 통신하기 위해 사용되었다. 일부의 경우에, 통신 프로토콜은 인식될 신호 내의 데이터를 위하여 신호 천이를 어떤 타이밍 윈도우(windows) 내에서 제어할 것을 요구한다. 타이밍 윈도우가 동기적으로 발생하므로, 프로토콜의 수신기가 송신기 회로의 타이밍에 정확하게 동기되기는 어렵다. 따라서, 데이터는 종종 수신 회로에 의해 부정확하게 식별된다. 이러한 일 통신 프로토콜은 1975년 8월 5일에 등록된 모라 등의 미합중국 특허 제 3,898,647 호에서 확인된다.
따라서, 수신 회로에 의해 용이하게 식별될 수 있고, 전송된 신호용 동기식 타이밍 윈도우를 가지지 않는 비 동기식 통신 프로토콜을 가지는 것이 바람직하다.
설명을 단순화하고 명확하게 하기 위해, 첨부 도면에 있어서 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니고, 다른 도면에서 동일한 구성요소는 동일한 참조부호를 부여한다. 게다가, 널리 알려진 스텝 및 구성 요소들에 대한 상세한 설명은 설명을 단순하게 하기 위해 생략하기로 한다. 사용된 용어 '전류 운반 전극'은 MOS 트랜지스터의 소스 또는 드레인, 바이폴라 트랜지스터의 이미터 또는 컬렉터, 혹은 다이오드의 캐소드 또는 애노드와 같은 장치를 통하여 전류를 운반하는 상기 장치의 구성 요소를 의미한다. 사용된 용어 '제어 전극'은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 장치를 통하여 흐르는 전류를 제어하는 상기 장치의 구성 요소를 의미한다. 비록 상기 장치들이 어떤 N-채널 또는 P-채널 장치로서 설명되었지만, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 상보 장치들이 또한 본 발명에 따라 적용 가능하다는 것으로 알고 있다. 사용된 "중에", "하는 동안에", 및 "하는 경우"는 초기 동작과 동시에 즉시 발생하는 것을 의미하는 정확한 용어는 아니지만, 작지만 상기 초기 동작에 의해 초기화되는 반응 사이의 전파 지연과 같은 적당한 지연이 있는 용어이다.
도 1은 본 발명에 따른 통신 시스템의 블록도를 개략적으로 나타내고;
도 2는 본 발명에 따른 통신 프로토콜의 일부의 실시예를 개략적으로 나타내고;
도 3은 본 발명에 따른 도 1의 통신 시스템용 송신기 회로 및 수신기 회로의 일부의 실시예를 개략적으로 나타내고;
도 4는 본 발명에 따른 도 3의 수신기 회로의 일부의 실시 예를 개략적으로 나타내고;
도 5는 본 발명에 따른 다른 통신 시스템의 블록도를 개략적으로 나타내고;
도 6은 본 발명에 따른 도 1 또는 도 5의 통신 시스템용 다른 수신기 회로의 일부의 실시 예의 블록도를 개략적으로 나타내고;
도 7은 본 발명에 따른 도 6의 수신기의 바람직한 일 실시 예에 따른 신호들을 나타내는 구간들을 갖는 도면이고;
도 8은 본 발명에 따른 도 6의 수신기의 바람직한 제 2 실시 예에 따른 신호들을 나타내는 구간들을 갖는 도면이고;
도 9는 본 발명에 따른 도 6의 수신기의 바람직한 제 3 실시 예에 따른 신호들을 나타내는 구간들을 갖는 도면이고;
도 10은 본 발명에 따른 도 3의 송신기 회로를 포함하는 반도체 장치의 확대 평면도 및 도 3의 수신기 회로를 포함하는 다른 반도체 장치의 확대 평면도를 개략적으로 나타낸다.
도 1은 제 1 회로(11)와 제 2 회로(12) 사이에 통신 경로를 제공하기 위하여 신호 통신 라인(13)을 이용하는 통신 시스템(10)의 실시 예의 블록도를 개략적으로 나타낸다. 신호 통신 라인(13)은 통신 신호를 회로(11)와 회로(12) 사이로 운반한다. 통신 신호는 하기에 더욱 잘 설명되는 바와 같은 통신 프로토콜을 갖는다. 라인(13)은 전선 도체, 광 섬유 케이블, 무선 주파수(RF) 채널과 같은 널리 알려진 다양한 구성들 중의 하나의 물리적인 수단을 가질 수 있다.
도 2는 회로(11)와 회로(12) 사이에 정보를 전달하기 위해 사용될 수 있는 통신 프로토콜의 일부의 실시 예의 바람직한 형태를 나타낸다. 구간(26)은 도 2의 통신 프로토콜을 사용하는 통신 신호의 신호 레벨들의 바람직한 실시 예를 나타낸다. 구간(25)은 구간(26)의 통신 신호의 단순화된 프레임 포맷 표현을 나타낸다. 구간(25) 및 구간(26)은 일반적인 방법에 의해 화살표로서 확인된다. 통신 신호의 신호 레벨은 통신 프로토콜의 일부를 형성한다. 신호는 3개 레벨, 즉 하이 레벨, 로우 레벨, 및 중간 레벨을 갖는다. 3개 신호 레벨을 가질 수 있는 전압, 전류, 또는 주파수 변조, 또는 다른 방식의 신호가 통신 신호를 형성하기 위해 사용될 수 있다. 바람직한 실시예에 의하면, 신호는 3개 신호 레벨을 갖는 전압이다. 도 2에 도시된 통신 프로토콜의 바람직한 형태를 상기 방식의 신호용 전압의 바람직한 실시예를 이용하여 설명한다. V1로 표시된 제 1 전압 레벨은 하이 레벨을 나타내는 고 전압 값이고, 제 2 전압 레벨(V2)은 V1의 전압 값보다 작은 전압 값이고 중간 값을 나타내고, 제 3 전압 레벨(V3)은 V1 및 V2 보다 작은 신호의 저 레벨을 나타낸 저 전압 값이다. 예를 들면, V1이 배터리 전압 값과 유사한 전압을 나타내고, V3이 배터리의 기준 접지와 유사한 값을 나타내고, V2가 V1과 V3 사이의 중간 전압 값을 나타낼 수 있는 경우, 배터리에 의한 전력이 회로(11) 또는 회로(12)로 공급될 수 있다.
통신 프로토콜은 일반적으로 통신 프로토콜 내의 다수의 다른 통신 프레임 방식을 갖는다. 구간(25)으로 나타낸 바와 같이, 통신 프로토콜은 엔드 식별자(19) 및 유휴 식별자(20)에 의해 분리되는 통신 프레임 시퀀스를 포함한다. 각 통신 프레임은 보통 프레임 식별자(F) 및 프레임 정보를 포함한다. 프레임 식별자(F)는 다 수의 통신 프레임 방식들 사이에 상기 통신 프레임 방식을 식별한다. 바람직한 실시예에 의하면, 통신 프로토콜은 2개 방식의 통신 프레임, 즉 어드레스 프레임(16) 및 데이터 프레임(21)을 포함한다. 엔드 식별자(19)는 하이 레벨 또는 로우 레벨 뒤에 오는 중간값으로 복귀하는 통신 신호에 의해 식별되고, 이전 통신 프레임이 완전하다는 것으로 의미한다. 후속 데이터 프레임이 전송되거나 수신될 수 있기 전에, 통신 신호는 중간값에서 프레임 간 간격으로 언급되는 최대 시간으로 남아야한다. 프레임 간 간격의 기간은 일반적으로 통신 프로토콜이 사용되는 시스템에 의존한다. 프레임 간 간격의 시간은 시스템의 논리적인 지연, 특히 수신기 회로의 지연에 의해 지지되는 거의 모든 시간일 수 있다. 수신기 회로는 일반적으로 시간의 최대값을 제한할 수 있는 지연을 갖는다. 최대 시간은 일반적으로 한계를 갖지 않는다. 시간은 일반적으로 약 나노-초의 1/10에서 수십 분 또는 그 이상으로 변한다. 시간은 10 내지 100 마이크로초인 것이 바람직하다. 일단 통신 신호가 엔드 식별자(19)에 이어지는 프레임 간 간격 기간 동안 중간값으로 남게 되면, 통신 신호는 유휴 식별자(20)를 형성하고 유휴 상태에 있게 된다. 기간은 일반적으로 천이로 시작하여 엔드 식별자(19)가 된다. 유휴 식별자(20) 후에, 다른 통신 프레임이 통신 채널을 통하여 전송될 수 있다. 중간 레벨(V2)로부터 유휴 식별자(20)에 이어지는 하이 레벨(V1) 또는 로우 레벨(V3)로의 천이는 각 어드레스 프레임(16) 또는 데이터 프레임(21)의 시작을 나타낸다.
어드레스 프레임(16)은 어드레스 프레임 식별자(17) 및 어드레스 정보(18)를 포함한다. 어드레스 프레임 식별자(17)는 유휴 식별자(20) 후에 하이 레벨(V1)로 천이하는 통신 신호에 의해 식별된다. 하이 레벨(V1)로의 천이는 어드레스 프레임 식별자의 어드레스 시작 천이이다. 어드레스 시작 천이는, 통신 채널이 활성화되는 수신기 회로를 경고하기 위해 사용된다. 어드레스 프레임 식별자(17)는 중간에서 하이로의 천이, 중간 레벨, 일 기간 동안 하이 레벨, 로우 천이로 하이 레벨, 일 기간 동안 로우 레벨을 포함한다. 어드레스 프레임 식별자(17)에 이어지고 엔드 식별자(19) 이전에 발생하는 통신 신호의 후속 하이 및 로우 레벨들은 어드레스 정보(18)를 나타낸다. 어드레스 프레임 식별자(17) 이후에, 식별자(17)의 로우 레벨을 갖는 로우 레벨 다음에 오는 각 하이 레벨은 어드레스 정보(18)의 논리 "1"을 나타낸다. 어드레스 정보(18)에서 논리 "1"의 개수는 통신 프로토콜에 의해 어드레싱되는 목적지의 어드레스를 나타낸다. 논리 "1"의 개수는 가변적이고 하이 값들이 어드레스 프레임 식별자(17)와 엔드 식별자(19) 사이에 있는 동안 어떤 값일 수 있다. 어드레스 정보(18) 후에, 통신 신호는 중간값으로 복귀하여 엔드 식별자(19)를 형성한다. 각 식별자(19)는, 어드레스 프레임(16)의 통신이 완성되었다는 것을 의미한다. 일단 통신 신호가 프레임 간 간격 기간 동안 중간값으로 남게 되면, 통신 신호가 유휴 식별자(20)를 형성하고 유휴 상태에 있게 된다. 유휴 식별자(20) 후에, 데이터 프레임(21)과 같은 다른 통신 프레임은 채널을 통하여 전송될 수 있다. 어드레스 프레임 식별자(17) 및 어드레스 정보(18)의 하이 레벨들 및 로우 레벨들의 폭 또는 소요 시간은 비 동기적이어서, 가변적이고 어떤 폭일 수 있다. 폭은 통신 시스템 내의 전파 지연에 의해 지지될 수 있는 최소 폭 보다 큰 것이 바람직하다.
데이터 프레임(21)은 데이터 프레임 식별자(22) 및 다음에 오는 데이터 정보(23)를 포함한다. 대부분의 실시 예에서, 어드레스 프레임(16) 다음에 데이터 프레임(21)이 온다. 데이터 프레임 식별자(22)는 유휴 식별자(20) 후에 로우 레벨(V3)로 천이하는 통신 신호의 값에 의해 식별된다. 로우 레벨(V3)로의 천이는 데이터 프레임(21)의 시작의 데이터 시작 천이이다. 데이터 시작 천이는, 통신 채널이 활성화되는 수신기 회로를 경고하기 위해 사용된다. 데이터 프레임 식별자(2)는 중간에서 하이로의 천이, 일 기간 동안 하이 레벨, 로우에서 하이로의 천이, 일 기간 동안 로우 레벨을 포함한다. 데이터 프레임 식별자(22)에 이어지고 엔드 식별자(19) 이전에 발생하는 통신 신호의 후속 하이 및 로우 레벨들은 데이터 정보(23)를 나타낸다. 데이터 프레임 식별자(22) 이후에, 로우 레벨 다음에 오는 각 하이 레벨은 논리 "1"을 나타낸다. 데이터 정보(23)에서 논리 "1"의 개수는 목적지로 전송될 정보를 나타낸다. 논리 "1"의 개수는 가변적이고 하이 값들이 식별자(22)와 엔드 식별자(19) 사이에 있는 동안 어떤 값일 수 있다. 데이터 정보(23) 후에, 통신 신호는 중간값으로 복귀하여 엔드 식별자(19)를 형성한다. 엔드 식별자(19)는, 데이터 프레임(21)의 통신이 완성되었다는 것을 의미한다. 일단 통신 신호가 프레임 간 간격 기간 동안 중간값으로 남게 되면, 통신 신호가 유휴 식별자(20)를 형성하고 유휴 상태에 있게 된다. 프레임 간 간격 후에, 같은 다른 통신 프레임은 채널을 통하여 전송될 수 있다. 데이터 프레임 식별자(2) 및 데이터 정보(23)의 하이 레벨들 및 로우 레벨들의 폭 또는 소요 시간은 비 동기적이어서, 가변적이고 어떤 폭일 수 있다. 폭은 통신 시스템 내의 전파 지연에 의해 지지될 수 있는 최소 폭 보다 큰 것이 바람직하다.
본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 실시 예들에서 통신 프로토콜은 식별자들(17 및 22)와 유사한 식별자에 의해 식별되는 다른 방식의 프레임을 포함할 수 있다는 것을 알고 있을 것이다. 다른 실시 예들에 의하면, 통신은 데이터 프레임 또는 어드레스 프레임과 같은 1개 유형의 프레임 만을 포함할 수 있거나, 다중 데이터 프레임이 뒤에 오는 하나의 어드레스 프레임 또는 하나의 데이터 프레임이 뒤에 오는 다중 어드레스 프레임 만을 포함할 수 있다. 이러한 예에서, 통신 신호는 3개 레벨 사이에서 변하고, 프레임은 V2에서 V1 또는 V3으로의 천이로 시작하고, 각 하이 레벨 또는 로우 레벨의 소요 시간은 여전히 가변적이다. 또한, 어드레스 프레임 식별자(17) 및 데이터 프레임 식별자(22)를 형성하는 신호 극성은 반전한다.
구간(26)으로 표현된 통신 신호 및 구간(25)으로 나타낸 프레임 포맷의 바람직한 실시예에 있어서, 제 1 어드레스 프레임은 식별자(17) 다음에 하나의 하이 레벨을 가져서, 어드레스 정보는 "1"이다. 후속 데이터 프레임은 식별자(22) 다음에 하나의 하이 레벨을 가져서, 데이터 정보는 "1"이다. 제 2 어드레스 프레임은 식별자(17) 다음에 2개의 하이 레벨들을 가져서, 어드레스 정보는 "11" 또는 "2"이다. 제 2 데이터 프레임은 식별자(22) 다음에 3개의 하이 레벨들을 가져서, 어드레스 정보는 "111" 또는 "3"이다.
도 3은 도 1의 설명 부분에 설명된 회로(11) 및 회로(12)의 실시예의 일부를 개략적으로 나타낸다. 회로(11)는 송신기 회로(11)로서 기능을 하고, 회로(12)는 수신기 회로(12)로서 기능을 한다. 회로(11)는 통신 프로토콜의 직렬 비트 스트림으로 전송될 데이터를 포맷팅하는 송신기 로직(30)을 포함할 수 있다. 로직(30)은 데이터를 포맷팅하고, 어드레스 프레임 식별자, 어드레스 프레임 정보, 데이터 프레임 식별자, 및 데이터 프레임 정보를 추가한다. 회로(11)는 또한 OR 게이트(31), AND 게이트(32), 인버터(33), 전압 입력으로부터 입력 전압을 수신하기 위하여 연결된 P-채널 MOS 트랜지스터(34), 및 전압 리턴(37)으로부터 입력 전압을 수신하기 위하여 연결된 N-채널 MOS 트랜지스터(35)를 구비하는 송신기 소자를 포함한다. 송신기 로직(30)은 도 2의 설명 부분에 설명된 통신 프로토콜에 의해 정의된 바와 같이 트랜지스터들(34 및 35) 및 신호 출력(38)을 스위칭하기 위하여, 엔드/유휴 신호를 불활성화하여 로직(30)이 어드레스 프레임 및 데이터 프레임을 전송할 수 있도록 한다. 어드레스 프레임 및 데이터 프레임을 전송한 후, 로직(30)은 도 2의 설명 부분에 설명된 통신 프로토콜에 의해 정의된 엔드 식별자 및 유휴 식별자를 보내기 위하여 엔드/유휴 신호를 활성화하여 트랜지스터들(34 및 35)을 디스에이블시킨다.
회로(12)는 중간 레벨 조절 회로(43), 기준 신호 발생기(49), 하이 레벨 비교기(62), 중간 레벨 비교기(63), 로우 레벨 비교기(64), 타임 아웃 회로(66), 트랜지스터(58)로 구현된 전력 감소 스위치, 및 수신기 로직(70)을 포함한다. 회로(12)는 입력(40)을 통하여 통신 신호를 수신한다. 저항기들(44 및 46)은 트랜지스터(58)에 연결되고 전압 입력(41)과 전압 리턴(42) 사이에서 입력 전압을 수신하는 스위치드 전압 분배기를 형성하고, 노드(45)에서 중간 전압을 형성한다. 저항기 들(60 및 61)은 입력 전압을 수신하는 전압 분배기를 형성하고 노드(45)에서 중간 전압을 형성한다. 기준 신호 발생기(49)는 입력(41)과 리턴(42) 사이에 직렬 연결된 저항기들(50, 52, 54, 및 56)을 포함하고, 3개의 연속 로우 전압 값을 갖는 3개의 기준 전압을 형성한다. 비교기(62)는 회로(11)로부터의 신호를 노드(51)에 형성된 하이 기준 전압과 비교한다. 비교기(63)는 회로(11)로부터의 신호를 노드(53)에 형성된 중간 기준 전압과 비교한다. 비교기(64)는 회로(11)로부터의 신호를 노드(55)에 형성된 로우 기준 전압과 비교한다. 상기 신호가 하이 기준 전압이상인 경우, 비교기(62)의 출력은 하이가 된다. 동일하게, 상기 신호가 로우 기준 전압이하인 경우, 비교기(64)의 출력은 하이가 된다. 하지만, 상기 신호가 중간 전압과 동일한 경우, 비교기(63)의 출력은 어드레스 프레임 또는 데이터 프레임의 엔드에서의 엔드 식별자의 검출을 나타내는 하이가 된다. 타임 아웃 회로(66)는 비교기(63)로부터 하이 신호를 수신하고, 통신 프로토콜의 최소 프레임 간 간격과 동일한 지연을 형성한다. 타임 아웃 후에, 회로(66)의 출력은 하이 신호가 된다. 회로(66)로부터의 하이 신호는, 회로(12)의 전력 전파를 감소시키기 위하여 트랜지스터(58)를 디스에이블시켜, 회로(43) 및 발생기(49)의 저항기들을 입력 전압으로부터 분리시킨다. 회로(43) 및 발생기(49)가 트랜지스터(58)에 의해 디스에이블되는 경우, 저항기들(60 및 61)은 중간 전압을 설정하기 위하여 전압 분배기를 형성하도록 연결된 채로 남게 된다. 저항기들(60 및 61)의 값은 예를 들면 약 1 메가-오옴 이상의 커서, 회로(12)의 전력 전파를 최소화시킨다. 비교기들(62 및 64) 중의 하나의 출력이 다시 다른 통신 프레임의 다른 시작 천이의 수신에 영향을 끼치도록 하이가 될 때까지, 회로(66)의 출력은 하이로 남게 된다.
본 발명이 속하는 분야에서 통상의 지식을 가진 자는, 각 하이 레벨이 중간 레벨보다 크고 각 로우 레벨이 중간 레벨보다 작은 경우에는, 프로토콜이 다중 하이 레벨 및 다중 로우 레벨을 가질 수 있다는 것을 알고 있다. 각 하이 또는 로우 레벨은 다중 비교기 및 대응하는 기준 전압에 의해 검출될 수 있다.
도 4는 도 3의 설명 부분에서 설명된 수신기 로직(70)의 일부의 바람직한 실시예를 개략적으로 나타낸다. 일반적으로, 수신기 회로는 어드레스 정보(18)(도 2) 내의 정보를 이용하여 데이터 프레임(21)(도 2)의 목적지를 식별한다. 예를 들면, 수신기 회로(12)는 다수의 레지스터를 가질 수 있고, 어드레스 프레임(16)의 어드레스 정보는 후속 데이터 프레임(21) 내의 정보를 수신하는 목적지가 될 다수의 레지스터 중의 하나를 식별할 수 있다. 도 4에 도시된 바람직한 실시예에서, 수신기 회로(70)는 데이터 모드 래치(71), 어드레스 모드 래치(72), 어드레스 레지스터(73), 어드레스 디코더(75), 및 다수의 데이터 레지스터들을 포함한다. 여기서, 다수의 데이터 레지스터들은 제 1 데이터 레지스터(77), 제 2 데이터 레지스터(78), 및 제 N-th 데이터 레지스터(79)를 포함한다. 모드 래치(71)는 입력 신호의 다른 유형의 프레임들을 구별한다. 프레임 식별자의 레벨이 프레임 식별자 뒤에 오는 프레임의 유형을 결정하므로, 프레임 식별자의 레벨은 수신기 로직(70)용 모드를 결정하는데 이용될 수 있다. 프레임 식별자가 하이인 경우, 비교기들(62 및 64)은 각 신호들 High 및 Low가 각 상태인 하이 및 로우가 되도록 한다. 사전에, 회로(66)는 TO 신호가 하이가 되도록 하여 래치들(71 및 72)을 리셋시킨다. 비교 기(62)로부터의 하이 신호는 회로(66)를 리셋시켜, 래치들(71 및 72)의 리셋 입력으로부터 하이 신호를 제거한다. 래치(72)가 세트 우선 래치이므로, 비교기(62)로부터의 하이 신호는 래치를 세트시켜, 레지스터(73)를 인에이블시킨다. 비교기(62)로부터의 후속 로우 레벨들은 레지스터(73)에 저장된다. 회로(66)가 엔드 식별자(19)를 수신하고 타임 아웃으로 조절한 후, 회로(66)는 TO 신호를 리셋하여 래치들(71 및 72)를 리렛시킨다. 래치(72)로부터의 로우 신호는 후속 정보를 저장하는 레지스터(73)를 디스에이블시킨다. 다음 통신 프레임 식별자가 로우 레벨인 경우, 프레임은 데이터 프레임이다. 로우 레벨은 비교기(64)의 출력이 하이가 되게 한다. 비교기(64)로부터의 하이 신호는 회로(66)를 리셋하여 래치들(71 및 72)의 리셋 입력으로부터의 하이 신호를 제거한다. 래치(71)가 세트 우선 래치이므로, 비교기(64)로부터의 로우 신호는 래치(61)의 리셋 입력의 상태와는 무관하게 래치(71)를 세트한다. 래치(71)로부터의 하이 신호는 디코더(75)를 인에이블시켜 레지스터(73)로부터의 정보를 디코딩하도록 하고, 데이터 레지스터들(77 내지 79)의 하나를 응답적으로 인에이블시켜 데이터 프레임 내의 정보를 수신하도록 한다. 래치(72)는 레지스터(73)을 디스에이블시켜 데이터 프레임의 정보가 레지스터(73)에 저장되는 것을 방지한다. 데이터 프레임의 엔드 식별자 후에, 회로(66)의 출력은 다시 하이가 되어 래치들(71 및 72)를 리셋하고 다음 통신 프레임용 로직(70)에 대한 수신을 준비한다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자는, 도 4에 도시된 바람직한 실시예가 출원의 요지를 이해하는데 도움이 되도록 제공된다는 것을 알고 있다. 어드레스 프레임들 및 데이터 프레임들은 상기한 기능 외에 다른 기 능용으로 사용될 수 있다. 예를 들면, 로직(70)은 로직(70)에 의해 수신된 정보 비트의 수를 카운팅하는 카운터와 같은 다른 소자를 포함할 수 있다. 카운팅 동작의 결과는 후속 정보 비트의 저장을 억제하는 것과 같은 다수의 후속 동작용으로 사용될 수 있다.
다른 실시예에서, 모서리 검출기 회로는 비교기들(62 내지 64)의 각 출력에 연결되어 하이 레벨로 천이하는 출력을 검출한다. 본 발명이 속하는 분야에 널리 알려진 바와 같이, 모서리 검출기는 신호의 천이를 검출하고 소정 폭을 갖는 펄스늘 발생한다. 예를 들면, 포지티브 모서리 검출기는 논리 "0"에서 논리 "1"로의 천이를 검출하고 고정된 지속 시간의 포지티브 고잉(going) 펄스를 발생한다. 이 실시예에서, 모서리 검출기의 펄스 출력은 로직(70)에 비교기들(62 내지 64)의 출력을 직접 연결하는 대신 수신기 로직(70)에 연결될 수 있다. 이 실시 예에 있어서, 모서리 검출기로부터의 펄스들은 레지스터들(73, 77, 78, 및 79)의 모두 또는 일부용 클럭으로서 사용될 수 있다. 클럭은 논리 상태를 레지스터로 클럭(clock)할 수 있다.
교대로, 레지스터(73) 내의 정보 값은 다른 기능용으로 사용될 수 있다. 예를 들면, 레지스터(73) 내의 정보는 레지스터에 저장된 정보에서의 오프셋으로서 레지스터들(77 내지 79)의 하나 내의 정보에 추가될 수 있다. 다른 실시 예에 의하면, 레지스터(73)는 레지스터들(77 내지 79)의 하나에 연결되어 더 긴 레지스터를 형성할 수 있다. 이러한 실시예에 있어서, 레지스터(73)는 더 큰 레지스터의 일부늘 형성하는 인덱스 레지스터로서 기능을 할 수 있다.
일 실시 예에서, 시스템(10)은 휴대 전화용 카메라와 같은 카메라 시스템일 수 있다. 이러한 실시 예에 의하면, 제 1 회로(11)는 정보를 제어하고 광 조건을 감지하는 마이크로 프로세서일 수 있고, 제 2 회로(12)는 카메라와 함께 사용된 플래시의 세기를 제어하기 위해 사용되는 플래시 제어 회로를 나타낼 수 있다. 그래서, 레지스터에 저장된 정보는 0(무 플래시) 또는 약간의 증가분(10 %, 또는 50 % 등), 또는 100 % 플래시 사이의 플래시의 세기를 선택하도록 사용될 수 있다. 레지스터의 출력은 도시 안된 플래시 소자에 결합할 수 있다. 레지스터 내에 저장된 정보는 상기한 통신 프로토콜을 통하여 회로(11)에 의해 변할 수 있다.
비교기들(62 내지 64)의 출력들에 연결된 모서리 검출기를 이용하는 다른 실시예에서, 비교기(62)에 연결된 모서리 검출기와 같은 모서리 검출기로부터의 펄스들은 카운터에 의해 카운팅될 수 있고, 카운터 값은 디코딩되어 도시 안된 다른 로직에 의해 수행될 다른 제어 기능들을 확인할 수 있도록 한다. 이러한 하나의 기능은 어떤 로직 기능을 인에이블하거나 디스에이블하는 것일 수 있다.
도 5는 도 1에 도시된 시스템의 다른 실시예인 통신 시스템(85)의 실시예를 개략적으로 나타낸 블록도이다. 시스템(85)은 단일 통신 라인(13) 및 통신 프로토콜을 이용하여 제 1 회로에서 제 2 회로 및 제 3 회로까지의 통신 경로를 제공한다. 단일 통신 라인(13)은 통신 신호를 제 1 회로(11)로부터 제 2 회로(12)로 운반한다. 어드레스 프레임(16)의 어드레스 정보(18)는 사용되어 후속 데이터 프레임(21)의 정보를 수신할 수 있는 다수의 반도체 칩으로부터 하나의 반도체 칩을 식별할 수 있도록 한다. 예를 들면, 회로들(11, 12, 및 86)은 통신 프로토콜을 이용 하여 상호 간에 통신하는 마이크로 프로세서들일 수 있다.
도 6은 도 1 내지 도 5의 설명 부분에 설명된 회로(12)의 다른 실시예인 수신기 회로(100)의 일부의 실시예의 블록도를 개략적으로 나타낸다. 수신기 회로(100)는 제어 블록(102), 인덱스 레지스터(112), 레지스터 제어 블록(114), 및 다수의 데이터 레지스터를 포함한다. 다수의 데이터 레지스터는 제 1 레지스터(116) 내지 제 N-th 레지스터(118)를 포함한다. 비록 2개 데이터 레지스터 만 도시되어 있지만, 수신기 회로(100)는 2개 보다 더 많은 다수의 데이터 레지스터를 포함할 수 있다. 제어 블록(102)은 입력(40)으로부터 입력 신호를 수신하고 입력 신호의 천이들에 대응한다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자는, 수신기 회로(100)가 도 2 내지 도 5의 설명 부분에 설명된 통신 프로토콜, 혹은 포지티브 또는 네거티브 천이를 갖는 통신 프로토콜과 같은 다른 프로토콜을 갖는 통신 신호와 같은 입력 신호를 수신할 수 있다는 것을 알고 있다. 이러한 대체 프로토콜의 예는 추후에 도 7 내지 도 8에서 설명되어 있다. 제어 블록(102)은 일반적으로 타임 아웃 검출기(104), 명령(CMD) 모드 카운터(106), 및 모드 제어 로직(108)을 포함한다. 제어 블록(102)은 입력 신호를 수신하고 입력 신호의 천이들을 카운팅하여 수신기 회로(100)의 동작 모드를 결정한다. 통신 신호가 최소 기간보다 더 큰 기간 동안 하이 전압 레벨에 유지할 때까지, 입력 신호의 천이들은 카운터(106)에 의해 카운팅된다. 최소 기간은 타임 아웃 검출기(104)에 의해 검출된다. 검출기(104)는 검출기(104)의 출력에 최소 기간 또는 타임 아웃의 검출을 나타내는 타임 아웃 신호를 생성한다. 타임 아웃 신호는 카운터(106)를 디스에이블시킨 다. 모드 제어 로직(108)은 타임 아웃 신호 및 카운터(106)로부터 카운트를 수신하고, 레지스터들(112, 116, 및 118)의 동작을 응답적으로 제어한다. 인덱스 레지스터(112)에 저장된 정보는 종종 입력 신호의 천이들에 의해 동작하는 레지스터의 수 또는 레지스터의 어드레스로 불린다. 이하, 레지스터(112)에 저장된 정보는 동작하는 레지스터의 어드레스로 불릴 수 있다. 레지스터들(116 내지 118) 중의 하나를 선택하기 위한 레지스터(112)의 컨텐츠의 이용은 종종 레지스터들(116 내지 118) 중의 하나를 지시하는 레지스터(112)로 불린다.
일 실시예에서, 수신기 회로(100)는 반도체 패키지로 어셈블링되는 반도체 다이 상에 형성된다. 이 실시예에서, 모드 제어 로직(108)은 레지스터들(112, 116, 및 118)에 바람직한 제어 방식에 따라 변할 수 있는 대체 제어 블록일 수 있다. 예를 들면, 다른 반도체 다이는 다른 버전의 제어 로직(108)을 포함할 수 있다. 그래서, 모드 제어 로직(108)이 레지스터들(112, 116, 및 118)을 제어하는 방식은 모드 제어 로직(108)의 구성에 따라 변할 수 있다.
도 7은 모드 제어 로직(108)의 바람직한 실시예용 수신기 회로(100)의 바람직한 실시예에 따른 신호들을 설명하는 구간들을 갖는 도면이다. 구간(125)은 입력(40)에서의 입력 신호를 설명한다. 구간(126)은 레지스터(112)의 동작을 설명한다. 구간(127)은 레지스터(116)의 동작을 설명한다. 구간(128)은 레지스터(118)의 동작을 설명한다. 이 설명은 도 6 및 도 7을 참조한다. 바람직한 실시예에서, 로직(108)은, 타임 아웃 기간 뒤에 오는 입력 신호에 수신된 펄스의 수 또는 타임 아웃이 수신기 회로(100)의 동작 모드를 결정하도록 구성된다. 펄스의 수가 4 미만인 경우, 수신기 회로(100)는 데이터 모드로 동작한다. 펄스의 수가 4 이상인 경우, 수신기 회로(100)는 명령 모드로 동작한다. 데이터 모드에서, 레지스터(112) 내에 저장된 어드레스를 갖는 레지스터는 수신된 각 펄스별로 증가한다. 타임 아웃 신호가 수신된 후, 레지스터(112)는 증가한다. 명령 모드에서, 레지스터(112) 내에 저장된 어드레스를 갖는 레지스터는 증가하고, 카운터(106)에 의해 카운팅된 펄스의 수는 레지스터들(112, 116, 및 118)에서 행해질 동작을 결정한다. 입력 신호의 천이 수가 4인 경우, 레지스터(112)가 지정한 레지스터는 4회 증가하고 숫자 4가 카운터(106)에 저장된다. 검출기(104)로부터 타임 아웃 신호를 수신한 후, 로직(108)은 레지스터(112) 내에 저장된 값을 레지스터(116)의 어드레스에 설정하고, 레지스터(116)를 리셋(클리어)한다. 입력 신호의 천이 수가 5인 경우, 레지스터(112)가 지정한 레지스터는 4회 증가하고 숫자 5가 카운터(106)에 저장된다. 검출기(104)로부터 타임 아웃 신호를 수신한 후, 로직(108)은 레지스터(112)를 레지스터(118)의 어드레스에 설정하고, 레지스터(118)를 리셋(클리어)한다.
예를 들면, 레지스터(116)가 시점 T0 전에 클리어되거나 리셋되고, 레지스터(118)의 컨텐츠가 알려지지 않았고, 레지스터(112)가 레지스터(116)의 어드레스를 포함하는 것으로 가정한다. 수신기 회로(100)가 타임 아웃 기간 뒤에 오는 펄스들을 수신함에 따라, 명령 모드 카운터(106)는 펄스 수를 카운트한다. 또한, 모드 제어 로직(108) 및 레지스터 제어 로직(114)은 인덱스 레지스터(112)의 값을 이용하여 레지스터들(116 내지 118)의 값이 증가하는(레지스터(112)가 지정한 레지스터를 증가시키는) 지를 결정한다. 예를 들면, 레지스터(112)는 시점 T0 전에 이것에 저장된 어드레스 1을 갖는 것으로 가장한다. 시점 T0와 시점 T1 사이에, 입력 신호는 4개의 상승 에지를 갖는다. 레지스터(112)가 어드레스 1을 갖고 레지스터(116)가 레지스터 1이므로, 레지스터(112)는 레지스터(116)를 지정하고 레지스터(116)는 로직(114)에 의해 선택된다. 그래서, 입력 신호는 시점 T0와 시점 T1 사이에 레지스터(116)을 증가시킨다. 시점 T1 후에, 타임 아웃이 수신되어 시점 T0와 시점 T1 사이에 도시된 바와 같이, 레지스터(112)가 지정한 레지스터 또는 레지스터(116)를 리셋한다. 4개의 펄스가 수신되므로, 제어 로직(108)은 레지스터(112)를 이 예에서 숫자 1인 레지스터(116)의 어드레스에 설정한다. 시점 T2에서, 수신기 회로(100)는 2개의 상승 에지를 갖는 입력 신호를 수신하기 시작하여 레지스터(116)를 시점 T2와 시점 T3 사이의 2의 카운트에 증가시킨다. 시점 T3 후에, 타임 아웃이 수신되어 모드 제어 로직(108)이 레지스터(112)에 저장된 어드레스를 1에서 2로 증가시키도록 한다. 시점 T4에서, 수신기 회로(100)는 1개의 상승 에지를 갖는 입력 신호를 수신하기 시작하여 레지스터(118)를 증가시킨다. 레지스터(118)의 컨텐츠가 (X로 도시된 바와 같이) 시점 T4 전에는 알려지지 않았으므로, 상승 에지는 레지스터(118)의 컨텐츠를 증가시킨다. 시점 T4 후에, 타임 아웃이 수신되어 모드 제어 로직(108)이 이 시점에 레지스터인 레지스터(112)에 의해 지시된 레지스터를 증가시키도록 한다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자는, 레지스터(116)의 컨텐츠는 시점 T0에 0과 다른 값이고, 레지스터들(112, 116, 및 118)은 명령 및 데이터 모드에 의해 0과 다른 값으로 설정될 수 있다는 것을 알고 있다.
도 8은 모드 제어 로직(108)의 바람직한 다른 실시예를 갖는 수신기 회 로(100)의 제 2의 바람직한 실시예에 따른 신호들을 나타내는 구간들을 갖는 도면이다. 구간(131)은 레지스터(112)의 컨텐츠를 나타내고, 구간(132)은 레지스터(116)의 컨텐츠를 나타내고, 구간(133)은 레지스터(118)의 컨텐츠를 나타내고, 구간(134)은 레지스터들(116 및 118)의 컨텐츠의 합을 나타낸다. 이 설명은 도 6 및 도 8을 참조한다. 이 바람직한 실시예에 있어서, 검출기(104)가 타임 아웃 기간을 검출한 후, 레지스터(112)의 컨텐츠는 증가한다. 이 바람직한 실시예에서, 단지 일 모드가 이용되고, 그래서 명령 모드는 이용되지 않고 레지스터들의 제어가 다르게 수행된다. 예를 들면, 레지스터들(116 및 118)이 시점 T0 전에 클리어되거나 리셋되고 레지스터(112)는 레지스터(116)의 어드레스를 포함한다. 레지스터(112)가 레지스터(116)를 지정하므로, 시점 T0과 시점 T1 사이에 수신된 입력 신호가 레지스터(116)을 4의 카운트에 증가시킨다. 시점 T1에 타임 아웃이 발생한다. 타임 아웃의 엔드에, 레지스터(116)는 변하지 않으나 로직(108)은 레지스터(112)의 컨텐츠를 증가시킨다. 이 예에서는 단지 2개의 데이터 레지스터가 존재하므로, 레지스터(112)는 레지스터(118)의 어드레스인 2로 증가한다. 시점 T2에서, 입력 신호는 시점 T3 후에 타임 아웃이 발생할 때까지 레지스터(118)를 증가시키기 시작한다. 타임 아웃 기간 후에, 레지스터(118)는 변하지 않으나 로직(108)은 레지스터(112)를 증가시킴으로써, 레지스터(112)가 레지스터(116)의 어드레스로 롤-오버한다(roll-over). 시점 T4에 수신된 입력 신호는 레지스터(116)를 4에서 5로 증가시킨다. 따라서, 레지스터들(116 및 118)의 합은 1에서 시작하고 입력 신호의 각 상승 에지에서 증가한다.
도 9는 모드 제어 로직(108)의 제 3 실시예를 갖는 수신기 회로(100)의 제 3의 바람직한 실시예의 신호들을 나타내는 구간들을 갖는 도면이다. 구간(139)은 레지스터(112)의 컨텐츠를 나타내고, 구간(140)은 레지스터(116)의 컨텐츠를 나타내고, 구간(141)은 레지스터(118)의 컨텐츠를 나타내고, 구간(142)은 레지스터들(112, 116, 및 118) 내의 정보에 대한 바람직한 응용을 나타낸다. 이 설명은 도 6 및 도 9를 참조한다. 수신기 회로(100)의 바람직한 실시예에 있어서, 검출기(104)가 타임 아웃 기간을 검출하고 레지스터(112)가 지정한 레지스터가 리셋된 후, 레지스터(112)의 컨텐츠는 증가한다. 예를 들면, 레지스터(112)가 레지스터(116)의 어드레스를 갖고 레지스터(116)가 리셋되고, 레지스터(118)가 시점 T0 전에 알려지지 않는다고 가정한다. 시점 T0과 시점 T1 사이에, 입력 신호가 레지스터(116)를 4로 증가시킨다. 시점 T1 후에 타임 아웃이 발생한다. 타임 아웃의 엔드에, 레지스터(108)는 레지스터(112)를 레지스터(118)의 어드레스에 증가시킨다. 로직(108)은 또한 이때 레지스터(118)인 레지스터(112)가 지정한 레지스터를 리셋하여, 레지스터(118)가 0으로부터 카운팅을 시작하도록 한다. 시점 T2와 시점 T3 사이에 수신된 입력 신호는 레지스터(118)를 구간(41)으로 나타낸 바와 같이 2로 증가시킨다. 시점 T3 후에 발생하는 다음 타임 아웃 기간의 엔드에서, 로직(108)은 레지스터(112)를 증가시켜, 레지스터(116)의 어드레스로 롤-오버하고, 레지스터(116)를 리셋시킨다. 따라서, 레지스터(116)는 시점 T4에 0에서 1로의 카운팅을 시작한다.
일 실시 예에서, 수신기 회로(100)는 디지털 카메라의 플래시 소자로서 사용 되는 발광 다이오드(LED)로부터의 빛의 세기를 제어하기 위하여 이용될 수 있다. 레지스터들(112, 114, 및 116)은 LED에 의해 발광된 빛의 세기를 제어하기 위해 이용될 수 있다. 예를 들면, 입력(40)으로부터의 각각의 펄스 세트가 일 플래시 동작의 세기를 위해 이용될 수 있다. 이러한 플래시 동작을 위하여, 레지스터(112)가 지정한 레지스터를 위해 사용될 수 있다. 타임 아웃의 엔드 바로 전에, 레지스터(112)가 지정한 레지스터의 컨텐츠는 LED에 의해 발광된 빛의 세기를 제어하기 위해 사용될 수 있다. 이 데이터는 구간(142)으로 설명되어 있다.
보여지는 바와 같이, 모드 제어 로직(108)용 모듈 설계의 이용은 수신기 회로(100)가 로직(108)을 변화시킴으로써 변할 수 있는 많은 다른 동작 모드를 가질수 있도록 한다. 예를 들면, 로직(108)은 다수의 다른 모드로 동작하도록 설계될 수 있고, 모드 그룹으로부터의 모드들의 하나가 반도체 다이의 결합 옵션 또는 수신기 회로(100)가 형성된 반도체 다이를 구비하는 패키지 상의 핀들의 상태에 따라 선택될 수 있다.
도 10은 반도체 다이(91) 상에 형성된 반도체 장치(90) 및 반도체 다이(96) 상에 형성된 반도체 장치(95)의 실시예의 일부를 개략적으로 나타낸 확대 평면도이다. 회로(11)는 다이(96) 상에 형성되고 회로(12)는 다이(91) 상에 형성된다. 다이들(91 및 96)은 또한 도면을 단순화하기 위하여, 도 10에는 도시되지 않은 다른 회로들을 포함한다. 회로(11) 및 장치(95)는 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 널리 알려진 반도체 제조 기술에 의해 다이(96) 상에 형성된다. 회로(12) 및 장치(96)는 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 널리 알려진 반도체 제조 기술에 의해 다이(91) 상에 형성된다.
상기한 바에 의하면, 프로토콜을 이용하는 새로운 통신 방법 및 회로가 개시되는 것은 명백하다. 다른 특징 사이에, 통신 신호에 3개의 다른 레벨을 갖는 프로토콜을 포함하는 방법이 포함된다. 3개의 다른 레벨은 각 레벨의 폭이 변할 수 있도록 함으로써, 동시에 발생하지 않을 프로토콜이 거기에 형성하는 것을 촉진시킨다. 가변 폭은 신호의 하이 또는 로우 레벨로부터 결정된 신호의 논리 상태가 시간 비 의존적인 것을 확실하게 한다. 그래서, 신호로 표시된 정보를 결정하는 단계는, 시간이 이 레벨에 있는 시간에 의존하지 않고, 그래서 시간 의존성이 아니다. 가변 폭은 데이터 전송의 정밀도를 향상시키고 프로토콜을 구현하기 위해 사용된 회로들의 복잡도를 감소시킨다. 감소된 복잡도는 가격을 감소시킨다.
이상에서는 본 발명의 요지를 특정의 바람직한 실시 예로서 설명하였으나, 여러 가지 대체 및 변경하는 것은 반도체 분야에서 통상의 지식을 가진 자에게 명백할 것이다. 특히, 본 발명의 요지는 프레임들의 정보를 나타내는 특정 신호 레벨에 대하여 설명하였다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자는 하이 신호 레벨 및 로우 레벨 신호가 프레임들의 정보를 나타내기 위해 사용될 수 있다는 것을 알고 있다.

Claims (20)

  1. 통신 회로에 있어서:
    제 1 신호 레벨, 상기 제 1 신호 레벨보다 작은 제 2 신호 레벨, 및 상기 제 2 신호 레벨보다 작은 제 3 신호 레벨을 갖는 신호를 구비하는 통신 프로토콜을 수신하도록 구성된 상기 통신 회로: 및
    적어도 2개의 다른 방식의 통신 프레임들을 갖는 상기 통신 프로토콜로서, 각각의 통신 프레임은 통신 프레임의 방식을 규정하는 프레임 식별자 뒤에 오는 상기 통신 프레임에 대한 정보를 갖는 정보 셀을 구비하고, 상기 정보 셀의 시간 지속기간은 비 동기적이고 가변적이며, 제 1 통신 프레임 식별자가 상기 제 2 신호 레벨을 갖는 것에 후속하여 상기 제 1 신호 레벨 또는 상기 제 3 신호 레벨 중 하나를 갖는 신호를 포함하고, 제 2 통신 프레임 식별자가 항상 상기 제 2 신호 레벨을 갖는 것에 후속하여 상기 제 1 또는 상기 제 3 신호 레벨 중 다른 하나인 신호 레벨을 갖는 신호를 포함하는, 상기 통신 프로토콜을 포함하는, 통신 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 제 2 신호 레벨은 상기 제 1 신호 레벨과 상기 제 3 신호 레벨 사이의 중간값인, 통신 회로.
  6. 삭제
  7. 제 1 항에 있어서, 상기 신호의 논리 상태는 시간 비 의존적인, 통신 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 통신 회로 형성 방법에 있어서:
    제 1 신호 레벨, 상기 제 1 신호 레벨보다 낮은 제 2 신호 레벨, 및 상기 제 2 신호 레벨보다 작은 제 3 신호 레벨을 갖는 신호를 구비한 통신 프로토콜을 수신하도록 상기 통신 회로를 구성하는 단계;
    상기 제 2 신호 레벨이 발생한 후 제 1 프레임 방식의 식별자로서 상기 제 1 신호 레벨의 제 1 발생을 이용하도록 상기 통신 회로를 구성하는 단계로서, 상기 제 2 신호 레벨의 발생 전에 상기 제 1 신호 레벨 또는 상기 제 3 신호 레벨의 후속 발생은 상기 제 1 프레임 방식용 정보를 나타내는, 상기 제 1 신호 레벨의 제 1 발생을 이용하도록 상기 통신 회로를 구성하는 단계; 및
    상기 제 2 신호 레벨이 발생한 후 제 2 프레임 방식의 식별자로서 상기 제 3 신호 레벨의 제 1 발생을 이용하도록 상기 통신 회로를 구성하는 단계로서, 상기 제 2 신호 레벨의 발생 전에 상기 제 1 신호 레벨 또는 상기 제 3 신호 레벨의 후속 발생은 상기 제 2 프레임 방식용 정보를 나타내는, 상기 제 3 신호 레벨의 제 1 발생을 이용하도록 상기 통신 회로를 구성하는 단계를 포함하는, 통신 회로 형성 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 통신 회로에 있어서:
    제 1 신호 레벨, 상기 제 1 신호 레벨보다 작은 제 2 신호 레벨, 및 상기 제 2 신호 레벨보다 작은 제 3 신호 레벨을 갖는 통신 프로토콜로 동작하도록 구성된 반도체 장치; 및
    프레임 식별자 및 프레임 정보를 포함하는 통신 프레임을 구비한 상기 통신 프로토콜로서, 상기 통신 프로토콜은 상기 제 2 신호 레벨의 발생 후 프레임 방식의 식별자로서 상기 제 1 또는 제 3 신호 레벨의 제 1 발생을 이용하고, 상기 프레임 정보는 상기 제 2 신호 레벨의 발생 후인 제 1 기간 동안 상기 제 1 신호 레벨 또는 상기 제 3 신호 레벨 중의 적어도 하나를 포함하고, 상기 제 1 시간 기간은 가변적인, 상기 통신 프로토콜을 포함하는, 통신 회로.
  18. 삭제
  19. 삭제
  20. 삭제
KR1020087017893A 2006-01-23 2006-01-23 통신 회로 및 그 방법 KR101173975B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2006/002359 WO2007084134A1 (en) 2006-01-23 2006-01-23 Communication circuit and method therefor

Publications (2)

Publication Number Publication Date
KR20080107357A KR20080107357A (ko) 2008-12-10
KR101173975B1 true KR101173975B1 (ko) 2012-08-16

Family

ID=36729348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087017893A KR101173975B1 (ko) 2006-01-23 2006-01-23 통신 회로 및 그 방법

Country Status (5)

Country Link
US (1) US8306035B2 (ko)
KR (1) KR101173975B1 (ko)
CN (1) CN101361313B (ko)
TW (1) TWI412253B (ko)
WO (1) WO2007084134A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9323235B2 (en) * 2011-04-11 2016-04-26 Rockwell Automation Technologies, Inc. Industrial control system with distributed motion planning
US10425268B2 (en) * 2015-06-23 2019-09-24 Microchip Technology Incorporated UART with line activity detector
US10098068B2 (en) * 2016-02-12 2018-10-09 Semiconductor Components Industries, Llc Power optimization system and method for low power devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451898A (en) * 1981-11-09 1984-05-29 Hewlett-Packard Company Asynchronous interface message transmission using source and receive devices
DE3278519D1 (en) * 1981-11-09 1988-06-23 Hewlett Packard Co Asynchronous interface
US6334219B1 (en) * 1994-09-26 2001-12-25 Adc Telecommunications Inc. Channel selection for a hybrid fiber coax network
US6005864A (en) * 1995-07-14 1999-12-21 3Com Corporation Protocol for optimized multicast services for a connection oriented network providing lan emulation
US6731654B1 (en) * 1999-04-27 2004-05-04 Carriercomm, Inc. Communication system overhead channel
US7119772B2 (en) * 1999-04-30 2006-10-10 E Ink Corporation Methods for driving bistable electro-optic displays, and apparatus for use therein
US7054279B2 (en) * 2000-04-07 2006-05-30 Broadcom Corporation Method and apparatus for optimizing signal transformation in a frame-based communications network
FI112141B (fi) * 2001-08-23 2003-10-31 Nokia Corp Ei-transparentti datasiirto matkaviestinverkossa
TWI231681B (en) * 2003-12-15 2005-04-21 Inst Information Industry Certification and data encryption method of PUSH technology

Also Published As

Publication number Publication date
KR20080107357A (ko) 2008-12-10
CN101361313A (zh) 2009-02-04
WO2007084134A1 (en) 2007-07-26
US20090225784A1 (en) 2009-09-10
TWI412253B (zh) 2013-10-11
TW200737878A (en) 2007-10-01
CN101361313B (zh) 2017-06-09
US8306035B2 (en) 2012-11-06

Similar Documents

Publication Publication Date Title
US6477205B1 (en) Digital data transmission via multi-valued logic signals generated using multiple drive states each causing a different amount of current to flow through a termination resistor
EP1278320B1 (en) Synchronous data serialization circuit
US20080123765A1 (en) Delay insensitive data transfer apparatus with low power consumption
US6522269B2 (en) System and method for a self-delineating serial link for very high-speed data communication interfaces
JP3121586B2 (ja) 動的線路終端クランプ回路
KR101173975B1 (ko) 통신 회로 및 그 방법
US7030676B2 (en) Timing circuit for separate positive and negative edge placement in a switching DC-DC converter
CN113328733A (zh) 一种占空比校准电路及方法
US7079589B1 (en) Serial digital communication superimposed on a digital signal over a single wire
KR101959709B1 (ko) 양방향 트랜시버 및 방법
US7053667B1 (en) Single wire digital interface
US7917043B2 (en) Optical receiver applicable to multiple transmission speed
US7180886B2 (en) Synchronized data communication on a one-wired bus
CN106788445B (zh) 通信电路及其方法
EP1987644B1 (en) Data communication method, data transmission and reception device and system
US7295044B2 (en) Receiver circuits for generating digital clock signals
US7613853B2 (en) Output buffer circuit capable of synchronous and asynchronous data buffering using sensing circuit, and method and system of same
KR101819710B1 (ko) 통신 방법, 통신 시스템 및 그 디바이스
EP3319249B1 (en) Transmission checking method, node, system and computer storage medium
KR20020065847A (ko) 시간-슬롯-코딩된 데이터 송신을 위한 통신 시스템, 방법및 신호
US4887083A (en) Bipolar with eight-zeros substitution and bipolar with six-zeros substitution coding circuit
EP3826247B1 (en) Transmitter with equalization
US20080152026A1 (en) Sender, receiver and method of transferring information from a sender to a receiver
CN116318090B (zh) 一种逻辑保护电路及其控制方法、功率模块
JP3470863B2 (ja) 識別回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 8