KR101168511B1 - Semiconductor device and method of methode the same - Google Patents

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Abstract

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 반도체 다이와 회로기판을 전기적으로 연결하는 도전성 필러가 인캡슐란트의 내측에 형성되고, 제조 공정중 고가의 웨이퍼 서포팅 시스템이 필요치 않으며, 취급 및 이송이 용이한 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 제1반도체 다이; 상기 제1반도체 다이의 하부에 상기 제1반도체 다이의 크기보다 작은 크기를 가지며 전기적으로 접속된 제2반도체 다이; 상기 제2반도체 다이의 둘레와 대응되는 상기 제1반도체 다이에 형성된 도전성 필러; 및, 상기 도전성 필러가 전기적으로 접속되는 회로기판으로 이루어진 반도체 디바이스 및 그 제조 방법을 개시한다.The present invention relates to a semiconductor device and a method for manufacturing the same. The technical problem to be solved is that a conductive filler for electrically connecting the semiconductor die and the circuit board is formed inside the encapsulant, and an expensive wafer support system is required during the manufacturing process. The present invention provides a semiconductor device and a method of manufacturing the same that are easy to handle and transfer.
To this end, the present invention provides a semiconductor device comprising: a first semiconductor die; A second semiconductor die under the first semiconductor die, the second semiconductor die being smaller than the size of the first semiconductor die and electrically connected to the first semiconductor die; A conductive filler formed on the first semiconductor die corresponding to a circumference of the second semiconductor die; And a circuit board to which the conductive filler is electrically connected, and a manufacturing method thereof.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF METHODE THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD OF METHODE THE SAME}

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

일반적으로 다수의 반도체 다이가 스택된 반도체 디바이스의 경우, 얇은 두께를 얻기 위해 반도체 다이가 그라인딩된다. 예를 들면, 웨이퍼가 얇게 그라인딩되고, 이어서 웨이퍼로부터 낱개의 반도체 다이가 소잉되어 분리되며, 이와 같이 소잉되어 분리된 반도체 다이가 회로기판 또는 다른 반도체 다이 위에 스택된다.In general, in the case of a semiconductor device in which a plurality of semiconductor dies are stacked, the semiconductor die is ground to obtain a thin thickness. For example, the wafer is thinly ground, and then individual semiconductor die are sawed and separated from the wafer, and the sawed and separated semiconductor die is stacked on a circuit board or other semiconductor die.

이와 같이 웨이퍼가 얇게 그라인딩되기 위해서는, 매우 얇은 웨이퍼를 지지하기 위한 고가의 웨이퍼 서포팅 시스템이 필요하다. 이러한, 웨이퍼 서포팅 시스템은 웨이퍼를 로딩한 상태에서 그라인딩하며, 매우 얇아진 웨이퍼도 핸들링할 수 있도록 설계되어 있다. 이와 같은 고가의 웨이퍼 서포팅 시스템으로 인하여, 반도체 디바이스의 제조 비용이 상승한다.As such, in order to grind the wafer thinly, an expensive wafer supporting system for supporting a very thin wafer is required. Such a wafer supporting system is designed to grind with a wafer loaded, and to handle even a very thin wafer. Due to such an expensive wafer supporting system, the manufacturing cost of the semiconductor device increases.

더욱이, 얇게 그라인딩된 웨이퍼는 취급 및 이송이 매우 어렵고, 또한 취급 및 이송 중에 웨이퍼가 크랙되기 쉽다. 따라서, 고가의 웨이퍼 서포팅 시스템을 이용하지 않고, 또한 취급 및 이송이 용이한 반도체 디바이스 및 그 제조 방법이 필요하다.Moreover, thinly ground wafers are very difficult to handle and transport, and also tend to crack the wafer during handling and transport. Therefore, there is a need for a semiconductor device and a method of manufacturing the same that do not use an expensive wafer supporting system and are easy to handle and transfer.

본 발명의 해결하려는 과제는 고가의 웨이퍼 서포팅 시스템이 필요치 않고, 취급 및 이송이 용이한 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which do not require an expensive wafer supporting system and are easy to handle and transfer.

본 발명의 다른 해결하려는 과제는 상대적으로 큰 반도체 다이와 상대적으로 작은 반도체 다이를 동일한 공간에서 회로기판에 전기적으로 연결하거나, 또는 크기에 관계없이 반도체 다이를 회로기판 위에서 스택할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to manufacture a semiconductor device capable of electrically connecting a relatively large semiconductor die and a relatively small semiconductor die to the circuit board in the same space, or stacking the semiconductor die on the circuit board, regardless of size. To provide a method.

본 발명의 다른 해결하려는 과제는 반도체 다이와 회로기판을 전기적으로 연결하는 도전성 필러가 인캡슐란트의 내측에 형성된 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor device and a method for manufacturing the same, wherein a conductive filler for electrically connecting the semiconductor die and the circuit board is formed inside the encapsulant.

본 발명은 제1반도체 다이; 상기 제1반도체 다이의 하부에 상기 제1반도체 다이의 크기보다 작은 크기를 가지며 전기적으로 접속된 제2반도체 다이; 상기 제2반도체 다이의 둘레와 대응되는 상기 제1반도체 다이에 형성된 도전성 필러; 및, 상기 도전성 필러가 전기적으로 접속되는 회로기판을 포함하는 반도체 디바이스를 제공한다.The present invention comprises a first semiconductor die; A second semiconductor die under the first semiconductor die, the second semiconductor die being smaller than the size of the first semiconductor die and electrically connected to the first semiconductor die; A conductive filler formed on the first semiconductor die corresponding to a circumference of the second semiconductor die; And a circuit board to which the conductive filler is electrically connected.

상기 제1반도체 다이와 상기 제2반도체 다이는 제1도전성 범프에 의해 상호간 전기적으로 접속된다.The first semiconductor die and the second semiconductor die are electrically connected to each other by a first conductive bump.

상기 도전성 필러와 상기 회로기판은 제2도전성 범프에 의해 상호간 전기적으로 접속된다.The conductive filler and the circuit board are electrically connected to each other by a second conductive bump.

상기 제1반도체 다이와 상기 제2반도체 다이의 사이에는 제1언더필이 더 충진된다.A first underfill is further filled between the first semiconductor die and the second semiconductor die.

상기 제1반도체 다이의 하부와 상기 도전성 필러의 둘레는 제1인캡슐란트로 인캡슐레이션된다.A lower portion of the first semiconductor die and the perimeter of the conductive filler are encapsulated with a first encapsulant.

상기 제2반도체 다이와 상기 회로기판의 사이에는 제2언더필이 충진된다.A second underfill is filled between the second semiconductor die and the circuit board.

상기 회로기판 위의 상기 제1반도체 다이 및 제2반도체 다이의 둘레는 제2인캡슐란트로 인캡슐레이션된다.The circumference of the first semiconductor die and the second semiconductor die on the circuit board are encapsulated with a second encapsulant.

상기 회로기판에는 솔더볼이 부착된다.Solder balls are attached to the circuit board.

상기 제2반도체 다이와 상기 회로기판의 사이에는 실리콘 인터포저가 위치된다. 상기 실리콘 인터포저는 실리콘 몸체; 상기 실리콘 몸체에 형성된 다수의 관통전극; 상기 관통전극에 전기적으로 연결되고, 상기 실리콘 몸체의 상면과 하면에 형성된 다수의 회로 패턴을 포함하고, 상기 상면에 형성된 회로패턴에는 상기 도전성 필러에 전기적으로 접속된 중간 도전성 범프가 연결되고, 상기 하면에 형성된 회로패턴에는 상기 제2도전성 범프가 전기적으로 접속된다.A silicon interposer is positioned between the second semiconductor die and the circuit board. The silicon interposer includes a silicon body; A plurality of through electrodes formed on the silicon body; An intermediate conductive bump electrically connected to the through electrode, the circuit pattern formed on an upper surface and a lower surface of the silicon body, and electrically connected to the conductive filler; The second conductive bumps are electrically connected to the circuit patterns formed in the circuit pattern.

또한, 본 발명은 둘레에 다수의 도전성 필러가 형성된 제1반도체 다이와, 상기 도전성 필러의 내측에 위치되는 제2반도체 다이를 구비하여, 상호간 전기적으로 본딩하는 제1다이 본딩 단계; 상기 도전성 필러 및 제2반도체 다이를 제1인캡슐란트로 인캡슐레이션하는 제1인캡슐레이션 단계; 상기 제1인캡슐란트, 도전성 필러 및 제2반도체 다이를 그라인딩하여, 상기 제2반도체 다이의 두께가 얇아지도록 하는 동시에, 상기 도전성 필러는 외부로 노출되도록 하는 제1그라인딩 단계; 상기 제1반도체 다이를 그라인딩하여, 상기 제1반도체 다이의 두께가 얇아지도록 하는 제2그라인딩 단계; 및, 상기 도전성 필러를 회로기판에 전기적으로 접속하는 제2다이 본딩 단계를 포함하는 반도체 디바이스의 제조 방법을 제공한다.In addition, the present invention comprises a first semiconductor die having a plurality of conductive fillers formed around, and a second semiconductor die positioned inside the conductive filler, the first die bonding step of electrically bonding with each other; A first encapsulation step of encapsulating the conductive filler and the second semiconductor die with a first encapsulant; A first grinding step of grinding the first encapsulant, the conductive filler, and the second semiconductor die so that the thickness of the second semiconductor die is reduced and the conductive filler is exposed to the outside; A second grinding step of grinding the first semiconductor die to make the thickness of the first semiconductor die thin; And a second die bonding step of electrically connecting the conductive filler to the circuit board.

상기 제1반도체 다이와 제2반도체 다이의 전기적 본딩은 제1도전성 범프에 의해 이루어진다.Electrical bonding of the first semiconductor die and the second semiconductor die is made by a first conductive bump.

상기 제1다이 본딩 단계 이후 상기 제1,2반도체 다이 사이의 틈에 제1언더필을 충진하는 제1언더필 충진 단계를 더 포함한다.And a first underfill filling step of filling the first underfill in the gap between the first and second semiconductor dies after the first die bonding step.

상기 제1그라인딩 단계 이후 상기 도전성 필러에는 제2도전성 범프를 형성하는 제2도전성 범프 형성 단계를 더 포함한다.After the first grinding step, the conductive filler further includes a second conductive bump forming step of forming a second conductive bump.

상기 제2다이 본딩 단계 이후 상기 제2반도체 다이와 상기 회로기판 사이에는 제2언더필을 충진하는 제2언더필 충진 단계를 더 포함한다.And a second underfill filling step of filling a second underfill between the second semiconductor die and the circuit board after the second die bonding step.

상기 제2다이 본딩 단계 이후 상기 제1,2반도체 다이를 제2인캡슐란트로 인캡슐레이하는 제2인캡슐레이션 단계를 더 포함한다.And a second encapsulation step of encapsulating the first and second semiconductor die with a second encapsulant after the second die bonding step.

상기 제2다이 본딩 단계 이후 상기 회로기판에 솔더볼을 부착하는 솔더볼 부착 단계를 더 포함하여 이루어진다.And a solder ball attaching step of attaching solder balls to the circuit board after the second die bonding step.

또한, 본 발명은 제1반도체 다이; 상기 제1반도체 다이에 전기적으로 접속된 제2반도체 다이; 상기 제2반도체 다이에 형성된 다수의 솔더볼을 포함하고, 상기 제2반도체 다이에는 상기 제1,2반도체 다이를 상기 솔더볼에 전기적으로 연결하는 관통전극이 더 형성된 반도체 디바이스를 제공한다.In addition, the present invention provides a semiconductor device comprising: a first semiconductor die; A second semiconductor die electrically connected to the first semiconductor die; The semiconductor device includes a plurality of solder balls formed on the second semiconductor die, and the second semiconductor die further includes a through electrode electrically connecting the first and second semiconductor dies to the solder balls.

상기 제1반도체 다이와 상기 제2반도체 다이는 도전성 범프에 의해 상호간 전기적으로 접속된다.The first semiconductor die and the second semiconductor die are electrically connected to each other by conductive bumps.

상기 제1반도체 다이 또는 상기 제2반도체 다이중 적어도 어느 하나의 둘레는 인캡슐란트로 인캡슐레이션된다.The circumference of at least one of the first semiconductor die or the second semiconductor die is encapsulated with an encapsulant.

상기 솔더볼은 상기 제2반도체 다이의 둘레 내측에 형성된다.The solder ball is formed inside the circumference of the second semiconductor die.

상기 솔더볼은 상기 제2반도체 다이의 둘레 내측과 상기 인캡슐란트에 형성된다.The solder ball is formed on the inner circumference of the second semiconductor die and the encapsulant.

상기 제1반도체 다이의 크기가 상기 제2반도체 다이의 크기보다 크다.The size of the first semiconductor die is greater than the size of the second semiconductor die.

상기 제2반도체 다이의 크기가 상기 제1반도체 다이의 크기보다 크다.The size of the second semiconductor die is greater than the size of the first semiconductor die.

본 발명에 의한 반도체 디바이스 및 그 제조 방법은 반도체 다이가 스택된 상태에서 그라인딩됨으로써, 종래와 같은 고가의 웨이퍼 서포팅 시스템대신 저가의 시스템을 이용하여 반도체 다이를 그라인딩할 수 있고, 또한 반도체 다이의 취급 및 이송이 용이하다.The semiconductor device and the manufacturing method thereof according to the present invention can be ground in a stacked state, whereby the semiconductor die can be ground using an inexpensive system instead of the conventional expensive wafer supporting system. Easy to transport

또한, 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 상대적으로 큰 반도체 다이와 상대적으로 작은 반도체 다이를 동일한 공간에서 회로기판에 전기적으로 연결하거나, 또는 크기에 관계없이 반도체 다이를 회로기판 위에 스택할 수 있게 된다.In addition, the semiconductor device and its manufacturing method according to the present invention can electrically connect a relatively large semiconductor die and a relatively small semiconductor die to the circuit board in the same space, or stack the semiconductor die on the circuit board regardless of the size. do.

또한, 본 발명에 의한 반도체 디바이스 및 그 제조 방법은 상대적으로 작은 반도체 다이가 상대적으로 큰 반도체 다이의 하부인 동시에 인캡슐란트의 내부에 임베디드(embeded)되고, 도전성 필러가 인캡슐란트를 관통하여 형성됨으로써, 반도체 다이가 스택됨에도 불구하고 전체적인 두께가 얇고, 또한 반도체 다이와 회로기판과의 전기적 연결이 용이하다.In addition, the semiconductor device and the method of manufacturing the same according to the present invention are relatively small semiconductor die is embedded in the interior of the encapsulant at the same time as the lower portion of the relatively large semiconductor die, the conductive filler is formed through the encapsulant As a result, despite the stacking of the semiconductor dies, the overall thickness is thin, and electrical connection between the semiconductor die and the circuit board is easy.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도 및 그 확대 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3j는 본 발명에 따른 반도체 디바이스의 방법을 도시한 순차 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1A and 1B are a cross-sectional view illustrating a semiconductor device and an enlarged cross-sectional view thereof according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
3A-3J are sequential cross-sectional views illustrating a method of a semiconductor device according to the present invention.
4 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
5 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
6 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
7 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
8 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.
9 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
Here, the same reference numerals are attached to parts having similar configurations and operations throughout the specification. In addition, when a part is electrically connected to another part, this includes not only a case in which the part is directly connected, but also a case in which another element is interposed therebetween.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도 및 그 확대 단면도이다.1A and 1B are a cross-sectional view illustrating a semiconductor device and an enlarged cross-sectional view thereof according to an embodiment of the present invention.

도 1a 및 도 1b에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 제1반도체 다이(110), 도전성 필러(119), 제2반도체 다이(120), 제1도전성 범프(129), 제1언더필(130), 제1인캡슐란트(140), 제2도전성 범프(150), 회로기판(160), 제2언더필(170), 제2인캡슐란트(180) 및 솔더볼(190)을 포함한다.As shown in FIGS. 1A and 1B, a semiconductor device 100 according to the present invention may include a first semiconductor die 110, a conductive filler 119, a second semiconductor die 120, and a first conductive bump 129. , The first underfill 130, the first encapsulant 140, the second conductive bump 150, the circuit board 160, the second underfill 170, the second encapsulant 180, and the solder ball 190. ).

상기 제1반도체 다이(110)는 하면에 다수의 본드 패드(111)가 형성되어 있다. 또한, 상기 본드 패드(111)에는 재배선층(112)이 형성됨으로써, 입출력 단자의 피치가 상대적으로 넓어지도록 재배열될 수 있다. 도면중 미설명 부호 113 및 114는 상기 본드 패드(111) 또는 상기 재배선층(112)을 덮는 보호층이다.A plurality of bond pads 111 are formed on the bottom surface of the first semiconductor die 110. In addition, since the redistribution layer 112 is formed on the bond pad 111, the pitch of the input / output terminals may be rearranged to be relatively wider. Reference numerals 113 and 114 in the drawings denote protective layers covering the bond pads 111 or the redistribution layer 112.

상기 도전성 필러(119)는 상기 제1반도체 다이(110)중 하면의 대략 둘레 근처에 형성되어 있다. 상기 도전성 필러(119)는 실질적으로 상기 재배선층(112)에 전기적으로 연결된다. 상기 도전성 필러(119)는 구리, 주석 및 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.The conductive filler 119 is formed near the periphery of the lower surface of the first semiconductor die 110. The conductive filler 119 is substantially electrically connected to the redistribution layer 112. The conductive filler 119 is formed of any one selected from copper, tin, and equivalents thereof, but the material is not limited thereto.

상기 제2반도체 다이(120)는 상기 제1반도체 다이(110)의 하부에 위치되어 있다. 상기 제2반도체 다이(120)는 상면에 다수의 본드 패드(121)가 형성되어 있다. 또한, 상기 본드 패드(121)에는 재배선층(122)이 형성됨으로써, 입출력 단자의 피치가 상대적으로 넓어지도록 재배열될 수 있다. 여기서, 상기 제2반도체 다이(120)의 폭은 상기 제1반도체 다이(110)의 폭보다 작게 형성되어 있다. 즉, 상기 제2반도체 다이(120)는 상기 도전성 필러(119)가 이루는 둘레의 내측에 위치된다. 또한, 상기 제2반도체 다이(120)의 하면은 상기 도전성 필러(119)의 하면과 동일면을 이룬다. 도면중 미설명 부호 123 및 124는 상기 본드 패드(121) 또는 상기 재배선층(122)을 덮는 보호층이다.The second semiconductor die 120 is located under the first semiconductor die 110. A plurality of bond pads 121 are formed on the second semiconductor die 120. In addition, since the redistribution layer 122 is formed on the bond pad 121, the pitch of the input / output terminals may be rearranged to be relatively wider. Here, the width of the second semiconductor die 120 is smaller than the width of the first semiconductor die 110. That is, the second semiconductor die 120 is located inside the circumference formed by the conductive filler 119. In addition, the lower surface of the second semiconductor die 120 forms the same surface as the lower surface of the conductive filler 119. In the drawings, reference numerals 123 and 124 denote protective layers covering the bond pads 121 or the redistribution layer 122.

상기 제1도전성 범프(129)는 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)를 전기적으로 연결한다. 즉, 상기 제1도전성 범프(129)는 상기 제1반도체 다이(110)에 형성된 재배선층(112)과, 상기 제2반도체 다이(120)에 형성된 재배선층(122)을 상호간 전기적으로 연결한다. 이러한 제1도전성 범프(129)는 솔더, 금, 은, 니켈, 팔라듐 및 그 등가물 중에서 선택된 어느 하나일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.The first conductive bump 129 electrically connects the first semiconductor die 110 and the second semiconductor die 120. That is, the first conductive bump 129 electrically connects the redistribution layer 112 formed on the first semiconductor die 110 and the redistribution layer 122 formed on the second semiconductor die 120. The first conductive bump 129 may be any one selected from solder, gold, silver, nickel, palladium, and equivalents thereof, but is not limited thereto.

상기 제1언더필(130)은 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)의 사이에 형성된 틈에 충진되어 있다. 상기 제1언더필(130)은 실질적으로 상기 도전성 필러(119)가 이루는 둘레의 내측에 형성된다. 이러한 제1언더필(130)은 수지와 무기 충진재로 이루어지며, 상기 무기 충진재의 크기는 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)의 사이에 형성되는 틈보다 작다.The first underfill 130 is filled in a gap formed between the first semiconductor die 110 and the second semiconductor die 120. The first underfill 130 is substantially formed inside the periphery of the conductive filler 119. The first underfill 130 is made of a resin and an inorganic filler, and the size of the inorganic filler is smaller than a gap formed between the first semiconductor die 110 and the second semiconductor die 120.

상기 제1인캡슐란트(140)는 상기 제2반도체 다이(120)의 하부와 상기 도전성 필러(119)의 둘레 외측을 감싼다. 즉, 상기 제1인캡슐란트(140)는 상기 제1언더필(130)의 둘레를 감싼다. 또한, 상기 제1인캡슐란트(140)의 하면은 상기 도전성 필러(119)의 하면 및 상기 제2반도체 다이(120)의 하면과 동일면을 이룬다. 따라서, 상기 도전성 필러(119)의 하면 및 상기 제2반도체 다이(120)의 하면은 상기 제1인캡슐란트(140)의 하면을 통하여 외부로 노출된다.The first encapsulant 140 surrounds a lower portion of the second semiconductor die 120 and a circumferential outer side of the conductive filler 119. That is, the first encapsulant 140 surrounds the circumference of the first underfill 130. In addition, the lower surface of the first encapsulant 140 forms the same surface as the lower surface of the conductive filler 119 and the lower surface of the second semiconductor die 120. Accordingly, the bottom surface of the conductive filler 119 and the bottom surface of the second semiconductor die 120 are exposed to the outside through the bottom surface of the first encapsulant 140.

상기 제2도전성 범프(150)는 상기 제1인캡슐란트(140)를 통하여 노출된 상기 도전성 필러(119)의 하면에 형성된다. 상기 제2도전성 범프(150)는 솔더, 금, 은, 니켈, 팔라듐 및 그 등가물 중에서 선택된 어느 하나일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.The second conductive bumps 150 are formed on the bottom surface of the conductive filler 119 exposed through the first encapsulant 140. The second conductive bumps 150 may be any one selected from solder, gold, silver, nickel, palladium, and equivalents thereof, but are not limited thereto.

상기 회로기판(160)은 상기 제1반도체 다이(110) 및 상기 제2반도체 다이(120)를 안정적으로 지지하며, 이를 외부 장치에 전기적으로 연결하는 역할을 한다. 상기 회로기판(160)은 절연층(161)과, 상기 절연층(161)의 상면과 하면에 각각 형성된 회로패턴(162,163)과, 상기 회로패턴(162,163)을 상호간 연결하는 도전성 비아(164)를 포함한다. 더불어, 상부 회로패턴(162)은 상부 솔더 마스크(165)로 덮이고, 하부 회로패턴(163)은 하부 솔더 마스크(166)로 덮인다. 여기서, 상기 도전성 필러(119)에 형성된 제2도전성 범프(150)는 상기 회로기판(160)중 상부 회로패턴(162)에 전기적으로 접속된다. The circuit board 160 stably supports the first semiconductor die 110 and the second semiconductor die 120 and electrically connects them to an external device. The circuit board 160 may include an insulating layer 161, circuit patterns 162 and 163 formed on upper and lower surfaces of the insulating layer 161, and conductive vias 164 connecting the circuit patterns 162 and 163 to each other. Include. In addition, the upper circuit pattern 162 is covered with the upper solder mask 165, and the lower circuit pattern 163 is covered with the lower solder mask 166. Here, the second conductive bumps 150 formed on the conductive filler 119 are electrically connected to the upper circuit pattern 162 of the circuit board 160.

상기 제2언더필(170)은 상기 제2반도체 다이(120)와 상기 회로기판(160)의 사이에 형성되는 틈에 충진된다. 상기 제2언더필(170)은 실질적으로 제2도전성 범프(150)를 감싸며, 상기 제1인캡슐란트(140)와 상기 회로기판(160)의 사이의 틈에도 충진된다.The second underfill 170 is filled in a gap formed between the second semiconductor die 120 and the circuit board 160. The second underfill 170 substantially surrounds the second conductive bump 150 and fills a gap between the first encapsulant 140 and the circuit board 160.

상기 제2인캡슐란트(180)는 상기 회로기판(160) 위의 제1반도체 다이(110)를 감싼다. 즉, 상기 제2인캡슐란트(180)는 제1반도체 다이(110), 제1인캡슐란트(140) 및 제2언더필(170)의 둘레를 감싼다. The second encapsulant 180 surrounds the first semiconductor die 110 on the circuit board 160. That is, the second encapsulant 180 wraps around the first semiconductor die 110, the first encapsulant 140, and the second underfill 170.

상기 솔더볼(190)은 상기 회로기판(160)중 하부 회로패턴(163)에 접속된다. 이러한 솔더볼(190)은 통상의 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.The solder ball 190 is connected to the lower circuit pattern 163 of the circuit board 160. The solder ball 190 is a conventional eutectic solder (Su37Pb), high solder (Sn95Pb), lead-free solder (lead-free solder (Snag, SnAu, SnCu, SnZn, SnZnBi, SnAgCu) , SnAgBi, etc.) and equivalents thereof, and the material is not limited thereto.

이와 같이 하여, 본 발명에 의한 반도체 디바이스(100)는 제2반도체 다이(120)가 제1인캡슐란트(140)의 내부에 임베디드(embeded)되고, 도전성 필러(119)는 제1인캡슐란트(140)를 관통하여 형성됨으로써, 반도체 디바이스(100)의 스택 두께가 얇아질 뿐만 아니라 제1,2반도체 다이(110,120)와 회로기판(160) 사이의 전기적 연결성도 우수해진다.In this manner, in the semiconductor device 100 according to the present invention, the second semiconductor die 120 is embedded inside the first encapsulant 140, and the conductive filler 119 is the first encapsulant. By being formed through the 140, not only the stack thickness of the semiconductor device 100 is thinned but also the electrical connection between the first and second semiconductor dies 110 and 120 and the circuit board 160 is excellent.

또한, 본 발명에 의한 반도체 디바이스(100)는 상대적으로 작은 제2반도체 다이(120)가 제1반도체 다이(110)와 회로기판(160) 사이에 위치됨으로써, 고기능화 및 고집적화된 반도체 디바이스(100)를 제공한다.In addition, in the semiconductor device 100 according to the present invention, a relatively small second semiconductor die 120 is positioned between the first semiconductor die 110 and the circuit board 160, thereby making the semiconductor device 100 highly functionalized and highly integrated. To provide.

또한, 아래에서 설명하겠지만, 본 발명의 한 실시예에 의한 반도체 디바이스(100)는 반도체 다이가 스택된 상태에서 그라인딩됨으로써, 종래와 같은 고가의 웨이퍼 서포팅 시스템대신 저가의 장비를 이용하여 핸들링할 수 있고, 또한 취급 및 이송이 쉬워진다.
In addition, as will be described below, the semiconductor device 100 according to an embodiment of the present invention is ground in a state where the semiconductor die is stacked, so that it can be handled using low-cost equipment instead of the conventional expensive wafer supporting system. Also, the handling and transfer becomes easy.

도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.2 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(100)는 제1다이 본딩 단계(S1), 제1언더필 단계(S2), 제1인캡슐레이션 단계(S3), 제1그라인딩 단계(S4), 제2도전성 범프 부착 단계(S5), 제2그라인딩 단계(S6), 제2다이 본딩 단계(S7), 제2언더필 단계(S8), 제2인캡슐레이션 단계(S9) 및 솔더볼 부착 단계(S10)를 포함한다.
As shown in FIG. 2, the semiconductor device 100 according to another embodiment of the present invention may include a first die bonding step S1, a first underfill step S2, a first encapsulation step S3, and a first encapsulation step S3. 1st grinding step S4, 2nd conductive bump attaching step S5, 2nd grinding step S6, 2nd die bonding step S7, 2nd underfill step S8, 2nd encapsulation step S9 ) And a solder ball attaching step (S10).

도 3a 내지 도 3j는 본 발명에 따른 반도체 디바이스의 방법을 도시한 순차 단면도이다.3A-3J are sequential cross-sectional views illustrating a method of a semiconductor device according to the present invention.

도 3a에 도시된 바와 같이, 제1다이 본딩 단계(S1)에서는, 제1반도체 다이(110)와 제2반도체 다이(120)를 준비하여, 상호간 전기적으로 본딩한다. As shown in FIG. 3A, in the first die bonding step S1, the first semiconductor die 110 and the second semiconductor die 120 are prepared and electrically bonded to each other.

여기서, 상기 제1반도체 다이(110)는 하면에 다수의 본드 패드(111)가 형성되고, 상기 본드 패드(111)에는 재배선층(112)이 형성될 수 있다. 더불어, 상기 제1반도체 다이(110)의 하면중 대략 둘레 근처에는 상기 재배선층(112)에 연결된 도전성 필러(119)가 형성될 수 있다. 이러한 도전성 필러(119)는 통상의 구리, 주석 및 그 등가물중 선택된 어느 하나일 수 있으나, 여기서 그 종류를 한정하는 것은 아니다.Here, a plurality of bond pads 111 may be formed on a lower surface of the first semiconductor die 110, and a redistribution layer 112 may be formed on the bond pads 111. In addition, a conductive filler 119 connected to the redistribution layer 112 may be formed near the periphery of the lower surface of the first semiconductor die 110. The conductive filler 119 may be any one selected from ordinary copper, tin, and equivalents thereof, but is not limited thereto.

또한, 상기 제2반도체 다이(120)는 상면에 다수의 본드 패드(121)가 형성되고, 상기 본드 패드(121)에도 재배선층(122)이 형성될 수 있다. 더불어, 상기 제2반도체 다이(120)의 폭은 상기 제1반도체 다이(110)의 폭보다 작을 수 있다. 즉, 상기 제2반도체 다이(120)는 상기 도전성 필러(119)가 이루는 둘레의 내부에 위치된다.In addition, a plurality of bond pads 121 may be formed on an upper surface of the second semiconductor die 120, and a redistribution layer 122 may be formed on the bond pads 121. In addition, the width of the second semiconductor die 120 may be smaller than the width of the first semiconductor die 110. That is, the second semiconductor die 120 is located inside the circumference formed by the conductive filler 119.

한편, 상기 제1반도체 다이(110)와 제2반도체 다이(120)의 전기적 접속은 제1도전성 범프(129)에 의해 이루어진다. 이러한 제1도전성 범프(129)는 솔더, 금, 은, 니켈, 팔라듐 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 종류를 한정하는 것은 아니다. 도면에서는 비록 상기 제1도전성 범프(129)가 제2반도체 다이(120)에 형성된 것으로 도시되어 있으나, 이는 제1반도체 다이(110)에 형성될 수도 있다.Meanwhile, electrical connection between the first semiconductor die 110 and the second semiconductor die 120 is made by the first conductive bump 129. The first conductive bump 129 may be formed of any one selected from solder, gold, silver, nickel, palladium, and equivalents thereof, but is not limited thereto. Although the first conductive bump 129 is shown as being formed in the second semiconductor die 120 in the drawing, it may be formed in the first semiconductor die 110.

도 3b에 도시된 바와 같이, 제1언더필 단계(S2)에서는, 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120)의 사이에 형성되는 틈에 제1언더필(130)을 충진한다. 여기서, 상기 제1언더필(130)은 주로 수지와 무기 충진재로 형성되는데, 상기 무기 충진재의 크기는 상기 틈보다 작은 것을 이용한다. 이와 같이 하여, 상기 제1반도체 다이(110)와 상기 제2반도체 다이(120) 사이의 기계적 접합력 또는 결합력이 더욱 커진다.As shown in FIG. 3B, in the first underfill step S2, the first underfill 130 is filled in a gap formed between the first semiconductor die 110 and the second semiconductor die 120. . Here, the first underfill 130 is mainly formed of a resin and an inorganic filler, and the size of the inorganic filler is smaller than the gap. In this manner, the mechanical bonding force or the bonding force between the first semiconductor die 110 and the second semiconductor die 120 is further increased.

도 3c에 도시된 바와 같이, 제1인캡슐레이션 단계(S3)에서는, 상기 제1반도체 다이(110)의 하면에 형성된 도전성 필러(119) 및 제2반도체 다이(120)를 제1인캡슐란트(140)로 인캡슐레이션한다. 이때, 상기 도전성 필러(119) 및 제2반도체 다이(120)는 상기 제1인캡슐란트(140)의 내측에 완전히 임베디드(embeded)될 수 있다.As shown in FIG. 3C, in the first encapsulation step (S3), the conductive filler 119 and the second semiconductor die 120 formed on the lower surface of the first semiconductor die 110 are first encapsulated. Encapsulate at 140. In this case, the conductive filler 119 and the second semiconductor die 120 may be completely embedded inside the first encapsulant 140.

도 3d에 도시된 바와 같이, 제1그라인딩 단계(S4)에서는, 상기 제1인캡슐란트(140), 도전성 필러(119) 및 제2반도체 다이(120)를 함께 그라인딩 툴로 그라인딩한다. 이와 같이 하여, 상기 제2반도체 다이(120)의 두께는 얇아지고, 또한 상기 도전성 필러(119)의 하단이 외부로 노출된다.As shown in FIG. 3D, in the first grinding step S4, the first encapsulant 140, the conductive filler 119, and the second semiconductor die 120 are ground together by a grinding tool. In this way, the thickness of the second semiconductor die 120 becomes thin, and the lower end of the conductive filler 119 is exposed to the outside.

여기서, 상기 제2반도체 다이(120)는 제1반도체 다이(110)에 제1도전성 범프(129) 및 제1언더필(130)로 이미 고정되어 있기 때문에, 종래와 같은 고가이면서 복잡한 웨이퍼 서포팅 시스템이 필요없다. 즉, 단순히 상기 제1반도체 다이(110)를 고정시키고, 상기 제2반도체 다이(120)를 그라인딩 툴로 그라인딩할 수 있는 시스템이면 충분하다. Here, since the second semiconductor die 120 is already fixed to the first semiconductor die 110 with the first conductive bumps 129 and the first underfill 130, a conventional expensive and complicated wafer supporting system is provided. Not required. That is, a system capable of simply fixing the first semiconductor die 110 and grinding the second semiconductor die 120 with a grinding tool is sufficient.

또한, 제1반도체 다이(110), 제1도전성 범프(129) 및 제2반도체 다이(120)의 전체 두께가 충분히 두꺼움으로써, 이송이나 취급이 용이하다.In addition, since the overall thickness of the first semiconductor die 110, the first conductive bump 129, and the second semiconductor die 120 is sufficiently thick, transfer and handling are easy.

도 3e에 도시된 바와 같이, 제2도전성 범프 부착 단계(S5)에서는, 상기 제1인캡슐란트(140)를 통하여 노출된 도전성 필러(119)의 하면에 제2도전성 범프(150)를 부착한다. 이러한 제2도전성 범프(150)의 부착은 통상의 방법을 이용한다. 예를 들면, 노출된 도전성 필러(119)의 하면에 플럭스를 돗팅해 놓고, 제2도전성 범프(150)를 임시로 부착한 후, 대략 150~300℃의 온도를 제공함으로써, 상기 플럭스가 휘발되어 제거되면서 상기 제2도전성 범프(150)가 상기 도전성 필러(119)의 하면에 단단하게 고정되도록 한다. 물론, 이러한 공정은 도 3e에 도시된 바와 달리 반도체 디바이스(100)가 뒤집어진 상태에서 진행됨은 당연하다. 다만, 도면의 일관성 및 이해의 편의를 위해 도 3e에서는 제2도전성 범프(150)가 하부를 향하는 상태로 도시하였다.As shown in FIG. 3E, in the attaching of the second conductive bump (S5), the second conductive bump 150 is attached to the lower surface of the conductive filler 119 exposed through the first encapsulant 140. . The attachment of the second conductive bumps 150 uses a conventional method. For example, by fluxing the lower surface of the exposed conductive filler 119 and temporarily attaching the second conductive bump 150, the flux is volatilized by providing a temperature of approximately 150 to 300 ° C. The second conductive bump 150 is firmly fixed to the bottom surface of the conductive filler 119 while being removed. Of course, unlike this process shown in FIG. 3E, the semiconductor device 100 is inverted. However, in FIG. 3E, the second conductive bumps 150 are shown to face downward for convenience of understanding and convenience of the drawings.

도 3f에 도시된 바와 같이, 제2그라인딩 단계(S6)에서는, 상기 제1반도체 다이(110)를 그라인딩하여, 상기 제1반도체 다이(110)의 두께가 얇아지도록 한다.As shown in FIG. 3F, in the second grinding step S6, the first semiconductor die 110 is ground, so that the thickness of the first semiconductor die 110 is reduced.

여기서, 상기 제1반도체 다이(110)는 제2반도체 다이(120)에 제1도전성 범프(129) 및 제1언더필(130)로 고정되어 있기 때문에, 종래와 같은 고가이면서 복잡한 웨이퍼 서포팅 시스템이 필요없다. 즉, 상기 제2반도체 다이(120)를 고정시키고, 상기 제1반도체 다이(110)를 그라인딩 툴로 그라인딩할 수 있는 시스템이면 충분하다.Here, since the first semiconductor die 110 is fixed to the second semiconductor die 120 by the first conductive bumps 129 and the first underfill 130, an expensive and complicated wafer supporting system is required. none. That is, a system capable of fixing the second semiconductor die 120 and grinding the first semiconductor die 110 with a grinding tool is sufficient.

또한, 제1반도체 다이(110), 제1도전성 범프(129) 및 제2반도체 다이(120)의 전체 두께가 충분히 두꺼움으로써, 이송이나 취급이 용이하다.In addition, since the overall thickness of the first semiconductor die 110, the first conductive bump 129, and the second semiconductor die 120 is sufficiently thick, transfer and handling are easy.

도 3g에 도시된 바와 같이, 제2다이 본딩 단계(S7)에서는, 상기 도전성 필러(119)를 회로기판(160)에 전기적으로 접속한다. 즉, 상기 도전성 필러(119)의 끝단에 형성된 제2도전성 범프(150)를 회로기판(160)에 형성된 상부 회로패턴(162)에 전기적으로 접속한다. 예를 들면, 상기 상부 회로패턴(162)에 플럭스를 돗팅해 놓고, 그 위해 제2도전성 범프(150)를 위치시켜 놓은 후 대략 150~300℃의 온도를 제공함으로써, 상기 플럭스를 휘발되어 제거되거 상기 제2도전성 범프(150)가 상기 상부 회로패턴(162)에 용융되어 접속되도록 한다.As shown in FIG. 3G, in the second die bonding step S7, the conductive filler 119 is electrically connected to the circuit board 160. That is, the second conductive bump 150 formed at the end of the conductive filler 119 is electrically connected to the upper circuit pattern 162 formed on the circuit board 160. For example, by placing a flux on the upper circuit pattern 162, by placing a second conductive bump 150 thereafter, the flux is volatilized and removed by providing a temperature of approximately 150 ~ 300 ℃ The second conductive bumps 150 are melted and connected to the upper circuit pattern 162.

도 3h에 도시된 바와 같이, 제2언더필 단계(S8)에서는, 상기 제2반도체 다이(120)와 상기 회로기판(160) 사이의 틈에 제2언더필(170)을 충진한다. 이때, 상기 제2언더필(170)은 제2도전성 범프(150)를 감싸는 동시에, 상기 제1인캡슐란트(140)와 상기 회로기판(160)의 사이의 틈에도 충진되도록 한다. 여기서, 상기 제2언더필(170) 역시 수지와 무기 충진재로 이루어지는데, 상기 무기 충진재의 크기는 상기 제2반도체 다이(120)와 상기 회로기판(160) 사이의 틈 크기보다 작아야 한다.As shown in FIG. 3H, in the second underfill step S8, the second underfill 170 is filled in the gap between the second semiconductor die 120 and the circuit board 160. In this case, the second underfill 170 surrounds the second conductive bump 150 and is also filled in the gap between the first encapsulant 140 and the circuit board 160. Here, the second underfill 170 is also made of a resin and an inorganic filler, the size of the inorganic filler should be smaller than the gap size between the second semiconductor die 120 and the circuit board 160.

도 3i에 도시된 바와 같이, 제2인캡슐레이션 단계(S9)에서는, 제2인캡슐란트(180)로 회로기판(160) 위의 제1반도체 다이(110), 제1인캡슐란트(140) 및 제2언더필(170)을 인캡슐레이션한다. 이와 같이 하여, 제1반도체 다이(110) 등이 외부 환경으로부터 보호된다.As shown in FIG. 3I, in the second encapsulation step S9, the first semiconductor die 110 and the first encapsulant 140 on the circuit board 160 with the second encapsulation 180. ) And the second underfill 170 are encapsulated. In this manner, the first semiconductor die 110 and the like are protected from the external environment.

도 3j에 도시된 바와 같이, 솔더볼 부착 단계(S10)에서는, 회로기판(160)의 하부 회로패턴(163)에 솔더볼(190)을 전기적으로 접속한다.As illustrated in FIG. 3J, in the attaching the solder ball (S10), the solder ball 190 is electrically connected to the lower circuit pattern 163 of the circuit board 160.

예를 들면, 회로기판(160)의 하부 회로패턴(163)에 플럭스를 돗팅해 놓고, 솔더볼(190)을 임시로 부착한 후, 대략 150~300℃의 온도를 제공함으로써, 상기 플럭스가 휘발되어 제거되면서 상기 솔더볼(190)이 상기 하부 회로패턴(163)에 단단하게 고정되도록 한다. 물론, 이러한 공정은 도 3i에 도시된 바와 달리 반도체 디바이스(100)가 뒤집어진 상태에서 진행됨은 당연하다. 다만, 도면의 일관성 및 이해의 편의를 위해 도 3i에서는 상기 솔더볼(190)이 하부를 향하는 상태로 도시하였다.
For example, by fluxing the lower circuit pattern 163 of the circuit board 160 and temporarily attaching the solder balls 190, the flux is volatilized by providing a temperature of approximately 150 to 300 ° C. The solder ball 190 is firmly fixed to the lower circuit pattern 163 while being removed. Of course, this process is naturally performed in the upside down state of the semiconductor device 100, unlike shown in FIG. However, in FIG. 3I, the solder ball 190 is shown to face downward for convenience of understanding and convenience of the drawings.

도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 제2인캡슐란트(180)가 존재하지 않는다. 따라서, 회로기판(160)의 상부에 형성된 제1반도체 다이(110), 제1인캡슐란트(140) 및 제2언더필(170)이 그대로 외부로 노출된다.As shown in FIG. 4, the second encapsulant 180 does not exist in the semiconductor device 200 according to another embodiment of the present invention. Therefore, the first semiconductor die 110, the first encapsulant 140, and the second underfill 170 formed on the circuit board 160 are exposed to the outside.

이와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 열방출 성능이 우수하다. 즉, 제1반도체 다이(110) 및 제2반도체 다이(120)의 동작중 발생하는 열이 그대로 외부로 방출됨으로써, 반도체 디바이스(200)의 방열 성능이 향상된다.
As such, the semiconductor device 200 according to another embodiment of the present invention is excellent in heat dissipation performance. That is, heat generated during operation of the first semiconductor die 110 and the second semiconductor die 120 is discharged to the outside as it is, thereby improving heat dissipation performance of the semiconductor device 200.

도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.5 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(300)는 제2반도체 다이(120)와 회로기판(160)의 사이에 실리콘 인터포저(310)가 더 위치될 수 있다.As illustrated in FIG. 5, in the semiconductor device 300 according to another exemplary embodiment, a silicon interposer 310 may be further positioned between the second semiconductor die 120 and the circuit board 160. .

상기 실리콘 인터포저(310)는 도전성 필러(119) 및 회로기판(160) 사이의 전기적 연결 경로를 재조정할 수 있음으로써, 도전성 필러(119) 및 회로기판(160) 사이의 전기적 연결 경로에 대한 디자인이 용이해진다.The silicon interposer 310 may readjust the electrical connection path between the conductive filler 119 and the circuit board 160, thereby designing an electrical connection path between the conductive filler 119 and the circuit board 160. This becomes easy.

상기 실리콘 인터포저(310)는 대략 판상의 실리콘 몸체(311)를 포함한다. 또한, 상기 실리콘 몸체(311)에는 다수의 관통전극(312)이 형성되어 있다. 더불어, 상기 실리콘 몸체(311)의 상면에는 상기 관통전극(312)과 전기적으로 연결된 상부 회로패턴(313)이 형성되고, 상기 실리콘 몸체(311)의 하면에는 상기 관통전극(312)과 전기적으로 연결된 하부 회로패턴(314)이 형성된다.The silicon interposer 310 includes a substantially plate-shaped silicon body 311. In addition, a plurality of through electrodes 312 are formed in the silicon body 311. In addition, an upper circuit pattern 313 electrically connected to the through electrode 312 is formed on an upper surface of the silicon body 311, and an upper circuit pattern 313 is electrically connected to a lower surface of the silicon body 311. The lower circuit pattern 314 is formed.

더불어, 상기 제2반도체 다이(120)의 하면에는 상기 도전성 필러(119)에 연결된 회로패턴(315)이 형성되어 있다.In addition, a circuit pattern 315 connected to the conductive filler 119 is formed on a lower surface of the second semiconductor die 120.

또한, 상기 제2반도체 다이(120)의 하면에 형성된 회로패턴(315)과 상기 실리콘 인터포저(310)의 상면에 형성된 상부 회로패턴(313)은 중간 도전성 범프(316)에 의해 상호간 연결된다. 더욱이, 상기 실리콘 인터포저(310)의 하면에 형성된 하부 회로패턴(314)은 제2도전성 범프(150)에 의해 회로기판(160)에 전기적으로 접속된다.In addition, the circuit pattern 315 formed on the lower surface of the second semiconductor die 120 and the upper circuit pattern 313 formed on the upper surface of the silicon interposer 310 are connected to each other by an intermediate conductive bump 316. Further, the lower circuit pattern 314 formed on the bottom surface of the silicon interposer 310 is electrically connected to the circuit board 160 by the second conductive bumps 150.

한편, 상기 실리콘 인터포저(310)의 하부에는 제2언더필(170)이 충진되고, 상기 실리콘 인터포저(310)의 하부에는 제3언더필(317)이 충진된다. 즉, 상기 제2언더필(170)은 대략 상기 제2도전성 범프(150)를 감싸는 형태를 하고, 상기 제3언더필(317)은 대략 상기 중간 도전성 범프(316)를 감싸는 역할을 한다.Meanwhile, a second underfill 170 is filled in the lower portion of the silicon interposer 310, and a third underfill 317 is filled in the lower portion of the silicon interposer 310. That is, the second underfill 170 substantially surrounds the second conductive bump 150, and the third underfill 317 substantially covers the intermediate conductive bump 316.

이와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 디바이스(300)는 제1,2반도체 다이(110,120)에 전기적으로 연결된 도전성 필러(119)와 회로기판(160) 사이의 전기적 연결 경로를 자유롭게 설계할 수 있고, 따라서 전체적인 반도체 디바이스(300)의 설계가 쉬워진다.
As such, the semiconductor device 300 according to another embodiment of the present invention freely designs an electrical connection path between the conductive filler 119 and the circuit board 160 electrically connected to the first and second semiconductor dies 110 and 120. As a result, the overall design of the semiconductor device 300 becomes easy.

도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.6 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(400)는 제1반도체 다이(410), 제2반도체 다이(420), 도전성 범프(430), 언더필(440), 인캡슐란트(450) 및 솔더볼(460)을 포함한다.As shown in FIG. 6, a semiconductor device 400 according to another embodiment of the present invention may include a first semiconductor die 410, a second semiconductor die 420, a conductive bump 430, an underfill 440, and Capsules 450 and solder balls 460 are included.

상기 제1반도체 다이(410)는 하면에 다수의 본드 패드(411)가 형성되고, 또한 상기 본드 패드(411)에는 재배선층(412)이 형성되어 있다. 도면중 미설명 부호 413, 414는 상기 본드 패드(411) 또는 재배선층(412)을 덮는 보호층이다.A plurality of bond pads 411 are formed on the lower surface of the first semiconductor die 410, and a redistribution layer 412 is formed on the bond pads 411. In the drawings, reference numerals 413 and 414 denote protective layers covering the bond pads 411 or the redistribution layer 412.

상기 제2반도체 다이(420)는 상면에 다수의 본드 패드(421)가 형성되고, 또한 상기 본드 패드(421)에는 재배선층(422)이 형성되어 있다. 도면중 미설명 부호 423, 424는 상기 본드 패드(421) 또는 재배선층(422)을 덮는 보호층이다.A plurality of bond pads 421 are formed on an upper surface of the second semiconductor die 420, and a redistribution layer 422 is formed on the bond pads 421. In the drawings, reference numerals 423 and 424 denote protective layers covering the bond pads 421 or the redistribution layer 422.

상기 도전성 범프(430)는 상기 제1반도체 다이(410)의 재배선층(412)과 상기 제2반도체 다이(420)의 재배선층(422)을 상호간 전기적으로 연결한다. The conductive bumps 430 electrically connect the redistribution layer 412 of the first semiconductor die 410 and the redistribution layer 422 of the second semiconductor die 420.

상기 언더필(440)은 상기 제1반도체 다이(410)와 상기 제2반도체 다이(420)의 사이에 충진되어 있다. 여기서, 상기 언더필(440)은 상기 제2반도체 다이(420)의 측면 둘레까지 감싼다.The underfill 440 is filled between the first semiconductor die 410 and the second semiconductor die 420. Here, the underfill 440 surrounds the side circumference of the second semiconductor die 420.

상기 인캡슐란트(450)는 상기 제2반도체 다이(420)의 측부를 대략 감싼다. 좀더 구체적으로 설명하면, 상기 인캡슐란트(450)는 상기 언더필(440)의 측부를 감싼다.The encapsulant 450 substantially surrounds the side of the second semiconductor die 420. In more detail, the encapsulant 450 surrounds the side of the underfill 440.

상기 솔더볼(460)은 상기 제2반도체 다이(420)의 하면에 전기적으로 접속되어, 상기 제1반도체 다이(410) 및 상기 제2반도체 다이(420)를 외부 장치와 전기적으로 연결한다.
The solder ball 460 is electrically connected to a lower surface of the second semiconductor die 420 to electrically connect the first semiconductor die 410 and the second semiconductor die 420 to an external device.

한편, 상기 제2반도체 다이(420)에는 다수의 관통전극(425)이 형성되어 있다. 즉, 상기 제2반도체 다이(420)는 상면에 다수의 재배선층(422)이 형성되고, 하면에도 다수의 재배선층(426)이 형성되어 있는데, 상기 상부 재배선층(422)과 상기 하부 재배선층(426)은 관통전극(425)에 의해 상호간 전기적으로 연결된다. 더불어, 상기 제2반도체 다이(420)의 하면에 형성된 재배선층(426)에 상기 솔더볼(460)이 전기적으로 접속된다. 따라서, 상기 제1반도체 다이(410) 및 상기 제2반도체 다이(420)는 상기 관통전극(425)을 통하여 상호간 전기적으로 연결된다. 여기서, 상기 솔더볼(460)은 제2반도체 다이(420)가 이루는 둘레 내측에만 형성되어 있는데, 이러한 형태를 통상 팬인 타입(fan in type)이라 부른다.Meanwhile, a plurality of through electrodes 425 are formed on the second semiconductor die 420. That is, the second semiconductor die 420 has a plurality of redistribution layers 422 formed on an upper surface thereof, and a plurality of redistribution layers 426 formed on a lower surface thereof. The upper redistribution layer 422 and the lower redistribution layer are formed. 426 are electrically connected to each other by through electrodes 425. In addition, the solder balls 460 are electrically connected to the redistribution layer 426 formed on the bottom surface of the second semiconductor die 420. Accordingly, the first semiconductor die 410 and the second semiconductor die 420 are electrically connected to each other through the through electrode 425. Here, the solder ball 460 is formed only on the inner circumference of the second semiconductor die 420, this type of form is commonly referred to as a fan (fan in type).

더불어, 상기 제2반도체 다이(420)는 제조 공정중 하면이 그라인딩된다. 즉, 재배선층(426) 및 솔더볼(460)의 형성전에 상기 제2반도체 다이(420)의 하면이 그라인딩됨으로써, 전체적으로 상기 제2반도체 다이(420)의 두께가 얇아진다. 이때, 상기 제2반도체 다이(420)의 상부에는 상대적으로 폭이 큰 제1반도체 다이(410)가 미리 부착되어 있음으로써, 상기 제2반도체 다이(420)의 그라인딩을 저가의 시스템을 이용하여 쉽게 구현할 수 있다. 즉, 제1반도체 다이(410)를 고정시킨 상태에서, 제2반도체 다이(420)의 하면을 그라인딩할 수 있기 때문이다. 더불어, 제1반도체 다이(410) 및 제2반도체 다이(420)가 어느 정도의 두께를 확보하고 있기 때문에, 상기 제1,2반도체 다이(410,420)의 이송, 취급 및 핸들링도 용이하다.
In addition, the bottom surface of the second semiconductor die 420 is ground during the manufacturing process. That is, the bottom surface of the second semiconductor die 420 is ground before the redistribution layer 426 and the solder ball 460 are formed, thereby reducing the thickness of the second semiconductor die 420 as a whole. At this time, since the first semiconductor die 410 having a relatively large width is previously attached to the upper portion of the second semiconductor die 420, grinding of the second semiconductor die 420 can be easily performed using a low-cost system. Can be implemented. That is, because the lower surface of the second semiconductor die 420 can be ground while the first semiconductor die 410 is fixed. In addition, since the first semiconductor die 410 and the second semiconductor die 420 have a certain thickness, the first and second semiconductor dies 410 and 420 may be easily transported, handled, and handled.

도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.7 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(500)는 인캡슐란트(450)가 언더필(440)의 측부뿐만 아니라 제1반도체 다이(410)의 측부까지 감쌀 수 있다. 이와 같이 하여, 제1반도체 다이(410)의 측부가 인캡슐란트(450)로 보호됨으로써, 외부 충격에 대한 신뢰성이 더 향상된다. As shown in FIG. 7, in the semiconductor device 500 according to another exemplary embodiment of the present invention, the encapsulant 450 may cover not only the side of the underfill 440 but also the side of the first semiconductor die 410. . In this way, the side of the first semiconductor die 410 is protected by the encapsulant 450, thereby further improving the reliability against external impact.

더욱이, 제2반도체 다이(420)의 하면에 형성된 재배선층(426)은 인캡슐란트(450)의 하면에까지 연장됨으로써, 솔더볼(460)이 제2반도체 다이(420)의 하면뿐만 아니라 인캡슐란트(450)의 하면에까지 형성된다. 따라서, 보다 많은 솔더볼(460)을 수용할 뿐만 아니라, 솔더볼(460) 사이의 피치도 충분히 확보할 수 있게 된다.Furthermore, the redistribution layer 426 formed on the bottom surface of the second semiconductor die 420 extends to the bottom surface of the encapsulant 450, so that the solder balls 460 not only the bottom surface of the second semiconductor die 420 but also the encapsulant. It is formed to the lower surface of 450. Therefore, it is possible not only to accommodate more solder balls 460 but also to sufficiently secure the pitch between the solder balls 460.

여기서, 상기 솔더볼(460)은 제2반도체 다이(420) 뿐만 아니라 인캡슐란트(450)에도 형성되어 있는데, 이러한 형태를 통상 팬아웃 타입(fan out type)이라 부른다.
Here, the solder ball 460 is formed not only on the second semiconductor die 420 but also on the encapsulant 450, which is generally referred to as a fan out type.

도 8은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.8 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(600)는 제1반도체 다이(410)의 폭이 제2반도체 다이(420)의 폭보다 상대적으로 작다. 더불어, 인캡슐란트(450)는 상기 제2반도체 다이(420) 위의 상기 제1반도체 다이(410)의 측부를 감싼다. 물론, 이러한 인캡슐란트(450)는 제1반도체 다이(410)와 제2반도체 다이(420)의 사이에 충진된 언더필(440)의 측부도 감싼다.As shown in FIG. 8, in the semiconductor device 600 according to another embodiment of the present invention, the width of the first semiconductor die 410 is relatively smaller than the width of the second semiconductor die 420. In addition, an encapsulant 450 surrounds a side of the first semiconductor die 410 above the second semiconductor die 420. Of course, the encapsulant 450 also surrounds the side of the underfill 440 filled between the first semiconductor die 410 and the second semiconductor die 420.

여기서, 상기 반도체 디바이스(600)는 제조 공정중 제2반도체 다이(420)가 아닌 제1반도체 다이(410)가 그라인딩된다. 따라서, 제1반도체 다이(410)의 두께를 상대적으로 얇게 할 수 있다. 이때, 상기 제1반도체 다이(410)의 하부에는 상대적으로 폭이 큰 제2반도체 다이(420)가 미리 부착되어 있음으로써, 상기 제1반도체 다이(410)의 그라인딩을 저가의 시스템을 이용하여 쉽게 구현할 수 있다. 즉, 제2반도체 다이(420)를 고정시킨 상태에서, 제1반도체 다이(410)의 하면을 그라인딩할 수 있기 때문이다. 더불어, 제1반도체 다이(410) 및 제2반도체 다이(420)가 어느 정도의 두께를 확보하고 있기 때문에, 상기 제1,2반도체 다이(410,420)의 이송, 취급 및 핸들링도 용이하다.
In the semiconductor device 600, the first semiconductor die 410 is ground instead of the second semiconductor die 420 during the manufacturing process. Therefore, the thickness of the first semiconductor die 410 can be made relatively thin. In this case, the second semiconductor die 420 having a relatively wide width is previously attached to the lower portion of the first semiconductor die 410, so that the grinding of the first semiconductor die 410 can be easily performed using a low-cost system. Can be implemented. That is, it is because the lower surface of the first semiconductor die 410 can be ground while the second semiconductor die 420 is fixed. In addition, since the first semiconductor die 410 and the second semiconductor die 420 have a certain thickness, the first and second semiconductor dies 410 and 420 may be easily transported, handled, and handled.

도 9는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.9 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(700)는 인캡슐란트(450)가 제1반도체 다이(410)의 측부 및 언더필(440)의 측부뿐만 아니라 제2반도체 다이(420)의 측부까지 감쌀 수 있다. 이와 같이 하여, 제2반도체 다이(420)의 측부가 인캡슐란트(450)로 보호됨으로써, 외부 충격에 대한 신뢰성이 더 향상된다.
As shown in FIG. 9, in the semiconductor device 700 according to another embodiment of the present invention, the encapsulant 450 may include the second semiconductor as well as the side of the first semiconductor die 410 and the side of the underfill 440. It may wrap up to the side of the die 420. In this manner, the side portion of the second semiconductor die 420 is protected by the encapsulant 450, whereby the reliability against external impact is further improved.

이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor device and the manufacturing method thereof according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

100~700; 반도체 디바이스
110; 제1반도체 다이 111; 본드 패드
112; 재배선층 113,114; 보호층
119; 도전성 필러 120; 제2반도체 다이
121; 본드 패드 122; 재배선층
123,124; 보호층 129; 제1도전성 범프
130; 제1언더필 140; 제1인캡슐란트
150; 제2도전성 범프 160; 회로기판
161; 절연층 162,163; 회로패턴
164; 도전성 비아 165,166; 솔더 마스크
170; 제2언더필 180; 제2인캡슐란트
190; 솔더볼 310; 실리콘 인터포저
311; 실리콘 몸체 312; 관통전극
313; 상부 회로패턴 314; 하부 회로패턴
315; 회로패턴 316; 중간 도전성 범프
317; 제3언더필
410; 제1반도체 다이 411; 본드 패드
412; 재배선층 413,414; 보호층
420; 제2반도체 다이 421; 본드 패드
422; 재배선층 423,424; 보호층
425; 관통전극 426; 재배선층
427; 보호층 430; 도전성 범프
440; 언더필 450; 인캡슐란트
460; 솔더볼100-700; Semiconductor devices
110; First semiconductor die 111; Bond pad
112; Redistribution layer 113,114; Protective layer
119; Conductive filler 120; Second semiconductor die
121; Bond pads 122; Re-
123,124; Protective layer 129; 1st conductive bump
130; First underfill 140; First Encapsulation
150; Second conductive bump 160; Circuit board
161; Insulating layers 162,163; Circuit pattern
164; Conductive vias 165,166; Solder mask
170; Second underfill 180; Second Encapsulant
190; Solder ball 310; Silicon interposer
311; Silicone body 312; Penetrating electrode
313; Upper circuit patterns 314; Bottom circuit pattern
315; Circuit pattern 316; Medium conductive bump
317; 3rd Underfill
410; First semiconductor die 411; Bond pad
412; Redistribution layer 413,414; Protective layer
420; Second semiconductor die 421; Bond pad
422; Redistribution layer 423,424; Protective layer
425; Through electrode 426; Re-
427; Protective layer 430; Conductive bump
440; Underfill 450; Encapsulant
460; Solder ball

Claims (24)

제1반도체 다이;
상기 제1반도체 다이의 하부에 상기 제1반도체 다이의 크기보다 작은 크기를 가지며 전기적으로 접속된 제2반도체 다이;
상기 제2반도체 다이의 둘레와 대응되는 상기 제1반도체 다이에 형성된 구리 재질의 도전성 필러; 및,
상기 도전성 필러가 전기적으로 접속되는 회로기판을 포함하고,
상기 도전성 필러와 상기 회로기판은 솔더 재질의 제2도전성 범프에 의해 상호간 전기적으로 접속된 것을 특징으로 하는 반도체 디바이스.A first semiconductor die;
A second semiconductor die under the first semiconductor die, the second semiconductor die being smaller than the size of the first semiconductor die and electrically connected to the first semiconductor die;
A conductive filler made of copper formed on the first semiconductor die corresponding to a circumference of the second semiconductor die; And,
A circuit board to which the conductive filler is electrically connected,
And the conductive filler and the circuit board are electrically connected to each other by a second conductive bump made of a solder material. 제 1 항에 있어서,
상기 제1반도체 다이와 상기 제2반도체 다이는 제1도전성 범프에 의해 상호간 전기적으로 접속된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And the first semiconductor die and the second semiconductor die are electrically connected to each other by a first conductive bump. 제 1 항에 있어서,
상기 제2반도체 다이는 적어도 하나의 관통전극을 포함함을 특징으로 하는 반도체 디바이스.The method of claim 1,
And the second semiconductor die comprises at least one through electrode. 제 1 항에 있어서,
상기 제1반도체 다이와 상기 제2반도체 다이의 사이에는 제1언더필이 더 충진된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a first underfill further filled between the first semiconductor die and the second semiconductor die. 제 1 항에 있어서,
상기 제1반도체 다이의 하부와 상기 도전성 필러의 둘레는 제1인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
A lower portion of the first semiconductor die and a circumference of the conductive filler are encapsulated with a first encapsulant. 제 1 항에 있어서,
상기 제2반도체 다이와 상기 회로기판의 사이에는 제2언더필이 충진된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a second underfill filled between the second semiconductor die and the circuit board. 제 1 항에 있어서,
상기 회로기판 위의 상기 제1반도체 다이 및 제2반도체 다이의 둘레는 제2인캡슐란트로 인캡슐레이션된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
Wherein a circumference of the first semiconductor die and the second semiconductor die on the circuit board are encapsulated with a second encapsulant. 제 1 항에 있어서,
상기 회로기판에는 솔더볼이 부착된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a solder ball attached to the circuit board. 제 1 항에 있어서,
상기 제2반도체 다이와 상기 회로기판의 사이에는 실리콘 인터포저가 위치된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a silicon interposer positioned between the second semiconductor die and the circuit board. 제9항에 있어서,
상기 실리콘 인터포저는
실리콘 몸체;
상기 실리콘 몸체에 형성된 다수의 관통전극;
상기 관통전극에 전기적으로 연결되고, 상기 실리콘 몸체의 상면과 하면에 형성된 다수의 회로 패턴을 포함하고,
상기 상면에 형성된 회로패턴에는 상기 도전성 필러에 전기적으로 접속된 중간 도전성 범프가 연결되고,
상기 하면에 형성된 회로패턴에는 상기 제2도전성 범프가 전기적으로 접속된 것을 특징으로 하는 반도체 디바이스.10. The method of claim 9,
The silicon interposer
Silicone body;
A plurality of through electrodes formed on the silicon body;
A plurality of circuit patterns electrically connected to the through electrodes and formed on upper and lower surfaces of the silicon body,
An intermediate conductive bump electrically connected to the conductive filler is connected to the circuit pattern formed on the upper surface.
And the second conductive bumps are electrically connected to a circuit pattern formed on the lower surface. 둘레에 구리 재질로 다수의 도전성 필러가 형성된 제1반도체 다이와, 상기 도전성 필러의 내측에 위치되는 제2반도체 다이를 구비하여, 상호간 전기적으로 본딩하는 제1다이 본딩 단계;
상기 도전성 필러 및 제2반도체 다이를 제1인캡슐란트로 인캡슐레이션하는 제1인캡슐레이션 단계;
상기 제1인캡슐란트, 도전성 필러 및 제2반도체 다이를 그라인딩하여, 상기 제2반도체 다이의 두께가 얇아지도록 하는 동시에, 상기 도전성 필러는 외부로 노출되도록 하는 제1그라인딩 단계;
상기 제1반도체 다이를 그라인딩하여, 상기 제1반도체 다이의 두께가 얇아지도록 하는 제2그라인딩 단계; 및,
상기 도전성 필러를 회로기판에 전기적으로 접속하는 제2다이 본딩 단계를 포함하고,
상기 제1그라인딩 단계 이후
상기 도전성 필러에는 솔더 재질의 제2도전성 범프를 형성하는 제2도전성 범프 형성 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.A first die bonding step comprising: a first semiconductor die having a plurality of conductive fillers formed of copper on the periphery; and a second semiconductor die positioned inside the conductive filler;
A first encapsulation step of encapsulating the conductive filler and the second semiconductor die with a first encapsulant;
A first grinding step of grinding the first encapsulant, the conductive filler, and the second semiconductor die so that the thickness of the second semiconductor die is reduced and the conductive filler is exposed to the outside;
A second grinding step of grinding the first semiconductor die to make the thickness of the first semiconductor die thin; And,
A second die bonding step of electrically connecting the conductive filler to a circuit board,
After the first grinding step
The conductive filler further comprises a second conductive bump forming step of forming a second conductive bump of a solder material. 제 11 항에 있어서,
상기 제1반도체 다이와 제2반도체 다이의 전기적 본딩은 제1도전성 범프에 의해 이루어짐을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 11,
And wherein the electrical bonding between the first semiconductor die and the second semiconductor die is made by a first conductive bump. 제 11 항에 있어서,
상기 제1다이 본딩 단계 이후
상기 제1,2반도체 다이 사이의 틈에 제1언더필을 충진하는 제1언더필 충진 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 11,
After the first die bonding step
And a first underfill filling step of filling the first underfill in the gap between the first and second semiconductor dies. 제 11 항에 있어서,
상기 제2반도체 다이는 적어도 하나의 관통전극을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 11,
And the second semiconductor die comprises at least one through electrode. 제 11 항에 있어서,
상기 제2다이 본딩 단계 이후
상기 제2반도체 다이와 상기 회로기판 사이에는 제2언더필을 충진하는 제2언더필 충진 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 11,
After the second die bonding step
And a second underfill filling step of filling a second underfill between the second semiconductor die and the circuit board. 제 11 항에 있어서,
상기 제2다이 본딩 단계 이후
상기 제1,2반도체 다이를 제2인캡슐란트로 인캡슐레이하는 제2인캡슐레이션 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 11,
After the second die bonding step
And a second encapsulation step of encapsulating the first and second semiconductor die with a second encapsulant. 제 11 항에 있어서,
상기 제2다이 본딩 단계 이후
상기 회로기판에 솔더볼을 부착하는 솔더볼 부착 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method of claim 11,
After the second die bonding step
And a solder ball attaching step of attaching solder balls to the circuit board. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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