KR101165730B1 - Data retention circuit - Google Patents

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정성욱
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류경호
정동훈
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연세대학교 산학협력단
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Abstract

본 발명은 슬립 모드(Sleep Mode) 이전 상태의 데이터를 저장하는 기능을 가지는 데이터 리텐션 회로에 관한 것이다. 본 발명의 실시 예에 따른 데이터 리텐션 회로는 제 1 노드 및 제 2 노드에 연결되는 마스터 래치, 제 3 노드 및 제 4 노드에 연결되는 슬래이브 래치, 상기 제 2 노드의 전압이 하이(high)인 경우에 상기 제 1 노드와 상기 제3 노드 사이에 전류 통로를 형성하는 제 1 스위치 및 상기 제 1 노드의 전압이 하이인 경우에 상기 제 2 노드와 상기 제 4 노드 사이에 전류 통로를 형성하는 제 2 스위치를 포함한다.

Figure R1020090135163

The present invention relates to a data retention circuit having a function of storing data in a sleep mode pre-sleep state. A data latch circuit according to an embodiment of the present invention includes a master latch connected to a first node and a second node, a slave latch connected to a third node and a fourth node, a voltage of the second node is high, A first switch that forms a current path between the first node and the third node when the voltage of the first node is high and a second switch that forms a current path between the second node and the fourth node when the voltage of the first node is high And a second switch.

Figure R1020090135163

Description

데이터 리텐션 회로{DATA RETENTION CIRCUIT}DATA RETENTION CIRCUIT [0002]

본 발명은 마스터-슬래이브 래치(Master-Slave latch)에 대한 것이다.The present invention is directed to a master-slave latch.

최근 들어, 반도체 회로의 집적도가 증가됨에 따라, 누설전류(leakage current)의 증가와 동작 주파수의 상승으로 인해 전력소모가 급격히 증가하였다. 따라서 전력소모를 최소화하기 위한 저전력 회로기술이 요구된다. 저 전력 설계로 가장 많이 사용되는 것이 MTCMOS(Multi-Threshold CMOS)기술이다. 그러나 MTCMOS 기술은 슬립모드에서 전원이 오프 되어 래치에 저장된 내용이 지워진다. 따라서 다시 엑티브 모드로 전환 시 데이터가 복원되지 않는 문제점이 있다.In recent years, as the degree of integration of semiconductor circuits has increased, power consumption has increased sharply due to an increase in leakage current and an increase in operating frequency. Therefore, low power circuit technology is required to minimize power consumption. The most commonly used low power design is MTCMOS (Multi-Threshold CMOS) technology. However, the MTCMOS technology is powered off in sleep mode and the contents stored in the latch are cleared. Therefore, there is a problem that data is not restored when switching to the active mode again.

따라서 슬립모드 전의 데이터를 저장하는 기능을 갖는 리텐션 래치가 별도로 구비되어 슬립모드 전의 데이터를 복원한다. 상기 리텐션 래치에는 슬립모드 시에도 항상 전원이 공급된다.Therefore, a retention latch having a function of storing data before the sleep mode is additionally provided to recover data before the sleep mode. The retention latch is always supplied with power even in the sleep mode.

본 발명의 목적은 집적도를 높이고, 전력 소모를 감소시키는 데이터 리텐션 회로를 제공함에 있다. An object of the present invention is to provide a data retention circuit that increases the degree of integration and reduces power consumption.

본 발명의 실시 예에 따른 데이터 리텐션 회로는 제 1 노드 및 제 2 노드에 연결되는 마스터 래치; 제 3 노드 및 제 4 노드에 연결되는 슬래이브 래치; 상기 제 2 노드의 전압이 하이(high)인 경우에 상기 제 1 노드와 상기 제3 노드 사이에 전류 통로를 형성하는 제 1 스위치; 및 상기 제 1 노드의 전압이 하이인 경우에 상기 제 2 노드와 상기 제 4 노드 사이에 전류 통로를 형성하는 제 2 스위치를 포함한다.A data retention circuit according to an embodiment of the present invention includes: a master latch connected to a first node and a second node; A slave latch connected to the third node and the fourth node; A first switch forming a current path between the first node and the third node when the voltage of the second node is high; And a second switch that forms a current path between the second node and the fourth node when the voltage at the first node is high.

실시 예로서, 상기 데이터 리텐션 회로는 상기 제 1 노드 및 상기 제 3 노드 사이에 연결되고 상기 제 1 스위치와 직렬 연결되며, 클럭신호에 따라 전류 통로를 형성하는 제 3 스위치; 및 상기 제 2 노드 및 상기 제 4 노드 사이에 연결되고 상기 제 2 스위치와 직렬연결되며, 상기 클럭신호에 따라 전류 통로를 형성하는 제 4 스위치를 더 포함한다.In an embodiment, the data retention circuit includes a third switch connected between the first node and the third node and serially connected with the first switch, the third switch forming a current path in accordance with the clock signal; And a fourth switch connected between the second node and the fourth node and serially connected with the second switch, and forming a current path in accordance with the clock signal.

실시 예로서, 상기 제 1 내지 4 스위치는 MOS 트랜지스터로 구성할 수 있다.As an embodiment, the first to fourth switches may be composed of MOS transistors.

실시 예로서, 상기 데이터 리텐션 회로는 상기 제 3 노드와 연결되며, 입력신호를 반전하여 전달하는 제 1 논리 게이트; 및 상기 제 4 노드와 연결되며, 입력신호를 반전하여 전달하는 제 2 논리 게이트를 포함하는 출력회로를 더 포함할 수 있다.In an embodiment, the data retention circuit includes: a first logic gate connected to the third node for inverting and transmitting an input signal; And an output circuit connected to the fourth node and including a second logic gate inverting and transmitting the input signal.

실시 예로서, 상기 마스터 래치, 상기 제 1 내지 4 스위치 및 상기 출력회로는 제 1 전압을 동작 전압으로 사용하며, 상기 슬래이브 래치는 제 2 전압을 동작 전압으로 사용할 수 있다.As an embodiment, the master latch, the first to fourth switches, and the output circuit may use a first voltage as an operation voltage, and the slave latch may use a second voltage as an operation voltage.

실시 예로서, 상기 제 1 전압의 상태는 엑티브 모드(Active mode) 및 슬립 모드(Sleep Mode) 중 어느 하나이며, 상기 제 2 전압의 상태는 엑티브 모드로 할 수 있다.In an embodiment, the state of the first voltage may be one of an active mode and a sleep mode, and the state of the second voltage may be an active mode.

실시 예로서, 상기 슬래이브 래치 및 상기 출력회로의 상기 제 1 및 2 논리 게이트는 고전압 인버터로 구성할 수 있다.In an embodiment, the slave latch and the first and second logic gates of the output circuit may comprise a high voltage inverter.

본 발명의 실시 예에 따른 데이터 리텐션 회로에 의하면, 로우 및 하이 신호 중 어떤 신호가 입력되어도 마스터 래치에서 슬래이브 래치로 항상 로우(low)신호가 전달된다. 따라서 전압 차에 의한 전류 형성이 방지되어 전력소모가 감소한다. 더불어 별도의 리텐션 래치를 구비하지 않고도 데이터 저장 및 복원 기능이 제공된다. 따라서 집적도가 향상된다. 또한 상기 별도의 리텐션 래치를 위한 추가적인 신호가 요구되지 않으므로 집적도가 향상된다.According to the data retention circuit according to the embodiment of the present invention, a low signal is always transmitted from the master latch to the slave latch regardless of which of the low and high signals is input. Therefore, current formation due to the voltage difference is prevented and power consumption is reduced. In addition, a data storage and restoration function is provided without a separate retention latch. Therefore, the degree of integration is improved. Further, since no additional signal is required for the separate retention latch, the degree of integration is improved.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

도 1은 본 발명의 실시 예에 따른 데이터 리텐션 회로(400)를 포함하는 시스템(100)의 블록도이다.1 is a block diagram of a system 100 including a data retention circuit 400 in accordance with an embodiment of the present invention.

시스템(100)은 외부 인터페이스를 위한 입출력 전원(Input-Output Power)전압과, 시스템 목적에 맞는 연산 등을 수행하는 로직(logic)을 위한 코어 전원(Core Power)전압을 포함하는 적어도 2개의 전원전압을 사용한다. 그러나 모바일 시스템과 같이 높은 집적도를 요하는 시스템에서는 외부 인터페이스의 핀(pin)의 개수가 적어야 한다. 따라서 외부에서 받을 수 있는 전력은 단일 파워로 제한될 수도 있다. 즉, 제한된 외부 인터페이스 핀의 개수(예를 들면 1개)로 입출력 전원 전압(이하, VDDH 라고 한다.) 및 코어 전원 전압(이하, VDDL 이라고 한다.)을 모두 제공해야 한다.The system 100 includes at least two power supply voltages including an input-output power voltage for an external interface and a core power voltage for logic to perform an operation suitable for a system purpose, Lt; / RTI > However, in a system requiring a high degree of integration such as a mobile system, the number of pins of the external interface must be small. Therefore, the power that can be received from the outside may be limited to a single power. That is, both the input / output power supply voltage (hereinafter referred to as VDDH) and the core power supply voltage (hereinafter referred to as VDDL) must be provided by the number (for example, one) of limited external interface pins.

상기 시스템(100)은 입출력 전원(IO Power, 110), 전압 조정기(130), 로직(Logic, 140)을 포함한다. The system 100 includes an input / output power source 110, a voltage regulator 130, and a logic 140.

로직(140)은 복수의 데이터 리텐션 회로(400)을 포함한다.The logic 140 includes a plurality of data retention circuits 400.

입출력 전원(110)은 데이터 리텐션 회로(400)의 슬래이브 래치(220A) 및 전압 조정기(130)에 전력을 공급한다. 전압 조정기(130)를 통해 로직(140)에 공급되는 전원을 코어 전원(Core Power)으로 정의한다. 이때 코어 전원 전압은 VDDL이다.The input / output power supply 110 supplies power to the slave latch 220A and the voltage regulator 130 of the data retention circuit 400. The power supplied to the logic 140 through the voltage regulator 130 is defined as a core power. At this time, the core power supply voltage is VDDL.

전압 조정기(130)가 사용되어 입출력 전원(110)으로부터 공급받은 입출력 전원 전압(VDDH)를 코어 전원 전압(VDDL)으로 변환한다. 변환된 코어 전원 전압(VDDL)은 로직(140)에 공급된다. The voltage regulator 130 is used to convert the input / output power supply voltage VDDH supplied from the input / output power supply 110 to the core power supply voltage VDDL. The converted core power supply voltage VDDL is supplied to the logic 140.

로직(140)은 코어 전원 전압(VDDL)을 공급받는다. 로직(140)은 슬립모 드(Sleep Mode, 전원을 공급받지 않는 상태) 또는 엑티브 모드(Active Mode, 전원이 공급받는 상태)를 가질 수 있다. 로직(140)이 동작하는 엑티브 모드 시에, 로직(140)에 코어전원 전압(VDDL)이 공급된다. 로직(140)이 동작하지 않는 슬립모드 시에, 로직(140)에 코어 전원 전압(VDDL)이 공급되지 않는다.Logic 140 is supplied with core supply voltage VDDL. The logic 140 may have a sleep mode or an active mode. In the active mode in which the logic 140 operates, the core supply voltage VDDL is supplied to the logic 140. [ The core supply voltage VDDL is not supplied to the logic 140 in the sleep mode in which the logic 140 does not operate.

슬래이브 래치(220A)를 제외한 데이터 리텐션 회로(400)는 코어 전원 전압(VDDL)을 공급받는다.The data retention circuit 400 except for the slave latch 220A is supplied with the core power supply voltage VDDL.

데이터 리텐션 회로(400)의 슬래이브 래치(220A)는 입출력 전원 전압(VDDH)을 공급받는다. 본 발명의 실시 예에 따른 데이터 리텐션 회로(400)는 슬래이브 래치(220A)에 데이터 리텐션 기능을 제공할 것이다. 슬래이브 래치(220A)는 로직(140)이 슬립 모드로 전환할 때, 로직(140)의 마스터 래치(210)의 데이터를 백업하도록 구성된다. 따라서, 로직(140)이 슬립 모드인 경우에도 슬래이브 래치(220A)에 입출력 전원 전압(VDDH)이 공급되어야 한다. 즉, 슬래이브 래치(220A)는 로직(140)이 엑티브 모드 인지 또는 슬립 모드 인지에 관계없이 엑티브 모드이다.The slave latch 220A of the data retention circuit 400 receives the input / output power supply voltage VDDH. The data retention circuit 400 according to the embodiment of the present invention may provide a data retention function to the slave latch 220A. The slave latch 220A is configured to back up the data of the master latch 210 of the logic 140 when the logic 140 switches to the sleep mode. Therefore, even when the logic 140 is in the sleep mode, the input / output power supply voltage VDDH must be supplied to the slave latch 220A. That is, the slave latch 220A is active regardless of whether the logic 140 is in an active mode or a sleep mode.

슬래이브 래치(220A)가 코어 전원 전압(VDDL)을 공급받는다면, 로직(140)이 슬립 모드일 때 전압조정기(130)가 사용되어야 한다. 따라서 전압조정기(130)에서 추가적인 전력손실이 발생한다. 그러나 도 1 과 같이 슬래이브 래치(220A)가 입출력 전원 전압(VDDH)을 공급받는 경우, 로직(140)이 슬립모드일 때 전압 조정기(130)가 소모하는 추가적인 전력의 손실은 방지된다.If the slave latch 220A is supplied with the core supply voltage VDDL, the voltage regulator 130 should be used when the logic 140 is in the sleep mode. Therefore, an additional power loss occurs in the voltage regulator 130. However, when the slave latch 220A is supplied with the input / output power supply voltage VDDH as shown in FIG. 1, loss of additional power consumed by the voltage regulator 130 when the logic 140 is in the sleep mode is prevented.

도 2 는 본 발명의 실시 예에 따른 데이터 리텐션 회로(200)를 보여주는 회로도이다.2 is a circuit diagram showing a data retention circuit 200 according to an embodiment of the present invention.

도 2를 참조하면, 데이터 리텐션 회로(200)는 마스터 래치(210), 슬래이브 래치(220), 연결회로(230)를 포함한다.Referring to FIG. 2, the data retention circuit 200 includes a master latch 210, a slave latch 220, and a connection circuit 230.

마스터 래치(210)는 마스터 래치(210)의 제 1 인버터(213) 및 제 2 인버터(214)를 구비한다. 슬래이브 래치(220)는 슬래이브 래치(220)의 제 3 인버터(221) 및 제 4 인버터(222)를 구비한다.The master latch 210 includes a first inverter 213 and a second inverter 214 of the master latch 210. The slave latch 220 has a third inverter 221 and a fourth inverter 222 of the slave latch 220.

마스터 래치(210)는 입력신호(D)를 슬래이브 래치(220)에 전달한다. 마스터 래치(210)는 피드백(feedback) 구조로 되어 있다. 즉, 마스터 래치(210)의 제 1 인버터(213)의 출력신호는 마스터 래치(210)의 제 2 인버터(214)의 입력신호이며, 마스터 래치(210)의 제 2 인버터(214)의 출력신호는 마스터 래치(210)의 제 1 인버터(213)의 입력신호이다.The master latch 210 transfers the input signal D to the slave latch 220. The master latch 210 has a feedback structure. That is, the output signal of the first inverter 213 of the master latch 210 is the input signal of the second inverter 214 of the master latch 210, and the output signal of the second inverter 214 of the master latch 210 Is the input signal of the first inverter 213 of the master latch 210.

마스터 래치(210)와 연결된 제 2 노드(212)는 연결회로(230)의 제 1 MOS 트랜지스터(231)의 게이트와 연결된다. 마스터 래치(210)와 연결된 제 1 노드(211)는 연결회로(230)의 제 2 MOS 트랜지스터(232)의 게이트와 연결된다.The second node 212 connected to the master latch 210 is connected to the gate of the first MOS transistor 231 of the connection circuit 230. The first node 211 connected to the master latch 210 is connected to the gate of the second MOS transistor 232 of the connection circuit 230.

슬래이브 래치(220)는 마스터 래치(210)로부터 신호를 수신한다. 슬래이브 래치(220)는 피드백(feedback) 구조로 되어 있다. 슬래이브 래치(220)의 제 3 인버터(221)의 출력신호는 슬래이브 래치(220)의 제 4 인버터(222)의 입력신호이며, 슬래이브 래치(220)의 제 4 인버터(222)의 출력신호는 슬래이브 래치(220)의 제 3 인버터(221)의 입력신호이다. 슬래이브 래치(220)는 제 3 노드(223) 및 제 4 노드(224)에 연결된다.The slave latch 220 receives a signal from the master latch 210. The slave latch 220 has a feedback structure. The output signal of the third inverter 221 of the slave latch 220 is the input signal of the fourth inverter 222 of the slave latch 220 and the output signal of the output of the fourth inverter 222 of the slave latch 220 The signal is the input signal of the third inverter 221 of the slave latch 220. The slave latch 220 is connected to the third node 223 and the fourth node 224.

연결회로(230)는 제 1 내지 제 4 MOS 트랜지스터들(231 내지 234)을 포함하 며, 마스터 래치(210)와 슬래이브 래치(220)를 연결한다. 제 1 및 제 3 MOS 트랜지스터(231, 233)는 제 1 노드(211)와 제 3 노드(223) 사이에 연결된다. 예시적으로, 제 1 및 제 3 MOS 트랜지스터(231, 233)는 직렬 연결되어 있다. 제 2 및 제 4 MOS 트랜지스터(232, 234)는 제 2 노드(212)와 제 4 노드(224) 사이에 연결된다. 예시적으로, 제 2 및 제 4 MOS 트랜지스터(232, 234)는 직렬 연결되어 있다.The connection circuit 230 includes the first to fourth MOS transistors 231 to 234 and connects the master latch 210 and the slave latch 220. The first and third MOS transistors 231 and 233 are connected between the first node 211 and the third node 223. Illustratively, the first and third MOS transistors 231 and 233 are connected in series. The second and fourth MOS transistors 232 and 234 are connected between the second node 212 and the fourth node 224. Illustratively, the second and fourth MOS transistors 232 and 234 are connected in series.

따라서 제 1 MOS 트랜지스터(231)는 제 2 노드(212)의 신호가 하이(high)일 때 턴-온 된다. 제 2 MOS 트랜지스터(232)는 제 1 노드(211)의 신호가 하이(high)일 때 턴-온 된다. Therefore, the first MOS transistor 231 is turned on when the signal of the second node 212 is high. The second MOS transistor 232 is turned on when the signal of the first node 211 is high.

제 1 MOS 트랜지스터(231)와 제 3 MOS 트랜지스터(233)가 모두 턴-온 될 때 제 1 노드(211)와 제 3 노드(223)가 연결된다. 그리고 제 2 MOS 트랜지스터(232)와 제 4 MOS 트랜지스터(234)가 모두 턴-온 될 때 제 2 노드(212)와 제 4 노드(224)가 연결된다.The first node 211 and the third node 223 are connected when both the first MOS transistor 231 and the third MOS transistor 233 are turned on. When the second MOS transistor 232 and the fourth MOS transistor 234 are both turned on, the second node 212 and the fourth node 224 are connected.

상기 데이터 리텐션 회로에 각각 공급되는 클럭 펄스 신호 CK1, CK2 또는 CK3와 반전 클럭 펄스 신호 nCK(201)의 위상은 반대이고, 주파수는 동일하다. nCK, CK1에 따라 전송게이트들(201, 215)의 전송경로가 온/오프 된다. nCK가 하이(high)일 때 입력신호(D)가 입력되면 제 2 노드 및 제 1 노드에 신호가 전달된다. CK1이 하이(high)일 때, 마스터 래치(210)의 제 2 인버터(214)의 출력이 마스터 래치의 제 1 인버터(213)의 입력신호로 피드백된다. CK2, CK3가 하이(high)일 때 제 3 MOS 트랜지스터(233)와 제 4 MOS 트랜지스터(234)가 턴-온 된다.The phases of the clock pulse signals CK1, CK2, and CK3 and the inverted clock pulse signal nCK 201 supplied to the data retention circuit are opposite and the frequencies are the same. the transmission paths of the transmission gates 201 and 215 are turned on / off according to nCK and CK1. When nCK is high, a signal is transmitted to the second node and the first node when the input signal D is input. When CK1 is high, the output of the second inverter 214 of the master latch 210 is fed back to the input signal of the first inverter 213 of the master latch. The third MOS transistor 233 and the fourth MOS transistor 234 are turned on when CK2 and CK3 are high.

도 2의 회로에서, 입력신호(D)가 로우(low)인지 하이(high)인지에 관계없이, 마스터 래치(210)에서 슬래이브 래치(220)에 항상 로우(low) 신호가 전달된다. 이는 도 3 및 도 4 를 참조하여 더 상세하게 설명된다.In the circuit of FIG. 2, a low signal is always delivered from the master latch 210 to the slave latch 220, regardless of whether the input signal D is low or high. This will be explained in more detail with reference to FIG. 3 and FIG.

도 3 은 도 2의 데이터 리텐션 회로(200)에서 입력신호(D)가 하이(high)인 경우를 보여주는 회로도이다.3 is a circuit diagram showing a case where the input signal D is high in the data retention circuit 200 of FIG.

도 3을 참조하면, 입력신호(D)는 마스터 래치(210)의 제 1 인버터(213)을 통해 제 2 노드(212)로 전달된다. 따라서 제 2 노드(212)의 신호는 하이(high)이다. 그리고 마스터 래치(210)의 제 2 인버터(214)의 출력신호가 제 1 노드(211)에 전달된다. 제 1 노드(211)의 신호는 로우(low)이다. CK1이 하이(high)일 때, 피드백 구조에 의해, 마스터 래치(210)의 제 1 인버터(213)의 입력신호는 로우(low)이다. 3, the input signal D is transferred to the second node 212 through the first inverter 213 of the master latch 210. Thus, the signal at the second node 212 is high. The output signal of the second inverter 214 of the master latch 210 is transferred to the first node 211. The signal at the first node 211 is low. When CK1 is high, the input structure of the first inverter 213 of the master latch 210 is low by the feedback structure.

제 1 MOS 트랜지스터(231)의 게이트는 제 2 노드(212)와 연결된다. 제 2 노드(212)의 신호가 하이(high)이므로 제 1 MOS 트랜지스터(231)가 턴-온 된다. 반면, 제 2 MOS 트랜지스터(232)의 게이트는 제 1 노드(211)와 연결된다. 제 1 노드(211)의 신호가 로우(low)이므로 제 2 MOS 트랜지스터(232)는 턴-온 되지 않는다.The gate of the first MOS transistor 231 is connected to the second node 212. Since the signal of the second node 212 is high, the first MOS transistor 231 is turned on. On the other hand, the gate of the second MOS transistor 232 is connected to the first node 211. The second MOS transistor 232 is not turned on because the signal of the first node 211 is low.

CK2가 하이(high)일 때 제 3 MOS 트랜지스터(233)가 턴-온 되고 제 1 노드(211)의 로우(low) 신호가 제 3 노드(223)로 전달된다. 제 4 노드(224)의 신호는 슬래이브 래치(220)의 제 4 인버터(222)의 출력단과 연결되므로 하이(high)이다.The third MOS transistor 233 is turned on and the low signal of the first node 211 is transmitted to the third node 223 when CK2 is high. The signal at the fourth node 224 is high because it is connected to the output of the fourth inverter 222 of the slave latch 220. [

이때, CK3도 하이(high)이므로 제 4 MOS 트랜지스터(234)도 턴-온 된다. 그러나 제 2 MOS 트랜지스터(232)는 턴-온 되지 않으므로 제 2 노드(212)와 제 4 노드(224)는 연결되지 않는다. 제 2 노드(212)와 제 4 노드(224)의 신호는 모두 하 이(high)이나, 슬래이브 래치(220)의 피드백 구조에 의하여 제 4 노드(224)의 신호가 하이(high)가 된다. 마스터 래치(210)에서 슬래이브 래치(220)로 신호가 전달된 결과로 제 4 노드(224)의 신호가 하이(high)인 것은 아니다.At this time, since CK3 is also high, the fourth MOS transistor 234 is also turned on. However, since the second MOS transistor 232 is not turned on, the second node 212 and the fourth node 224 are not connected. The signals of the second node 212 and the fourth node 224 are both high but the signal of the fourth node 224 becomes high by the feedback structure of the slave latch 220 . The signal of the fourth node 224 is not high as a result of the signal being transferred from the master latch 210 to the slave latch 220.

도 4 는 도 2의 데이터 리텐션 회로(200)에서 입력신호(D)가 로우(low)인 경우를 보여주는 회로도이다.4 is a circuit diagram showing a case where the input signal D is low in the data retention circuit 200 of FIG.

도 4 를 참조하면, 입력신호(D)는 마스터 래치(210)의 제 1 인버터(213)를 통해 제 2 노드(212)로 전달된다. 따라서 제 2 노드(212)의 신호는 로우(low)이다. 그리고 마스터 래치(210)의 제 2 인버터(214)의 출력신호가 제 1 노드(211)에 전달된다. 제 1 노드(211)의 신호는 하이(high)이다. CK1이 하이(high)일 때, 피드백 구조에 의해, 마스터 래치(210)의 제 1 인버터(213)의 입력신호는 하이(high)이다. 4, the input signal D is transferred to the second node 212 through the first inverter 213 of the master latch 210. [ Thus, the signal at the second node 212 is low. The output signal of the second inverter 214 of the master latch 210 is transferred to the first node 211. The signal at the first node 211 is high. When CK1 is high, the input structure of the first inverter 213 of the master latch 210 is high due to the feedback structure.

제 2 MOS 트랜지스터(232)의 게이트는 제 1 노드(211)와 연결된다. 제 1 노드(211)의 신호가 하이(high)이므로 제 2 MOS 트랜지스터(232)가 턴-온 된다. 반면, 제 1 MOS 트랜지스터(231)의 게이트는 제 2 노드(212)와 연결된다. 제 2 노드(212)의 신호가 로우(low)이므로 제 1 MOS 트랜지스터(231)는 턴-온 되지 않는다.The gate of the second MOS transistor 232 is connected to the first node 211. The signal of the first node 211 is high and the second MOS transistor 232 is turned on. On the other hand, the gate of the first MOS transistor 231 is connected to the second node 212. Since the signal of the second node 212 is low, the first MOS transistor 231 is not turned on.

CK3가 하이(high)일 때 제 4 MOS 트랜지스터(234)가 턴-온 된다. 따라서 제 2 노드(212)의 신호 로우(low)가 제 4 노드(224)로 전달된다. When CK3 is high, the fourth MOS transistor 234 is turned on. Thus, the signal low of the second node 212 is transferred to the fourth node 224.

CK2도 하이(high)이므로 제 3 MOS 트랜지스터(233)도 턴-온 된다. 그러나 제 1 MOS 트랜지스터(231)는 턴-온 되지 않으므로 제 1 노드(211)와 제 3 노드(223)는 연결되지 않는다. 제 1 노드(211)와 제 3 노드(223)의 신호는 모두 하이(high)이 나, 슬래이브 래치(220)의 피드백 구조에 의하여 제 3 노드(223)의 신호가 하이(high)가 된다. 마스터 래치(210)에서 슬래이브 래치(220)로 신호가 전달된 결과로 제 3 노드(223)의 신호가 하이(high)인 것은 아니다.Since CK2 is also high, the third MOS transistor 233 is also turned on. However, since the first MOS transistor 231 is not turned on, the first node 211 and the third node 223 are not connected. The signals of the first node 211 and the third node 223 are both high and the signal of the third node 223 becomes high by the feedback structure of the slave latch 220 . The signal of the third node 223 is not high as a result of the signal being transferred from the master latch 210 to the slave latch 220. [

도 3 및 도 4를 참조하면, 입력신호가(D) 로우(low) 인지 하이(high) 인지에 관계없이 마스터 래치(210)에서 슬래이브 래치(220)로 전달되는 신호는 항상 로우(low)이다.3 and 4, the signal transmitted from the master latch 210 to the slave latch 220 is always low regardless of whether the input signal is (D) low or high. to be.

도 5는 도 2의 데이터 리텐션 회로(200)에 출력회로(240)가 추가된 데이터 리텐션 회로(400)를 보여주는 회로도이다.5 is a circuit diagram showing a data retention circuit 400 to which an output circuit 240 is added to the data retention circuit 200 of FIG.

마스터 래치(210) 및 연결회로(230)는 도 2 를 참조하여 설명된 바와 마찬가지로 구성된다. 따라서 상세한 설명은 생략된다. 슬래이브 래치(220A)는 제 3 노드(223) 및 제 4 노드(224)와 연결되며, 피드백 구조를 갖는다. 슬래이브 래치(220A)는 제 3 고전압 인버터(225) 및 제 4 고전압 인버터(226)를 구비한다. 출력회로(240)는 제 5 고전압 인버터(241) 및 제 6 고전압 인버터(242)를 구비한다.The master latch 210 and the connection circuit 230 are configured similarly as described with reference to Fig. A detailed description thereof will be omitted. The slave latch 220A is connected to the third node 223 and the fourth node 224 and has a feedback structure. The slave latch 220A includes a third high voltage inverter 225 and a fourth high voltage inverter 226. [ The output circuit 240 includes a fifth high voltage inverter 241 and a sixth high voltage inverter 242.

따라서 마스터 래치(210), 제 1 내지 제 4 MOS 트랜지스터들(231 내지 234) 및 출력회로(240)는 도 1에 도시된 코어 전원 전압(VDDL)을 공급받는다. 슬래이브 래치(220A)는 도 1에 도시된 입출력 전원 전압(VDDH)을 공급받는다. 입출력 전원 전압(VDDH)는 코어 전원 전압(VDDL)보다 높다.Therefore, the master latch 210, the first to fourth MOS transistors 231 to 234, and the output circuit 240 are supplied with the core power supply voltage VDDL shown in FIG. The slave latch 220A is supplied with the input / output power supply voltage VDDH shown in Fig. The input / output power supply voltage VDDH is higher than the core power supply voltage VDDL.

슬래이브 래치(220A)의 제 3 고전압 인버터(225) 및 제 4 고전압 인버터(226)는 입출력 전원 전압(VDDH)을 공급받으므로 코어 전원 전압(VDDL)보다 높은 전압에서 동작한다. The third high voltage inverter 225 and the fourth high voltage inverter 226 of the slave latch 220A are supplied with the input / output power supply voltage VDDH and operate at a voltage higher than the core power supply voltage VDDL.

출력회로(240)의 제 5 고전압 인버터(241)의 입력단은 슬래이브 래치(220A)의 제 3 고전압 인버터(225)의 출력단에 연결된다. 출력회로(240)의 제 6 고전압 인버터(242)의 입력단은 슬래이브 래치(220A)의 제 4 고전압 인버터(226)의 출력단에 연결된다. 그러므로 출력회로(240)의 제 5 고전압 인버터(241) 및 제 6 고전압 인버터(242)의 입력신호의 전압은 입출력 전원 전압(VDDH)이다. The input terminal of the fifth high voltage inverter 241 of the output circuit 240 is connected to the output terminal of the third high voltage inverter 225 of the slave latch 220A. The input terminal of the sixth high voltage inverter 242 of the output circuit 240 is connected to the output terminal of the fourth high voltage inverter 226 of the slave latch 220A. Therefore, the voltages of the input signals of the fifth high voltage inverter 241 and the sixth high voltage inverter 242 of the output circuit 240 are the input / output power supply voltage VDDH.

슬래이브 래치(220A)의 제 3 고전압 인버터(225) 및 제 4 고전압 인버터(226), 출력회로(240)의 제 5 고전압 인버터(241) 및 제 6 고전압 인버터(242)는 높은 전압에 의한 스트레스에 의해서 손상되지 않도록 구성된다.The third high voltage inverter 225 and the fourth high voltage inverter 226 of the slave latch 220A and the fifth high voltage inverter 241 and the sixth high voltage inverter 242 of the output circuit 240 are driven by a high voltage stress As shown in FIG.

한편, 출력회로(240)는 로직(140)에 포함된다. 따라서 출력회로(240)의 제 5 고전압 인버터(241) 및 제 6 고전압 인버터(242)의 동작전압은 코어 전원 전압(VDDL)이어야 한다. 도 6 을 참조하여 상세히 설명될 것이다.On the other hand, the output circuit 240 is included in the logic 140. Therefore, the operating voltages of the fifth high voltage inverter 241 and the sixth high voltage inverter 242 of the output circuit 240 should be the core power voltage VDDL. Will be described in detail with reference to FIG.

마스터 래치(210), 제 1 내지 4 MOS 트랜지스터(231 내지 234) 및 출력회로(240)가 슬립 모드인 경우에도 슬래이브 래치(220A)는 엑티브 모드를 유지하며 데이터를 저장한다. 코어 전원 전압(VDDL)이 공급되지 않는 경우에도 입출력 전원 전압(VDDH)은 공급된다.The slave latch 220A maintains the active mode and stores data even when the master latch 210, the first to fourth MOS transistors 231 to 234, and the output circuit 240 are in the sleep mode. The input / output power supply voltage VDDH is supplied even when the core power supply voltage VDDL is not supplied.

도 3, 4 와 같이 도 5의 데이터 리텐션 회로(400)는 입력신호(D)에 관계없이 마스터 래치(210)의 로우(low) 신호만 슬래이브 래치(220A)에 전달된다. 마스터 래치(210)의 하이(high) 신호가 슬래이브 래치(220A)로 전달되는 것이 방지되므로, 코어 전원 전압(VDDL)과 입출력 전원 전압(VDDH)의 전압 차에 의한 직류전류 형성을 막는다.The data retention circuit 400 of FIG. 5 transfers only the low signal of the master latch 210 to the slave latch 220A regardless of the input signal D as shown in FIGS. The high signal of the master latch 210 is prevented from being transmitted to the slave latch 220A and thus prevents the direct current from being formed due to the voltage difference between the core power supply voltage VDDL and the input / output power supply voltage VDDH.

도 6은 도 5의 출력회로(240)의 제 5 고전압 인버터(241) 또는 제 6 고전압 인버터(242)의 회로도이다.FIG. 6 is a circuit diagram of the fifth high voltage inverter 241 or the sixth high voltage inverter 242 of the output circuit 240 of FIG.

도 6 의 인버터(300)는 PMOS 트랜지스터(301) 및 NMOS 트랜지스터(302)를 포함한다. 상기 인버터(300)가 출력회로(240)의 제 5 고전압 인버터(241)인 경우 입력신호(S)는 제 3 노드(223)로부터 제공될 것이다. 인버터(300)가 출력회로(240)의 제 6 인버터(242)인 경우 입력신호(S)는 제 4 노드(224)로부터 제공될 것이다. 따라서 입력신호(S)의 전압은 로우(low)일 때 0볼트이며, 하이(high)일 때 VDDH이다.The inverter 300 of FIG. 6 includes a PMOS transistor 301 and an NMOS transistor 302. The input signal S will be provided from the third node 223 when the inverter 300 is the fifth high voltage inverter 241 of the output circuit 240. [ The input signal S will be provided from the fourth node 224 when the inverter 300 is the sixth inverter 242 of the output circuit 240. [ Therefore, the voltage of the input signal S is 0 volt when it is low and is VDDH when it is high.

출력회로(240)의 제 5 고전압 인버터(241) 및 제 6 고전압 인버터(242)는 코어 전원 전압(VDDL)을 사용한다. 따라서 입력신호(S)가 하이(high)일 때 출력신호(Out)는 접지(303)와 같은 0 볼트이다. 입력신호(S)가 로우(low)일 때 출력신호(Out)는 VDDL이다. 즉, 출력신호(Out)의 전압은 로직(140)이 공급받는 전압범위 내이다.The fifth high voltage inverter 241 and the sixth high voltage inverter 242 of the output circuit 240 use the core power supply voltage VDDL. Thus, when the input signal S is high, the output signal Out is 0 volts like the ground 303. When the input signal S is low, the output signal Out is VDDL. That is, the voltage of the output signal Out is within the voltage range to which the logic 140 is supplied.

본 발명의 실시 예에 따른 데이터 리텐션 회로에 의하면, 로우 또는 하이 신호 중 어떤 신호가 입력되어도 마스터 래치(210)에서 슬래이브 래치(220)로 로우(low)신호가 전달된다. 또 하이(high)신호는 전달되지 않는다. 따라서 마스터 래치와 슬래이브 래치의 전압차에 의한 전류가 형성되지 않는다. 또 로직(140)이 슬립모드인 경우, 슬래이브 래치(220A)는 입출력 전원(130)을 공급받는다. 따라서 전압 조정기(130)를 사용할 필요가 없어 전압 조정기(130)의 추가 전력손실을 줄일 수 있다. 더불어 별도의 리텐션 래치를 구비하지 않고도 데이터 저장기능이 제공되므로 집적도가 향상된다. 또한, 상기 별도의 리텐션 래치를 위한 추가적인 신호가 요구되지 않으므로 집적도가 향상된다.According to the data retention circuit according to the embodiment of the present invention, a low signal is transmitted from the master latch 210 to the slave latch 220 regardless of whether a low or high signal is input. Also, a high signal is not transmitted. Therefore, a current due to the voltage difference between the master latch and the slave latch is not formed. Also, when the logic 140 is in the sleep mode, the slave latch 220A is supplied with the input / output power supply 130. Therefore, it is not necessary to use the voltage regulator 130, so that the additional power loss of the voltage regulator 130 can be reduced. In addition, since the data storage function is provided without providing a separate retention latch, the degree of integration is improved. Further, since no additional signal is required for the separate retention latch, the degree of integration is improved.

한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.It will be apparent to those skilled in the art that various modifications and variations can be made in the structure of the present invention without departing from the scope or spirit of the invention. In view of the foregoing, it is intended that the present invention cover the modifications and variations of this invention provided they fall within the scope of the following claims and equivalents.

도 1은 본 발명의 실시 예에 따른 데이터 리텐션 회로를 포함하는 시스템의 블록도이다.1 is a block diagram of a system including a data retention circuit in accordance with an embodiment of the present invention.

도 2 는 본 발명의 실시 예에 따른 데이터 리텐션 회로를 보여주는 회로도이다.2 is a circuit diagram showing a data retention circuit according to an embodiment of the present invention.

도 3 은 도 2의 데이터 리텐션 회로에서 입력신호가 하이(high)인 경우를 보여주는 회로도이다.3 is a circuit diagram showing a case where the input signal is high in the data retention circuit of FIG.

도 4 는 도 2의 데이터 리텐션 회로에서 입력신호가 로우(low)인 경우를 보여주는 회로도이다.4 is a circuit diagram showing a case where the input signal is low in the data retention circuit of FIG.

도 5는 도 2의 데이터 리텐션 회로에 출력회로가 추가된 데이터 리텐션 회로를 보여주는 회로도이다.5 is a circuit diagram showing a data retention circuit to which an output circuit is added to the data retention circuit of FIG.

도 6은 도 5의 출력회로의 제 5 고전압 인버터 또는 제 6 고전압 인버터의 회로도이다.6 is a circuit diagram of the fifth high voltage inverter or the sixth high voltage inverter of the output circuit of FIG.

Claims (7)

제 1 노드 및 제 2 노드에 연결되는 마스터 래치; A master latch connected to the first node and the second node; 제 3 노드 및 제 4 노드에 연결되는 슬래이브 래치;A slave latch connected to the third node and the fourth node; 상기 제 2 노드의 전압이 하이(high)인 경우에 상기 제 1 노드와 상기 제3 노드 사이에 전류 통로를 형성하는 제 1 스위치; 및A first switch forming a current path between the first node and the third node when the voltage of the second node is high; And 상기 제 1 노드의 전압이 하이인 경우에 상기 제 2 노드와 상기 제 4 노드 사이에 전류 통로를 형성하는 제 2 스위치를 포함하는 데이터 리텐션 회로.And a second switch that forms a current path between the second node and the fourth node when the voltage at the first node is high. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 노드 및 상기 제 3 노드 사이에 연결되고 상기 제 1 스위치와 직렬 연결되며, 클럭신호에 따라 전류 통로를 형성하는 제 3 스위치; 및A third switch connected between the first node and the third node and serially connected with the first switch, the third switch forming a current path in accordance with the clock signal; And 상기 제 2 노드 및 상기 제 4 노드 사이에 연결되고 상기 제 2 스위치와 직렬연결되며, 상기 클럭신호에 따라 전류 통로를 형성하는 제 4 스위치를 더 포함하는 데이터 리텐션 회로.And a fourth switch connected between the second node and the fourth node and serially connected with the second switch, the fourth switch forming a current path in accordance with the clock signal. 제 2 항에 있어서,3. The method of claim 2, 상기 제 1 내지 4 스위치는 MOS 트랜지스터들인 데이터 리텐션 회로.Wherein the first to fourth switches are MOS transistors. 제 1 항에 있어서,The method according to claim 1, 상기 제 3 노드와 연결되며, 입력신호를 반전하여 전달하는 제 1 인버터; 및A first inverter connected to the third node for inverting and transmitting an input signal; And 상기 제 4 노드와 연결되며, 입력신호를 반전하여 전달하는 제 2 인버터를 포함하는 출력회로를 더 포함하는 데이터 리텐션 회로.And an output circuit coupled to the fourth node, the output circuit including a second inverter for inverting and transmitting an input signal. 제 4 항에 있어서,5. The method of claim 4, 상기 마스터 래치, 상기 제 1 내지 4 스위치 및 상기 출력회로는 제 1 전압을 동작 전압으로 사용하며, 상기 슬래이브 래치는 제 2 전압을 동작 전압으로 사용하는 데이터 리텐션 회로.Wherein the master latch, the first to fourth switches, and the output circuit use a first voltage as an operation voltage, and the slave latch uses a second voltage as an operation voltage. 제 5 항에 있어서,6. The method of claim 5, 상기 제 1 전압의 상태는 엑티브 모드(Active mode) 및 슬립 모드(Sleep Mode) 중 어느 하나이며, 상기 제 2 전압의 상태는 엑티브 모드인 데이터 리텐션 회로.Wherein the state of the first voltage is one of an active mode and a sleep mode, and the state of the second voltage is an active mode. 제 4 항에 있어서,5. The method of claim 4, 상기 슬래이브 래치 및 상기 출력회로의 상기 제 1 및 제 2 인버터는 고전압 인버터인 데이터 리텐션 회로.Wherein the first and second inverters of the slave latch and the output circuit are high voltage inverters.
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