KR101160961B1

KR101160961B1 - Dual-channel analog-to-digital converter sharing amplifiers

Info

Publication number: KR101160961B1
Application number: KR1020110038934A
Authority: KR
Inventors: 이승훈; 명성민; 김효진
Original assignee: 서강대학교산학협력단
Priority date: 2011-04-26
Filing date: 2011-04-26
Publication date: 2012-06-29

Abstract

PURPOSE: An ADC(Analog to Digital Converter) sharing amplifiers between two channels is provided to additionally reduce the number of pre-amplifiers by 50% by applying an interpolation method to flash ADCs. CONSTITUTION: An ADC(Analog to Digital Converter) includes a SHA(Sample-and-Hold Amplifier)(110), a MDAC1(Multiplying Digital to Analog Converter)(120), a MDAC2(130), a FLASH1(140), a FLASH2(150), and a FLASH3(160). The ADC includes an on-chip reference current and voltage generator(170), a digital correction circuit(180) including a divider, and a clock generator(190). Input terminals of the SHA, the MDAC1, and the MDAC2 are composed of two channels. Two channels share only one amplifier. The FLASH1, the FLASH2, and the FLASH3 are composed of a pre-amplifier and a latch. The FLASH1, the FLASH2, and the FLASH3 reduce the number of pre-amplifiers by 50% to consecutively process signals outputted from the SHA, the MDAC1, and the MDAC2 by sharing one pre-amplifier having a DDA(Differential Difference Amplifier) structure.

Description

Dual-channel analog-to-digital converter sharing amplifiers using amplifier sharing technique between two channels

본 발명은 ADC(Analog-to-Digital Converter)에 관한 것으로서, 더욱 상세하게는 ADC의 전력소모 중 가장 큰 부분을 차지하는 증폭기의 전력소모를 감소시키고, 증폭기로 인한 칩 면적도 감소시킬 수 있는 두 채널간에 증폭기 공유기법을 이용한 ADC에 관한 것이다.The present invention relates to an analog-to-digital converter (ADC), and more particularly, two channels that can reduce the power consumption of an amplifier that occupies the largest portion of the ADC's power consumption and can also reduce the chip area due to the amplifier. The present invention relates to an ADC using an amplifier sharing technique.

고화질 TV (HDTV : High Definition TV)는 기존의 표준방식인 NTSC, PAL, 및 SECAM 보다 월등히 향상된 화질로 방송을 시청할 수 있는 방송 시스템과 수신기를 의미한다. 통상 사용되는 HDTV 방식은 순차주사방식의 HDTV720p와 비월주사방식의 HDTV1080i가 있으며, 이러한 방식은 기존 아날로그 방송 방식에 비해 5배 이상의 고화질을 보장한다. High Definition TV (HDTV) refers to a broadcasting system and a receiver capable of watching broadcasts with much higher image quality than the existing standard methods NTSC, PAL, and SECAM. Commonly used HDTV methods include sequential scan HDTV720p and interlaced scan HDTV1080i, which guarantees 5 times or more high-definition than conventional analog broadcast methods.

최근 이와 같은 고화질 영상 시스템에 대한 수요증가에 따라 시스템의 아날로그 프런트-앤드 (AFE : Analog Front End)에 대한 요구 사양이 엄격해지고 있으며, AFE를 구성하는 블록 중 가장 핵심이 되는 블록은 ADC이다. Recently, as the demand for such high-definition video system increases, the requirements for analog front end (AFE) of the system become stricter, and the most important block of the AFE is the ADC.

도 1은 HDTV 시스템의 비디오 신호 체인을 나타낸 블록도이다.1 is a block diagram illustrating a video signal chain of an HDTV system.

도 1을 참조하면, HDTV 시스템의 구성요소인 ADC는 향상된 지터(jitter) 감소 성능, 비디오 시스템에서의 더 나은 이미지 품질, 그리고 증가된 대역폭 지원기능이 필요하여 최소 8?10b 급의 해상도에서 165MS/s로 동작해야 하며 이러한 사양의 ADC는 Full HD(1920*1080)의 해상도를 지원할 수 있다. Referring to FIG. 1, the ADC, which is a component of the HDTV system, needs improved jitter reduction performance, better image quality in the video system, and increased bandwidth support, so that at least 165MS / It must operate at s and an ADC of this specification can support full HD (1920 * 1080) resolution.

또한, 도 1의 비디오 디코더 내부에서 사용되는 해상도 10b급 ADC는 Y, Pr, Pb 신호와 같은 아날로그 입력을 디지털화하여 Y, Cr, Cb를 출력하기 위한 필수요소이다.In addition, the resolution 10b class ADC used in the video decoder of FIG. 1 is an essential element for outputting Y, Cr, and Cb by digitizing an analog input such as Y, Pr, and Pb signals.

일반적으로 수백 MS/s의 높은 동작 속도를 요구하는 응용시스템에서 사용되는 ADC에는 플래시 (Flash), 폴딩 (Folding), 서브레인징 (Sub-ranging) 및 파이프라인 (Pipeline) 구조 등이 사용되어 왔으나, 10비트 수준의 고해상도를 동시에 고려했을 때는 파이프라인 구조가 주로 사용된다. 한편 최근에는 고사양 ADC의 전력소모를 최소화하기 위하여 디지털 영역에서의 보정기법을 사용하고 있으나, 이는 디지털 영역에서의 오차 신호처리를 위한 가상 난수 발생 회로 등이 추가되어야 하는 등 회로 동작이 복잡해지고 면적이 증가하여 시스템에 즉각적인 집적이 불리한 측면이 있다.In general, ADCs used in applications requiring high operating speeds of hundreds of MS / s have been used with flash, folding, sub-ranging, and pipeline structures. For example, pipeline structure is mainly used when considering 10 bit high resolution. Recently, in order to minimize the power consumption of the high-end ADC, a correction technique in the digital domain is used, but the circuit operation is complicated and the area is complicated, such as the addition of a virtual random number generation circuit for error signal processing in the digital domain. Increasingly, immediate integration in systems is disadvantageous.

저전력으로 고속 동작이 가능한 ADC를 구현하는 또 다른 방법으로는 두 개 이상의 낮은 샘플링 속도로 동작하는 ADC를 병렬로 연결하여 고속 동작을 하는 Time-Interleaving (TI) 방식이 있다. 이와 같은 TI 방식을 적용한 사례로 두 개 채널의 100MS/s sub- ADC를 사용하여 200MS/s의 속도로 동작하는 ADC가 있다. 그러나 100MS/s sub-ADC를 구성하는 각각의 증폭기 간에 존재하는 이득 및 대역폭의 부정합, 채널 간의 샘플링 시간 및 오프셋 부정합 등의 요소들은 전체 ADC의 성능을 저하시키며 구분된 2개의 sub-ADC를 사용함으로써 칩 면적이 증가하게 되는 문제점이 있다.Another way to implement high-speed, low-power ADCs is to use high-speed time-interleaving (TI) by connecting two or more lower-sample ADCs in parallel. An example of such a TI scheme is an ADC that operates at 200MS / s using a two-channel 100MS / s sub-ADC. However, factors such as the gain and bandwidth mismatch between each amplifier constituting the 100MS / s sub-ADC, the sampling time and offset mismatch between the channels, degrade the performance of the overall ADC and by using two separate sub-ADCs. There is a problem that the chip area is increased.

따라서, 본 발명이 해결하고자 하는 과제는 증폭기의 전력소모를 감소시키고, 증폭기로 인한 칩 면적도 감소시킬 수 있는 두 채널간에 증폭기 공유기법을 이용한 ADC를 제공하는 것이다.Accordingly, the problem to be solved by the present invention is to provide an ADC using an amplifier sharing technique between two channels that can reduce the power consumption of the amplifier, and also reduce the chip area due to the amplifier.

본 발명은 상기 과제를 달성하기 위하여, SHA(Sample-and-Hold Amplifier), MDAC(Multiplying Digital-to-Analog Converter), 및 flash ADC를 포함하는 ADC에 있어서, 상기 SHA 또는 상기 MDAC의 입력단을 두 개의 채널로 구성하고, 상기 두 개의 채널은 하나의 증폭기를 공유하도록 하며, 상기 flash ADC는 프리앰프와 두 개의 래치를 포함하여 구성하되, 상기 두 개의 래치가 하나의 차동 오차 증폭기(DDA : Differential Difference Amplifier) 구조의 프리앰프를 공유하는 것을 특징으로 하는 ADC를 제공한다.In order to achieve the above object, the present invention provides an ADC including a Sample-and-Hold Amplifier (SHA), a Multiplying Digital-to-Analog Converter (MDAC), and a flash ADC, wherein the input terminal of the SHA or the MDAC is provided. Two channels, and the two channels share one amplifier, and the flash ADC includes a preamplifier and two latches, wherein the two latches comprise one differential error amplifier (DDA). Amplifier) Provides an ADC characterized by sharing the structure of the preamp.

본 발명의 일 실시예에 의하면, 상기 SHA에 형성되어 있는 두 개의 채널에 대응하는 각각의 샘플링 커패시터는 클록이 "HIGH"인 구간과 "LOW"인 구간에서 교대로 샘플링할 수 있다.According to an embodiment of the present invention, each sampling capacitor corresponding to two channels formed in the SHA may alternately sample in a section in which the clock is "HIGH" and a section in which "LOW".

또한, 상기 SHA에 포함된 공유된 증폭기는 상기 샘플링 속도의 2배의 속도로 출력 신호를 생성할 수 있다.In addition, the shared amplifier included in the SHA may generate an output signal at twice the sampling rate.

마찬가지로, 상기 MDAC에 형성되어 있는 두 개의 채널에 대응하는 각각의 커패시터 열은 클록이 "HIGH"인 구간과 "LOW"인 구간에서 교대로 샘플링할 수 있고, 상기 MDAC에 포함된 공유된 증폭기는 상기 샘플링 속도의 2배의 속도로 신호 증폭 동작을 수행할 수 있다.Similarly, each capacitor column corresponding to two channels formed in the MDAC may be alternately sampled in a section where the clock is "HIGH" and a section "LOW", and the shared amplifier included in the MDAC is The signal amplification operation can be performed at twice the sampling rate.

또한, 상기 SHA에 포함된 공유된 증폭기의 첫 번째 단은 두 개의 입력단을 가진 folded-cascode 증폭기이고, 두 번째 단은 common-source 증폭기인 것이 바람직하다.Further, it is preferable that the first stage of the shared amplifier included in the SHA is a folded-cascode amplifier having two input stages, and the second stage is a common-source amplifier.

본 발명의 다른 실시예에 의하면, 상기 flash ADC는 비교기와 디지털 논리회로를 포함하고, 상기 비교기는 정궤환 동작을 하는 래치와 상기 래치를 구성하는 트랜지스터의 부정합으로 인해 발생하는 오프셋을 보상하기 위한 프리앰프로 구성될 수 있다.According to another embodiment of the present invention, the flash ADC includes a comparator and a digital logic circuit, and the comparator is a pre-compensation for compensating an offset caused by mismatching of a latch for performing a positive feedback operation and a transistor constituting the latch. It can be configured as an amplifier.

또한, 특정 기준 전압이 인가된 상기 비교기는 반대의 클록 위상에서 교대로 동작하는 두 개의 래치와 상기 두 개의 래치가 공유하는 하나의 프리앰프로 구성될 수 있다. 특히, 상기 프리앰프는 DDA 구조인 것이 바람직하다.In addition, the comparator to which a specific reference voltage is applied may be composed of two latches alternately operating in opposite clock phases and one preamplifier shared by the two latches. In particular, the preamplifier preferably has a DDA structure.

또한, 상기 ADC는 다수의 병렬 채널을 이용하여 구성되는 TI 구조 기반인 것이 바람직하다.In addition, the ADC is preferably based on a TI structure configured using a plurality of parallel channels.

본 발명의 또 다른 실시예에 의하면, 클록 발생기와 디지털 교정회로를 더 포함하고, 상기 클록 발생기는 외부로부터 인가되는 최종 샘플링 주파수에 해당하는(f_s) Hz 클록을 디지털 조합회로를 통해 4개 위상의 클록으로 변환하고, 상기 변환된 4개 위상의 클록으로부터 상기 디지털 교정회로에 사용되는 f_s Hz 내부클록을 생성할 수 있다.According to still another embodiment of the present invention, the apparatus further includes a clock generator and a digital calibration circuit, wherein the clock generator outputs four phases through a digital combination circuit to a Hz clock corresponding to a final sampling frequency applied from the outside (f _s ). It is possible to convert to a clock of and to generate an f _s Hz internal clock used for the digital calibration circuit from the clock of the converted four phases.

또한, 클록 발생기와 디지털 교정회로를 더 포함하고, 상기 클록 발생기는 외부로부터 인가되는 f_s Hz 클록을 플립플롭을 통해 이분주하고, 상기 이분주된 클록으로부터 디지털 조합회로를 통해 8개 위상의 클록을 생성하여 상기 SHA와 상기 MDAC에 제공할 수 있다.The apparatus further includes a clock generator and a digital calibration circuit, wherein the clock generator bi-divides an externally applied f _s Hz clock through a flip-flop, and clocks eight phases from the bi-divided clock through a digital combination circuit. May be generated and provided to the SHA and the MDAC.

또한, 상기 플립플롭을 이용하여 외부 클록인 f_s Hz 클록과 상기 이분주된 클록까지의 게이트 지연시간을 동일하게 하는 것이 바람직하다.In addition, it is preferable to use the flip-flop to equalize the gate delay time between the external clock f _s Hz clock and the bi-division clock.

본 발명에 따르면, 두 채널간에 증폭기 공유기법은 ADC에서 사용되는 증폭기의 동작속도 사양을 50% 수준으로 줄일 수 있고, 이는 전체 ADC의 전력소모 중 가장 큰 부분을 차지하는 증폭기의 전력소모를 많이 감소시킴으로써 저전력 ADC를 구현할 수 있다. 또한, 본 발명에 따르면, 하나의 증폭기를 공유함으로써 기존의 TI 구조의 문제점으로 지적된 sub-ADC 증폭기 사이의 이득 및 대역폭의 부정합 및 채널 간의 오프셋 부정합을 최소화하였으며 증폭기로 인한 칩 면적도 감소시킬 수 있다. 나아가, 본 발명에 따르면, flash ADC에 보간 기법을 적용하여 프리앰프의 수를 추가로 50% 감소시켜 flash ADC에서 소모되는 면적 및 전력소모를 줄일 수 있다. According to the present invention, the amplifier sharing technique between the two channels can reduce the operating speed specification of the amplifier used in the ADC to 50% level, which greatly reduces the power consumption of the amplifier which occupies the largest part of the power consumption of the entire ADC. Low power ADCs can be implemented. In addition, according to the present invention, by sharing one amplifier, the gain and bandwidth mismatches between sub-ADC amplifiers and offset mismatches between channels are minimized and the chip area due to the amplifier can be reduced. have. Furthermore, according to the present invention, the interpolation technique is applied to the flash ADC to further reduce the number of preamplifiers by 50%, thereby reducing the area and power consumption of the flash ADC.

도 1은 HDTV 시스템의 비디오 신호 체인을 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 두 채널간에 증폭기 공유기법이 적용된 ADC의 블록도이다.
도 3은 클록에 따른 각 블록의 동작 타이밍도이다.
도 4는 본 발명의 실시예에 따른 ADC의 입력단 SHA와 클록에 따른 동작을 나타낸 것이다.
도 5는 본 발명의 다른 실시예에 따른 두 채널간에 증폭기 공유기법 기반의 MDAC1회로를 도시한 것이다.
도 6은 본 발명의 다른 실시예에 따른 두 채널간에 증폭기 공유기법 기반의 MDAC1회로의 클록에 따른 동작을 정리한 것이다.
도 7은 본 발명의 다른 실시예에 따른 SHA에 사용된 두 개의 입력단을 가진 이단 증폭기를 도시한 것이다.
도 8은 프리앰프를 공유한 비교기를 도시한 것이다.
도 9는 두 개 채널로 구성된 ADC에서 발생할 수 있는 샘플링 시간 부정합 (σ)을 나타낸 것이다.
도 10은 본 발명의 실시예에 따른 ADC에서 사용되는 클록 발생기이다. 1 is a block diagram illustrating a video signal chain of an HDTV system.
2 is a block diagram of an ADC to which an amplifier sharing technique is applied between two channels according to an embodiment of the present invention.
3 is an operation timing diagram of each block according to a clock.
Figure 4 shows the operation according to the input SHA and the clock of the ADC according to an embodiment of the present invention.
5 illustrates an MDAC1 circuit based on amplifier sharing between two channels according to another embodiment of the present invention.
FIG. 6 summarizes the operation according to the clock of the MDAC1 circuit based on amplifier sharing between two channels according to another embodiment of the present invention.
Figure 7 illustrates a two stage amplifier with two input stages used in a SHA according to another embodiment of the present invention.
8 shows a comparator sharing a preamplifier.
9 illustrates sampling time mismatch (σ) that can occur in a two-channel ADC.
10 is a clock generator used in an ADC in accordance with an embodiment of the present invention.

본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.Prior to the description of the specific contents of the present invention, for the convenience of understanding, the outline of the solution of the problem to be solved by the present invention or the core of the technical idea will be presented first.

본 발명에서는 HDTV와 같은 고화질 영상시스템에서의 응용을 위하여 고해상도에서 고속으로 동작하는 저전력 ADC를 제안한다. 제안하는 ADC는 각 단에서 결정하는 비트수를 최적화하고 저전력 구현을 위하여 3단 파이프라인 구조를 기반으로 설계하였으며, 저전력에서 동작속도를 향상시키기 위해 두 채널간에 증폭기 공유기법을 적용하였다. 입력단 SHA는 입력신호의 변화에 독립적인 온-저항을 갖도록 하는 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 포함한 두 개 채널의 입력단으로 구성하였으며, 각 채널에 샘플링된 신호는 추가적인 스위치와 메모리 효과를 제거한 두 개의 입력단을 갖는 하나의 공유 증폭기를 사용하여 신호 처리한다. 두 쌍의 커패시터 열을 이용하여 MDAC 입력단을 구성하여, SHA와 동일한 방식으로 하나의 증폭기를 공유하였다. 세 개의 4비트 flash ADC의 비교기는 프리앰프와 래치로 구성되어 있으며 두 개 채널의 출력을 순차적으로 처리하기 위하여 서로 다른 시간에 동작하는 두 개의 래치가 DDA 구조의 프리앰프를 공유함으로써 면적 및 전력 효율성을 향상시켰다. The present invention proposes a low power ADC operating at high speed at high resolution for application in a high definition video system such as HDTV. The proposed ADC is designed based on the three-stage pipeline structure to optimize the number of bits determined at each stage and to implement low power, and the amplifier sharing technique is applied between two channels to improve the operation speed at low power. The input SHA consists of two channels of input, including a gate-bootstrapping circuit that operates at high resolution and high resolution to have on-resistance independent of input signal changes. The signals sampled on each channel provide additional switch and memory effects. The signal is processed using one shared amplifier with two inputs removed. Two pairs of capacitor columns were used to configure the MDAC input stage, sharing one amplifier in the same way as the SHA. Comparators of three 4-bit flash ADCs consist of a preamplifier and a latch, and two latches operating at different times to sequentially process the outputs of the two channels share a preamplifier of DDA structure, resulting in both area and power efficiency. Improved.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, these examples are intended to illustrate the present invention in more detail, it will be apparent to those skilled in the art that the scope of the present invention is not limited thereby.

본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.The configuration of the invention for clarifying the solution to the problem to be solved by the present invention will be described in detail with reference to the accompanying drawings based on the preferred embodiment of the present invention, the same in the reference numerals to the components of the drawings The same reference numerals are given to the components even though they are on different drawings, and it is to be noted that in the description of the drawings, components of other drawings may be cited if necessary. In addition, in describing the operation principle of the preferred embodiment of the present invention in detail, when it is determined that the detailed description of the known function or configuration and other matters related to the present invention may unnecessarily obscure the subject matter of the present invention, The detailed description is omitted.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, when a part is 'connected' to another part, it is not only 'directly connected' but also 'indirectly connected' with another element in between. Include. In addition, the term 'comprising' a certain component means that the component may be further included, without excluding the other component unless specifically stated otherwise.

본 발명의 실시예에서는 두 채널간에 증폭기 공유기법을 활용한 ADC를 설명하기로 한다.In the embodiment of the present invention, an ADC using an amplifier sharing technique between two channels will be described.

동작속도가 200MS/s인 ADC를 단일채널로 구현할 경우, 입력단 SHA와 MDAC의 증폭기는 200MHz 클록의 반주기에서 증폭 동작을 수행한다. 그러나 본 발명에 따른 ADC는 두 개의 채널을 기반으로 증폭기 공유기법을 적용하여 200MHz 클록의 전체 주기 동안 증폭동작을 하므로, 실제 공유된 증폭기는 100MS/s의 동작속도 사양으로 200MS/s의 출력신호를 생성하게 된다. 따라서 증폭기의 전력소모를 50% 수준으로 줄임으로써 전체 ADC의 전력 효율성을 크게 향상시킬 수 있다. 한편 세 개의 4비트 flash ADC에는 두 채널의 디지털 출력을 순차적으로 처리할 수 있도록 서로 다른 시간에서 동작하는 두 개의 래치가 하나의 프리앰프를 공유하는 비교기를 사용했으며, 보간 기법을 적용하여 프리앰프의 수를 추가로 50% 감소시켜 flash ADC에서 소모되는 면적 및 전력소모를 줄일 수 있다. If the ADC with 200MS / s operating speed is implemented as a single channel, the amplifiers of the input SHA and MDAC perform amplification operation at half cycle of 200MHz clock. However, since the ADC according to the present invention applies an amplifier sharing technique based on two channels to amplify the entire period of the 200 MHz clock, the actual shared amplifier outputs an output signal of 200 MS / s with an operating speed specification of 100 MS / s. Will be created. Thus, reducing the amplifier's power consumption by 50% can significantly improve the power efficiency of the entire ADC. The three 4-bit flash ADCs use a comparator with two latches sharing a single preamplifier that operates at different times to sequentially process the digital outputs of the two channels. An additional 50% reduction can reduce the area and power consumption of the flash ADC.

이하에서는 본 발명의 실시예에 따른 두 채널간에 증폭기 공유기법이 적용된 ADC 전체 구조를 살펴보기로 한다.Hereinafter, the overall structure of the ADC to which the amplifier sharing technique is applied between two channels according to an embodiment of the present invention will be described.

도 2는 본 발명의 일 실시예에 따른 두 채널간에 증폭기 공유기법이 적용된 ADC의 블록도이다.2 is a block diagram of an ADC to which an amplifier sharing technique is applied between two channels according to an embodiment of the present invention.

도 2에 도시된 ADC는 10비트 200MS/s ADC를 예로 도시한 것이다.The ADC shown in FIG. 2 shows a 10-bit 200 MS / s ADC as an example.

도 2를 참조하면, 본 실시예에 따른 ADC는 SHA(110), MDAC1(120), MDAC2(130), FLASH1(140), FLASH2(150), FLASH3(160), 온칩 기준 전류 및 전압 발생기(170), 분주기를 포함한 디지털 교정회로(180), 및 클록 발생기(190)로 구성된다.Referring to FIG. 2, the ADC according to the present embodiment includes a SHA 110, MDAC1 120, MDAC2 130, FLASH1 140, FLASH2 150, FLASH3 160, an on-chip reference current and voltage generator ( 170, a digital calibration circuit 180 including a divider, and a clock generator 190.

본 발명의 일 실시예에 따른 10비트 200MS/s ADC는 요구되는 해상도 및 동작속도를 구현하기 위해 각 단에서 4비트를 결정하는 3단 파이프라인 구조를 기반으로 하며 전체 구조는 도 2와 같이 두 채널간에 증폭기 공유기법이 적용된 입력단 SHA(110)와 2개의 MDAC (MDAC1, MDAC2), SHA(110)와 MDAC(120, 130)의 출력을 처리하기 위한 3개의 4비트 flash ADC (FLASH1, FLASH2, FLASH3), 온-칩 기준 전류 및 전압 발생기(170), 분주기를 포함한 디지털 교정 회로(180), 및 클록 발생기(190) 등으로 구성된다.The 10-bit 200MS / s ADC according to an embodiment of the present invention is based on a three-stage pipeline structure that determines four bits at each stage in order to implement the required resolution and operation speed. Three 4-bit flash ADCs (FLASH1, FLASH2, etc.) to handle the outputs of the input stage SHA (110), two MDACs (MDAC1, MDAC2), and the outputs of the SHA 110 and MDACs (120, 130). FLASH3), on-chip reference current and voltage generator 170, digital calibration circuit 180 including a divider, clock generator 190, and the like.

두 채널간에 증폭기 공유기법을 이용한 본 발명에 따른 ADC는 두 개의 100MS/s sub-ADC를 이중채널로 구성하여 200MS/s의 동작속도를 구현한 TI ADC의 형태로서, SHA(110)와 MDAC(120, 130)의 입력단을 두 개의 채널 (X, Y)로 구성하여 두 채널은 하나의 증폭기만을 공유하도록 한다.The ADC according to the present invention using an amplifier sharing technique between two channels is a form of a TI ADC that implements an operation speed of 200 MS / s by configuring two 100MS / s sub-ADCs as a dual channel, and the SHA 110 and MDAC ( The input terminals of 120 and 130 are composed of two channels (X, Y) so that the two channels share only one amplifier.

도 2에서 프리앰프와 래치로 구성된 세 개의 flash ADC(140, 150, 160)는 두 채널간에 증폭기 공유기법이 적용된 SHA(110)와 MDAC(120, 130)에서 출력된 신호를 연속적으로 처리하기 위하여 두 개의 래치 (LATCH-X, LATCH-Y)가 하나의 DDA 구조의 프리앰프를 공유함으로써 프리앰프 수를 50% 로 줄여 면적 및 전력소모를 줄인다. In FIG. 2, three flash ADCs 140, 150, and 160 configured as preamplifiers and latches sequentially process signals output from SHA 110 and MDAC 120 and 130 to which amplifier sharing is applied between two channels. Two latches (LATCH-X, LATCH-Y) share a single preamplifier with a DDA structure, reducing the number of preamps by 50%, reducing area and power consumption.

각 세부 블록에서 사용되는 클록은 외부에서 인가된 200MHz 클록을 사용하여 칩 내부에서 생성시키며, 도 2에서 표시된 바와 같이 SHA, MDAC 및 flash ADC에서 사용될 100MHz 클록과 디지털 교정회로에서 사용될 200MHz 클록을 동시에 생성하여 각 블록에 인가해준다.The clock used in each detail block is generated inside the chip using an externally applied 200MHz clock, and simultaneously generates a 100MHz clock for use in SHA, MDAC and flash ADCs and a 200MHz clock for use in digital calibration circuits as shown in FIG. To each block.

도 3은 클록에 따른 각 블록의 동작 타이밍도이다.3 is an operation timing diagram of each block according to a clock.

제시된 타이밍도는 두 채널간에 증폭기 공유기법이 적용된 SHA와 MDAC은 두 채널의 입력단에서 100MHz의 클록이 "HIGH"인 구간과 "LOW"인 구간에서 교대로 샘플링을 하며, 공유된 증폭기는 모든 구간에서 동작을 하여 증폭기의 출력이 200MS/s로 출력됨을 나타낸다. 또한 flash ADC의 LATCH-X와 LATCH-Y는 200MS/s로 출력되는 증폭기의 출력을 순차적으로 처리하며, 각 flash ADC에서 처리된 4비트의 이진 출력은 200MHz 클록에 의해 동작하는 디지털 교정회로(180)로 인가되어 200MS/s로 10비트의 최종 출력을 생성한다.The proposed timing chart shows that SHA and MDAC are applied with the amplifier sharing technique between the two channels, and the samples are alternately sampled in the "HIGH" section and the "LOW" section of the 100MHz clock at the input of the two channels. Operation indicates that the amplifier outputs at 200MS / s. In addition, LATCH-X and LATCH-Y of the flash ADC sequentially process the output of the amplifier output at 200MS / s, and the 4-bit binary output processed by each flash ADC is a digital calibration circuit operated by a 200MHz clock. ) To produce a final output of 10 bits at 200 MS / s.

이하에서는 전력소모 최소화를 위한 두 채널간에 증폭기 공유기법을 보다 상세히 살펴보기로 한다.Hereinafter, an amplifier sharing technique between two channels for minimizing power consumption will be described in detail.

고속 고해상도의 파이프라인 ADC는 입력단 SHA와 MDAC의 증폭기에서 소모되는 전력이 전체 ADC의 전력소모의 대부분을 차지한다. 따라서 디지털 영역에서의 보정기법을 통하여 증폭기의 요구되는 사양을 낮춤으로써 소모되는 전력을 크게 감소시킬 수 있으나, 회로의 구조와 동작의 복잡도가 증가하여 시스템에 즉각적인 집적이 용이하지 않다. 따라서 본 발명에 따른 ADC는 HDTV 시스템에 즉각적인 집적이 용이하도록 별도의 보정기법을 사용하지 않았으며, 두 채널간에 증폭기 공유기법을 사용하여 전력소모를 최소화한다. In high-speed, high-resolution pipelined ADCs, the power consumed by the input SHA and MDAC amplifiers accounts for the majority of the power consumption of the entire ADC. Therefore, the power consumption can be greatly reduced by lowering the required specification of the amplifier through the correction technique in the digital domain. However, due to the increase in the structure and operation complexity of the circuit, immediate integration into the system is not easy. Therefore, the ADC according to the present invention does not use a separate correction technique for easy integration into the HDTV system, and minimizes power consumption by using an amplifier sharing technique between two channels.

도 4는 본 발명의 실시예에 따른 ADC의 입력단 SHA와 클록에 따른 동작을 나타낸 것이다. Figure 4 shows the operation according to the input SHA and the clock of the ADC according to an embodiment of the present invention.

도 4를 참조하면, 두 채널간에 증폭기 공유기법을 적용하기 위하여 SHA는 두 개의 개별 입력 채널로 구성되어 있음을 확인할 수 있다.Referring to FIG. 4, in order to apply an amplifier sharing technique between two channels, it can be seen that the SHA is composed of two separate input channels.

각 입력 채널은 입력신호의 변화에 독립적인 온-저항을 갖도록 하는 게이트-부트스트래핑 회로를 적용한 샘플링 스위치와 샘플링 커패시터 (CS-X, CS-Y)로 구성되어 있다. 입력단 SHA는 100MHz의 중첩되지 않은 Q1s와 Q2s에 의하여 동작하며 각 채널은 두 클록에 상응하여 입력을 샘플링하고 공유된 증폭기는 Q2s가 "HIGH"인 구간에는 CS-Y에 샘플링된 입력을 처리하며, Q1s가 "HIGH"인 구간에는 CS-X에 샘플링된 입력을 처리하므로 증폭기는 사용되지 않는 주기 없이 200MS/s의 속도로 출력 신호를 생성한다.Each input channel consists of a sampling switch and a sampling capacitor (CS-X, CS-Y) using a gate-bootstrapping circuit to have an on-resistance independent of input signal changes. The input SHA is operated by 100 MHz of non-overlapping Q1s and Q2s, each channel sampling the input corresponding to the two clocks, and the shared amplifier processes the input sampled on CS-Y in the section where Q2s is "HIGH". In the period where Q1s is "HIGH", the sampled input is processed by the CS-X, so the amplifier generates an output signal at 200MS / s without any unused period.

이와 같이 두 채널간에 증폭기 공유기법을 사용하여 200MS/s의 출력을 위한 증폭기의 사양을 완화함으로써, 입력 SHA 회로의 전력소모를 크게 줄일 수 있다. Thus, by using the amplifier sharing technique between the two channels to relax the specification of the amplifier for the output of 200MS / s, the power consumption of the input SHA circuit can be greatly reduced.

표 1은 세 가지 구조의 SHA 회로의 전력소모를 비교한 것이다.Table 1 compares the power consumption of the three SHA circuits.

표 1을 참조하면, SHA 회로의 전력소모가 50% 이상 감소된 것을 확인할 수 있으며, 동일한 방법으로 잔류신호 증폭기를 필요로 하는 MDAC 회로 역시 유사한 수준으로 전력소모를 감소시킬 수 있다.Referring to Table 1, it can be seen that the power consumption of the SHA circuit is reduced by more than 50%. In the same way, the MDAC circuit requiring the residual signal amplifier can also reduce the power consumption to a similar level.

도 5는 본 발명의 다른 실시예에 따른 두 채널간에 증폭기 공유기법 기반의 MDAC1회로를 도시한 것이다.5 illustrates an MDAC1 circuit based on amplifier sharing between two channels according to another embodiment of the present invention.

도 5를 참조하면, 본 발명에 따른 ADC의 구성회로 블록 중 증폭기를 사용하는 MDAC에도 두 채널간에 증폭기 공유기법을 적용하여 전력소모를 최소화할 수 있다. 즉, 두 개의 커패시터 열 (CBANK-X, CBANK-Y)을 이용하여 두 입력 채널을 구성하고 하나의 증폭기를 공유하는 구조이다.Referring to FIG. 5, power consumption may be minimized by applying an amplifier sharing technique between two channels to MDAC using an amplifier among the component circuit blocks of the ADC according to the present invention. In other words, two capacitor channels (CBANK-X, CBANK-Y) are used to configure two input channels and share one amplifier.

도 6은 본 발명의 다른 실시예에 따른 두 채널간에 증폭기 공유기법 기반의 MDAC1회로의 클록에 따른 동작을 정리한 것이다.FIG. 6 summarizes the operation according to the clock of the MDAC1 circuit based on amplifier sharing between two channels according to another embodiment of the present invention.

클록 Q1s 동안 CBANK-X는 SHA의 CS-X에 샘플링된 입력에 해당하는 출력이 인가되어 샘플링 동작을 하며, CBANK-Y는 이전 주기동안 샘플링된 입력신호와 FLASH1의 LATCH-Y에서 출력된 온도계 코드에 해당하는 전압과의 차이를 증폭하는 잔류전압 증폭동작을 수행한다. 클록 Q2s에서는 그 반대의 역할로 CBANK-Y가 샘플링 동작, CBANK-X는 잔류전압 증폭동작을 수행한다. 따라서 두 개의 커패시터 열이 공유하고 있는 증폭기는 사용되지 않는 클록 구간 없이 연속해서 신호 증폭동작을 수행하므로 전력 효율 측면에서 매우 우수하다.During clock Q1s, CBANK-X applies sampling corresponding to input sampled to CS-X of SHA and performs sampling operation. CBANK-Y is thermometer code output from LATCH-Y of FLASH1. The residual voltage amplification operation is performed to amplify the difference from the corresponding voltage. The opposite is true for clock Q2s: CBANK-Y performs the sampling operation and CBANK-X performs the residual voltage amplification. Therefore, the amplifier shared by two capacitor columns performs signal amplification continuously without any unused clock period, which is excellent in terms of power efficiency.

한편, 본 발명의 실시예에 따른 증폭기 공유기법은 SHA와 MDAC의 각 채널의 증폭동작이 서로 반대되는 클록 위상에서 수행되는 점을 고려하여 클록에 의한 스위칭 동작을 기반으로 구현되었다. 즉, 이중채널로 구성된 TI 구조의 ADC에서 각 채널의 sub-ADC가 개별 증폭기를 이용할 경우, 신호처리를 하는 과정에서 증폭동작을 수행하지 않을 시에 발생하는 증폭기의 전력소모와 각각의 증폭기로 인한 면적의 증가를 크게 개선시켰다. 또한 두 채널의 증폭기를 개별적으로 사용하였을 경우에는 전체 ADC 성능의 저하를 유발할 수 있는 증폭기 사이의 이득 및 대역폭 부정합 등의 문제가 발생할 수 있으나, 본 발명의 실시예에서와 같이 하나의 증폭기를 공유할 경우에는 이득 및 대역폭 부정합 문제를 크게 감소시킬 수 있다. 증폭기 공유기법은 다양한 장점을 가지고 있지만, 이전 주기에 샘플링 된 전하가 입력단에 남아서 현재 출력에 오차로 작용하는 메모리 효과 (memory effect)에 의한 단점이 존재할 수 있다. 본 발명의 실시예에 따른 증폭기 공유기법은 기존의 장점은 유지하는 동시에 도 6과 같이 두 채널의 입력이 인가되는 증폭기의 입력단을 각각 분리하여 증폭동작이 수행되지 않는 입력노드를 리셋하여 추가 클록 없이 메모리효과를 제거한다.On the other hand, the amplifier sharing technique according to the embodiment of the present invention is implemented based on the switching operation by the clock in consideration of the fact that the amplification operation of each channel of the SHA and MDAC is performed in the opposite clock phase. In other words, in the dual-channel TI-structured ADC, when the sub-ADC of each channel uses separate amplifiers, the power consumption of the amplifiers and the power consumption of each amplifier that occur when the amplification operation is not performed during the signal processing The increase in area is greatly improved. In addition, if two channels of amplifiers are used separately, problems such as gain and bandwidth mismatch between the amplifiers, which may cause degradation of the overall ADC performance, may occur. However, as in the embodiment of the present invention, one amplifier may be shared. In this case, the problem of gain and bandwidth mismatch can be greatly reduced. The amplifier sharing technique has various advantages, but there may be disadvantages due to the memory effect in which charges sampled in the previous period remain at the input stage and cause an error in the current output. The amplifier sharing technique according to the embodiment of the present invention maintains the existing advantages and separates the input terminals of the amplifiers to which the inputs of the two channels are applied as shown in FIG. Eliminate memory effects

고해상도에서 고속으로 동작하는 ADC는 SHA 및 MDAC의 증폭기에서 요구되는 높은 전압이득과 대역폭 사양을 필수적으로 만족시켜야 하며, 이를 위해 ADC는 이단 증폭기 구조를 사용한다.ADCs operating at high resolution at high speeds must meet the high voltage gain and bandwidth specifications required by the SHA and MDAC amplifiers. To achieve this, the ADC uses a two-stage amplifier architecture.

도 7은 본 발명의 다른 실시예에 따른 SHA에 사용된 두 개의 입력단을 가진 이단 증폭기를 도시한 것이다.Figure 7 illustrates a two stage amplifier with two input stages used in a SHA according to another embodiment of the present invention.

도 7을 참조하면, SHA에 사용된 두 개의 입력단을 가진 이단 증폭기로서, 10비트의 해상도에 요구되는 동작 속도를 얻기 위하여 첫 번째 단은 folded-cascode 증폭기로, 두 번째 단은 common-source 증폭기를 사용한다. 두 개의 입력단에는 반대 위상의 클록을 사용하여 X 입력 채널 또는 Y 입력 채널을 각각 선택하며, 공유된 이단 증폭기의 전력소모를 최소화하고 동작성능을 개선하기 위해 두 개 클록은 일부 구간에서 중첩되어 있는 Q1Bs와 Q2Bs를 사용한다. 이 두 개 클록을 사용하여, X 입력 채널이 증폭동작을 하고 입력 트랜지스터가 꺼지기 직전에 Y 입력 트랜지스터가 먼저 켜지도록 함으로써, 두 입력 트랜지스터가 전부 꺼졌다가 다시 켜질 때 발생할 수 있는 글리치 및 증폭된 신호의 정착시간의 지연문제를 해결할 수 있다.Referring to FIG. 7, a two-stage amplifier having two input stages used for SHA, in which a first stage is a folded-cascode amplifier and a second stage is a common-source amplifier to obtain an operation speed required for a resolution of 10 bits. use. The two input stages use clocks of opposite phases to select either the X input channel or the Y input channel, respectively.The two clocks are superimposed in some intervals to minimize power consumption and improve operating performance of the shared two-stage amplifier. And Q2Bs. Using these two clocks, the X input channel amplifies and causes the Y input transistor to turn on just before the input transistor turns off, thereby eliminating the glitches and amplified signals that can occur when both input transistors are turned off and on again. The problem of delay in the settling time can be solved.

또한, 요구되는 동작속도를 위한 대역폭과 안정적인 신호정착을 위한 위상여유를 얻을 수 있도록 첫 번째 증폭기의 캐스코드 노드에 연결하는 캐스코드 주파수 보상기법을 사용할 수 있다.In addition, a cascode frequency compensation technique can be used that connects to the cascode node of the first amplifier to obtain bandwidth for the required operating speed and phase margin for stable signal settling.

이하에서는 두 개 채널 출력신호의 순차적 처리를 위한 공유 프리앰프 기반의 flash ADC에 대하여 보다 상세히 살펴보기로 한다.Hereinafter, a shared preamplifier based flash ADC for sequential processing of two channel output signals will be described in detail.

저항 열에서 생성된 기준 전압과 SHA와 MDAC의 출력 전압을 비교하여 디지털 코드를 생성하는 세 개의 flash ADC는 비교기와 디지털 논리회로로 구성되며, 비교기는 정궤환 동작을 하는 래치와, 이를 구성하는 트랜지스터의 부정합으로 인해 발생하는 오프셋을 보상하기 위한 프리앰프로 이루어진다. 두 개의 입력 채널을 가진 SHA와 MDAC의 출력을 연속적으로 처리하기 위하여 특정 기준전압이 인가된 하나의 비교기는 반대의 클록 위상에서 교대로 동작하는 두 개의 래치 (LATCH-X, LATCH-Y)와 두 래치가 하나의 프리앰프를 공유하여 도 8과 같이 구성된다.Three flash ADCs that generate a digital code by comparing the reference voltage generated in the resistor column with the output voltages of SHA and MDAC are composed of a comparator and a digital logic circuit. A preamplifier is provided to compensate for offsets caused by mismatches. In order to process the output of SHA and MDAC with two input channels continuously, one comparator with a specific reference voltage is applied to two latches (LATCH-X, LATCH-Y) and two alternately operating in opposite clock phases. The latch is configured as shown in FIG. 8 by sharing one preamplifier.

도 8은 프리앰프를 공유한 비교기를 도시한 것이다.8 shows a comparator sharing a preamplifier.

도 8을 참조하면, 프리앰프는 입력전압과 기준전압이 인가될 트랜지스터가 구별된 DDA 구조로서 클록에 의해 동작이 제어되지 않고 인가된 두 아날로그 전압의 차이를 계속해서 증폭하며, 그 값은 수학식 1과 같다.Referring to FIG. 8, the preamplifier is a DDA structure in which an input voltage and a transistor to which a reference voltage is applied are distinguished from each other. The preamplifier continuously amplifies a difference between two applied analog voltages without an operation controlled by a clock. Same as 1.

공유되는 프리앰프는 100MHz 클록에 의해 교대로 전달되는 두 채널간에 증폭기 공유기법 기반의 SHA와 MDAC의 각 채널 출력과 기준전압의 차이를 연속적으로 증폭하며, 그 출력은 LATCH-X와 LATCH-Y에 차례로 인가된다. 두 개 래치는 도 8과 같이 반대 위상의 클록에 의해서 동작하여, 출력리셋 및 래치동작을 교대로 수행하며 각각의 래치에서 결정된 디지털 출력은 다음 단의 MDAC 및 디지털 교정회로로 전달된다.The shared preamplifier successively amplifies the difference between each channel output and reference voltage of SHA and MDAC based on amplifier sharing scheme between two channels alternately delivered by a 100MHz clock, and the output is fed to LATCH-X and LATCH-Y. It is applied in turn. The two latches are operated by clocks of opposite phases as shown in FIG. 8 to alternately perform output reset and latch operations, and the digital output determined in each latch is transferred to the next stage MDAC and digital calibration circuit.

이와 같이 연속 동작하는 비교기에서 두 개 래치에 별개의 프리앰프를 사용하지 않고 DDA 구조의 프리앰프를 공유하여 프리앰프의 수를 절반으로 줄임으로써 프리앰프가 차지하는 면적 및 전력소모를 50% 정도로 줄일 수 있다. 또한 프리앰프 개수가 두 배가 될 경우, SHA 또는 MDAC의 출력에서 바라보는 부하 성분과 도선으로 인한 기생 성분이 증가하여 각 블록의 동작 속도가 저하되어 이를 보상하기 위하여 더 많은 전력 소모가 필요하게 된다. 즉, 프리앰프 공유기법은 flash ADC 자체의 전력소모를 최소화하는 동시에 인접 블록의 전력소모 또한 감소시킬 수 있다. 또한, flash ADC에는 보간 기법을 적용하여 프리앰프에 의한 면적과 전력소모를 추가로 50% 정도 감소시켰다. 또한 FLASH2 및 FLASH3의 저항 열을 공유하여 면적을 줄이고 레이아웃 상에서 발생하는 도선 저항성분으로 인하여 기준전압이 강하되어 전체 ADC의 선형성이 저하되는 것을 방지할 수 있다.In this continuous comparator, the preamplifier of the DDA structure is shared by using two pre-amplifiers instead of two latches, thereby reducing the preamplifier's area and power consumption by 50%. have. In addition, when the number of preamplifiers is doubled, the load component seen from the output of the SHA or MDAC and the parasitic components due to the lead are increased, so that the operation speed of each block is reduced and more power consumption is required to compensate for this. In other words, the preamplifier sharing technique can minimize the power consumption of the flash ADC itself and reduce the power consumption of adjacent blocks. In addition, the interpolation technique was applied to the flash ADC to reduce the area and power consumption by the preamplifier by 50%. In addition, sharing the resistive columns of FLASH2 and FLASH3 reduces the area and prevents the linearity of the entire ADC from dropping due to the drop in the reference voltage due to the lead resistance component generated on the layout.

이하에서는 샘플링 시간 부정합을 줄이는 클록 발생기에 대하여 보다 자세하게 살펴보기로 한다.Hereinafter, a clock generator for reducing sampling time mismatch will be described in more detail.

다수의 병렬채널을 이용하여 구성되는 TI 구조 기반의 ADC는 증폭기 전압이득과 대역폭 부정합 외에 각 채널의 sub-ADC가 외부에서 인가되는 아날로그 입력신호를 샘플링할 때 균등한 간격으로 샘플링하지 못하는 샘플링 시간 부정합 문제에 의해서 전체 ADC의 성능이 저하된다. In addition to the amplifier voltage gain and bandwidth mismatch, the ADC architecture based on TI structure using multiple parallel channels mismatches sampling time that the sub-ADC of each channel does not sample at equal intervals when sampling an externally applied analog input signal. The problem is that the performance of the entire ADC is degraded.

도 9는 두 개 채널로 구성된 ADC에서 발생할 수 있는 샘플링 시간 부정합 (σ)을 나타낸 것이다.9 illustrates sampling time mismatch (σ) that can occur in a two-channel ADC.

도 9를 참조하면, 수학식 2를 이용하여 요구되는 해상도와 동작속도에 따라서 허용될 수 있는 σ의 값을 결정할 수 있으며, 10비트 해상도를 얻기 위한 SNR과 200MS/s의 동작속도의 Nyquist 입력에 해당하는 100MHz의 입력주파수 (f_in)를 이용하여 σ의 값이 1.3ps 수준임을 확인할 수 있다.Referring to FIG. 9, Equation 2 can be used to determine an acceptable value of sigma according to the required resolution and operation speed, and to the Nyquist input of the SNR and 200MS / s operating speed to obtain 10-bit resolution. It can be seen that the value of σ is 1.3ps using the corresponding input frequency (f _in ) of 100MHz.

도 10은 본 발명의 실시예에 따른 ADC에서 사용되는 클록 발생기이다. 10 is a clock generator used in an ADC in accordance with an embodiment of the present invention.

도 10을 참조하면, 외부에서 인가되는 200MHz 클록을 사용하여, 디지털 교정회로에 사용되는 200MHz 내부클록은 디지털 조합회로를 통해 4개 위상의 클록을 생성하고, 두 채널간에 증폭기 공유기법 기반의 SHA 및 MDAC 등 아날로그 회로에 사용되는 100MHz 클록은 플립플롭으로 이분주한 후 디지털 조합회로를 통해 8개 위상의 클록을 별도 생성한다.Referring to FIG. 10, using an externally applied 200 MHz clock, a 200 MHz internal clock used in a digital calibration circuit generates a clock of four phases through a digital combination circuit, and uses SHA and an amplifier sharing technique based on two channels. The 100MHz clock used in analog circuits such as MDAC is divided into two parts by flip-flop, and then generates 8 phase clocks separately through digital combination circuit.

본 발명에 따른 클록 발생기는 SHA, MDAC 및 flash ADC에서 사용되는 100MHz 클록을 생성하기 위해 200MHz 외부 클록을 분주할 때, JK 플립플롭을 사용하여 외부 클록과 이분주한 Qs와 QBs까지의 게이트 지연시간을 동일하게 하여, 입력 SHA에서 샘플링 동작을 수행할 때 Q1s와 Q2s에서 발생할 수 있는 샘플링 시간 부정합을 최소화한다. The clock generator according to the present invention uses a JK flip-flop to divide the 200MHz external clock to generate 100MHz clocks used in SHA, MDAC, and flash ADCs. In the same way, the sampling time mismatch that may occur in Q1s and Q2s when performing a sampling operation on the input SHA is minimized.

본 발명에서는 HDTV와 같은 고화질 영상시스템에 즉각적인 활용을 위해 10비트 200MS/s 0.18um CMOS ADC를 제안하며, 전력소모를 최소화할 수 있다.The present invention proposes a 10-bit 200MS / s 0.18um CMOS ADC for immediate use in high-definition video systems such as HDTV, and can minimize power consumption.

본 발명의 실시예에 따른 ADC는 최소한의 전력을 소모하면서 요구되는 10비트의 고해상도와 200MS/s의 고속 동작속도를 동시에 만족시키기 위하여 각 단에서 4비트를 결정하는 3단 파이프라인 구조이다. 본 발명에서 제안하는 전력소모 최소화를 위한 주된 기법은 ADC의 전력소모가 증폭기에 의해 주로 결정된다는 점을 고려하며, 두 개의 입력단을 기반으로 클록의 모든 주기에서 샘플링 동작을 수행하며 SHA 및 MDAC 등 핵심 아날로그 회로블록에서 두 개 입력 채널이 하나의 증폭기를 공유하는 기법을 이용한다. 그 결과, 증폭기의 요구되는 동작속도 사양을 절반 수준으로 낮추면서 두 개의 입력 채널이 하나의 증폭기를 공유하여 전체 전력 소모를 50% 수준으로 감소시키는 동시에 하나의 증폭기를 사용하면서 채널 간의 증폭기 전압이득, 대역폭 부정합 및 오프셋 부정합을 최소화할 수 있다. 또한, flash ADC에는 두 채널간에 증폭기 공유기법이 적용된 SHA와 MDAC의 출력 신호를 연속적으로 교대로 처리할 수 있도록 DDA 구조를 사용하여 두 개의 래치가 하나의 프리앰프를 공유할 수 있도록 하였다. 마지막으로 클록 발생기는 요구되는 해상도와 동작속도에서 허용 가능한 샘플링 시간 부정합 값보다 더 작은 값을 갖도록 JK 플립플롭 및 간단한 논리회로를 기반으로 하여 샘플링 시간 부정합에 의한 전체 ADC 성능 저하를 방지할 수 있다.The ADC according to the embodiment of the present invention is a three-stage pipeline structure in which four bits are determined at each stage in order to simultaneously satisfy the required high resolution of 10 bits and a high operating speed of 200 MS / s while consuming minimal power. The main technique for minimizing power consumption proposed by the present invention takes into account that the power consumption of the ADC is mainly determined by the amplifier, and performs sampling operations in all cycles of the clock based on two input stages, and performs core operations such as SHA and MDAC. In an analog circuit block, two input channels share a single amplifier. As a result, while reducing the required operating speed specification of the amplifier to half, the two input channels share one amplifier, reducing the overall power consumption to 50%, while using one amplifier to gain amplifier voltage between channels, Bandwidth mismatch and offset mismatch can be minimized. In addition, the flash ADC uses a DDA structure so that two latches can share a preamplifier so that the output signal of SHA and MDAC can be successively alternated between two channels. Finally, the clock generator is based on a JK flip-flop and a simple logic circuit to ensure that the clock generator has a smaller value than the acceptable sampling time mismatch at the required resolution and operating speed, thus preventing overall ADC performance degradation due to sampling time mismatch.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.In the present invention as described above has been described by the specific embodiments, such as specific components and limited embodiments and drawings, but this is provided to help a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations are possible from these descriptions. Therefore, the spirit of the present invention should not be limited to the described embodiments, and all of the equivalents or equivalents of the claims as well as the claims to be described later will belong to the scope of the present invention. .

HDTV와 같은 고화질 영상시스템에 활용 가능한 10비트 200MS/s 0.18um CMOS ADC10-bit 200MS / s 0.18um CMOS ADC can be used for high-definition video systems such as HDTV

110 : SHA 120 : MDAC1
130 : MDAC2 140 : FLASH1
150 : FLASH2 160 : FLASH3
170 : 온칩 기준 전류 및 전압발생기
180 : 분주기를 포함한 디지털 교정회로
190 : 클록 발생기110: SHA 120: MDAC1
130: MDAC2 140: FLASH1
150: FLASH2 160: FLASH3
170: on-chip reference current and voltage generator
180: digital calibration circuit including a divider
190: clock generator

Claims

In an ADC comprising a SHA, MDAC, and a flash ADC,
The input terminal of the SHA or the MDAC is composed of two channels, and the two channels share one amplifier,
The flash ADC comprises a preamplifier and two latches, the two latches, characterized in that the two amplifiers share a preamplifier of a differential error amplifier structure.

The method of claim 1,
Each sampling capacitor corresponding to the two channels formed in the SHA alternately samples between a section in which the clock is "HIGH" and a section "LOW".

The method of claim 2,
And the shared amplifier included in the SHA generates an output signal at twice the sampling rate.

The method of claim 1,
And each capacitor column corresponding to two channels formed in the MDAC is alternately sampled in a section in which the clock is "HIGH" and in a section "LOW".

The method of claim 4, wherein
And a shared amplifier included in the MDAC performs a signal amplification operation at twice the sampling rate.

The method of claim 1,
The first stage of the shared amplifier included in the SHA is a folded-cascode amplifier having two input stages, and the second stage is a common-source amplifier.

The method of claim 1,
The flash ADC includes a comparator and a digital logic circuit,
And the comparator comprises a preamplifier for compensating an offset caused by a mismatch between a latch performing a forward feedback operation and a transistor constituting the latch.

The method of claim 7, wherein
The comparator, to which a specific reference voltage is applied, consists of two latches alternately operating in opposite clock phases and one preamplifier shared by the two latches.

The method of claim 8,
ADC, characterized in that the preamplifier is a DDA structure.

The method of claim 1,
The ADC is based on a TI structure configured using a plurality of parallel channels.

The method of claim 1,
Further comprising a clock generator and a digital calibration circuit,
The clock generator converts an externally applied f _s Hz clock into a four phase clock through a digital combination circuit, and generates an f _s Hz internal clock for the digital calibration circuit from the converted four phase clock. ADC characterized in that.

The method of claim 1,
Further comprising a clock generator and a digital calibration circuit,
The clock generator bi-divides an externally applied f _s Hz clock through a flip-flop, and generates 8 phase clocks from the bi-divided clock through a digital combination circuit and provides them to the SHA and the MDAC. ADC.

The method of claim 12,
And using the flip-flop to equalize the gate delay time between an external clock, f _s Hz clock, and the bi-division clock.