KR101435980B1 - SAR ADC using range scaling - Google Patents

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KR101435980B1
KR101435980B1 KR1020120123624A KR20120123624A KR101435980B1 KR 101435980 B1 KR101435980 B1 KR 101435980B1 KR 1020120123624 A KR1020120123624 A KR 1020120123624A KR 20120123624 A KR20120123624 A KR 20120123624A KR 101435980 B1 KR101435980 B1 KR 101435980B1
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이승훈
남상필
김용민
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서강대학교산학협력단
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Abstract

본 발명은 SAR ADC에 관한 것으로서 단일 입력신호를 샘플링 커패시터의 절반에 샘플링하여 상기 단일 입력신호 범위의 절반 크기의 신호를 처리하도록 레인지 스케일링을 수행하는 것을 특징함으로써, 프리앰프에서 전압여유부족이 발생하지 않으며, 전체 ADC에서는 전원전압 크기의 단일 입력신호 처리가 가능하다.The present invention relates to a SAR ADC, and is characterized by sampling a single input signal in half of a sampling capacitor to perform range scaling so as to process a signal of half the size of the single input signal range. Thus, a voltage margin shortage occurs in the preamplifier And the entire ADC can handle a single input signal with a supply voltage magnitude.

Description

레인지 스케일링을 이용한 SAR ADC {SAR ADC using range scaling}[0001] SAR ADC using range scaling [0002]

본 발명은 SAR ADC에 관한 것으로서, 레인지 스케일링을 이용하여 전원전압 크기의 단일 입력신호를 처리하는 SAR ADC 및 상기 SAR ADC를 포함하는 디지털 비디오 출력 장치에 관한 것이다.The present invention relates to a SAR ADC, and more particularly, to a SAR ADC that processes a single input signal of a power supply voltage level using range scaling and a digital video output device including the SAR ADC.

아날로그 방송 시스템의 대표적인 컬러 인코딩 방식에는 대한민국과 일본에서 사용되는 national television system committee (NTSC) 방식과 유럽에서 사용되는 phase-alternating line (PAL) 방식이 있다. 아날로그 TV는 이러한 NTSC 및 PAL 방식으로 인코딩된 아날로그 비디오 입력을 디지털 비디오 출력으로 변환하기 위해 10비트 수준의 해상도를 지니며 수 MS/s 수준의 처리 속도로 동작하는 A/D 변환기 (analog-to-digital converter: ADC)가 필수적으로 요구된다.Typical color encoding schemes for analog broadcasting systems include the national television system committee (NTSC) system used in Korea and Japan and the phase-alternating line (PAL) system used in Europe. Analog TV has an analog-to-digital (A / D) converter with 10-bit resolution to convert these NTSC and PAL encoded analog video inputs to digital video output, digital converter (ADC) is essential.

본 발명의 일 실시예에 따른 SAR ADC는 "오프셋 전압 보정 기능을 가지는 아날로그-디지털 변환기(출원번호: KR10-2009-0129043)" 및 "병렬접속된 비교기를 내장한 파이프라인 SAR방식의 ADC(출원번호: KR10-1995-0026419)" 등의 선행기술에 언급된 SAR ADC와 같이, A/D 변환에 사용된다.A SAR ADC according to an embodiment of the present invention is called a "analog-to-digital converter with offset voltage correction function (Application No. KR10-2009-0129043)" and a pipelined SAR ADC No.: KR10-1995-0026419) ", which is used in A / D conversion.

본 발명이 해결하고자 하는 첫 번째 과제는 전원전압 크기의 단일 입력신호를 처리하기 위해 레인지 스케일링을 이용한 SAR ADC를 제공하는 것이다.The first problem to be solved by the present invention is to provide a SAR ADC using range scaling for processing a single input signal having a power supply voltage.

본 발명이 해결하고자 하는 두 번째 과제는 레인지 스케일링을 이용한 SAR ADC를 포함하는 디지털 비디오 출력 장치를 제공하는 것이다.A second object of the present invention is to provide a digital video output device including a SAR ADC using range scaling.

본 발명은 상기 첫 번째 과제를 해결하기 위하여, 단일 입력신호를 샘플링 커패시터의 절반에 샘플링하여 상기 단일 입력신호 범위의 절반 크기의 신호를 처리하도록 레인지 스케일링을 수행하는 것을 특징으로 하는 SAR ADC를 제공한다.In order to solve the first problem, the present invention provides a SAR ADC for sampling a single input signal in half of a sampling capacitor and performing range scaling to process a signal of half the size of the single input signal range .

본 발명의 일 실시예에 의하면, 상기 샘플링 커패시터의 절반은 상기 샘플링 커패시터 중 가장 용량이 큰 커패시터인 것을 특징으로 하는 SAR ADC일 수 있다.According to an embodiment of the present invention, a half of the sampling capacitor may be a SAR ADC having the largest capacitance among the sampling capacitors.

본 발명의 다른 실시예에 의하면, 상기 샘플링 커패시터는 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하기 위한 커패시터 열과 하위비트를 결정하기 위한 커패시터 열의 2단계 구조로 형성하는 것을 특징으로 하는 SAR ADC일 수 있으며, 상기 샘플링 커패시터의 2단계 구조는 상위비트 6비트와 하위비트 4비트로 형성하는 것을 특징으로 하는 SAR ADC일 수 있다.According to another embodiment of the present invention, the sampling capacitor is formed by a two-stage structure of a capacitor row for determining upper bits and a capacitor row for determining lower bits using a separation weight capacitor (C A ) ADC, and the two-stage structure of the sampling capacitor is formed by 6 bits of high order bits and 4 bits of low order bits.

본 발명의 다른 실시예에 의하면, 상기 커패시터에 의해 샘플링된 단일 입력신호를 동상전압(VCM)과 직접 비교하여 최상위 비트를 결정하는 것을 특징으로 하는 SAR ADC일 수 있다. According to another embodiment of the present invention, it may be a SAR ADC characterized by directly comparing the single input signal sampled by the capacitor with the in-phase voltage (V CM ) to determine the most significant bit.

본 발명의 다른 실시예에 의하면, 비교기에 오프셋 제거 커패시터를 이용하여 오프셋을 제거하는 것을 특징으로 하는 SAR ADC일 수 있고, 상기 비교기는 2단 프리앰프를 이용하고, 상기 2단 프리앰프 중 첫 번째 단의 프리앰프에만 오프셋 제거 커패시터를 이용하여 오프셋을 제거하는 것을 특징으로 하는 SAR ADC일 수 있다.According to another embodiment of the present invention, the comparator may be a SAR ADC characterized by removing an offset using an offset eliminating capacitor, wherein the comparator uses a two-stage preamplifier and the first one of the two- And the offset is removed by using an offset removing capacitor only for the preamplifier of the stage.

본 발명의 다른 실시예에 의하면, 두 개의 단위 커패시터를 직렬로 연결하여 최하위 비트를 결정하기 위한 커패시터를 구성하는 것을 특징으로 하는 SAR ADC일 수 있다.According to another embodiment of the present invention, it may be a SAR ADC, which is characterized by connecting two unit capacitors in series to form a capacitor for determining the least significant bit.

본 발명은 상기 두 번째 과제를 해결하기 위하여, 상기 SAR ADC를 포함하는 디지털 비디오 출력 장치를 제공한다.In order to solve the second problem, the present invention provides a digital video output apparatus including the SAR ADC.

본 발명에 따르면, 단일 입력신호를 샘플링 커패시터의 절반에만 샘플링하여 레인지 스케일링을 행함으로써, 프리앰프에서 전압여유부족이 발생하지 않으며, 전체 ADC에서는 전원전압 크기의 단일 입력신호 처리가 가능하다. 또한, 최대 커패시터의 크기를 줄일 수 있는바, 커패시터 충전 및 방전에 의한 전력소모를 크게 줄일 수 있다. 나아가, SAR ADC 내 비교기에 오프셋 제거 기법을 적용하여 비교기의 오프셋이 전체 ADC에 미치는 영향을 줄일 수 있다.According to the present invention, a single input signal is sampled only in half of the sampling capacitor to perform range scaling, so that a voltage margin shortage does not occur in the preamplifier, and a single input signal of a power supply voltage size can be processed in the entire ADC. In addition, since the size of the maximum capacitor can be reduced, power consumption due to capacitor charging and discharging can be greatly reduced. Furthermore, the offset elimination technique can be applied to the comparator in the SAR ADC to reduce the effect of the offset of the comparator on the overall ADC.

도 1은 본 발명의 일 실시예에 따른 SAR ADC를 도시한 것이다.
도 2는 본 발명의 실시예에 따른 SAR ADC의 레인지 스케일링을 도시한 것이다.
도 3은 본 발명의 실시예에 따른 SAR ADC 내 D/A 변환기 (digital-to- analog converter: DAC)에 사용된 커패시터의 크기가 감소하는 것을 도시한 것이다.
도 4는 본 발명의 실시예에 따른 SAR ADC 내 비교기의 오프셋 제거를 도시한 것이다.
도 5는 본 발명의 실시예에 따른 SNDR 및 SFDR을 나타내는 그래프와 레이아웃을 도시한 것이다.1 illustrates a SAR ADC according to an embodiment of the present invention.
2 illustrates range scaling of a SAR ADC according to an embodiment of the present invention.
FIG. 3 illustrates a reduction in the size of a capacitor used in a digital-to-analog converter (DAC) in a SAR ADC according to an embodiment of the present invention.
Figure 4 illustrates offset elimination of a comparator in a SAR ADC according to an embodiment of the present invention.
FIG. 5 is a graph and a layout illustrating SNDR and SFDR according to an embodiment of the present invention.

본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.Prior to the description of the concrete contents of the present invention, for the sake of understanding, the outline of the solution of the problem to be solved by the present invention or the core of the technical idea is first given.

본 발명의 일 실시예에 따른 SAR ADC는 전원전압 크기의 단일 입력신호를 처리하기 위해 단일 입력신호를 샘플링 커패시터의 절반에 샘플링하여 상기 단일 입력신호 범위의 절반 크기의 신호를 처리하도록 레인지 스케일링을 수행하는 것을 특징으로 한다. The SAR ADC according to an exemplary embodiment of the present invention scales a single input signal to half of a sampling capacitor to process a single input signal of a power supply voltage level and performs range scaling to process a signal of half the size of the single input signal range .

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art, however, that these examples are provided to further illustrate the present invention, and the scope of the present invention is not limited thereto.

본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent by describing in detail preferred embodiments thereof with reference to the attached drawings in which: It is possible to quote the above. In the following detailed description of the principles of operation of the preferred embodiments of the present invention, it is to be understood that the present invention is not limited to the details of the known functions and configurations, and other matters may be unnecessarily obscured, A detailed description thereof will be omitted.

본 발명의 일 실시예에 따른 SAR ADC는 면적 및 전력소모를 최소화하기 위한 디지털 회로 기반의 SAR(successive approximation register, 연속근사 레지스터) 구조의 ADC이다. NTSC 및 PAL 방식의 아날로그 TV에 응용 및 수정보완이 가능하도록 10비트 1MS/s∼10MS/s의 사양을 가질 수 있다.The SAR ADC according to an embodiment of the present invention is a digital circuit-based successive approximation register (SAR) structure ADC for minimizing the area and power consumption. It is possible to have specification of 10bit 1MS / s ~ 10MS / s so that it can be applied to NTSC and PAL analog TV and can be corrected and supplemented.

본 발명의 일 실시예에 따른 SAR ADC는 추가적인 회로 없이 전원전압 크기의 단일 입력신호를 처리하기 위해 입력신호를 샘플링 커패시터의 절반에만 샘플링하는 레인지 스케일링(range-scaling) 기법을 적용하였다. 또한, SAR ADC의 핵심 블록인 DAC에는 분리 가중치 커패시터(CA)를 이용한 2단계 구조를 사용하는 동시에 동상전압(VCM) 기반의 스위칭 기법을 적용하고, 최하위 비트를 결정하기 위한 커패시터는 두 개의 단위 커패시터(CU)를 직렬 연결하여 사용함으로써 면적과 전력소모를 감소시킬 수 있으며, 비교기는 첫 번째 프리앰프에 오프셋 제거 기법을 적용하여 비교기 오프셋이 전체 ADC에 미치는 영향을 최소화할 수 있고, 디지털 로직은 최적화하여 면적 및 전력소모를 추가적으로 감소시킬 수 있다. 또한, 전체 ADC를 차동구조로 설계하여 전원전압의 잡음성분에 의한 성능저하를 줄일 수 있다.
The SAR ADC according to an embodiment of the present invention applies a range-scaling technique for sampling an input signal to only one half of a sampling capacitor in order to process a single input signal having a power supply voltage without any additional circuit. The DAC, which is the core block of the SAR ADC, uses a two-stage structure using a discrete weight capacitor (C A ) while applying a common mode voltage (V CM ) -based switching technique. The capacitor for determining the least significant bit By using a series connection of the unit capacitors (C U ), the area and power consumption can be reduced. The comparator can apply the offset elimination technique to the first preamplifier to minimize the influence of the comparator offset on the overall ADC, The logic can be optimized to further reduce area and power consumption. Also, by designing the entire ADC as a differential structure, it is possible to reduce the performance degradation due to the noise component of the power supply voltage.

상기 SAR ADC에 적용된 구성들을 상세히 설명하도록 한다.The configurations applied to the SAR ADC will be described in detail.

먼저, 본 발명의 일 실시예에 따른 SAR ADC는 레인지 스케일링을 이용한다.First, a SAR ADC according to an embodiment of the present invention uses range scaling.

보다 구체적으로, 전원전압 크기의 단일 입력신호를 이용하는 것이 그렇지 않은 경우보다 SNDR이 높은바, 전원전압 크기의 단일 입력신호를 입력받아 A/D 변환을 수행한다. 기존의 단일 입력신호를 처리하는 SAR ADC의 경우, 비교기의 프리앰프에서 발생하는 전압여유부족으로 인해 단일 입력신호 범위가 제한된다. 이를 해결하기 위해 비교기에 NMOS 입력단을 가지는 프리앰프 및 PMOS 입력단을 가지는 프리앰프 즉, 두 개의 프리앰프가 집적된 SAR ADC가 개발되었다. 두 개의 프리앰프를 사용하는 경우 전원전압 크기의 단일 입력신호 처리가 가능하지만, 추가적으로 요구되는 프리앰프로 인해 면적 및 전력소모가 증가하고 프리앰프 간 오프셋 부정합 문제가 발생한다.More specifically, when a single input signal of a power source voltage size is higher than that of a single input signal of a power source voltage size, the SNDR is higher than that of a single input signal of a power source voltage size. For SAR ADCs that process traditional single-input signals, the single-input signal range is limited by the voltage margin shortage in the comparator's preamplifier. To solve this problem, a SAR ADC integrating a preamplifier having a NMOS input terminal and a preamplifier having a PMOS input terminal, ie, two preamplifiers, has been developed. The use of two preamplifiers allows the processing of a single input signal at the supply voltage level, but the additional required preamplifier increases the area and power consumption and creates an offset mismatch between the preamplifiers.

상기 기존 문제점들을 해결하기 위하여, 본 발명의 일 실시예에 따른 SAR ADC는 추가적인 회로없이 전원전압 크기의 단일 입력신호를 처리하기 위하여 레인지 스케일링 기법을 이용한다. 단일 입력신호를 샘플링 커패시터의 절반에 샘플링하여 ADC 내부에서는 입력신호 범위의 절반 크기의 신호를 처리하도록 한다. 따라서, 비교기의 프리앰프에서 전압여유부족이 발생하지 않으며, 전체 ADC에서는 전원전압크기의 단일 입력신호 처리가 가능하다. 레인지 스케일링에 대해서는 도 2에서 자세히 설명하도록 한다.In order to solve the above-described problems, the SAR ADC according to an embodiment of the present invention uses a range scaling technique to process a single input signal of a power supply voltage without any additional circuit. A single input signal is sampled in half of the sampling capacitor, allowing the ADC to process signals half the size of the input signal range. Thus, no voltage margin is present in the comparator's preamplifier, and the entire ADC is capable of handling a single input signal of supply voltage magnitude. The range scaling will be described in detail in Fig.

두 번째로, 본 발명의 실시예에 따른 SAR ADC는 분리 가중치 커패시터(CA)를 이용하여 2단계 구조로 나누어 형성할 수 있다.Secondly, the SAR ADC according to the embodiment of the present invention can be formed by dividing into a two-stage structure using a separation weight capacitor (C A ).

보다 구체적으로, 샘플링 커패시터를 분리 가중치 커패시터(CA)를 이용하여 상위비트를 결정하는 커패시터 열과 하위비트를 결정하는 커패시터 열의 2단계 구조를 형성한다. More specifically, a sampling capacitor is formed using a separation weight capacitor C A to form a two-stage structure of a capacitor row for determining the upper bit and a capacitor row for determining the lower bit.

이때, 상기 분리 가중치 커패시터(CA)의 크기는 단위 커패시터(CU) 크기의 1.1427배가 되는바, 커패시터 간의 부정합이 발생할 수 있으나, 커패시터 간 정합을 고려한 레이아웃 기법을 이용하여 상기 분리 가중치 커패시터(CA)의 부정합을 최소화한다.Since the size of the separation weight capacitor C A is 1.1427 times larger than the size of the unit capacitor C U , mismatching may occur between the capacitors. However, the separation weight capacitor C A ) is minimized.

세 번째로, 본 발명의 실시예에 따른 SAR ADC는 동상전압(VCM) 기반의 스위칭 동작을 통해 A/D 변환을 수행할 수 있다.Third, a SAR ADC according to an embodiment of the present invention can perform A / D conversion through a switching operation based on a common mode voltage (V CM ).

보다 구체적으로, 기존 set-and-down 스위칭 기법은 입력신호를 샘플링한 뒤 추가적인 스위칭 없이 최상위 비트를 결정할 수 있어, 최상위 비트를 결정하는 커패시터를 제거할 수 있는 장점이 있다. 그러나, 비교기의 입력 단으로 입력신호를 샘플링하기 때문에 비교기 입력 단 공통모드전압이 디지털 변환을 수행하는 동안 계속해서 변화하며, 입력신호에 의존적인 전하 피드스루 현상이 발생하여 ADC의 성능이 저하된다.More specifically, the conventional set-and-down switching scheme can sample the input signal, determine the most significant bit without further switching, and remove the capacitor for determining the most significant bit. However, because the input signal is sampled at the input of the comparator, the common mode voltage at the input end of the comparator continues to vary during the digital conversion, resulting in charge-thru phenomena dependent on the input signal, degrading the ADC's performance.

하지만, 동상전압(VCM) 기반의 스위칭 기법은 단일 입력신호가 커패시터의 bottom plate를 통해서 샘플링되기 때문에 비교기의 입력단 공통모드전압 변화에 따른 성능저하가 발생하지 않는다. 또한, 샘플링된 단일 입력신호를 상기 동상전압(VCM)과 직접 비교하여 최상위 비트가 결정되는바, 최상위 비트를 결정하는 커패시터(25CU)를 제거할 수 있다. 전력소모 측면에서도 상기 동상전압(VCM)을 기준으로 스위칭하기 때문에 커패시터 양단의 전압변화가 절반으로 줄어들어 DAC의 전력소모가 set-and-down 스위칭 기법과 대비하여 약 30%가 감소한다.However, the in-phase voltage (V CM ) -based switching scheme does not cause performance degradation due to the input common-mode voltage change of the comparator because a single input signal is sampled through the bottom plate of the capacitor. Also, the sampled single input signal is directly compared with the in-phase voltage (V CM ) to determine the most significant bit, and the capacitor ( 25 C U ) for determining the most significant bit can be eliminated. In terms of power consumption, since the in-phase voltage (V CM ) is switched based on the above, the voltage variation across the capacitor is reduced by half, and the power consumption of the DAC is reduced by about 30% as compared with the set-and-down switching technique.

네 번째로, 본 발명의 실시예에 따른 SAR ADC는 단위 커패시터(CU)를 직렬연결함으로써, 하위비트의 23CU를 제거할 수 있다.Fourth, the SAR ADC according to the embodiment of the present invention can remove the lower bit 2 3 C U by serially connecting the unit capacitors C U.

최하위 비트를 결정하기 위한 커패시터를 단위 커패시터(CU)로 사용하면, 하위 4비트를 처리하기 위해 하위비트 커패시터 열은 CU에서 23CU까지의 커패시터가 필요하다. 하지만, 단위 커패시터(CU)를 직렬연결하여 1/2CU를 구현하면, 하위비트 커패시터 열에서 사용되는 커패시터로 1/2CU에서 22CU까지의 커패시터를 사용하면 되는바, 23CU를 제거할 수 있다. 23CU를 제거함으로써, 커패시터 충전 및 방전에 의한 전력소모를 줄일 수 있다.When a capacitor for determining the least significant bit is used as a unit capacitor (C U ), a lower bit capacitor row requires capacitors from C U to 2 3 C U in order to process the lower 4 bits. However, the unit capacitor (C U) for Implementing a 1 / 2C U by a serial connection, a bar that is using a capacitor to the 2 2 C U at 1 / 2C U to the capacitor used in the low-order bit capacitor rows, 2 3 C U can be removed. By removing 2 3 C U , power consumption by capacitor charging and discharging can be reduced.

마지막으로, 본 발명의 실시예에 따른 SAR ADC는 비교기의 오프셋 제거를 수행할 수 있다.Lastly, a SAR ADC according to an embodiment of the present invention can perform offset elimination of a comparator.

보다 구체적으로, 비교기 내 래치의 오프셋이 전체 ADC에 미치는 영향이 최소가 되도록 2단 프리앰프를 이용하고, 첫 번째 프리앰프에만 오프셋 제거 커패시터를 이용하여 오프셋을 제거한다. 두 번째 프리앰프는 비교기 입력 단에서 볼 때, 오프셋이 첫 번째 프리앰프의 이득으로 나눠지므로 시스템에 미치는 영향이 크지 않으므로 추가적인 오프셋 제거 기법을 적용하지 않을 수 있다. 두 번째 프리앰프 출력단에는 리셋 스위치를 추가하여 래치입력을 초기화함으로써 프리앰프의 이전 출력이 현재 출력에 영향을 미치는 것을 방지할 수 있다.
More specifically, a two-stage preamplifier is used so that the offset of the latch in the comparator has a minimal effect on the entire ADC, and the offset is removed using an offset removing capacitor only in the first preamplifier. The second preamplifier has no effect on the system because the offset is divided by the gain of the first preamplifier when viewed from the comparator input stage, so additional offset cancellation techniques may not be applied. The second preamplifier output has a reset switch to initialize the latch input to prevent the previous output of the preamplifier from affecting the current output.

상기 설명한 기법들이 적용된 SAR ADC에 대해 도면과 함께 자세히 설명하도록 한다.The SAR ADC to which the above-described techniques are applied will be described in detail with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 SAR ADC를 도시한 것이다.1 illustrates a SAR ADC according to an embodiment of the present invention.

도 1과 같이, 레인지 스케일링을 통해, 단일 입력신호인 VINP는 샘플링 커패시터의 반인 가장 큰 용량의 커패시터 24CU에 샘플링된다. 전체 샘플링 커패시터는 분리 가중치 커패시터(CA)에 의해 상위비트 6비트를 결정하는 커패시터 열(MSB Array)와 하위비트 4비트를 결정하는 커패시터 열(LSB Array)로 나뉘어 2단계 구조로 형성된다. 상기와 같이, 샘플링 커패시터를 2단계 구조로 형성함으로써, 기존 10비트에서의 최대 커패시터 크기인 29CU의 용량크기를 줄일 수 있다. 하위비트 커패시터 열 및 분리 가중치 커패시터(CA)는 상위비트의 최소 커패시터인 단위 커패시터(CU)와 등가가 된다. As shown in FIG. 1, through range scaling, a single input signal, V INP, is sampled in the largest capacity capacitor 24 C U , which is half of the sampling capacitor. The entire sampling capacitor is divided into a capacitor array (MSB Array) for determining 6 bits of upper bits by a separation weight capacitor (C A ) and a capacitor array (LSB Array) for determining 4 bits of lower bits. As described above, by forming the sampling capacitor in a two-stage structure, the capacity size of 2 9 C U , which is the maximum capacitor size in the existing 10 bits, can be reduced. The lower bit capacitor row and the separation weight capacitor C A are equivalent to the unit capacitors C U which are the minimum capacitors of the upper bits.

또한, 하위비트 커패시터 열의 최소 커패시터 크기를 1/2CU로 구현하기 위하여, 단위 커패시터(CU)를 직렬 연결한다. 상기 단위 커패시터(CU)를 직렬 연결함으로써 하위비트 커패시터 열에서의 최대 커패시터인 23CU를 제거할 수 있다.In order to realize the minimum capacitor size of the lower bit capacitor row by 1 / 2C U , a unit capacitor C U is connected in series. By connecting the unit capacitors C U in series, it is possible to eliminate the maximum capacitors 2 3 C U in the lower bit capacitor series.

나아가, 비교기의 입력단에 동상전압(VCM)을 걸어주어, DAC가 상기 동상전압(VCM)을 기준으로 스위칭하도록 형성한다. 상기 단일 입력신호는 동상전압(VCM)과 직접 비교되어 최상위 비트를 결정할 수 있는바, 상위비트 커패시터 열의 최대 커패시터인 25CU를 제거할 수 있다.Further, a common mode voltage (V CM ) is applied to the input terminal of the comparator, so that the DAC is switched based on the in-phase voltage (V CM ). The single input signal can be directly compared with the in-phase voltage (V CM ) to determine the most significant bit, thereby eliminating the maximum capacitor of the upper bit capacitor row, 2 5 C U.

도 2는 본 발명의 실시예에 따른 SAR ADC의 레인지 스케일링을 도시한 것이다.2 illustrates range scaling of a SAR ADC according to an embodiment of the present invention.

도 1에서 살펴본 바와 같이, 단일 입력신호인 VINP는 샘플링 커패시터의 반인 가장 큰 용량의 커패시터 24CU에 샘플링된다. 또한, 동상전압(VCM)을 기준으로 스위칭하기 때문에 커패시터 양단의 전압변화가 절반으로 줄어들어 DAC의 전력소모가 감소한다.As seen in FIG. 1, the single input signal, V INP, is sampled at the largest capacity of capacitors 2 4 C U , which is half of the sampling capacitor. In addition, since switching is performed based on the in-phase voltage (V CM ), the voltage change across the capacitor is reduced by half, thereby reducing the power consumption of the DAC.

도 3은 본 발명의 실시예에 따른 SAR ADC의 최대 커패시터의 크기가 감소하는 것을 도시한 것이다.FIG. 3 illustrates a reduction in the size of the largest capacitor of a SAR ADC according to an embodiment of the present invention.

10비트를 결정하기 위한 샘플링 커패시터는 CU 내지 29CU를 이용할 수 있다. 하지만, 분리 가중치 커패시터(CA)를 이용함으로써, 26CU 내지 29CU를 제거할 수 있다. 또한, 샘플링된 입력신호를 동상전압(VCM)과 직접 비교하여 최상위 비트를 결정함으로써 25CU를 제거할 수 있다. 나아가, 하위비트 커패시터 열의 최하위 비트를 단위 커패시터(CU)를 직렬 연결하여 1/2CU로 구현함으로써, 상기 하위비트 커패시터 열의 최상위 비트인 23CU를 제거할 수 있다. 상기와 같이, 커패시터의 크기를 감소시킴으로써, 커패시터 충전 및 방전에 의한 전력소모를 크게 줄일 수 있다.The sampling capacitor for determining 10 bits is CU To 2 9 C U can be used. However, the use of separate weighting capacitor (C A), can be removed 2 to 6 C U C U 2 9. It is also possible to eliminate 2 5 C U by directly comparing the sampled input signal with the in-phase voltage (V CM ) and determining the most significant bit. Further, the most significant bit of the lower bit capacitor row, 2 3 C U , can be removed by implementing the 1/2 bit U by connecting the least significant bit of the lower bit capacitor row in series with the unit capacitor C U. As described above, by reducing the size of the capacitor, power consumption due to capacitor charging and discharging can be greatly reduced.

도 4는 본 발명의 실시예에 따른 SAR ADC 내 비교기의 오프셋 제거를 도시한 것이다.Figure 4 illustrates offset elimination of a comparator in a SAR ADC according to an embodiment of the present invention.

비교기를 2단 프리앰프 및 래치로 형성하고, 첫 번째 프리앰프에 오프셋 제거 커패시터를 이용함으로써 오프셋을 제거한다. 두 번째 프리앰프의 오프셋은 첫 번째 프리앰프의 이득으로 나눠지므로 전체 ADC에 미치는 영향이 크지 않은바, 오프셋 제거 커패시터를 이용하지 않는다.The comparator is formed by a two stage preamplifier and a latch, and the offset is removed by using an offset eliminating capacitor in the first preamplifier. The offset of the second preamplifier is divided by the gain of the first preamplifier, so it has little effect on the overall ADC and does not use the offset canceling capacitor.

도 5는 본 발명의 실시예에 따른 SAR ADC의 SNDR 및 SFDR을 나타내는 그래프와 레이아웃을 도시한 것이다.5 is a graph and a layout illustrating SNDR and SFDR of a SAR ADC according to an embodiment of the present invention.

본 발명의 실시예에 따른 SAR ADC는 10비트 해상도에서 최대 10MS/s로 동작하는 SAR ADC는 0.11um CMOS 공정으로 제작되었다. 시제품 ADC의 측정된 differential non-linearity (DNL) 및 integral non-linearity (INL)는 10비트의 해상도에서 각각 최대 1.07LSB, 1.66LSB 이내이며, 1MHz 입력 주파수 및 10MS/s 동작 속도에서 측정된 signal-to-noise-and-distortion ratio (SNDR) 및 spurious-free dynamic range (SFDR)는 각각 54.4dB, 69.8dB 이다. 그림 5는 10MS/s의 동작 속도에서 입력 주파수에 따른 측정된 SNDR 및 SFDR과 시제품 ADC의 레이아웃을 나타낸다. 입력 주파수를 Nyquist 주파수의 2배인 10MHz까지 증가시킬 때, 측정된 SNDR과 SFDR은 각각 53.8dB, 64.7dB 이상 유지되며, 단일 입력조건에서도 차동 입력조건일 경우에 비해 성능저하가 거의 나타나지 않는다. 제안하는 시제품 ADC의 면적은 0.25mm2이며, 1.2V 전원전압 및 10MS/s의 동작 속도에서 2.3mW의 전력을 소모한다. 주요 시제품 ADC 성능측정 결과는 표 1과 같다.A SAR ADC according to an embodiment of the present invention is fabricated with a 0.11um CMOS process for a SAR ADC operating at 10MS / s at 10 bit resolution. The measured differential non-linearity (DNL) and integral non-linearity (INL) of the prototype ADC are within 1.07 LSB and 1.66 LSB at 10-bit resolution, respectively, and are measured at 1 MHz input frequency and 10 MS / to-noise-and-distortion ratio (SNDR) and spurious-free dynamic range (SFDR) are 54.4 dB and 69.8 dB, respectively. Figure 5 shows the measured SNDR and SFDR and the layout of the prototype ADC at an input frequency of 10MS / s. When the input frequency is increased to 10MHz, which is twice the Nyquist frequency, the measured SNDR and SFDR are maintained at 53.8dB and 64.7dB, respectively. The proposed prototype ADC has an area of 0.25 mm 2 and consumes 2.3 mW at 1.2 V supply voltage and 10 MS / s operating speed. Table 1 shows the results of major prototype ADC performance measurements.

ResolutionResolution 10bits10bits Conversion RateConversion Rate 1MS/s ~ 10MS/s1MS / s to 10MS / s ProcessProcess 0.11um CMOS with MIM Cap.0.11um CMOS with MIM Cap. SupplySupply 1.2V1.2V Input RangeInput Range 1.2VP .P(single-ended)1.2V P .P (single-ended) DNLDNL -0.45LSB/+1.07LSB-0.45LSB / + 1.07LSB INLINL -1.64LSB/+1.66LSB-1.64LSB / + 1.66LSB SNDR(＠fS=10MS/s)SNDR (@ f S = 10 MS / s) 54.4dB(＠fIN=1MHz)54.4dB (@f IN = 1MHz) 53.8dB(＠fIN=10MHz)53.8dB (@f IN = 10MHz) SFDR(＠fS=10MS/s)SFDR (@ f S = 10 MS / s) 69.8dB(＠fIN=1MHz)69.8dB (@f IN = 1MHz) 64.7dB(＠fIN=10MHz)64.7dB (@f IN = 10MHz) ADC PowerADC Power 2.30mW(with I/V reference)
1.64mW(without I/V reference)2.30mW (with I / V reference)
1.64mW (without I / V reference) Active Die AreaActive Die Area 0.25mm2(=0.51mm X 0.49mm)0.25 mm 2 (= 0.51 mm X 0.49 mm)

본 발명의 일 실시예에 따른 디지털 비디오 출력장치는 상기 SAR ADC를 포함할 수 있다. 상기 SAR ADC에 의해 입력된 아날로그 비디오 입력을 디지털 비디오 출력으로 변환한다. 상기 디지털 비디오 출력장치는 아날로그 TV에 사용될 수 있다.The digital video output apparatus according to an embodiment of the present invention may include the SAR ADC. And converts the analog video input input by the SAR ADC to a digital video output. The digital video output device can be used for analog TV.

Claims (10)

분리 가중치 커패시터에 의해 하위 비트를 결정하는 커패시터 열과, 상위 비트를 결정하는 커패시터 열의 2단계 구조로 분리되어 이루어지는 DAC;
상기 DAC로부터 샘플링된 단일 입력신호와 외부로부터 입력받은 동상전압을 비교하는 비교기; 및
상기 비교기의 출력신호를 디지털화하는 디지털 로직;
을 포함하되,
상기 DAC가 단일 입력신호를 샘플링 커패시터의 절반에 샘플링하여 상기 단일 입력신호 범위의 절반 크기의 신호를 처리하도록 레인지 스케일링을 수행하는 것을 특징으로 하는 SAR ADC.A DAC separated into a two-stage structure of a capacitor row for determining a lower bit by a separation weight capacitor and a capacitor row for determining an upper bit;
A comparator for comparing a single input signal sampled from the DAC and a common voltage input from the outside; And
Digital logic for digitizing the output signal of the comparator;
≪ / RTI >
Wherein the DAC performs range scaling to sample a single input signal to one half of the sampling capacitor to process a signal half the size of the single input signal range. 제 1 항에 있어서,
상기 샘플링 커패시터의 절반은 상기 샘플링 커패시터 중 가장 용량이 큰 커패시터인 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Wherein half of the sampling capacitors are capacitors having the largest capacitances of the sampling capacitors. 삭제delete 제 1 항에 있어서,
상기 샘플링 커패시터의 2단계 구조는 상위비트 6비트와 하위비트 4비트로 형성하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Wherein the two-stage structure of the sampling capacitor is formed by 6 bits of upper bits and 4 bits of lower bits. 제 1 항에 있어서,
상기 커패시터에 의해 샘플링된 단일 입력신호를 동상전압과 직접 비교하여 최상위 비트를 결정하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
And directly comparing the single input signal sampled by the capacitor with a common mode voltage to determine a most significant bit. 제 1 항에 있어서,
비교기에 오프셋 제거 커패시터를 이용하여 오프셋을 제거하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
And an offset removing capacitor is used for the comparator to remove the offset. 제 6 항에 있어서,
상기 비교기는 2단 프리앰프를 이용하고, 오프셋 제거 커패시터를 이용하여 상기 2단 프리앰프 중 첫 번째 단의 프리앰프에서 상기 오프셋을 제거하는 것을 특징으로 하는 SAR ADC.The method according to claim 6,
Wherein the comparator uses a two stage preamplifier and removes the offset from the first stage preamplifier of the two stage preamplifier using an offset canceling capacitor. 제 1 항에 있어서,
두 개의 단위 커패시터를 직렬로 연결하여 최하위 비트를 결정하는 커패시터로 이용하는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
And the two ADCs are connected in series to form a capacitor for determining the least significant bit. 제 1 항에 있어서,
상기 SAR ADC는 시스템 온 칩으로 형성되는 것을 특징으로 하는 SAR ADC.The method according to claim 1,
Wherein the SAR ADC is formed as a system-on-chip. 제 1 항 내지 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항의 SAR ADC를 포함하는 디지털 비디오 출력장치.A digital video output apparatus comprising a SAR ADC according to any one of claims 1 to 9.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10097198B1 (en) 2017-05-02 2018-10-09 SK Hynix Inc. Sar adc
US10110248B2 (en) 2017-01-31 2018-10-23 Samsung Electronics Co., Ltd. Delta modulator with variable feedback gain, analog-to-digital converter including the delta modulator, and communication device including the delta modulator
KR101986699B1 (en) 2017-12-14 2019-06-07 광주과학기술원 Successive approximation register analog digital converter and operating method thereof
KR20190071536A (en) 2017-12-14 2019-06-24 광주과학기술원 Successive approximation register analog digital converter and operating method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101501881B1 (en) * 2014-07-31 2015-03-19 중앙대학교 산학협력단 SAR-ADC with spilt dual capacitive array
US9432037B2 (en) 2014-11-05 2016-08-30 Samsung Electronics Co., Ltd Apparatus and method for analog-digital converting
KR102075653B1 (en) * 2018-05-04 2020-02-10 서강대학교산학협력단 Analogue-to-digital converter based on integer-based split capacitors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194865A (en) 1991-12-06 1993-03-16 Interbold Analog-to-digital converter circuit having automatic range control
KR20120024278A (en) * 2010-09-06 2012-03-14 서강대학교산학협력단 Analog-to-digital converter using range-scaling method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194865A (en) 1991-12-06 1993-03-16 Interbold Analog-to-digital converter circuit having automatic range control
KR20120024278A (en) * 2010-09-06 2012-03-14 서강대학교산학협력단 Analog-to-digital converter using range-scaling method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10110248B2 (en) 2017-01-31 2018-10-23 Samsung Electronics Co., Ltd. Delta modulator with variable feedback gain, analog-to-digital converter including the delta modulator, and communication device including the delta modulator
US10439636B2 (en) 2017-01-31 2019-10-08 Samsung Electronics Co., Ltd. Delta modulator with variable feedback gain, analog-to-digital converter including the delta modulator, and communication device including the delta modulator
TWI754697B (en) * 2017-01-31 2022-02-11 南韓商三星電子股份有限公司 Delta modulator and analog-to-digital converter
US10097198B1 (en) 2017-05-02 2018-10-09 SK Hynix Inc. Sar adc
KR20180122235A (en) 2017-05-02 2018-11-12 에스케이하이닉스 주식회사 Successive-approximation register analog to digital converter
KR101986699B1 (en) 2017-12-14 2019-06-07 광주과학기술원 Successive approximation register analog digital converter and operating method thereof
KR20190071536A (en) 2017-12-14 2019-06-24 광주과학기술원 Successive approximation register analog digital converter and operating method thereof

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