KR101159722B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 플라즈마 공정 적용 시 다이오드와 pnp 접합 구조를 활용하여 플라즈마에 의한 소자 열화 현상을 최소화하는 기술에 관한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 내에 pnp 접합 구조를 형성하는 단계와, pnp 접합 구조가 형성된 상기 반도체 기판 상부에 게이트를 형성하는 단계와, 게이트 측면의 상기 반도체 기판 내에 n 타입 이온을 주입하여 다이오드를 형성하는 단계와, 게이트와 다이오드를 전기적으로 연결하는 단계와, 반도체 기판 내의 상기 pnp 접합 구조를 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는 플라즈마 공정을 적용하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 플라즈마 공정은 반도체 소자를 제작하는 공정에 이용된다. 이러한 플라즈마 공정은 이온화된 전하(Charge)를 이용해서 식각 또는 증착을 하게 되므로, 소자가 형성되는 반도체 기판 표면은 이러한 전하에 의해 노출된다.
이러한 고전압의 이온으로 인해 게이트 절연막 등의 전하의 흐름을 방해하는 구조물을 형성하여 상기 전자의 흐름이 차단된다. 이 때문에, 상기 게이트 절연막 양단에 높은 전압이 형성되며, 이 높은 전압에 의해 상기 게이트 절연막에 스트레스(Stress)가 가해져서 이후 제품 동작 과정에서 소자의 기본 특성 및 신뢰성 특성이 열화되는 문제점이 있다.
도 1a에 도시된 바와 같이, p 타입 반도체 기판(10a) 상부에 게이트 절연막(20a) 및 게이트 도전물질(20b)을 포함하는 게이트(20)를 형성한다. 그 다음, 게이트 절연막(20b)에 잔류하는 전하들을 용이하게 배출하기 위하여 게이트(20) 측면의 반도체 기판(10a)에 n웰(10b)를 주입하여 다이오드(15)를 형성한 후 게이트(20)와 다이오드(15)를 연결하는 기술이 제안되었다. 도 1b는 도 1a에 따른 회로도를 도시한 것으로, 캐패시터 C1은 도 1a의 게이트 절연막(20a)을 지칭하는 것이며, 다이오드 D는 p 타입 반도체 기판(10a)과 n웰(10b)의 접합을 지칭한다. 이 경우, 다이오드(15)에 순방향 바이어스가 형성되어 게이트 절연막(20b)에 전하가 쌓이지 않고, 다이오드(15)를 통해 전하가 흐르기 때문에 게이트 절연막(20b)은 플라즈마 열화를 방지할 수 있다.
그러나, 도 1a 및 도 1b에 도시된 기술의 경우에는, 플라즈마 전하가 양(+)의 성질을 갖는지 또는 음(-)의 성질을 갖는지에 따라 다이오드(D)의 동작 여부가 결정된다. 예컨대, 플라즈마 전하가 양의 성질을 갖는 전하인 경우에는 상기 다이오드가 역 방향으로 동작하여 상기 게이트 절연막(20a) 마찬가지로 전하를 통과시켜 주지 못하기 때문에, 게이트 절연막(20a) 아래쪽에 전하가 쌓이게 된다.
그러므로, 게이트(20)에 다이오드(15)를 연결하더라도 여전히 플라즈마 열화 현상이 나타날 수 있다. 여기서, 다이오드(15)는 소자가 형성될 칩 형성 영역과 동일한 면 상에 형성되기 때문에, 칩(Chip) 면적 상의 손실을 가져오며, 궁극적으로 넷 다이(Net die)가 감소되는 문제가 있다.
이러한 문제점을 해결하기 위해 p 타입의 반도체 기판 후면에 n 타입 이온주입을 진행하여 n 타입 이온주입 영역이 형성된 pnp 접합 구조가 제안되었다. 도 2a 및 도 2b를 참조하여 pnp 접합 구조를 설명하면 다음과 같다. 먼저 p 타입 반도체 기판(50a) 내에 n 타입 이온주입 영역(50b)을 형성하여 pnp 접합 구조(50)를 형성한다. 그리고, 반도체 기판(50a) 상부에 게이트 절연막(60a) 및 게이트 도전물질(60b)을 포함하는 게이트(60)를 형성한다. 이어서, 반도체 기판(50a) 표면에 n웰(50c)를 형성하여 다이오드(55)를 형성한다. 도 2b는 도 2a에 따른 회로도로서, 캐패시터 C1은 도 2a의 게이트 절연막(60a)을 지칭하는 것이며, 다이오드 D는 p 타입 반도체 기판(50a)과 n웰(50c)의 접합을 지칭한다. 또한, C2는 pnp 접합 구조(50)의 n 타입 이온주입 영역(50b)를 지칭한다.
이와 같은 pnp 접합 구조(50)를 사용하는 경우, 플라즈마에 의해 게이트 절연막에 가해지는 스트레스 전압을 pnp 접합 구조(50)의 접합 공핍층에서 분담함으로써, 플라즈마 열화를 감소시킬 수 있다. 또한, pnp 접합 구조는 플라즈마의 극성 또는 소자의 타입에 관계없이 적용할 수 있다는 장점이 있다. 그러나, pnp 접합 구조의 경우 반도체 기판 쪽으로의 전류흐름을 완전히 차단하여 다이오드가 수행하던 역할을 무력화시키는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 다이오드와 pnp 접합 구조를 활용하여 플라즈마에 의한 소자 열화 현상을 최소화하고자 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 내에 pnp 접합 구조를 형성하는 단계와, pnp 접합 구조가 형성된 상기 반도체 기판 상부에 게이트를 형성하는 단계와, 게이트 측면의 상기 반도체 기판 내에 n 타입 이온을 주입하여 다이오드를 형성하는 단계와, 게이트와 다이오드를 전기적으로 연결하는 단계와, 반도체 기판 내의 상기 pnp 접합 구조를 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 반도체 기판은 p 타입 웨이퍼를 사용하며, 반도체 기판 내에 pnp 접합 구조를 형성하는 단계는 반도체 기판 후면에 1차 이온주입 공정을 진행하여 형성하며, 1차 이온주입 공정은 n 타입 이온을 사용하여 진행한다.
그리고, 게이트를 형성하는 단계에서 게이트는 게이트 절연막 및 게이트 도전물질의 적층구조로 형성되며, 게이트 절연막은 산화막을 포함하는 물질로 형성하하는 것이 바람직하다.
나아가, 게이트와 다이오드를 전기적으로 연결하는 단계에서, 게이트와 다이오드는 금속 배선을 형성하여 연결한다.
그리고, 반도체 기판 내의 상기 pnp 접합 구조를 제거하는 단계는 반도체 기판 후면에 1차 이온주입 공정과 반대 타입의 이온으로 2차 이온주입 공정을 진행하며, 2차 이온주입 공정은 p 타입 이온을 사용하여 진행하는 것을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은 단일 이온주입 공정만으로 플라즈마 열화가 나타나는 소자의 타입 또는 플라즈마의 극성에 따라 동적으로 대응할 수 있어 최종적인 플라즈마 열화를 최소화시키는 효과를 제공한다.
도 1a 및 도 1b는 다이오드를 포함하는 반도체 소자의 제조 방법을 도시한 단면도 및 회로도.
도 2a 및 도 2b는 pnp 접합 구조를 포함하는 반도체 소자의 제조 방법을 도시한 단면도 및 회로도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 회로도.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 회로도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 3a, 도 3b, 도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 회로도이다.
먼저, 도 3a를 참조하면 반도체 소자의 형성 공정을 시작하기 전에 반도체 기판(100a) 후면에 1차 이온주입 공정을 진행한다. 이 1차 이온주입 공정으로 반도체 기판(100a) 내에 이온주입 영역(100b)이 형성된다. 여기서. 반도체 기판(100a)은 p 타입인 것이 바람직하며, 1차 이온주입 공정은 반도체 기판(100a)과 반대 타입인 n 타입 이온을 이용하여 진행하는 것이 바람직하다. 즉, p 타입의 반도체 기판(100a) 후면에 n 타입 이온을 주입하여 pnp 접합 구조(100)를 형성한다.
그 다음, 반도체 기판(100a) 상부에 게이트 절연막(110a) 및 게이트 도전물질(110b)을 형성한 후 이들을 식각하여 게이트(110)를 형성한다. 여기서, 게이트 절연막(110a)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다. 이어서, 게이트(110) 측면의 반도체 기판(100) 표면에 n 타입 이온을 주입하여 p 타입 반도체 기판(100)과 n 웰(100c)으로 이루어진 다이오드(120)를 형성한다.
도 3b는 도 3a에 도시된 단면도에 따른 회로도로 나타낸 것이다. 도 3b를 참조하면 캐패시터 C1은 게이트 절연막(도 3a의 110a)을 지칭하는 것이며, 캐패시터 C2는 n 타입 이온주입 영역(100b) 즉, 공핍층(Depletion)을 지칭하는 것이다. 또한, 다이오드 D는 p 타입 반도체 기판(100a)과 n 웰(100c)의 접합을 지칭하는 것이며, 이 다이오드 D는 게이트(110)와 전기적으로 연결되어 있다.
이와 같이 p 타입 반도체 기판(100a) 내에 n 타입 이온주입 영역(100b)을 형성함으로써, 플라즈마에 의해 게이트 절연막(110a)에 걸리는 스트레스 전압이 pnp 접합 구조(100)의 n 타입 이온주입 영역(100b)인 공핍층에서 분담되어 플라즈마 열화를 최소화할 수 있다.
다음으로, 도 4a를 참조하면, 금속 배선 공정을 진행하여 게이트(110)와 다이오드(120)를 전기적으로 연결시킨다. 그 다음, 플라즈마 극성 및 플라즈마 열화가 나타나는 소자의 타입을 구분한다. 이때, 플라즈마의 극성이 (-)이고, 플라즈마 열화가 나타나는 소자가 NMOS인 경우에는 pnp 접합 구조에 비해 다이오드(120)를 동작시켜주는 것이 유리하다. 따라서, 이러한 경우에는 반도체 기판(100a) 후면에 2차 이온주입 공정을 진행하여 pnp 접합 구조(도 3a의 100)를 제거한다. 상기 2차 이온주입 공정은 1차 이온주입 공정과 반대 타입의 이온을 이용하여 진행한다. 즉, n 타입 이온주입 영역(100b)에 p 타입 이온이 주입되어, 결과적으로 pnp 접합 구조(100)를 제거되도록 한다. 도 4b는 도 4a의 단면도에 따른 회로도를 도시한 것으로, 상기 도 3b의 캐패시터 C2가 제거되고, 게이트 절연막(110a)을 지칭하는 캐패시터 C1만 남겨진 것을 알 수 있다. 다이오드 D는 도 3b와 마찬가지로 p 타입 반도체 기판(100a)과 n 웰(100c)의 접합을 지칭하는 것이다.
이와 같이, 게이트(110)와 다이오드(120)가 연결되어 플라즈마 전하(Charge)가 (-)인 경우 다이오드에 순 방향 바이어스(Forward Bias)가 형성되어 게이트 절연막(110a)에 전하가 쌓이지 않게 된다.
한편, 플라즈마 열화가 나타난 소자가 PMOS인 경우에는 다이오드(120)가 p 형 반도체 기판(100a) 내의 n 웰(100c)에 위치하기 때문에 그 역할을 수행하지 못하게 된다. 따라서, PMOS의 플라즈마 열화가 나타나는 경우에는 플라즈마의 극성에 관계 없이 pnp 접합 구조(100)를 유지하는 것이 바람직하다.
상술한 바와 같이 프로텍션 다이오드와 pnp 접합 구조를 모두 형성한 후 플라즈마 열화가 나타나는 소자의 타입 및 플라즈마의 극성에 따라 pnp 접합 구조를 제거하거나 유지하는 방법을 적용함으로써, 플라즈마 열화 현상을 최소화 할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : pnp 접합 구조 100a : p 타입 반도체 기판
100b : n 타입 이온주입 영역 100c : n 웰
110a : 게이트 절연막 110b : 게이트 도전물질
110 : 게이트 120 : 다이오드

Claims (9)

  1. 반도체 기판 내에 pnp 접합 구조를 형성하는 단계;
    상기 pnp 접합 구조가 형성된 상기 반도체 기판 상부에 게이트를 형성하는 단계;
    상기 게이트 측면의 상기 반도체 기판 내에 n 타입 이온을 주입하여 다이오드를 형성하는 단계;
    상기 게이트와 상기 다이오드를 전기적으로 연결하는 단계; 및
    상기 반도체 기판 내의 상기 pnp 접합 구조를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 반도체 기판은 p 타입 웨이퍼를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    반도체 기판 내에 pnp 접합 구조를 형성하는 단계는
    상기 반도체 기판 후면에 1차 이온주입 공정을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 3에 있어서,
    상기 1차 이온주입 공정은 n 타입 이온을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 게이트를 형성하는 단계에서
    상기 게이트는 게이트 절연막 및 게이트 도전물질의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 게이트 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 게이트와 다이오드를 전기적으로 연결하는 단계에서,
    상기 게이트와 다이오드는 금속 배선을 형성하여 연결하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 3에 있어서,
    상기 반도체 기판 내의 상기 pnp 접합 구조를 제거하는 단계는
    상기 반도체 기판 후면에 상기 1차 이온주입 공정과 반대 타입의 이온으로 2차 이온주입 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8 있어서,
    상기 2차 이온주입 공정은 p 타입 이온을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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