KR101156059B1 - Buffer circuit - Google Patents

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Abstract

버퍼 회로는, 소싱노드에 전류를 소싱하는 제1전류원; 싱킹노드로부터 전류를 싱킹하는 제2전류원; 정입력신호에 응답하여 상기 소싱노드로부터 부출력단으로 전류를 공급하고 상기 부출력단으로부터 상기 싱킹노드로 전류를 공급하는 제1구동부; 부입력신호에 응답하여 상기 소싱노드로부터 정출력단으로 전류를 공급하고 상기 정출력단으로부터 상기 싱킹노드로 전류를 공급하는 제2구동부; 상기 부출력단으로 전류를 공급하는 제1로드; 및 상기 정출력단으로 전류를 공급하는 제2로드를 포함한다.The buffer circuit includes a first current source for sourcing a current at a sourcing node; A second current source sinking current from the sinking node; A first driver supplying current from the sourcing node to the negative output terminal in response to a positive input signal and supplying current from the negative output terminal to the sinking node; A second driver supplying current from the sourcing node to the positive output terminal in response to a negative input signal and supplying current from the positive output terminal to the sinking node; A first rod supplying a current to the negative output terminal; And a second rod for supplying current to the constant output stage.

Description

버퍼 회로{BUFFER CIRCUIT}Buffer circuit {BUFFER CIRCUIT}

본 발명은 신호(데이터)를 입력받는데 사용되는 버퍼 회로에 관한 것이다.
The present invention relates to a buffer circuit used to receive a signal (data).

도 1a은 종래의 NDP 타입의 버퍼 회로 구성도이고, 도 1b는 종래의 PDP 타입의 버퍼 회로 구성도이다.1A is a block diagram of a conventional NDP type buffer circuit, and FIG. 1B is a block diagram of a conventional PDP type buffer circuit.

도 1a를 참조하면, NDP(NMOS differential input pair) 타입의 버퍼 회로는, 전류원(101), 2개의 NMOS트랜지스터(102, 103), 2개의 저항(104, 105)을 포함한다. 정입력 신호(IN)가 부입력 신호(INB)보다 높은 레벨인 경우에는, 전류원(101)의 전류가 NMOS트랜지스터(102)보다 NMOS트랜지스터(103)에 더 많이 흐르기에, 부출력단(OUTB)의 전압은 상대적으로 낮아지고 정출력단(OUT)의 전압은 상대적으로 높아진다. 또한, 부입력 신호(INB)가 정입력 신호(IN)보다 높은 레벨인 경우에는, 전류원(101)의 전류가 NMOS트랜지스터(103)보다 NMOS트랜지스터(102)에 더 많이 흐르기에, 정출력단(OUT)의 전압은 상대적으로 낮아지고 부출력단(OUTB)의 전압은 상대적으로 높아진다. 이러한 동작을 통해 버퍼 회로는 입력신호(IN, INB)를 출력단(OUT, OUTB)으로 전달한다.Referring to FIG. 1A, an NMOS differential input pair (NDP) type buffer circuit includes a current source 101, two NMOS transistors 102 and 103, and two resistors 104 and 105. When the positive input signal IN is at a level higher than the negative input signal INB, since the current of the current source 101 flows more to the NMOS transistor 103 than the NMOS transistor 102, the output of the negative output terminal OUTB. The voltage is relatively low and the voltage at the constant output terminal OUT is relatively high. In addition, when the negative input signal INB is at a higher level than the positive input signal IN, since the current of the current source 101 flows in the NMOS transistor 102 more than the NMOS transistor 103, the positive output terminal OUT ) Is relatively low and the voltage at the negative output terminal (OUTB) is relatively high. Through this operation, the buffer circuit transfers the input signals IN and INB to the output terminals OUT and OUTB.

도 1b를 참조하면, PDP(PMOS differential input pair) 타입의 버퍼 회로는, 전류원(111), 2개의 PMOS트랜지스터(112, 113), 2개의 저항(114, 115)을 포함한다. 정입력 신호(IN)가 부입력 신호(INB)보다 높은 레벨인 경우에는, 전류원(111)의 전류가 PMOS트랜지스터(113)보다 PMOS트랜지스터(112)에 더 많이 흐르기에, 부출력단(OUTB)의 전압은 상대적으로 낮아지고 정출력단(OUT)의 전압은 상대적으로 높아진다. 또한, 부입력 신호(INB)가 정입력 신호(IN)보다 높은 레벨인 경우에는, 전류원(111)의 전류가 PMOS트랜지스터(112)보다 PMOS트랜지스터(113)에 더 많이 흐르기에, 정출력단(OUT)의 전압은 상대적으로 낮아지고 부출력단(OUTB)의 전압은 상대적으로 높아진다. 이러한 동작을 통해 버퍼 회로는 입력신호(IN, INB)를 출력단(OUT)으로 전달한다.1B, a PMOS differential input pair (PDP) type buffer circuit includes a current source 111, two PMOS transistors 112 and 113, and two resistors 114 and 115. When the positive input signal IN is at a level higher than that of the negative input signal INB, since the current of the current source 111 flows in the PMOS transistor 112 more than the PMOS transistor 113, the output of the negative output terminal OUTB is reduced. The voltage is relatively low and the voltage at the constant output terminal OUT is relatively high. In addition, when the negative input signal INB is at a higher level than the positive input signal IN, since the current of the current source 111 flows in the PMOS transistor 113 more than the PMOS transistor 112, the positive output terminal OUT ) Is relatively low and the voltage at the negative output terminal (OUTB) is relatively high. Through this operation, the buffer circuit transfers the input signals IN and INB to the output terminal OUT.

NDP 타입의 버퍼 회로(도 1a)는 NMOS트랜지스터(102, 103)만으로 구성되고, PDP 타입의 버퍼 회로(도 1b)는 PMOS트랜지스터만(112, 113)으로 구성되기에, NMOS트랜지스터 및 PMOS트랜지스터의 한계상 입력신호의 범위(input range)에 한계가 있기 마련이다. 따라서 도 1a와 도 1b를 상보적으로 결합한 전류 재사용(current re-using) 타입의 버퍼 회로가 사용되고 있다.
Since the NDP type buffer circuit (FIG. 1A) is composed of only NMOS transistors 102 and 103, and the PDP type buffer circuit (FIG. 1B) is composed of only PMOS transistors 112 and 113, the NMOS transistor and PMOS transistor There is a limit in the input range of the input signal. Accordingly, a current re-using type buffer circuit, which is a combination of FIGS. 1A and 1B, is used.

도 2는 종래의 전류 재사용(current re-using) 타입의 버퍼 회로의 구성도이다.2 is a block diagram of a conventional current re-using type buffer circuit.

도 2에 도시된 바와 같이, 전류 재사용 타입의 버퍼 회로는, 2개의 전류원(201, 202), 2개의 PMOS트랜지스터(203, 204) 및 2개의 NMOS트랜지스터(205, 206)를 포함한다. 그 동작을 보면, 정입력신호(IN)가 부입력신호(INB)보다 높은 레벨을 가지면, PMOS트랜지스터(203)가 PMOS트랜지스터(204)보다 강하게 턴온되고, NMOS트랜지스터(206)가 NMOS트랜지스터(205)보다 강하게 턴온되어, 정출력단(OUT)의 전압은 상대적으로 높아지고 부출력단(OUTB)의 전압은 상대적으로 낮아진다. 또한, 부입력신호(INB)가 정입력신호(IN)보다 높은 레벨을 가지면, PMOS트랜지스터(204)가 PMOS트랜지스터(203)보다 강하게 턴온되고, NMOS트랜지스터(205)가 NMOS트랜지스터(206)보다 강하게 턴온되어, 부출력단(OUTB)의 전압은 상대적으로 높아지고 정출력단(OUT)의 전압은 상대적으로 낮아진다.As shown in FIG. 2, the current reuse type buffer circuit includes two current sources 201 and 202, two PMOS transistors 203 and 204 and two NMOS transistors 205 and 206. In operation, when the positive input signal IN has a higher level than the negative input signal INB, the PMOS transistor 203 is turned on more strongly than the PMOS transistor 204, and the NMOS transistor 206 is the NMOS transistor 205. By turning on, the voltage at the positive output terminal OUT is relatively high and the voltage at the negative output terminal OUTB is relatively low. In addition, when the negative input signal INB has a higher level than the positive input signal IN, the PMOS transistor 204 is turned on more strongly than the PMOS transistor 203, and the NMOS transistor 205 is stronger than the NMOS transistor 206. When turned on, the voltage at the negative output terminal OUTB is relatively high and the voltage at the positive output terminal OUT is relatively low.

이러한 버퍼 회로는, NMOS트랜지스터의 문턱전압(threshold voltage) 이하의 입력신호는 PMOS트랜지스터 쌍(203, 204)에 의해 구동되고, PMOS트랜지스터의 문턱전압 이상의 입력신호는 NMOS트랜지스터 쌍(205, 206)에 의해 구동되어 넓은 입력신호의 범위(input range)를 가진다. 또한, NMOS 트랜지스터 쌍(205, 206)과 PMOS 트랜지스터 쌍(203, 204)의 전류 경로를 단일화함으로써 NMOS 트랜지스터 쌍(205, 206)과 PMOS 트랜지스터 쌍(203, 204)이 서로 상보적으로 전류를 재사용함으로써 전류 감소의 효과를 얻을 수 있다.In this buffer circuit, an input signal below the threshold voltage of the NMOS transistor is driven by the PMOS transistor pairs 203 and 204, and an input signal above the threshold voltage of the PMOS transistor is connected to the NMOS transistor pair 205 and 206. Driven by a wide range of input signals. Further, by unifying the current paths of the NMOS transistor pairs 205 and 206 and the PMOS transistor pairs 203 and 204, the NMOS transistor pairs 205 and 206 and the PMOS transistor pairs 203 and 204 reuse currents complementarily to each other. As a result, the effect of current reduction can be obtained.

그런데, 입력신호(IN, INB)의 커먼 모드(common mode) 레벨이 PMOS 트랜지스터의 문턱전압 이상으로 올라가면, PMOS 트랜지스터 쌍(203, 204)이 모두 완전히 턴오프되는 경우가 발생하며, 이 경우 버퍼 회로 내의 전류의 흐름이 완전히 차단되면서 버퍼 회로가 동작하지 않는 문제가 발생한다. 또한, 입력신호(IN, INB)의 커먼 모드 레벨이 NMOS 트랜지스터의 문턱전압 이하로 떨어지면, NMOS 트랜지스터 쌍(205, 206)이 모두 완전히 턴오프되는 경우가 발생하며, 이 경우 역시 버퍼 회로 내의 전류가 완전히 차단되면서 버퍼 회로가 동작하지 않는 문제가 발생한다.
However, when the common mode level of the input signals IN and INB rises above the threshold voltage of the PMOS transistor, all of the PMOS transistor pairs 203 and 204 are turned off completely. In this case, the buffer circuit As the current flow in the circuit is completely blocked, the buffer circuit does not operate. In addition, when the common mode level of the input signals IN and INB falls below the threshold voltage of the NMOS transistor, the NMOS transistor pairs 205 and 206 are both turned off completely. In this case, the current in the buffer circuit The problem is that the buffer circuit does not work when completely blocked.

본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 버퍼 회로 내에 흐르는 전류가 완전히 차단되어 버퍼 회로가 동작하지 않는 것을 방지하면서도, 버퍼 회로에 흐르는 전류량을 줄이고자 하는데 그 목적이 있다.
The present invention has been proposed to solve the above-mentioned problems of the prior art, and an object thereof is to reduce the amount of current flowing through the buffer circuit while preventing the buffer circuit from operating because the current flowing in the buffer circuit is completely blocked.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 버퍼 회로는, 소싱노드에 전류를 소싱하는 제1전류원; 싱킹노드로부터 전류를 싱킹하는 제2전류원; 정입력신호에 응답하여 상기 소싱노드로부터 부출력단으로 전류를 공급하고 상기 부출력단으로부터 상기 싱킹노드로 전류를 공급하는 제1구동부; 부입력신호에 응답하여 상기 소싱노드로부터 정출력단으로 전류를 공급하고 상기 정출력단으로부터 상기 싱킹노드로 전류를 공급하는 제2구동부; 상기 부출력단으로 전류를 공급하는 제1로드; 및 상기 정출력단으로 전류를 공급하는 제2로드를 포함한다.A buffer circuit according to an embodiment of the present invention for achieving the above object, the first current source for sourcing a current to the sourcing node; A second current source sinking current from the sinking node; A first driver supplying current from the sourcing node to the negative output terminal in response to a positive input signal and supplying current from the negative output terminal to the sinking node; A second driver supplying current from the sourcing node to the positive output terminal in response to a negative input signal and supplying current from the positive output terminal to the sinking node; A first rod supplying a current to the negative output terminal; And a second rod for supplying current to the constant output stage.

상기 제1로드는 전원전압단으로부터 상기 부출력단으로 전류를 공급하고, 상기 제2로드는 전원전압단으로부터 상기 정출력단으로 전류를 공급하는 것을 특징으로 할 수 있다.The first rod may supply current from the power supply voltage terminal to the negative output terminal, and the second rod may supply current from the power supply voltage terminal to the positive output terminal.

상기 제1로드는 상기 소싱노드로부터 상기 부출력단으로 전류를 공급하고, 상기 제2로드는 상기 소싱노드로부터 상기 부출력단으로 전류를 공급하는 것을 특징으로 할 수 있다.The first rod may supply current from the sourcing node to the negative output terminal, and the second rod may supply current from the sourcing node to the negative output terminal.

또한, 본 발명의 다른 실시예에 따른 버퍼 회로는, 소싱노드에 전류를 소싱하는 제1전류원; 싱킹노드로부터 전류를 싱킹하는 제2전류원; 정입력신호에 응답하여 상기 소싱노드로부터 부출력단으로 전류를 공급하고 상기 부출력단으로부터 상기 싱킹노드로 전류를 공급하는 제1구동부; 부입력신호에 응답하여 상기 소싱노드로부터 정출력단으로 전류를 공급하고 상기 정출력단으로부터 상기 싱킹노드로 전류를 공급하는 제2구동부; 상기 부출력단으로부터 전류를 싱킹하는 제1로드; 및 상기 정출력단으로부터 전류를 싱킹하는 제2로드를 포함한다.In addition, a buffer circuit according to another embodiment of the present invention, the first current source for sourcing a current to the sourcing node; A second current source sinking current from the sinking node; A first driver supplying current from the sourcing node to the negative output terminal in response to a positive input signal and supplying current from the negative output terminal to the sinking node; A second driver supplying current from the sourcing node to the positive output terminal in response to a negative input signal and supplying current from the positive output terminal to the sinking node; A first rod sinking current from the sub-output stage; And a second rod sinking current from the constant output stage.

상기 버퍼 회로는 상기 부출력단으로 전류를 공급하는 제3로드; 및 상기 정출력단으로 전류를 공급하는 제4로드를 더 포함할 수 있다.The buffer circuit may include a third rod configured to supply current to the sub output terminal; And a fourth rod for supplying current to the constant output stage.

상기 제1로드와 상기 제2로드는 동일한 저항값을 갖고, 상기 제3로드와 상기 제4로드는 동일한 저항값을 갖는 것을 특징으로 할 수 있다.The first rod and the second rod may have the same resistance value, and the third rod and the fourth rod may have the same resistance value.

상기 제1로드는 상기 부출력단으로부터 접지단으로 전류를 싱킹하고, 상기 제2로드는 상기 정출력단으로부터 상기 접지단으로 전류를 싱킹하고, 상기 제3로드는 전원전압단으로부터 상기 부출력단으로 전류를 공급하고, 상기 제4로드는 상기 전원전압단으로부터 상기 정출력단으로 전류를 공급하는 것을 특징으로 할 수 있다.The first rod sinks current from the negative output stage to the ground stage, the second rod sinks current from the constant output stage to the ground stage, and the third rod draws current from the power supply voltage stage to the negative output stage. The fourth rod may be configured to supply a current from the power supply voltage terminal to the constant output terminal.

상기 제1로드는 상기 부출력단으로부터 상기 싱킹노드로 전류를 싱킹하고, 상기 제2로드는 상기 정출력단으로부터 상기 싱킹노드로 전류를 싱킹하고, 상기 제3로드는 상기 소싱노드로부터 상기 부출력단으로 전류를 공급하고, 상기 제4로드는 상기 소싱노드로부터 상기 정출력단으로 전류를 공급하는 것을 특징으로 할 수 있다.The first rod sinks current from the sub output stage to the sinking node, the second rod sinks current from the constant output stage to the sinking node, and the third rod current from the sourcing node to the sub output stage. The fourth rod is characterized in that for supplying a current from the sourcing node to the constant output stage.

상기 제1로드와 상기 제2로드는 제1제어신호에 응답하여 활성화/비활성화되고, 상기 제3로드와 상기 제4로드는 제2제어신호에 응답하여 활성화/비활성화되는 것을 특징으로 할 수 있다.The first rod and the second rod may be activated / deactivated in response to a first control signal, and the third rod and the fourth rod may be activated / deactivated in response to a second control signal.

상기 제1로드와 상기 제2로드는 제1제어신호에 응답하여 저항값이 조절되고, 상기 제3로드와 상기 제4로드는 제2제어신호에 응답하여 저항값이 조절되는 것을 특징으로 할 수 있다.The first rod and the second rod may have a resistance value adjusted in response to a first control signal, and the third rod and the fourth rod may have a resistance value adjusted in response to a second control signal. have.

상기 버퍼 회로는, 상기 정출력단 또는 상기 부출력단을 입력으로 하는 유닛 게인 버퍼; 상기 유닛 게인 버퍼의 출력단에 연결된 로우 패스 필터; 및 상기 로우 패스 필터의 출력과 제1기준전압을 비교하여 상기 제1제어신호를 생성하고, 상기 로우 패스 필터의 출력과 제2기준전압을 비교하여 상기 제2제어신호를 생성하는 비교부를 더 포함하는 것을 특징으로 할 수 있다.
The buffer circuit may include a unit gain buffer configured to receive the constant output terminal or the sub output terminal; A low pass filter connected to an output of the unit gain buffer; And a comparator configured to generate the first control signal by comparing the output of the low pass filter with a first reference voltage and to generate the second control signal by comparing the output of the low pass filter with a second reference voltage. It can be characterized by.

본 발명에 따르면, 버퍼 회로 내에 흐르는 전류가 완전히 차단되는 것을 방지하기 위한 로드들이 구비된다. 따라서 버퍼 회로 내에 흐르는 전류가 차단되어, 버퍼 회로가 동작하지 못하는 현상을 막는다.According to the present invention, loads are provided to prevent the current flowing in the buffer circuit from being completely blocked. Therefore, the current flowing in the buffer circuit is cut off, thereby preventing the buffer circuit from operating.

또한, 로드들은 제어신호에 의해 적절하게 활성화/비활성화되거나 저항값이 조절되므로, 로드들의 추가로 인한 불필요한 전류소모를 막을 수 있다는 장점이 있다.
In addition, since the loads are properly activated / deactivated or the resistance value is adjusted by the control signal, there is an advantage that it is possible to prevent unnecessary current consumption due to the addition of the loads.

도 1a은 종래의 NDP 타입의 버퍼 회로 구성도.
도 1b는 종래의 PDP 타입의 버퍼 회로 구성도.
도 2는 종래의 전류 재사용(current re-using) 타입의 버퍼 회로의 구성도.
도 3은 본 발명의 제1실시예에 따른 버퍼 회로의 구성도.
도 4는 본 발명의 제2실시예에 따른 버퍼 회로의 구성도.
도 5는 본 발명의 제3실시예에 따른 버퍼 회로의 구성도.
도 6은 본 발명의 제4실시예에 따른 버퍼 회로의 구성도.1A is a block diagram of a conventional NDP type buffer circuit.
Fig. 1B is a block diagram of a conventional PDP type buffer circuit.
2 is a block diagram of a conventional current re-using type buffer circuit.
3 is a configuration diagram of a buffer circuit according to a first embodiment of the present invention.
4 is a configuration diagram of a buffer circuit according to a second embodiment of the present invention.
5 is a configuration diagram of a buffer circuit according to a third embodiment of the present invention.
6 is a configuration diagram of a buffer circuit according to a fourth embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3은 본 발명의 제1실시예에 따른 버퍼 회로의 구성도이다.3 is a configuration diagram of a buffer circuit according to a first embodiment of the present invention.

도 3에 도시된 바와 같이, 버퍼 회로는, 2개의 전류원(301, 302), 제1구동부(310), 제2구동부(320), 및 로드(load)들(331, 332, 333, 334)을 포함하여 구성된다.As shown in FIG. 3, the buffer circuit includes two current sources 301 and 302, a first driver 310, a second driver 320, and loads 331, 332, 333, and 334. It is configured to include.

전류원(301)은 소싱(sourcing)노드(A)에 전류를 공급하며, 전류원(302)은 싱킹(sinking)노드(B)로부터 전류를 싱킹한다. 전류원(301)은 바이어스 전압을 인가받아 전원전압단(VDD)의 전류를 소싱노드(A)로 전달하는 PMOS트랜지스터를 포함하는 간단한 형태로 구성될 수 있으며, 전류원(302)은 바이어스 전압을 인가받아 싱킹노드(B)의 전류를 접지단으로 전달하는 NMOS트랜지스터를 포함하는 간단한 형태로 구성될 수 있다.Current source 301 supplies current to sourcing node A, and current source 302 sinks current from sinking node B. As shown in FIG. The current source 301 may be configured in a simple form including a PMOS transistor that receives a bias voltage and transfers the current of the power supply voltage terminal VDD to the sourcing node A. The current source 302 receives the bias voltage. It can be configured in a simple form including an NMOS transistor for transferring the current of the sinking node (B) to the ground terminal.

제1구동부(310)는 정입력신호(IN)에 응답하여 소싱노드(A)로부터 부출력단(OUTB)으로 전류를 공급하고 부출력단(OUTB)으로부터 싱킹노드(B)로 전류를 공급한다. 이러한 제1구동부(310)는 정입력신호(IN)에 응답하여 소싱노드(A)의 전류를 부출력단(OUTB)으로 공급하는 PMOS트랜지스터(311) 및 정입력신호(IN)에 응답하여 부출력단(OUTB)의 전류를 싱킹노드(B)로 공급하는 NMOS트랜지스터(312)를 포함하여 구성될 수 있다.The first driver 310 supplies a current from the sourcing node A to the sub output terminal OUTB in response to the positive input signal IN, and supplies a current from the sub output terminal OUTB to the sinking node B. The first driving part 310 is a PMOS transistor 311 for supplying the current of the sourcing node A to the negative output terminal OUTB in response to the positive input signal IN and the negative output terminal in response to the positive input signal IN. It may be configured to include an NMOS transistor 312 for supplying a current of (OUTB) to the sinking node (B).

제2구동부(320)는 부입력신호(INB)에 응답하여 소싱노드(A)로부터 정출력(OUT)으로 전류를 공급하고 정출력단(OUT)으로부터 싱킹노드(B)로 전류를 공급한다. 이러한 제2구동부(230)는 부입력신호(INB)에 응답하여 소싱노드(A)의 전류를 정출력단(OUT)으로 공급하는 PMOS트랜지스터(321) 및 부입력신호(INB)에 응답하여 정출력단(OUT)의 전류를 싱킹노드(B)로 공급하는 NMOS트랜지스터(322)를 포함하여 구성될 수 있다.The second driver 320 supplies a current from the sourcing node A to the constant output OUT in response to the negative input signal INB, and supplies a current from the constant output terminal OUT to the sinking node B. The second driver 230 is a PMOS transistor 321 for supplying the current of the sourcing node A to the positive output terminal OUT in response to the negative input signal INB and a positive output terminal in response to the negative input signal INB. It may be configured to include an NMOS transistor 322 for supplying a current of (OUT) to the sinking node (B).

로드(332)는 부출력단(OUTB)으로 전류를 공급하고, 로드(331)는 정출력단(OUT)으로 전류를 공급한다. 또한, 로드(334)는 부출력단(OUTB)으로부터 전류를 싱킹하고, 로드(333)는 정출력단(OUT)으로부터 전류를 싱킹한다. 로드들(331~334)은 저항, 가변저항, 또는 바이어스 전압을 인가받아 저항의 역할을 하는 트랜지스터로 구성될 수 있다. 로드들(331, 332)에 의해 버퍼 회로의 PMOS트랜지스터 쌍(321, 311)이 모두 오프되더라도 버퍼 회로로 전류가 공급되는 것이 가능해지며, 로드들(333, 334)에 의해 버퍼 회로의 NMOS트랜지스터 쌍(322, 312)이 모두 오프되더라도 버퍼 회로의 전류가 싱킹되는 것이 가능해진다. 즉, 버퍼 회로에 흐르는 전류의 바이패스(bypass) 경로가 추가되기에, 종래와 같이 특정 조건에서 버퍼 회로에 전류가 흐르지 않는 것을 방지할 수 있다.The rod 332 supplies current to the negative output terminal OUTB, and the rod 331 supplies current to the positive output terminal OUT. In addition, the rod 334 sinks current from the negative output terminal OUTB, and the rod 333 sinks current from the constant output terminal OUT. The loads 331 ˜ 334 may be formed of a transistor that serves as a resistor by receiving a resistor, a variable resistor, or a bias voltage. Even if both of the PMOS transistor pairs 321 and 311 of the buffer circuit are turned off by the loads 331 and 332, current can be supplied to the buffer circuit, and the NMOS transistor pair of the buffer circuit is loaded by the loads 333 and 334. Even if both 322 and 312 are turned off, the current of the buffer circuit can be sinked. That is, since a bypass path of current flowing through the buffer circuit is added, it is possible to prevent the current from flowing in the buffer circuit under specific conditions as in the prior art.

로드들(331~334)은 저항, 가변저항, 또는 바이어스 전압을 인가받아 저항의 역할을 하는 트랜지스터 등으로 구성될 수 있다. 정입력신호(IN)에 의해 구동하는 제1구동부(310) 측과 부입력신호(INB)에 의해 구동하는 제2구동부(320) 측은 균형을 이루어야 하기에, 로드(331)와 로드(332)의 저항값은 동일하고, 로드(333)와 로드(334)의 저항값은 동일한 것이 바람직하다.The loads 331 ˜ 334 may be formed of a resistor, a variable resistor, or a transistor that serves as a resistor by applying a bias voltage. Since the first driver 310 driven by the positive input signal IN and the second driver 320 driven by the negative input signal INB must be balanced, the rod 331 and the rod 332 are balanced. It is preferable that the resistance values of are the same and the resistance values of the rod 333 and the rod 334 are the same.

제1실시예에서는 PMOS 트랜지스터 쌍(321, 311)으로 인해 전류가 완전히 차단되는 현상을 막기 위한 로드들(331, 332)과, NMOS 트랜지스터 쌍(322, 312)으로 인해 전류가 완전히 차단되는 현상을 막기 위한 로드들(333, 334)이 모두 적용된 것을 도시하였지만, 설계의 필요에 따라 로드들(331, 332)만이 또는 로드들(333, 334)만이 버퍼 회로에 포함될 수도 있다. 이러한 점은 후술하는 실시예들에 있어서도 동일하다.
In the first embodiment, the loads 331 and 332 for preventing the current from being completely blocked by the PMOS transistor pairs 321 and 311 and the current being completely blocked due to the NMOS transistor pairs 322 and 312 are described. Although the rods 333 and 334 for blocking are all applied, only the rods 331 and 332 or only the rods 333 and 334 may be included in the buffer circuit, depending on the design needs. This point is the same in the embodiments described later.

도 4는 본 발명의 제2실시예에 따른 버퍼 회로의 구성도이다.4 is a configuration diagram of a buffer circuit according to a second embodiment of the present invention.

제1실시예에서는 로드들(331~334)이 전원전압단(VDD) 또는 접지단에 직접적으로 연결된 것을 도시하였는데, 이러한 경우에 로드들(331~334)로 인해 버퍼 회로의 전체 전류 소모가 늘어날 수 있다. 따라서 제2실시예에서는 로드들에 의한 전류 소모의 증가를 줄인 실시예가 도시된다.In the first embodiment, the loads 331 to 334 are directly connected to the power supply voltage terminal VDD or the ground terminal. In this case, the loads 331 to 334 increase the total current consumption of the buffer circuit. Can be. Therefore, in the second embodiment, an embodiment in which the increase in current consumption by the loads is reduced is shown.

도 4에 도시된 바와 같이, 제2실시예의 로드들(431~434)은 전원전압단 또는 접지전압단에 직접 연결되지 않고, 소싱노드(A) 또는 싱킹노드(B)에 연결된다.As shown in FIG. 4, the loads 431 to 434 of the second embodiment are not directly connected to the power supply voltage terminal or the ground voltage terminal, but are connected to the sourcing node A or the sinking node B.

로드(432)는 소싱노드(A)로부터 부출력단(OUTB)으로 전류를 공급하고, 로드(431)는 소싱노드(A)로부터 정출력단(OUT)으로 전류를 공급한다. 또한, 로드(434)는 부출력단(OUTB)으로부터 싱킹노드(B)로 전류를 공급하고, 로드(433)는 정출력단(OUT)으로부터 싱킹노드(B)로 전류를 공급한다. 따라서 제1실시예에서와 같이, 로드들(331~334)이 직접적으로 전원전압단(VDD) 또는 접지단에 직접적으로 연결된 경우보다 전류소모를 줄일 수 있게 된다.The rod 432 supplies a current from the sourcing node A to the negative output terminal OUTB, and the rod 431 supplies a current from the sourcing node A to the positive output terminal OUT. In addition, the rod 434 supplies a current to the sinking node B from the sub-output terminal OUTB, and the rod 433 supplies a current to the sinking node B from the constant output terminal OUT. Therefore, as in the first embodiment, it is possible to reduce current consumption than when the loads 331 to 334 are directly connected to the power supply voltage terminal VDD or the ground terminal.

로드들(431~434)이 소싱노드(A) 또는 싱킹노드(B)에 연결되었다는 점을 제외하면, 제2실시예의 버퍼 회로와 제1실시예의 버퍼 회로는 동일하게 구성되므로, 더 이상의 상세한 설명은 생략하기로 한다.
Since the loads 431 to 434 are connected to the sourcing node A or the sinking node B, the buffer circuit of the second embodiment and the buffer circuit of the first embodiment are configured in the same manner, and thus, further description Will be omitted.

도 5는 본 발명의 제3실시예에 따른 버퍼 회로의 구성도이다.5 is a configuration diagram of a buffer circuit according to a third embodiment of the present invention.

제3실시예에서는 로드들(431~434)이 제어신호(CONTROL1, CONTROL2)에 의해 제어되는 것을 도시한다. 로드(431)와 로드(432)는 제어신호(CONTROL1)에 의해 제어되며, 로드(433)와 로드(434)는 제어신호(CONTROL2)에 의해 제어된다. 여기서 제어된다는 것의 의미는, 로드들(431~434)이 활성화/비활성화되는 것을 의미할 수도 있고, 로드들(431~434)의 저항값이 조절된다는 것을 의미할 수도 있다.In the third embodiment, the loads 431 to 434 are controlled by the control signals CONTROL1 and CONTROL2. The rod 431 and the rod 432 are controlled by the control signal CONTROL1, and the rod 433 and the load 434 are controlled by the control signal CONTROL2. Here, the meaning of being controlled may mean that the loads 431 to 434 are activated / deactivated, and may mean that the resistance values of the loads 431 to 434 are adjusted.

정입력신호(IN)와 부입력신호(INB)의 레벨이 충분히 높은 경우(즉, 정입력신호와 부입력신호의 커먼모드 레벨이 높은 경우)에는 NMOS 트랜지스터 쌍(322, 312)이 모두 오프되는 경우가 발생하지 않을 것이므로 로드들(431, 432)에 의한 추가적인 전류패스가 필요하지 않다. 따라서 이 경우에, 제어신호(CONTROL1)의 제어를 통하여 로드들(431, 432)을 비활성화하거나 로드들(431, 432)의 저항값을 크게 조절하여, 로드들(431, 432)에 의한 불필요한 전류소모를 감소시킬 수 있다.When the level of the positive input signal IN and the negative input signal INB is sufficiently high (that is, when the common mode level of the positive input signal and the negative input signal is high), the NMOS transistor pairs 322 and 312 are both turned off. The case will not occur, so no additional current path by the loads 431, 432 is needed. In this case, therefore, the loads 431 and 432 are deactivated or the resistance values of the loads 431 and 432 are largely adjusted through the control of the control signal CONTROL1, thereby causing unnecessary current by the loads 431 and 432. Can reduce consumption.

또한, 정입력신호(IN)와 부입력신호(INB)의 레벨이 충분히 낮은 경우(즉, 정입력 신호와 부입력신호의 커먼모드 레벨이 낮은 경우)에는 PMOS 트랜지스터 쌍(321, 311)이 모두 오프되는 경우가 발생하지 않을 것이므로 로드들(433, 434)에 의한 추가적인 전류패스가 필요하지 않다. 따라서 이 경우에, 제어신호(CONTROL2)의 제어를 통하여 로드들(433, 434)을 비활성화하거나 로드들(433, 434)의 저항값을 크게 조절하여, 로드들(433, 434)에 의한 불필요한 전류 소모를 감소시킬 수 있다.In addition, when the level of the positive input signal IN and the negative input signal INB is sufficiently low (that is, when the common mode level of the positive input signal and the negative input signal is low), the PMOS transistor pairs 321 and 311 are both present. Since no off will occur, no additional current path by the loads 433 and 434 is needed. Therefore, in this case, unnecessary currents caused by the loads 433 and 434 are made by deactivating the loads 433 and 434 or by greatly adjusting the resistance of the loads 433 and 434 through the control of the control signal CONTROL2. Can reduce consumption.

제3실시예에서는 제2실시예의 로드들(431~434)이 제어신호(CONTROL1, CONTROL2)에 의해 제어되는 것을 도시하였는데, 제1실시예의 로드들(331~334)이 제어신호(331~334)에 의해 제어되는 실시예도 가능함은 당연하다.
In the third embodiment, the rods 431 to 434 of the second embodiment are controlled by the control signals CONTROL1 and CONTROL2. The rods 331 to 334 of the first embodiment are the control signals 331 to 334. Naturally, the embodiment controlled by) is also possible.

도 6은 본 발명의 제4실시예에 따른 버퍼 회로의 구성도이다.6 is a configuration diagram of a buffer circuit according to a fourth embodiment of the present invention.

제4실시예에서는, 제3실시예에 제어신호(CONTROL1, CONTROL2)를 생성하기 위한 구성(610, 620, 630)이 부가된 것을 도시한다.In the fourth embodiment, the configuration 610, 620, 630 for generating the control signals CONTROL1, CONTROL2 is added to the third embodiment.

유닛 게인(unit gain) 버퍼(610)는 정출력단(OUT) 또는 부출력단(OUTB)을 입력으로 한다. 유닛 게인 버퍼(610)는 정출력단(OUT) 또는 부출력단(OUTB)의 전압 레벨을 자신의 출력으로 전달할 뿐, 정출력단(OUT) 또는 부출력단(OUTB)에는 아무런 영향을 주지 않는다. 도 6에서는 유닛 게인 버퍼(610)의 입력이 정출력단(OUT)인 것으로 예시하였다.The unit gain buffer 610 receives the constant output terminal OUT or the sub output terminal OUTB as an input. The unit gain buffer 610 transmits the voltage level of the positive output terminal OUT or the negative output terminal OUTB to its own output, and does not affect the positive output terminal OUT or the negative output terminal OUTB. In FIG. 6, the input of the unit gain buffer 610 is illustrated as a constant output terminal OUT.

로우 패스 필터(620)는 유닛 게인 버퍼(610)의 출력을 입력받는다. 로우 패스 필터(620)를 거치면 유닛 게인 버퍼(610)의 출력값 중 변동하는 성분은 무시되고, 대체적으로 유닛 게인 버퍼(610)로부터 출력되는 신호의 평균값이 구해진다. 즉, 로우 패스 필터(620)의 출력값은 정출력단(OUT)이 갖는 전압 레벨의 평균값이 된다. 이는 곧 로우 패스 필터(620)의 출력값이 부입력신호(INB)의 커먼 모드 레벨을 반영한다고 볼 수 있다.The low pass filter 620 receives the output of the unit gain buffer 610. After passing through the low pass filter 620, the component that fluctuates among the output values of the unit gain buffer 610 is ignored, and the average value of the signal output from the unit gain buffer 610 is generally obtained. That is, the output value of the low pass filter 620 is an average value of the voltage levels of the constant output terminal OUT. In other words, it can be seen that the output value of the low pass filter 620 reflects the common mode level of the sub-input signal INB.

비교부(630)는 로우 패스 필터(620)의 출력값과 제1기준전압(VREF1)을 비교하여 제1제어신호(CONTROL1)를 생성하고, 로우 패스 필터(620)의 출력값과 제2기준전압(VREF2)을 비교하여 제2제어신호(CONTROL2)를 생성한다. 비교기(631)는 로우 패스 필터(620)의 출력값이 제1기준전압(VREF1)보다 높은 경우에는 제1제어신호(CONTROL1)를 활성화해 로드들(431, 432)이 활성화되도록 한다. 또한, 비교기(632)는 로우 패스 필터(620)의 출력값이 제2기준전압(VREF2)보다 낮은 경우에는 제2제어신호(CONTROL2)를 활성화해 로드들(433, 434)이 활성화되도록 한다. 즉, 부입력신호(INB)의 커먼 모드 레벨이 PMOS 트랜지스터 쌍(321, 311)을 모두 턴오프시키지 않을 정도로 낮은 경우에는 제1제어신호(CONTROL1)를 비활성화하고, 부입력신호(INB)의 커먼 모드 레벨이 NMOS 트랜지스터 쌍(322, 312)을 모두 턴오프시키지 않을 정도로 높은 경우에는 제2제어신호(CONTROL2)를 비활성화한다.The comparator 630 generates a first control signal CONTROL1 by comparing the output value of the low pass filter 620 and the first reference voltage VREF1, and outputs the output value and the second reference voltage () of the low pass filter 620. VREF2) is compared to generate a second control signal CONTROL2. When the output value of the low pass filter 620 is higher than the first reference voltage VREF1, the comparator 631 activates the first control signal CONTROL1 to activate the loads 431 and 432. In addition, when the output value of the low pass filter 620 is lower than the second reference voltage VREF2, the comparator 632 activates the second control signal CONTROL2 to activate the loads 433 and 434. That is, when the common mode level of the sub-input signal INB is low enough not to turn off the PMOS transistor pairs 321 and 311, the first control signal CONTROL1 is inactivated and the common of the sub-input signal INB is performed. If the mode level is high enough not to turn off both NMOS transistor pairs 322 and 312, the second control signal CONTROL2 is deactivated.

제1기준전압(VREF1)의 레벨은 PMOS 트랜지스터 쌍(321, 311)의 문턱전압 레벨일 수 있으며, 제2기준전압(VREF2)의 레벨은 NMOS 트랜지스터 쌍(322, 312)의 문턱전압 레벨일 수 있다.The level of the first reference voltage VREF1 may be the threshold voltage level of the PMOS transistor pairs 321 and 311, and the level of the second reference voltage VREF2 may be the threshold voltage level of the NMOS transistor pairs 322 and 312. have.

도 6에 도시된 구성들(610~630)은 로드들(431~434)이 필요한 경우에만 활성화되도록 제어신호(CONTROL1, CONTROL2)를 생성하여, 버퍼 회로에서 필요없는 전류가 소모되는 것을 막는다.
The configurations 610 to 630 illustrated in FIG. 6 generate the control signals CONTROL1 and CONTROL2 to be activated only when the loads 431 to 434 are needed, thereby preventing unnecessary current from being consumed in the buffer circuit.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

301, 302: 전류원 310, 320: 구동부
331~334: 로드 431~434: 로드
610: 유닛 게인 버퍼 620: 로우 패스 필터
630: 비교부301, 302: current source 310, 320: drive unit
331-334: load 431-434: load
610: unit gain buffer 620: low pass filter
630: comparison unit

Claims (16)

소싱노드에 전류를 소싱하는 제1전류원;
싱킹노드로부터 전류를 싱킹하는 제2전류원;
정입력신호에 응답하여 상기 소싱노드로부터 부출력단으로 전류를 공급하고 상기 부출력단으로부터 상기 싱킹노드로 전류를 공급하는 제1구동부;
부입력신호에 응답하여 상기 소싱노드로부터 정출력단으로 전류를 공급하고 상기 정출력단으로부터 상기 싱킹노드로 전류를 공급하는 제2구동부;
상기 부출력단으로 전류를 공급하는 제1로드; 및
상기 정출력단으로 전류를 공급하는 제2로드
를 포함하는 버퍼 회로.
A first current source for sourcing current at the sourcing node;
A second current source sinking current from the sinking node;
A first driver supplying current from the sourcing node to the negative output terminal in response to a positive input signal and supplying current from the negative output terminal to the sinking node;
A second driver supplying current from the sourcing node to the positive output terminal in response to a negative input signal and supplying current from the positive output terminal to the sinking node;
A first rod supplying a current to the negative output terminal; And
A second rod supplying current to the constant output stage
A buffer circuit comprising a.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 제1구동부는, 상기 정입력신호에 응답하여 상기 소싱노드의 전류를 상기 부출력단으로 공급하는 제1PMOS트랜지스터; 및 상기 정입력신호에 응답하여 상기 부출력단의 전류를 상기 싱킹노드로 공급하는 제1NMOS트랜지스터를 포함하고,
상기 제2구동부는, 상기 부입력신호에 응답하여 상기 소싱노드의 전류를 상기 정출력단으로 공급하는 제2PMOS트랜지스터; 및 상기 부입력신호에 응답하여 상기 정출력단의 전류를 상기 싱킹노드로 공급하는 제2NMOS트랜지스터를 포함하는
버퍼 회로.
The method of claim 1,
The first driving unit may include: a first PMOS transistor supplying a current of the sourcing node to the sub-output terminal in response to the positive input signal; And a first NMOS transistor supplying current from the sub-output terminal to the sinking node in response to the positive input signal.
The second driver may include: a second PMOS transistor configured to supply a current of the sourcing node to the positive output terminal in response to the sub-input signal; And a second NMOS transistor configured to supply current from the positive output terminal to the sinking node in response to the negative input signal.
Buffer circuit.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 제1로드는 전원전압단으로부터 상기 부출력단으로 전류를 공급하고,
상기 제2로드는 전원전압단으로부터 상기 정출력단으로 전류를 공급하는
버퍼 회로.
The method of claim 1,
The first rod supplies a current from a power supply voltage terminal to the negative output terminal,
The second rod supplies current from the power supply voltage terminal to the constant output terminal.
Buffer circuit.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1항에 있어서,
상기 제1로드는 상기 소싱노드로부터 상기 부출력단으로 전류를 공급하고,
상기 제2로드는 상기 소싱노드로부터 상기 부출력단으로 전류를 공급하는
버퍼 회로.
The method of claim 1,
The first rod supplies a current from the sourcing node to the negative output terminal,
The second rod supplies a current from the sourcing node to the sub output stage.
Buffer circuit.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1항에 있어서,
상기 제1로드와 상기 제2로드는 동일한 저항값을 갖는
버퍼 회로.

The method of claim 1,
The first rod and the second rod has the same resistance value
Buffer circuit.

소싱노드에 전류를 소싱하는 제1전류원;
싱킹노드로부터 전류를 싱킹하는 제2전류원;
정입력신호에 응답하여 상기 소싱노드로부터 부출력단으로 전류를 공급하고 상기 부출력단으로부터 상기 싱킹노드로 전류를 공급하는 제1구동부;
부입력신호에 응답하여 상기 소싱노드로부터 정출력단으로 전류를 공급하고 상기 정출력단으로부터 상기 싱킹노드로 전류를 공급하는 제2구동부;
상기 부출력단으로부터 전류를 싱킹하는 제1로드; 및
상기 정출력단으로부터 전류를 싱킹하는 제2로드
를 포함하는 버퍼 회로.
A first current source for sourcing current at the sourcing node;
A second current source sinking current from the sinking node;
A first driver supplying current from the sourcing node to the negative output terminal in response to a positive input signal and supplying current from the negative output terminal to the sinking node;
A second driver supplying current from the sourcing node to the positive output terminal in response to a negative input signal and supplying current from the positive output terminal to the sinking node;
A first rod sinking current from the sub-output stage; And
A second rod sinking current from the constant output stage
A buffer circuit comprising a.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6항에 있어서,
상기 부출력단으로 전류를 공급하는 제3로드; 및
상기 정출력단으로 전류를 공급하는 제4로드
를 더 포함하는 버퍼 회로.
The method according to claim 6,
A third rod supplying current to the sub output stage; And
A fourth rod supplying current to the constant output stage
A buffer circuit further comprising.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7항에 있어서,
상기 제1로드와 상기 제2로드는 동일한 저항값을 갖고,
상기 제3로드와 상기 제4로드는 동일한 저항값을 갖는
버퍼 회로.
8. The method of claim 7,
The first rod and the second rod has the same resistance value,
The third rod and the fourth rod has the same resistance value
Buffer circuit.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 8항에 있어서,
상기 제1구동부는, 상기 정입력신호에 응답하여 상기 소싱노드의 전류를 상기 부출력단으로 공급하는 제1PMOS트랜지스터; 및 상기 정입력신호에 응답하여 상기 부출력단의 전류를 상기 싱킹노드로 공급하는 제1NMOS트랜지스터를 포함하고,
상기 제2구동부는, 상기 부입력신호에 응답하여 상기 소싱노드의 전류를 상기 정출력단으로 공급하는 제2PMOS트랜지스터; 및 상기 부입력신호에 응답하여 상기 정출력단의 전류를 상기 싱킹노드로 공급하는 제2NMOS트랜지스터를 포함하는
버퍼 회로.
The method of claim 8,
The first driving unit may include: a first PMOS transistor supplying a current of the sourcing node to the sub-output terminal in response to the positive input signal; And a first NMOS transistor supplying current from the sub-output terminal to the sinking node in response to the positive input signal.
The second driver may include: a second PMOS transistor configured to supply a current of the sourcing node to the positive output terminal in response to the sub-input signal; And a second NMOS transistor configured to supply current from the positive output terminal to the sinking node in response to the negative input signal.
Buffer circuit.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 7항에 있어서,
상기 제1로드는 상기 부출력단으로부터 접지단으로 전류를 싱킹하고,
상기 제2로드는 상기 정출력단으로부터 상기 접지단으로 전류를 싱킹하고,
상기 제3로드는 전원전압단으로부터 상기 부출력단으로 전류를 공급하고,
상기 제4로드는 상기 전원전압단으로부터 상기 정출력단으로 전류를 공급하는
버퍼 회로.
8. The method of claim 7,
The first rod sinks current from the negative output terminal to the ground terminal,
The second rod sinks current from the constant output stage to the ground stage,
The third rod supplies a current from the power supply voltage terminal to the negative output terminal,
The fourth rod supplies a current from the power supply voltage terminal to the constant output terminal.
Buffer circuit.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 7항에 있어서,
상기 제1로드는 상기 부출력단으로부터 상기 싱킹노드로 전류를 싱킹하고,
상기 제2로드는 상기 정출력단으로부터 상기 싱킹노드로 전류를 싱킹하고,
상기 제3로드는 상기 소싱노드로부터 상기 부출력단으로 전류를 공급하고,
상기 제4로드는 상기 소싱노드로부터 상기 정출력단으로 전류를 공급하는
버퍼 회로.
8. The method of claim 7,
The first rod sinks current from the sub-output terminal to the sinking node,
The second rod sinks current from the constant output stage to the sinking node,
The third rod supplies current from the sourcing node to the sub-output stage,
The fourth rod supplies a current from the sourcing node to the constant output stage.
Buffer circuit.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제 9항에 있어서,
상기 제1로드와 상기 제2로드는 제1제어신호에 응답하여 활성화/비활성화되고,
상기 제3로드와 상기 제4로드는 제2제어신호에 응답하여 활성화/비활성화되는
버퍼 회로.
The method of claim 9,
The first rod and the second rod are activated / deactivated in response to a first control signal,
The third rod and the fourth rod are activated / deactivated in response to a second control signal.
Buffer circuit.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 12항에 있어서,
상기 제1제어신호와 상기 제2제어신호는
상기 정입력신호와 상기 부입력신호의 커먼 모드 레벨에 의해 그 논리값이 결정되는
버퍼 회로.
13. The method of claim 12,
The first control signal and the second control signal is
The logic value is determined by a common mode level of the positive input signal and the sub-input signal.
Buffer circuit.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제 8항에 있어서,
상기 제1로드와 상기 제2로드는 제1제어신호에 응답하여 저항값이 조절되고,
상기 제3로드와 상기 제4로드는 제2제어신호에 응답하여 저항값이 조절되는
버퍼 회로.
The method of claim 8,
The first rod and the second rod are adjusted in resistance in response to a first control signal,
The third rod and the fourth rod have a resistance value adjusted in response to a second control signal.
Buffer circuit.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제 12항에 있어서,
상기 정출력단 또는 상기 부출력단을 입력으로 하는 유닛 게인 버퍼;
상기 유닛 게인 버퍼의 출력단에 연결된 로우 패스 필터; 및
상기 로우 패스 필터의 출력과 제1기준전압을 비교하여 상기 제1제어신호를 생성하고, 상기 로우 패스 필터의 출력과 제2기준전압을 비교하여 상기 제2제어신호를 생성하는 비교부
를 더 포함하는 버퍼 회로.
13. The method of claim 12,
A unit gain buffer which receives the constant output terminal or the sub output terminal;
A low pass filter connected to an output of the unit gain buffer; And
A comparator configured to generate the first control signal by comparing the output of the low pass filter with a first reference voltage and to generate the second control signal by comparing the output of the low pass filter with a second reference voltage
A buffer circuit further comprising.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제 15항에 있어서,
상기 제1기준전압은 상기 제1NMOS트랜지스터와 상기 제2NMOS트랜지스터의 문턱전압 레벨이며,
상기 제2기준전압은 상기 제1PMOS트랜지스터와 상기 제2PMOS트랜지스터의 문턱전압 레벨인
버퍼 회로.16. The method of claim 15,
The first reference voltage is a threshold voltage level of the first NMOS transistor and the second NMOS transistor,
The second reference voltage is a threshold voltage level of the first PMOS transistor and the second PMOS transistor.
Buffer circuit.
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* Cited by examiner, † Cited by third party
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KR100577566B1 (en) 2004-12-28 2006-05-08 삼성전자주식회사 Input buffer circuits
KR20090049269A (en) * 2007-11-13 2009-05-18 주식회사 하이닉스반도체 Input buffer of semiconductor integrated circuit

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