JP2008181451A - Constant current circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a constant current circuit which enhances a response speed without spoiling the performance in accuracy of an operation-amplifying circuit. <P>SOLUTION: A PMOS transistor Q13 of an operation-amplifying circuit 4 is provided with a PMOS transistor Q2 to which a gate and a drain are connected in common, and a voltage VNA, which is lower by a prescribed voltage ΔV3 than a power source voltage VDD, is input to the source of the PMOS transistor Q2, and a current is supplied from the PMOS transistor Q2 only during a period in which the response of the operation-amplifying circuit 4 is delayed. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、パワースイッチ回路及びパワースイッチ回路を内蔵するＩＣの過電流に対する保護回路をなす電流制限回路を備えた定電流回路に関し、特に該電流制限回路の応答性の改良に関する。   The present invention relates to a constant current circuit including a power switch circuit and a current limiting circuit that forms a protection circuit against an overcurrent of an IC incorporating the power switch circuit, and more particularly to an improvement in response of the current limiting circuit.

パワースイッチ回路の一般的な使用例の１つに、パソコンのマザーボードに搭載され、パソコン内部の電源回路からパワースイッチ回路、コネクタを経由して外付けのＰＣカードやメモリーカードに電圧供給するという用途があった。パワースイッチ回路は、外付け媒体に電圧を供給するか否かの制御を行っており、電圧供給した場合の保護回路としても機能していた。パワースイッチ回路が電圧を与えた状態で外部に何らかの障害が発生した場合を考える。出力端子がグランドに短絡するような障害が起こると、出力電流は瞬時に最大値に達する。該最大値はマザーボードの電源回路の能力で決まる。このような障害が発生したときは、パワースイッチ回路の電流制限回路が作動し、出力電流をあらかじめ決められた一定値に保つ。システムとしては、最大電流を流す時間を極力短くすることが望ましく、すなわちパワースイッチ回路の電流制限回路が高速で応答することが求められていた。   One of the common use cases of power switch circuit is that it is mounted on the motherboard of a personal computer and supplies voltage to an external PC card or memory card via the power switch circuit and connector from the power circuit inside the personal computer. was there. The power switch circuit controls whether or not voltage is supplied to the external medium, and functions as a protection circuit when voltage is supplied. Consider a case where some kind of failure occurs outside while the power switch circuit applies voltage. When a fault occurs that shorts the output terminal to ground, the output current instantaneously reaches its maximum value. The maximum value is determined by the power supply circuit capability of the motherboard. When such a failure occurs, the current limiting circuit of the power switch circuit operates to keep the output current at a predetermined constant value. As a system, it is desirable to shorten the time for supplying the maximum current as much as possible, that is, the current limit circuit of the power switch circuit is required to respond at high speed.

このようなことから、従来は、保護動作を開始するしきい値が異なる回路を２系統持たせていたが（例えば、特許文献１参照。）、該２つの回路のしきい値の間に入るような負荷電流が発生した場合に、小さいしきい値の方の回路のみで応答速度が決まり、大きいしきい値の回路が高速動作に寄与していなかった。
一方、図１１は、従来の定電流回路の回路例を示した図であり（例えば、特許文献２参照。）、図１２は、出力短絡時における図１１の各部の波形例を示した図である。
図１１の定電流回路１００において、負荷回路（図示せず）へ供給する出力電流ＩＯＵＴの大部分はＰＭＯＳトランジスタであるドライバトランジスタＱ１０１から供給され、該ドライバトランジスタＱ１０１と並列に電流検出回路が接続されている。電流検出回路は、ドライバトランジスタＱ１０１と並列に接続された出力電流検出用抵抗Ｒ１０１とＰＭＯＳトランジスタである出力電流検出用トランジスタＱ１０３との直列回路、所定の基準電圧ＶＲ１を生成して出力する基準電圧発生回路１０３、及び演算増幅回路１０４で構成されている。 For this reason, in the past, two circuits having different thresholds for starting the protective operation were provided (for example, refer to Patent Document 1), but entered between the threshold values of the two circuits. When such a load current occurs, the response speed is determined only by the circuit having the smaller threshold value, and the circuit having the larger threshold value does not contribute to high-speed operation.
On the other hand, FIG. 11 is a diagram showing a circuit example of a conventional constant current circuit (see, for example, Patent Document 2), and FIG. 12 is a diagram showing a waveform example of each part of FIG. 11 when the output is short-circuited. is there.
In the constant current circuit 100 of FIG. 11, most of the output current IOUT supplied to a load circuit (not shown) is supplied from a driver transistor Q101 which is a PMOS transistor, and a current detection circuit is connected in parallel with the driver transistor Q101. ing. The current detection circuit is a series circuit of an output current detection resistor R101 connected in parallel with the driver transistor Q101 and an output current detection transistor Q103 which is a PMOS transistor, and generates a reference voltage VR1 and outputs the reference voltage The circuit 103 and the operational amplifier circuit 104 are included.

演算増幅回路１０４は、出力電流検出用抵抗Ｒ１０１と出力電流検出用トランジスタＱ１０３との接続部の電圧ＶＳＥＮＳが基準電圧ＶＲ１になるようにドライバトランジスタＱ１０１及び出力電流検出用トランジスタＱ１０３の動作制御を行い、出力端子ＯＵＴから所定の電流値をなす出力電流ＩＯＵＴが出力されるようにする。このとき、ドライバトランジスタＱ１０１及び出力電流検出用トランジスタＱ１０３の各ゲートには、それぞれ同じ信号が入力されている。このように、定電流回路１００では、出力電流検出用抵抗Ｒ１０１の電圧降下分で出力電流ＩＯＵＴの電流値の検出を行う。定電流回路１００は、出力電流検出用抵抗Ｒ１０１と出力電流検出用トランジスタＱ１０３との接続部から得られる電圧ＶＳＥＮＳと基準電圧ＶＲ１とを比較した結果である演算増幅回路１０４の出力信号をドライバトランジスタＱ１０１のゲートにフィードバックする構成をなしている。   The operational amplifier circuit 104 controls the operation of the driver transistor Q101 and the output current detection transistor Q103 so that the voltage VSENS at the connection portion between the output current detection resistor R101 and the output current detection transistor Q103 becomes the reference voltage VR1. An output current IOUT having a predetermined current value is output from the output terminal OUT. At this time, the same signal is input to each gate of the driver transistor Q101 and the output current detection transistor Q103. Thus, in the constant current circuit 100, the current value of the output current IOUT is detected based on the voltage drop of the output current detection resistor R101. The constant current circuit 100 outputs the output signal of the operational amplifier circuit 104, which is the result of comparing the voltage VSENS obtained from the connection between the output current detection resistor R101 and the output current detection transistor Q103, and the reference voltage VR1, to the driver transistor Q101. It is configured to feed back to the gate.

図１２において、時間ｔ１になるまではドライバトランジスタＱ１０１がオンすると共に出力端子ＯＵＴがオープンになっており、出力電流ＩＯＵＴは０Ａに、演算増幅回路１０４の出力電圧ＶＮ２は０Ｖに、電圧ＶＮ１は電源電圧ＶＤＤの５Ｖにそれぞれなっている。時間ｔ１で、出力端子ＯＵＴは接地電圧に短絡され、このとき、出力電流ＩＯＵＴが最大になるのと同時に、電圧ＶＮ１は最小値になる。電圧ＶＮ１が最小値になることにより、ＰＭＯＳトランジスタＱ１１３から出力される電流は最大になる。電圧ＶＮ２が上昇して出力電流ＩＯＵＴがある値まで減少する時間ｔ２時に、電圧ＶＳＥＮＳは基準電圧ＶＲ１と同じ電圧になり、出力電流ＩＯＵＴは２Ａで安定する。時間ｔ３で出力端子ＯＵＴの短絡が取り除かれ、出力電流ＩＯＵＴは減少し、電圧ＶＮ２がＮＭＯＳトランジスタＱ１１７に流れる電流で決まる傾きで低下する。
特開２００２−３６８５９４号公報 特開２００３−１７７８２８号公報 In FIG. 12, the driver transistor Q101 is turned on and the output terminal OUT is open until time t1, the output current IOUT is 0A, the output voltage VN2 of the operational amplifier circuit 104 is 0V, and the voltage VN1 is the power supply. The voltage VDD is 5V. At time t1, the output terminal OUT is short-circuited to the ground voltage. At this time, the voltage VN1 becomes the minimum value at the same time as the output current IOUT becomes maximum. When the voltage VN1 becomes the minimum value, the current output from the PMOS transistor Q113 becomes the maximum. At time t2 when the voltage VN2 increases and the output current IOUT decreases to a certain value, the voltage VSENS becomes the same voltage as the reference voltage VR1, and the output current IOUT is stabilized at 2A. At time t3, the short circuit of the output terminal OUT is removed, the output current IOUT decreases, and the voltage VN2 decreases with a slope determined by the current flowing through the NMOS transistor Q117.
JP 2002-368594 A JP 2003-177828 A

しかし、電圧ＶＮ２を早く安定させるためにはＰＭＯＳトランジスタＱ１１３の電流駆動能力を上げる必要があるが、図１１の回路構成でＰＭＯＳトランジスタＱ１１３のトランジスタ幅を増加させると、演算増幅回路１０４のバランスがくずれて悪影響を及ぼす、例えば、出力電流ＩＯＵＴの制限値（図１２では２Ａ）の精度を悪化させるという問題があった。   However, in order to stabilize the voltage VN2 quickly, it is necessary to increase the current driving capability of the PMOS transistor Q113. However, if the transistor width of the PMOS transistor Q113 is increased in the circuit configuration of FIG. For example, the accuracy of the limit value (2A in FIG. 12) of the output current IOUT is deteriorated.

本発明は、このような問題を解決するためになされたものであり、演算増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる定電流回路を得ることを目的とする。   The present invention has been made to solve such a problem, and an object of the present invention is to obtain a constant current circuit capable of increasing the response speed without impairing the accuracy performance of the operational amplifier circuit. .

この発明に係る定電流回路は、所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＰＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＰＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＰＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ低下させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えるものである。 A constant current circuit according to the present invention is a constant current circuit that generates a predetermined constant current and outputs it from an output terminal.
A driver transistor composed of a PMOS transistor for outputting a current corresponding to a control signal input to the gate to the output terminal;
A control circuit unit that detects an output current output from the driver transistor and controls the operation of the driver transistor so that a voltage corresponding to the detected output current becomes a predetermined reference voltage;
With
The control circuit unit is
A differential amplification stage in which a voltage corresponding to the output current and the reference voltage are input to corresponding input terminals, and a PMOS transistor that amplifies an output signal of the differential amplification stage and outputs the amplified signal to the gate of the driver transistor An amplifier circuit composed of an output transistor and a common-source amplifier stage composed of a constant current source for supplying a constant current to the output transistor;
A first transistor comprising a PMOS transistor having a drain and a gate connected to correspond to the drain and gate of the output transistor;
A voltage generation circuit for reducing the source voltage of the output transistor by a predetermined voltage and inputting the same to the source of the first transistor;
Is provided.

また、前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＰＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力するようにした。 In addition, the control circuit unit is
A current detection circuit that detects an output current output from the driver transistor and generates and outputs a voltage corresponding to the detected output current;
The current detection circuit comprises a series circuit of an output current detection transistor connected in parallel to the driver transistor, and an output current detection transistor comprising a PMOS transistor whose gate is connected to the gate of the driver transistor, A voltage corresponding to the output current is output from a connection portion between the output current detection resistor and the output current detection transistor.

また、この発明に係る定電流回路は、所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＮＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＮＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＮＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ上昇させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えるものである。 Further, the constant current circuit according to the present invention is a constant current circuit that generates a predetermined constant current and outputs it from an output terminal.
A driver transistor composed of an NMOS transistor that outputs to the output terminal a current corresponding to a control signal input to the gate;
A control circuit unit that detects an output current output from the driver transistor and controls the operation of the driver transistor so that a voltage corresponding to the detected output current becomes a predetermined reference voltage;
With
The control circuit unit is
A differential amplification stage in which a voltage corresponding to the output current and the reference voltage are input to corresponding input terminals, and an NMOS transistor that amplifies an output signal of the differential amplification stage and outputs the amplified signal to the gate of the driver transistor An amplifier circuit composed of an output transistor and a common-source amplifier stage composed of a constant current source for supplying a constant current to the output transistor;
A first transistor comprising an NMOS transistor having a drain and a gate connected to correspond to the drain and gate of the output transistor;
A voltage generation circuit for raising the source voltage of the output transistor by a predetermined voltage and inputting the same to the source of the first transistor;
Is provided.

また、前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＮＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力するようにした。 In addition, the control circuit unit is
A current detection circuit that detects an output current output from the driver transistor and generates and outputs a voltage corresponding to the detected output current;
The current detection circuit comprises a series circuit of an output current detection transistor connected in parallel to the driver transistor, and an output current detection transistor consisting of an NMOS transistor whose gate is connected to the gate of the driver transistor, A voltage corresponding to the output current is output from a connection portion between the output current detection resistor and the output current detection transistor.

また、前記出力トランジスタ及び第１トランジスタは、しきい値電圧及びトランジスタ長がそれぞれ同じであるようにした。   Further, the output transistor and the first transistor have the same threshold voltage and transistor length.

本発明の定電流回路によれば、ドレイン及びゲートが前記増幅回路の出力トランジスタのドレイン及びゲートに対応して接続されたＰＭＯＳトランジスタからなる第１トランジスタと、前記増幅回路の出力トランジスタのソース電圧を所定の電圧だけ低下させて該第１トランジスタのソースに入力する電圧生成回路とを備えるようにした。このことから、増幅回路の応答が遅れている期間のみ該増幅回路の出力端の電流駆動能力を増加させることができ、前記増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる。   According to the constant current circuit of the present invention, the source voltage of the first transistor composed of a PMOS transistor whose drain and gate are connected to correspond to the drain and gate of the output transistor of the amplifier circuit, and the source voltage of the output transistor of the amplifier circuit is obtained. A voltage generation circuit that reduces the voltage by a predetermined voltage and inputs the voltage to the source of the first transistor. From this, it is possible to increase the current drive capability of the output terminal of the amplifier circuit only during a period in which the response of the amplifier circuit is delayed, and to increase the response speed without impairing the accuracy performance of the amplifier circuit. Can do.

また、本発明の定電流回路によれば、ドレイン及びゲートが前記増幅回路の出力トランジスタのドレイン及びゲートに対応して接続されたＮＭＯＳトランジスタからなる第１トランジスタと、前記増幅回路の出力トランジスタのソース電圧を所定の電圧だけ上昇させて該第１トランジスタのソースに入力する電圧生成回路とを備えるようにした。このことから、増幅回路の応答が遅れている期間のみ該増幅回路の出力端の電流駆動能力を増加させることができ、前記増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる。   According to the constant current circuit of the present invention, the drain and the gate are connected to the drain and the gate of the output transistor of the amplifier circuit. The first transistor is an NMOS transistor and the source of the output transistor of the amplifier circuit. And a voltage generation circuit that raises the voltage by a predetermined voltage and inputs the voltage to the source of the first transistor. From this, it is possible to increase the current drive capability of the output terminal of the amplifier circuit only during a period in which the response of the amplifier circuit is delayed, and to increase the response speed without impairing the accuracy performance of the amplifier circuit. Can do.

また、前記出力トランジスタ及び第１トランジスタは、しきい値電圧及びトランジスタ長がそれぞれ同じであるようにしたことから、出力トランジスタ及び第１トランジスタの各しきい値電圧を、しきい値電圧を決める注入工程のばらつきやゲートポリエッチング時におけるポリ幅（トランジスタ長）のばらつき等のようなプロセス変動の影響を受けずにマッチングさせることができ、より精度よく増幅回路の応答が遅れている期間のみ該増幅回路の出力端の電流駆動能力を増加させることができる。   In addition, since the output transistor and the first transistor have the same threshold voltage and the same transistor length, the threshold voltages of the output transistor and the first transistor are injected to determine the threshold voltage. Matching can be performed without being affected by process variations such as process variations and poly width (transistor length) variations during gate poly etching, and the amplification is performed only during a period when the response of the amplifier circuit is delayed more accurately. The current driving capability at the output end of the circuit can be increased.

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の回路例を示した図である。
図１において、定電流回路１は、所定の定電流を生成して出力端子ＯＵＴから出力電流ＩＯＵＴとして出力する。定電流回路１は、ＰＭＯＳトランジスタからなるドライバトランジスタＱ１と、ドライバトランジスタＱ１から出力される電流を検出するための電流検出回路２と、所定の基準電圧ＶＲ１を生成して出力する基準電圧発生回路３と、演算増幅回路４と、電源電圧ＶＤＤを降圧して所定の電圧ＶＮＡを生成して出力する電圧生成回路５と、ＰＭＯＳトランジスタＱ２とを備えている。 Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a diagram illustrating a circuit example of a constant current circuit according to the first embodiment of the present invention.
In FIG. 1, a constant current circuit 1 generates a predetermined constant current and outputs it as an output current IOUT from an output terminal OUT. The constant current circuit 1 includes a driver transistor Q1 composed of a PMOS transistor, a current detection circuit 2 for detecting a current output from the driver transistor Q1, and a reference voltage generation circuit 3 that generates and outputs a predetermined reference voltage VR1. And an operational amplifier circuit 4, a voltage generation circuit 5 that steps down the power supply voltage VDD to generate and output a predetermined voltage VNA, and a PMOS transistor Q2.

また、電流検出回路２は、出力電流検出用抵抗Ｒ１とＰＭＯＳトランジスタからなる出力電流検出用トランジスタＱ３の直列回路で構成され、演算増幅回路４は、ＰＭＯＳトランジスタＱ１１〜Ｑ１３及びＮＭＯＳトランジスタＱ１４〜Ｑ１７で構成されている。なお、電流検出回路２、基準電圧発生回路３、演算増幅回路４、電圧生成回路５及びＰＭＯＳトランジスタＱ２は制御回路部をなし、演算増幅回路４は増幅回路を、ＰＭＯＳトランジスタＱ２は第１トランジスタを、ＰＭＯＳトランジスタＱ１３は出力トランジスタを、ＮＭＯＳトランジスタＱ１７は定電流源をそれぞれなす。   The current detection circuit 2 is composed of a series circuit of an output current detection resistor R1 and an output current detection transistor Q3 composed of a PMOS transistor. The operational amplifier circuit 4 is composed of PMOS transistors Q11 to Q13 and NMOS transistors Q14 to Q17. It is configured. The current detection circuit 2, the reference voltage generation circuit 3, the operational amplification circuit 4, the voltage generation circuit 5, and the PMOS transistor Q2 constitute a control circuit unit, the operational amplification circuit 4 serves as an amplification circuit, and the PMOS transistor Q2 serves as a first transistor. The PMOS transistor Q13 serves as an output transistor, and the NMOS transistor Q17 serves as a constant current source.

電源電圧ＶＤＤと出力端子ＯＵＴとの間には、ドライバトランジスタＱ１が接続され、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３の直列回路がドライバトランジスタＱ１と並列に接続されている。ドライバトランジスタＱ１及び出力電流検出用トランジスタＱ３の各ゲートは演算増幅回路４の出力端にそれぞれ接続されている。また、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３との接続部が演算増幅回路４の反転入力端に接続され、演算増幅回路４の非反転入力端には基準電圧ＶＲ１が入力されている。   A driver transistor Q1 is connected between the power supply voltage VDD and the output terminal OUT, and a series circuit of an output current detection resistor R1 and an output current detection transistor Q3 is connected in parallel with the driver transistor Q1. The gates of the driver transistor Q1 and the output current detection transistor Q3 are connected to the output terminal of the operational amplifier circuit 4, respectively. Further, the connection portion between the output current detection resistor R1 and the output current detection transistor Q3 is connected to the inverting input terminal of the operational amplifier circuit 4, and the reference voltage VR1 is input to the non-inverting input terminal of the operational amplifier circuit 4. Yes.

演算増幅回路４において、ＰＭＯＳトランジスタＱ１１，Ｑ１２及びＮＭＯＳトランジスタＱ１４〜Ｑ１６は差動増幅段をなし、ＰＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１７はソース接地増幅段をなしている。ＮＭＯＳトランジスタＱ１４及びＱ１５は差動対をなしており、ＮＭＯＳトランジスタＱ１４のゲートは非反転入力端を、ＮＭＯＳトランジスタＱ１５のゲートは反転入力端をそれぞれなしている。ＮＭＯＳトランジスタＱ１４及びＱ１５の各ソースは接続され、該接続部と接地電圧との間にはＮＭＯＳトランジスタＱ１６が接続されている。ＮＭＯＳトランジスタＱ１６のゲートには所定のバイアス電圧ＶＢＩＡＳが入力されており、ＮＭＯＳトランジスタＱ１６は定電流源をなしている。ＮＭＯＳトランジスタＱ１４のゲートには基準電圧ＶＲ１が入力され、ＮＭＯＳトランジスタＱ１５のゲートは、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３との接続部に接続されている。   In the operational amplifier circuit 4, the PMOS transistors Q11 and Q12 and the NMOS transistors Q14 to Q16 form a differential amplification stage, and the PMOS transistor Q13 and the NMOS transistor Q17 form a source ground amplification stage. The NMOS transistors Q14 and Q15 form a differential pair. The gate of the NMOS transistor Q14 forms a non-inverting input terminal, and the gate of the NMOS transistor Q15 forms an inverting input terminal. The sources of the NMOS transistors Q14 and Q15 are connected, and the NMOS transistor Q16 is connected between the connection portion and the ground voltage. A predetermined bias voltage VBIAS is input to the gate of the NMOS transistor Q16, and the NMOS transistor Q16 forms a constant current source. The reference voltage VR1 is input to the gate of the NMOS transistor Q14, and the gate of the NMOS transistor Q15 is connected to the connection portion between the output current detection resistor R1 and the output current detection transistor Q3.

ＰＭＯＳトランジスタＱ１１及びＱ１２はカレントミラー回路を形成しており、差動対をなすＮＭＯＳトランジスタＱ１４とＱ１５の負荷をなしている。ＰＭＯＳトランジスタＱ１１及びＱ１２の各ソースは電源電圧ＶＤＤに接続されており、ＰＭＯＳトランジスタＱ１１及びＱ１２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＱ１２のドレインに接続されている。ＰＭＯＳトランジスタＱ１１のドレインはＮＭＯＳトランジスタＱ１４のドレインに接続され、該接続部Ｎ１は差動増幅段の出力端をなし、ＰＭＯＳトランジスタＱ２及びＱ１３の各ゲートに接続されている。   The PMOS transistors Q11 and Q12 form a current mirror circuit, and load the NMOS transistors Q14 and Q15 forming a differential pair. The sources of the PMOS transistors Q11 and Q12 are connected to the power supply voltage VDD, the gates of the PMOS transistors Q11 and Q12 are connected, and the connection is connected to the drain of the PMOS transistor Q12. The drain of the PMOS transistor Q11 is connected to the drain of the NMOS transistor Q14, and the connection portion N1 forms the output terminal of the differential amplification stage and is connected to the gates of the PMOS transistors Q2 and Q13.

また、電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１７が直列に接続され、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１７の接続部Ｎ２は、演算増幅回路４の出力端をなし、ドライバトランジスタＱ１及び出力電流検出用トランジスタＱ３の各ゲートに接続されている。ＮＭＯＳトランジスタＱ１７のゲートには所定のバイアス電圧ＶＢＩＡＳが入力されており、ＮＭＯＳトランジスタＱ１７は定電流源をなしている。ＰＭＯＳトランジスタＱ２のドレインは、演算増幅回路４の出力端である接続部Ｎ２に接続され、ＰＭＯＳトランジスタＱ２のソースには、電圧生成回路５からの電圧ＶＮＡが入力されている。ＰＭＯＳトランジスタＱ２とＱ１３は、しきい値電圧を決める注入工程のバラツキや、ゲートポリエッチング時におけるポリ幅（トランジスタ長）のバラツキ等のプロセス変動に対してマッチングの取れる素子であり、しきい値電圧及びトランジスタ長が同じになるように形成されている。   In addition, a PMOS transistor Q13 and an NMOS transistor Q17 are connected in series between the power supply voltage VDD and the ground voltage, and a connection portion N2 between the PMOS transistor Q13 and the NMOS transistor Q17 constitutes an output terminal of the operational amplifier circuit 4, The driver transistor Q1 and the output current detection transistor Q3 are connected to the respective gates. A predetermined bias voltage VBIAS is input to the gate of the NMOS transistor Q17, and the NMOS transistor Q17 forms a constant current source. The drain of the PMOS transistor Q2 is connected to the connection portion N2 that is the output terminal of the operational amplifier circuit 4, and the voltage VNA from the voltage generation circuit 5 is input to the source of the PMOS transistor Q2. The PMOS transistors Q2 and Q13 are elements that can be matched against process variations such as variations in the implantation process for determining the threshold voltage and variations in the poly width (transistor length) during gate polyetching. And the transistor lengths are the same.

このような構成において、出力電流ＩＯＵＴの大部分はドライバトランジスタＱ１から供給されており、出力電流検出用トランジスタＱ３のゲートは、ドライバトランジスタＱ１のゲートに接続されている。このことから、出力電流検出用トランジスタＱ３は、ドライバトランジスタＱ１から出力される電流に比例した電流を出力する。出力電流検出用トランジスタＱ３に流れる電流は出力電流検出用抵抗Ｒ１で電圧に変換され、該電圧ＶＳＥＮＳがＮＭＯＳトランジスタＱ１５のゲートに入力されている。演算増幅回路４は、電圧ＶＳＥＮＳが基準電圧ＶＲ１になるように、ドライバトランジスタＱ１及び出力電流検出用トランジスタＱ３の動作制御を行い、出力端子ＯＵＴから所定の電流値の出力電流ＩＯＵＴが出力されるようにする。すなわち、定電流回路１は、出力電流検出用抵抗Ｒ１と出力電流検出用トランジスタＱ３との接続部から得られる電圧ＶＳＥＮＳと基準電圧ＶＲ１とを比較した結果である演算増幅回路４の出力信号をドライバトランジスタＱ１のゲートにフィードバックする構成をなしている。   In such a configuration, most of the output current IOUT is supplied from the driver transistor Q1, and the gate of the output current detection transistor Q3 is connected to the gate of the driver transistor Q1. Therefore, the output current detection transistor Q3 outputs a current proportional to the current output from the driver transistor Q1. The current flowing through the output current detection transistor Q3 is converted into a voltage by the output current detection resistor R1, and the voltage VSENS is input to the gate of the NMOS transistor Q15. The operational amplifier circuit 4 controls the operation of the driver transistor Q1 and the output current detection transistor Q3 so that the voltage VSENS becomes the reference voltage VR1, and the output current IOUT having a predetermined current value is output from the output terminal OUT. To. That is, the constant current circuit 1 uses the output signal of the operational amplifier circuit 4 as a result of comparing the voltage VSENS obtained from the connection portion of the output current detection resistor R1 and the output current detection transistor Q3 with the reference voltage VR1. The configuration is such that it feeds back to the gate of the transistor Q1.

ここで、図２は、出力短絡時における図１の各部の波形例を示した図である。
図２において、時間ｔ１になるまではドライバトランジスタＱ１がオンすると共に出力端子ＯＵＴがオープンになっており、出力電流ＩＯＵＴは０Ａに、演算増幅回路４の出力電圧ＶＮ２は０Ｖに、電圧ＶＮ１は電源電圧ＶＤＤの５Ｖにそれぞれなっている。時間ｔ１で、出力端子ＯＵＴが接地電圧に短絡され、このとき、出力電流ＩＯＵＴが最大になるのと同時に、電圧ＶＮ１は最小値になる。電圧ＶＮ１が最小値になることにより、ドライバトランジスタＱ１から出力される電流は最大になる。電圧ＶＮ２が上昇して出力電流ＩＯＵＴがある値まで減少する時間ｔ２時に、電圧ＶＳＥＮＳは基準電圧ＶＲ１と同じ電圧になり、出力電流ＩＯＵＴは２Ａで安定する。時間ｔ３で出力端子ＯＵＴの短絡が取り除かれ、出力電流ＩＯＵＴは減少し、電圧ＶＮ２がＮＭＯＳトランジスタＱ１７の電流で決まる傾きで低下する。 Here, FIG. 2 is a diagram showing a waveform example of each part of FIG. 1 when the output is short-circuited.
In FIG. 2, the driver transistor Q1 is turned on and the output terminal OUT is open until time t1, the output current IOUT is 0A, the output voltage VN2 of the operational amplifier circuit 4 is 0V, and the voltage VN1 is the power supply. The voltage VDD is 5V. At time t1, the output terminal OUT is short-circuited to the ground voltage. At this time, the output current IOUT is maximized, and at the same time, the voltage VN1 is minimized. When the voltage VN1 becomes the minimum value, the current output from the driver transistor Q1 becomes the maximum. At time t2 when the voltage VN2 increases and the output current IOUT decreases to a certain value, the voltage VSENS becomes the same voltage as the reference voltage VR1, and the output current IOUT is stabilized at 2A. At time t3, the short circuit of the output terminal OUT is removed, the output current IOUT decreases, and the voltage VN2 decreases with a slope determined by the current of the NMOS transistor Q17.

一方、電圧生成回路５からＰＭＯＳトランジスタＱ２のソースに入力される電圧ＶＮＡを、図２のように、（ＶＤＤ−ΔＶ１）よりも大きい値になるように設定し、時間ｔ１とｔ４との間、正確にはＶＮ１＝（５Ｖ−ΔＶ１−ΔＶ２）である期間ではＰＭＯＳトランジスタＱ２に電流が流れ、時間ｔ４とｔ３との間、すなわちＶＮ１＝（５Ｖ−ΔＶ１）である期間は、ＰＭＯＳトランジスタＱ２がオフして遮断状態になるようにする。このようにすることで、時間ｔ４とｔ３との間では、出力電流ＩＯＵＴに悪影響を与えることがなく出力電流ＩＯＵＴの制限値（図２では２Ａ）の精度が保たれる。またＶＮ１＝（５Ｖ−ΔＶ１−ΔＶ２）である期間では、ＰＭＯＳトランジスタＱ２を流れる電流によって電圧ＶＮ２が高速に上昇し、出力電流ＩＯＵＴが最大になる時間を短縮することができる。   On the other hand, the voltage VNA input from the voltage generation circuit 5 to the source of the PMOS transistor Q2 is set to a value larger than (VDD−ΔV1) as shown in FIG. 2, and between the times t1 and t4, Exactly speaking, the current flows through the PMOS transistor Q2 during the period of VN1 = (5V−ΔV1−ΔV2), and the PMOS transistor Q2 is turned off between the times t4 and t3, that is, during the period of VN1 = (5V−ΔV1). And make it in a shut-off state. By doing so, the accuracy of the limit value (2A in FIG. 2) of the output current IOUT is maintained between the times t4 and t3 without adversely affecting the output current IOUT. In the period of VN1 = (5V−ΔV1−ΔV2), the voltage VN2 rises at a high speed due to the current flowing through the PMOS transistor Q2, and the time for the output current IOUT to become maximum can be shortened.

図３は、図１の基準電圧発生回路３の回路例を示した図である。
図３において、基準電圧発生回路３は、１.２Ｖ程度の電圧ＶＲＥＦを発生するバンドギャップ基準電圧発生回路２１、演算増幅回路２２、ＮＭＯＳトランジスタＱ２１及び抵抗Ｒ２１，Ｒ２２を備えている。電源電圧ＶＤＤと接地電圧との間には抵抗Ｒ２１、ＮＭＯＳトランジスタＱ２１及び抵抗Ｒ２２が直列に接続されており、ＮＭＯＳトランジスタＱ２１のゲートは演算増幅回路２２の出力端に接続されている。演算増幅回路２２の反転入力端は、ＮＭＯＳトランジスタＱ２１と抵抗Ｒ２２との接続部に接続され、演算増幅回路２２の非反転入力端には電圧ＶＲＥＦが入力されている。演算増幅回路２２は、ＮＭＯＳトランジスタＱ２１と抵抗Ｒ２２との接続部の電圧が電圧ＶＲＥＦになるようにＮＭＯＳトランジスタＱ２１の動作を制御し、抵抗Ｒ２１とＮＭＯＳトランジスタＱ２１の接続部から基準電圧ＶＲ１が出力される。 FIG. 3 is a diagram showing a circuit example of the reference voltage generation circuit 3 of FIG.
In FIG. 3, the reference voltage generation circuit 3 includes a band gap reference voltage generation circuit 21, an operational amplifier circuit 22, an NMOS transistor Q21, and resistors R21 and R22 that generate a voltage VREF of about 1.2V. A resistor R21, an NMOS transistor Q21, and a resistor R22 are connected in series between the power supply voltage VDD and the ground voltage, and the gate of the NMOS transistor Q21 is connected to the output terminal of the operational amplifier circuit 22. The inverting input terminal of the operational amplifier circuit 22 is connected to the connection portion between the NMOS transistor Q21 and the resistor R22, and the voltage VREF is input to the non-inverting input terminal of the operational amplifier circuit 22. The operational amplifier circuit 22 controls the operation of the NMOS transistor Q21 so that the voltage at the connection between the NMOS transistor Q21 and the resistor R22 becomes the voltage VREF, and the reference voltage VR1 is output from the connection between the resistor R21 and the NMOS transistor Q21. The

図４は、図１の電圧生成回路５の回路例を示した図である。
図４において、電圧生成回路５は、演算増幅回路２５で構成されている。演算増幅回路２５において、非反転入力端には基準電圧ＶＲ１が入力され、反転入力端は出力端に接続されており、演算増幅回路２５の出力端から電圧ＶＮＡが出力される。 FIG. 4 is a diagram showing a circuit example of the voltage generation circuit 5 of FIG.
In FIG. 4, the voltage generation circuit 5 includes an operational amplifier circuit 25. In the operational amplifier circuit 25, the reference voltage VR1 is input to the non-inverting input terminal, the inverting input terminal is connected to the output terminal, and the voltage VNA is output from the output terminal of the operational amplifier circuit 25.

図５は、図１の電圧生成回路５の他の回路例を示した図である。
図５において、電圧生成回路５は、演算増幅回路３１、ＰＭＯＳトランジスタＱ３１及び抵抗Ｒ３１で構成されている。電源電圧ＶＤＤと接地電圧との間にはＰＭＯＳトランジスタＱ３１と抵抗Ｒ３１が直列に接続され、ＰＭＯＳトランジスタＱ３１のゲートは演算増幅回路３１の出力端に接続されている。演算増幅回路３１の反転入力端には基準電圧ＶＲ１が入力されており、ＰＭＯＳトランジスタＱ３１と抵抗Ｒ３１との接続部は演算増幅回路３１の非反転入力端に接続され、該接続部から電圧ＶＮＡが出力される。
図４及び図５の回路は、図３の回路よりも電流供給能力が大きい。 FIG. 5 is a diagram showing another circuit example of the voltage generation circuit 5 of FIG.
In FIG. 5, the voltage generation circuit 5 includes an operational amplifier circuit 31, a PMOS transistor Q31, and a resistor R31. A PMOS transistor Q31 and a resistor R31 are connected in series between the power supply voltage VDD and the ground voltage, and the gate of the PMOS transistor Q31 is connected to the output terminal of the operational amplifier circuit 31. The reference voltage VR1 is input to the inverting input terminal of the operational amplifier circuit 31, and the connection part between the PMOS transistor Q31 and the resistor R31 is connected to the non-inverting input terminal of the operational amplifier circuit 31, and the voltage VNA is supplied from the connection part. Is output.
4 and 5 has a larger current supply capability than the circuit of FIG.

このように、本第１の実施の形態における定電流回路は、演算増幅回路４のＰＭＯＳトランジスタＱ１３にゲートとドレインを共通接続したＰＭＯＳトランジスタＱ２を設け、ＰＭＯＳトランジスタＱ２のソースに電源電圧ＶＤＤから所定の電圧ΔＶ３だけ低下させた電圧ＶＮＡを入力して、演算増幅回路４の応答が遅れている期間のみＰＭＯＳトランジスタＱ２からも電流を供給するようにした。このことから、演算増幅回路の精度面の性能を損ねることなく、応答速度を速くすることができる。   As described above, in the constant current circuit according to the first embodiment, the PMOS transistor Q2 having the gate and the drain connected in common to the PMOS transistor Q13 of the operational amplifier circuit 4 is provided, and the source of the PMOS transistor Q2 is supplied with the predetermined voltage from the power supply voltage VDD. The voltage VNA reduced by the voltage ΔV3 is input, and current is supplied also from the PMOS transistor Q2 only during a period when the response of the operational amplifier circuit 4 is delayed. Therefore, the response speed can be increased without deteriorating the accuracy performance of the operational amplifier circuit.

第２の実施の形態．
前記第１の実施の形態では、ドライバトランジスタＱ１にＰＭＯＳトランジスタを使用した場合を示したが、ドライバトランジスタＱ１にＮＭＯＳトランジスタを使用してもよくこのようにした場合を本発明の第２の実施の形態とする。
図６は、本発明の第２の実施の形態における定電流回路の回路例を示した図である。なお、図６では、図１と同じもの又は同様のものは同じ符号で示している。
図６において、定電流回路５１は、所定の定電流を生成して出力端子ＯＵＴから出力電流ＩＯＵＴとして出力する。定電流回路５１は、ＮＭＯＳトランジスタからなるドライバトランジスタＱ５１と、ドライバトランジスタＱ５１から出力される電流を検出するための電流検出回路５２と、所定の基準電圧ＶＲ１を生成して出力する基準電圧発生回路３と、増幅回路５４と、所定の電圧ＶＮＢを生成して出力する電圧生成回路５５と、ＮＭＯＳトランジスタＱ５２とを備えている。 Second embodiment.
In the first embodiment, a case where a PMOS transistor is used as the driver transistor Q1 is shown. However, an NMOS transistor may be used as the driver transistor Q1, and this case is used in the second embodiment of the present invention. Form.
FIG. 6 is a diagram showing a circuit example of a constant current circuit according to the second embodiment of the present invention. In FIG. 6, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals.
In FIG. 6, the constant current circuit 51 generates a predetermined constant current and outputs it as an output current IOUT from the output terminal OUT. The constant current circuit 51 includes a driver transistor Q51 formed of an NMOS transistor, a current detection circuit 52 for detecting a current output from the driver transistor Q51, and a reference voltage generation circuit 3 that generates and outputs a predetermined reference voltage VR1. And an amplifying circuit 54, a voltage generating circuit 55 that generates and outputs a predetermined voltage VNB, and an NMOS transistor Q52.

また、電流検出回路５２は、出力電流検出用抵抗Ｒ５１とＮＭＯＳトランジスタからなる出力電流検出用トランジスタＱ５３の直列回路で構成され、増幅回路５４は、演算増幅回路６１、チャージポンプ回路６２及びＮＭＯＳトランジスタＱ６３で構成されている。なお、電流検出回路５２、基準電圧発生回路３、増幅回路５４、電圧生成回路５５及びＮＭＯＳトランジスタＱ５２は制御回路部をなす。また、演算増幅回路６１は差動増幅段を、チャージポンプ回路６２及びＮＭＯＳトランジスタＱ５２はソース接地増幅段をそれぞれなす。また、ＮＭＯＳトランジスタＱ５２は第１トランジスタを、チャージポンプ回路６２は定電流源を、ＮＭＯＳトランジスタＱ６３は出力トランジスタをそれぞれなす。   The current detection circuit 52 is constituted by a series circuit of an output current detection transistor Q53 including an output current detection resistor R51 and an NMOS transistor, and the amplifier circuit 54 is an operational amplifier circuit 61, a charge pump circuit 62, and an NMOS transistor Q63. It consists of The current detection circuit 52, the reference voltage generation circuit 3, the amplification circuit 54, the voltage generation circuit 55, and the NMOS transistor Q52 constitute a control circuit unit. The operational amplifier circuit 61 forms a differential amplifier stage, and the charge pump circuit 62 and the NMOS transistor Q52 form a common source amplifier stage. The NMOS transistor Q52 serves as a first transistor, the charge pump circuit 62 serves as a constant current source, and the NMOS transistor Q63 serves as an output transistor.

電源電圧ＶＤＤと出力端子ＯＵＴとの間には、ドライバトランジスタＱ５１が接続され、出力電流検出用抵抗Ｒ５１と出力電流検出用トランジスタＱ５３の直列回路がドライバトランジスタＱ５１と並列に接続されている。ドライバトランジスタＱ５１及び出力電流検出用トランジスタＱ５３の各ゲートは増幅回路５４の出力端にそれぞれ接続されている。また、出力電流検出用抵抗Ｒ５１と出力電流検出用トランジスタＱ５３との接続部が演算増幅回路６１の反転入力端に接続され、演算増幅回路６１の非反転入力端には基準電圧ＶＲ１が入力されている。   A driver transistor Q51 is connected between the power supply voltage VDD and the output terminal OUT, and a series circuit of an output current detection resistor R51 and an output current detection transistor Q53 is connected in parallel with the driver transistor Q51. The gates of the driver transistor Q51 and the output current detection transistor Q53 are connected to the output terminal of the amplifier circuit 54, respectively. Further, the connection portion between the output current detection resistor R51 and the output current detection transistor Q53 is connected to the inverting input terminal of the operational amplifier circuit 61, and the reference voltage VR1 is input to the non-inverting input terminal of the operational amplifier circuit 61. Yes.

演算増幅回路６１の出力端は、ＮＭＯＳトランジスタＱ５２及びＱ６３の各ゲートにそれぞれ接続され、該接続部をＮ５１とする。チャージポンプ回路６２の出力端と接地電圧との間にＮＭＯＳトランジスタＱ６３が接続され、チャージポンプ回路６２とＮＭＯＳトランジスタＱ６３との接続部をＮ５２とする。接続部Ｎ５２は、増幅回路５４の出力端をなし、ドライバトランジスタＱ５１及び出力電流検出用トランジスタＱ５３の各ゲートに接続されている。チャージポンプ回路６２からは所定の定電流が出力され、チャージポンプ回路６２は定電流源をなしている。接続部Ｎ５２には、ＮＭＯＳトランジスタ５２のドレインが接続され、ＮＭＯＳトランジスタ５２のソースには電圧生成回路５５からの電圧ＶＮＢが入力されている。ＮＭＯＳトランジスタＱ５２とＱ６３は、しきい値電圧を決める注入工程のバラツキや、ゲートポリエッチング時におけるポリ幅（トランジスタ長）のバラツキ等のプロセス変動に対してマッチングの取れる素子であり、しきい値電圧及びトランジスタ長が同じになるように形成されている。   The output terminal of the operational amplifier circuit 61 is connected to the gates of the NMOS transistors Q52 and Q63, respectively, and the connection is N51. An NMOS transistor Q63 is connected between the output terminal of the charge pump circuit 62 and the ground voltage, and a connection portion between the charge pump circuit 62 and the NMOS transistor Q63 is N52. The connection portion N52 constitutes the output terminal of the amplifier circuit 54 and is connected to the gates of the driver transistor Q51 and the output current detection transistor Q53. A predetermined constant current is output from the charge pump circuit 62, and the charge pump circuit 62 serves as a constant current source. The drain of the NMOS transistor 52 is connected to the connection portion N52, and the voltage VNB from the voltage generation circuit 55 is input to the source of the NMOS transistor 52. The NMOS transistors Q52 and Q63 are elements that can be matched against process variations such as variations in the implantation process for determining the threshold voltage and variations in the poly width (transistor length) during gate polyetching. And the transistor lengths are the same.

このような構成において、出力電流ＩＯＵＴの大部分はドライバトランジスタＱ５１から供給されており、出力電流検出用トランジスタＱ５３のゲートは、ドライバトランジスタＱ５１のゲートに接続されている。このことから、出力電流検出用トランジスタＱ５３は、ドライバトランジスタＱ５１から出力される電流に比例した電流を出力する。出力電流検出用トランジスタＱ５３に流れる電流は出力電流検出用抵抗Ｒ５１で電圧ＶＳＥＮＳに変換され、該電圧ＶＳＥＮＳが演算増幅回路６１の反転入力端に入力されている。   In such a configuration, most of the output current IOUT is supplied from the driver transistor Q51, and the gate of the output current detection transistor Q53 is connected to the gate of the driver transistor Q51. Thus, the output current detection transistor Q53 outputs a current proportional to the current output from the driver transistor Q51. The current flowing through the output current detection transistor Q53 is converted to the voltage VSENS by the output current detection resistor R51, and the voltage VSENS is input to the inverting input terminal of the operational amplifier circuit 61.

演算増幅回路６１は、電圧ＶＳＥＮＳが基準電圧ＶＲ１になるようにＮＭＯＳトランジスタＱ５２及びＱ６３の動作制御を行うことによって、ドライバトランジスタＱ５１及び出力電流検出用トランジスタＱ５３の動作制御を行い、出力端子ＯＵＴから所定の電流値の出力電流ＩＯＵＴが出力されるようにする。すなわち、定電流回路５１は、出力電流検出用抵抗Ｒ５１と出力電流検出用トランジスタＱ５３との接続部から得られる電圧ＶＳＥＮＳと基準電圧ＶＲ１とを比較した結果である増幅回路５４の出力信号をドライバトランジスタＱ５１のゲートにフィードバックする構成をなしている。   The operational amplifier circuit 61 controls the operation of the driver transistor Q51 and the output current detection transistor Q53 by controlling the operation of the NMOS transistors Q52 and Q63 so that the voltage VSENS becomes the reference voltage VR1. The output current IOUT having a current value of is output. That is, the constant current circuit 51 outputs the output signal of the amplifier circuit 54, which is a result of comparing the voltage VSENS obtained from the connection between the output current detection resistor R51 and the output current detection transistor Q53, and the reference voltage VR1, to the driver transistor. It is configured to feed back to the gate of Q51.

ここで、図７は、出力短絡時における図６の各部の波形例を示した図である。
図７において、時間ｔ１になるまではドライバトランジスタＱ５１がオンすると共に出力端子ＯＵＴがオープンになっており、出力電流ＩＯＵＴは０Ａに、増幅回路５４の出力電圧ＶＮ５２は８Ｖに、電圧ＶＮ５１は０Ｖにそれぞれなっている。時間ｔ１で、出力端子ＯＵＴが接地電圧に短絡され、このとき、出力電流ＩＯＵＴが最大になるのと同時に、電圧ＶＮ５１も最大値になる。電圧ＶＮ５１が最大値になることにより、ドライバトランジスタＱ５１から出力される電流は最大になる。 Here, FIG. 7 is a diagram showing a waveform example of each part of FIG. 6 when the output is short-circuited.
In FIG. 7, the driver transistor Q51 is turned on and the output terminal OUT is open until time t1, the output current IOUT is 0A, the output voltage VN52 of the amplifier circuit 54 is 8V, and the voltage VN51 is 0V. Each has become. At time t1, the output terminal OUT is short-circuited to the ground voltage. At this time, the output current IOUT is maximized and the voltage VN51 is also maximized. When the voltage VN51 becomes the maximum value, the current output from the driver transistor Q51 becomes the maximum.

電圧ＶＮ５２が低下して出力電流ＩＯＵＴがある値まで減少する時間ｔ２時に、電圧ＶＳＥＮＳは基準電圧ＶＲ１と同じ電圧になり、出力電流ＩＯＵＴは２Ａで安定する。時間ｔ３で出力端子ＯＵＴの短絡が取り除かれ、出力電流ＩＯＵＴは減少し、電圧ＶＮ５２がチャージポンプ回路６２からの電流で決まる傾きで上昇する。ドライバトランジスタＱ５１のオン時に、チャージポンプ回路６２により一定の電流が供給された接続部Ｎ５２の電圧ＶＮ５２は、一定の傾きで上昇する。電源電圧ＶＤＤが５Ｖである場合には、電圧ＶＮ５２は、安定すれば例えば８Ｖになる。なお、図示していないが、電圧ＶＮ５２がある値（例えば８Ｖ）に達したことを検出してチャージポンプ回路６２の動作を停止させる回路が設けられている。   At time t2 when the voltage VN52 decreases and the output current IOUT decreases to a certain value, the voltage VSENS becomes the same voltage as the reference voltage VR1, and the output current IOUT is stabilized at 2A. At time t3, the short circuit of the output terminal OUT is removed, the output current IOUT decreases, and the voltage VN52 increases with a slope determined by the current from the charge pump circuit 62. When driver transistor Q51 is on, voltage VN52 at connection N52 to which a constant current is supplied by charge pump circuit 62 rises with a constant slope. When the power supply voltage VDD is 5V, the voltage VN52 becomes 8V, for example, if stabilized. Although not shown, a circuit for detecting that the voltage VN52 has reached a certain value (for example, 8V) and stopping the operation of the charge pump circuit 62 is provided.

一方、電圧生成回路５５からＮＭＯＳトランジスタＱ５２のソースに入力される電圧ＶＮＢを、図７のように、ΔＶ５１よりも小さい値になるように設定し、時間ｔ１とｔ４との間、正確にはＶＮ５１＝（ΔＶ５１＋ΔＶ５２）である期間ではＮＭＯＳトランジスタＱ５２に電流が流れ、時間ｔ４とｔ３との間、すなわちＶＮ５１＝ΔＶ５１である期間は、ＮＭＯＳトランジスタＱ５２がオフして遮断状態になるようにする。このようにすることで、時間ｔ４とｔ３との間では、出力電流ＩＯＵＴに悪影響を与えることがなく出力電流ＩＯＵＴの制限値（図７では２Ａ）の精度が保たれる。またＶＮ５１＝（ΔＶ５１＋ΔＶ５２）である期間では、ＮＭＯＳトランジスタＱ５２を流れる電流によって電圧ＶＮ５２が高速に低下し、出力電流ＩＯＵＴが最大になる時間を短縮することができる。なお、図１のドライバトランジスタＱ１と図６のドライバトランジスタＱ５１のＤＣ特性が等価であれば、図７の電圧ＶＮＢの電圧ΔＶ５３は、図２の電圧ΔＶ３（＝５Ｖ−ＶＮＡ）と同一であるようにしてもよい。   On the other hand, the voltage VNB input from the voltage generation circuit 55 to the source of the NMOS transistor Q52 is set to a value smaller than ΔV51 as shown in FIG. 7, and precisely between the times t1 and t4, VN51 = (ΔV51 + ΔV52), the current flows through the NMOS transistor Q52, and during the time t4 and t3, that is, during the period when VN51 = ΔV51, the NMOS transistor Q52 is turned off to be cut off. By doing so, between the times t4 and t3, the accuracy of the limit value (2A in FIG. 7) of the output current IOUT is maintained without adversely affecting the output current IOUT. In the period of VN51 = (ΔV51 + ΔV52), the voltage VN52 decreases at a high speed due to the current flowing through the NMOS transistor Q52, and the time for the output current IOUT to become maximum can be shortened. If the DC characteristics of driver transistor Q1 in FIG. 1 and driver transistor Q51 in FIG. 6 are equivalent, voltage ΔV53 of voltage VNB in FIG. 7 seems to be the same as voltage ΔV3 (= 5V−VNA) in FIG. It may be.

図８は、図６の電圧生成回路５５の回路例を示した図である。
図８において、電圧生成回路５５は、演算増幅回路７１と、所定の基準電圧ＶＲ２を生成して出力する基準電圧発生回路７２とで構成されている。演算増幅回路７１において、非反転入力端には基準電圧ＶＲ２が入力され、反転入力端は出力端に接続されており、演算増幅回路７１の出力端から電圧ＶＮＢが出力される。 FIG. 8 is a diagram showing a circuit example of the voltage generation circuit 55 of FIG.
In FIG. 8, the voltage generation circuit 55 includes an operational amplifier circuit 71 and a reference voltage generation circuit 72 that generates and outputs a predetermined reference voltage VR2. In the operational amplifier circuit 71, the reference voltage VR2 is input to the non-inverting input terminal, the inverting input terminal is connected to the output terminal, and the voltage VNB is output from the output terminal of the operational amplifier circuit 71.

図９は、図６の電圧生成回路５５の他の回路例を示した図である。
図９において、電圧生成回路５５は、基準電圧発生回路７２と、演算増幅回路７５、ＮＭＯＳトランジスタＱ７１及び抵抗Ｒ７１で構成されている。電源電圧ＶＤＤと接地電圧との間には抵抗Ｒ７１とＮＭＯＳトランジスタＱ７１が直列に接続され、ＮＭＯＳトランジスタＱ７１のゲートは演算増幅回路７５の出力端に接続されている。演算増幅回路７５の反転入力端には基準電圧ＶＲ２が入力されており、抵抗Ｒ７１とＮＭＯＳトランジスタＱ７１との接続部は演算増幅回路７５の非反転入力端に接続され、該接続部から電圧ＶＮＢが出力される。
図８及び図９の回路は、図３の回路よりも電流供給能力が大きい。 FIG. 9 is a diagram illustrating another circuit example of the voltage generation circuit 55 of FIG.
In FIG. 9, the voltage generation circuit 55 includes a reference voltage generation circuit 72, an operational amplifier circuit 75, an NMOS transistor Q71, and a resistor R71. A resistor R71 and an NMOS transistor Q71 are connected in series between the power supply voltage VDD and the ground voltage, and the gate of the NMOS transistor Q71 is connected to the output terminal of the operational amplifier circuit 75. The reference voltage VR2 is input to the inverting input terminal of the operational amplifier circuit 75, and the connection portion between the resistor R71 and the NMOS transistor Q71 is connected to the non-inverting input terminal of the operational amplifier circuit 75, and the voltage VNB is supplied from the connection portion. Is output.
The circuits of FIGS. 8 and 9 have a larger current supply capability than the circuit of FIG.

図１０は、図９の基準電圧発生回路７２の回路例を示した図であり、図１０において、基準電圧発生回路７２は、基準電圧発生回路３を構成するバンドギャップ基準電圧発生回路２１から出力された電圧ＶＲＥＦと接地電圧との間に直列に接続された抵抗Ｒ７５及びＲ７６で構成されている。抵抗Ｒ７５とＲ７６との接続部から、電圧ＶＲＥＦを分圧して生成された基準電圧ＶＲ２が出力される。
なお、基準電圧発生回路３の回路例は、図３と同じであるのでその説明を省略する。 10 is a diagram showing a circuit example of the reference voltage generation circuit 72 of FIG. 9. In FIG. 10, the reference voltage generation circuit 72 outputs from the bandgap reference voltage generation circuit 21 constituting the reference voltage generation circuit 3. The resistors R75 and R76 are connected in series between the voltage VREF and the ground voltage. A reference voltage VR2 generated by dividing the voltage VREF is output from a connection portion between the resistors R75 and R76.
The circuit example of the reference voltage generation circuit 3 is the same as that in FIG.

このように、本第２の実施の形態における定電流回路は、増幅回路５４のＮＭＯＳトランジスタＱ６３にゲートとドレインを共通接続したＮＭＯＳトランジスタＱ５２を設け、ＮＭＯＳトランジスタＱ５２のソースに所定の電圧ΔＶ５３の電圧ＶＮＢを入力して、増幅回路５４の応答が遅れている期間のみＮＭＯＳトランジスタＱ５２からも電流を供給するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができる。   As described above, in the constant current circuit according to the second embodiment, the NMOS transistor Q52 having the gate and the drain connected in common to the NMOS transistor Q63 of the amplifier circuit 54 is provided, and the voltage of the predetermined voltage ΔV53 is provided at the source of the NMOS transistor Q52. VNB is input, and current is supplied also from the NMOS transistor Q52 only during a period when the response of the amplifier circuit 54 is delayed. From this, the same effect as the first embodiment can be obtained.

本発明の第１の実施の形態における定電流回路の回路例を示した図である。It is the figure which showed the circuit example of the constant current circuit in the 1st Embodiment of this invention. 出力短絡時における図１の各部の波形例を示した図である。It is the figure which showed the example of a waveform of each part of FIG. 1 at the time of an output short circuit. 図１の基準電圧発生回路３の回路例を示した図である。FIG. 2 is a diagram illustrating a circuit example of a reference voltage generation circuit 3 in FIG. 1. 図１の電圧生成回路５の回路例を示した図である。It is the figure which showed the circuit example of the voltage generation circuit 5 of FIG. 図１の電圧生成回路５の他の回路例を示した図である。FIG. 6 is a diagram illustrating another circuit example of the voltage generation circuit 5 of FIG. 1. 本発明の第２の実施の形態における定電流回路の回路例を示した図である。It is the figure which showed the circuit example of the constant current circuit in the 2nd Embodiment of this invention. 出力短絡時における図６の各部の波形例を示した図である。It is the figure which showed the example of a waveform of each part of FIG. 6 at the time of an output short circuit. 図６の電圧生成回路５５の回路例を示した図である。FIG. 7 is a diagram illustrating a circuit example of a voltage generation circuit 55 in FIG. 6. 図６の電圧生成回路５５の他の回路例を示した図である。FIG. 7 is a diagram illustrating another circuit example of the voltage generation circuit 55 in FIG. 6. 図９の基準電圧発生回路７２の回路例を示した図である。FIG. 10 is a diagram illustrating a circuit example of a reference voltage generation circuit 72 in FIG. 9. 従来の定電流回路の回路例を示した図である。It is the figure which showed the circuit example of the conventional constant current circuit. 出力短絡時における図１１の各部の波形例を示した図である。It is the figure which showed the example of a waveform of each part of FIG. 11 at the time of an output short circuit.

符号の説明Explanation of symbols

１，５１ 定電流回路
２，５２ 電流検出回路
３ 基準電圧発生回路
４，６１ 演算増幅回路
５，５５ 電圧生成回路
５４ 増幅回路
６２ チャージポンプ回路
Ｑ１，Ｑ５１ ドライバトランジスタ
Ｑ２，Ｑ１３ ＰＭＯＳトランジスタ
Ｑ３，Ｑ５３ 出力電流検出用トランジスタ
Ｑ１７，Ｑ５２，Ｑ６３ ＮＭＯＳトランジスタ
Ｒ１，Ｒ５１ 出力電流検出用抵抗 DESCRIPTION OF SYMBOLS 1,51 Constant current circuit 2,52 Current detection circuit 3 Reference voltage generation circuit 4,61 Operation amplifier circuit 5,55 Voltage generation circuit 54 Amplifier circuit 62 Charge pump circuit Q1, Q51 Driver transistor Q2, Q13 PMOS transistor Q3, Q53 output Current detection transistors Q17, Q52, Q63 NMOS transistors R1, R51 Output current detection resistors

Claims (5)

所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＰＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＰＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＰＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ低下させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えることを特徴とする定電流回路。 In a constant current circuit that generates a predetermined constant current and outputs it from an output terminal,
A driver transistor composed of a PMOS transistor for outputting a current corresponding to a control signal input to the gate to the output terminal;
A control circuit unit that detects an output current output from the driver transistor and controls the operation of the driver transistor so that a voltage corresponding to the detected output current becomes a predetermined reference voltage;
With
The control circuit unit is
A differential amplification stage in which a voltage corresponding to the output current and the reference voltage are input to corresponding input terminals, and a PMOS transistor that amplifies an output signal of the differential amplification stage and outputs the amplified signal to the gate of the driver transistor An amplifier circuit composed of an output transistor and a common-source amplifier stage composed of a constant current source for supplying a constant current to the output transistor;
A first transistor comprising a PMOS transistor having a drain and a gate connected to correspond to the drain and gate of the output transistor;
A voltage generation circuit for reducing the source voltage of the output transistor by a predetermined voltage and inputting the same to the source of the first transistor;
A constant current circuit comprising: 前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＰＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力することを特徴とする請求項１記載の定電流回路。 The control circuit unit is
A current detection circuit that detects an output current output from the driver transistor and generates and outputs a voltage corresponding to the detected output current;
The current detection circuit comprises a series circuit of an output current detection transistor connected in parallel to the driver transistor, and an output current detection transistor comprising a PMOS transistor whose gate is connected to the gate of the driver transistor, 2. The constant current circuit according to claim 1, wherein a voltage corresponding to the output current is output from a connection portion between the output current detection resistor and the output current detection transistor. 所定の定電流を生成して出力端子から出力する定電流回路において、
ゲートに入力された制御信号に応じた電流を前記出力端子に出力する、ＮＭＯＳトランジスタからなるドライバトランジスタと、
該ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧が所定の基準電圧になるように前記ドライバトランジスタの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記出力電流に応じた電圧と前記基準電圧が対応する入力端に入力された差動増幅段、並びに該差動増幅段の出力信号を増幅して前記ドライバトランジスタのゲートに出力する、ＮＭＯＳトランジスタからなる出力トランジスタ及び該出力トランジスタに定電流を供給する定電流源からなるソース接地増幅段で構成された増幅回路と、
ドレイン及びゲートが前記出力トランジスタのドレイン及びゲートに対応して接続されたＮＭＯＳトランジスタからなる第１トランジスタと、
前記出力トランジスタのソース電圧を所定の電圧だけ上昇させて該第１トランジスタのソースに入力する電圧生成回路と、
を備えることを特徴とする定電流回路。 In a constant current circuit that generates a predetermined constant current and outputs it from an output terminal,
A driver transistor composed of an NMOS transistor that outputs to the output terminal a current corresponding to a control signal input to the gate;
A control circuit unit that detects an output current output from the driver transistor and controls the operation of the driver transistor so that a voltage corresponding to the detected output current becomes a predetermined reference voltage;
With
The control circuit unit is
A differential amplification stage in which a voltage corresponding to the output current and the reference voltage are input to corresponding input terminals, and an NMOS transistor that amplifies an output signal of the differential amplification stage and outputs the amplified signal to the gate of the driver transistor An amplifier circuit composed of an output transistor and a common-source amplifier stage composed of a constant current source for supplying a constant current to the output transistor;
A first transistor comprising an NMOS transistor having a drain and a gate connected to correspond to the drain and gate of the output transistor;
A voltage generation circuit for raising the source voltage of the output transistor by a predetermined voltage and inputting the same to the source of the first transistor;
A constant current circuit comprising: 前記制御回路部は、
前記ドライバトランジスタから出力される出力電流の検出を行い、該検出した出力電流に応じた電圧を生成して出力する電流検出回路を備え、
前記電流検出回路は、前記ドライバトランジスタに並列に接続された、出力電流検出用抵抗と、ゲートが前記ドライバトランジスタのゲートに接続されたＮＭＯＳトランジスタからなる出力電流検出用トランジスタとの直列回路からなり、該出力電流検出用抵抗と出力電流検出用トランジスタとの接続部から前記出力電流に応じた電圧を出力することを特徴とする請求項３記載の定電流回路。 The control circuit unit is
A current detection circuit that detects an output current output from the driver transistor and generates and outputs a voltage corresponding to the detected output current;
The current detection circuit comprises a series circuit of an output current detection transistor connected in parallel to the driver transistor, and an output current detection transistor consisting of an NMOS transistor whose gate is connected to the gate of the driver transistor, 4. The constant current circuit according to claim 3, wherein a voltage corresponding to the output current is output from a connection portion between the output current detection resistor and the output current detection transistor. 前記出力トランジスタ及び第１トランジスタは、しきい値電圧及びトランジスタ長がそれぞれ同じであることを特徴とする請求項１、２、３又は４記載の定電流回路。   5. The constant current circuit according to claim 1, wherein the output transistor and the first transistor have the same threshold voltage and the same transistor length.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010066984A (en) * 2008-09-10 2010-03-25 Ricoh Co Ltd Current restriction circuit and method for driving the same
JP2012021768A (en) * 2011-10-28 2012-02-02 Iseki & Co Ltd Grain dryer
JP2012114632A (en) * 2010-11-24 2012-06-14 Denso Corp Load drive device
JP2015505386A (en) * 2011-11-22 2015-02-19 レイセオン カンパニー Constant input current filter for power supply and related systems and methods
CN109617410A (en) * 2018-12-28 2019-04-12 中国电子科技集团公司第五十八研究所 A kind of novel floating voltage detection circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003015749A (en) * 2001-06-27 2003-01-17 Denso Corp Voltage regulator
JP2003060453A (en) * 2001-08-17 2003-02-28 Fujitsu Ltd Operational amplifier having offset cancel function
JP2003177828A (en) * 2001-12-10 2003-06-27 Ricoh Co Ltd Constant current circuit
JP2004153652A (en) * 2002-10-31 2004-05-27 Renesas Technology Corp Level determination circuit
JP2005352715A (en) * 2004-06-10 2005-12-22 Sony Corp Constant voltage power supply circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003015749A (en) * 2001-06-27 2003-01-17 Denso Corp Voltage regulator
JP2003060453A (en) * 2001-08-17 2003-02-28 Fujitsu Ltd Operational amplifier having offset cancel function
JP2003177828A (en) * 2001-12-10 2003-06-27 Ricoh Co Ltd Constant current circuit
JP2004153652A (en) * 2002-10-31 2004-05-27 Renesas Technology Corp Level determination circuit
JP2005352715A (en) * 2004-06-10 2005-12-22 Sony Corp Constant voltage power supply circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010066984A (en) * 2008-09-10 2010-03-25 Ricoh Co Ltd Current restriction circuit and method for driving the same
JP2012114632A (en) * 2010-11-24 2012-06-14 Denso Corp Load drive device
JP2012021768A (en) * 2011-10-28 2012-02-02 Iseki & Co Ltd Grain dryer
JP2015505386A (en) * 2011-11-22 2015-02-19 レイセオン カンパニー Constant input current filter for power supply and related systems and methods
US9690315B2 (en) 2011-11-22 2017-06-27 Raytheon Company Constant input current filter for power supplies and related system and method
CN109617410A (en) * 2018-12-28 2019-04-12 中国电子科技集团公司第五十八研究所 A kind of novel floating voltage detection circuit
CN109617410B (en) * 2018-12-28 2024-01-19 中国电子科技集团公司第五十八研究所 Novel floating voltage detection circuit

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