JP5402368B2

JP5402368B2 - Differential amplifier

Info

Publication number: JP5402368B2
Application number: JP2009182817A
Authority: JP
Inventors: 弘幸佐藤; 修小林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-08-05
Filing date: 2009-08-05
Publication date: 2014-01-29
Anticipated expiration: 2029-08-05
Also published as: JP2011035845A

Description

本発明は、差動信号を受けて動作する差動増幅装置に関する。 The present invention relates to a differential amplifier that operates in response to a differential signal.

差動信号を受けて動作する差動増幅装置が様々な分野で利用されている。差動増幅装置は差動対となる２つの電圧信号を入力とし、一方の入力電圧に対する他方の入力電圧の電位差の変化に応じて出力電流の電流値を変化させる。 Differential amplifiers that operate by receiving differential signals are used in various fields. The differential amplifying device receives two voltage signals as a differential pair, and changes the current value of the output current in accordance with a change in potential difference between the other input voltage with respect to one input voltage.

差動増幅器から出力される電流値を増幅するため、差動増幅器の出力には駆動回路が接続される。駆動回路の電流受信部には、受信した電流の位相をずらすようにコンデンサが挿入されている。コンデンサは回路の発振動作を防止するため一定値以上の容量値を有する。出力電流の論理レベルが切り替わるための応答速度は、コンデンサを充電するための出力電流の電流値が大きいほど速くなり、コンデンサの容量値が大きいほど遅くなる。 In order to amplify the current value output from the differential amplifier, a drive circuit is connected to the output of the differential amplifier. A capacitor is inserted into the current receiver of the drive circuit so as to shift the phase of the received current. The capacitor has a capacitance value equal to or greater than a certain value in order to prevent circuit oscillation. The response speed for switching the logic level of the output current increases as the current value of the output current for charging the capacitor increases, and decreases as the capacitance value of the capacitor increases.

一方、回路の発振防止のためにコンデンサの容量値はある一定値以上にする必要がある。したがって回路の発振動作を防止しながら応答速度を早くするには、差動増幅装置から出力される出力電流の電流値を大きくしなければならない。 On the other hand, in order to prevent oscillation of the circuit, the capacitance value of the capacitor needs to be greater than a certain value. Therefore, in order to increase the response speed while preventing the oscillation operation of the circuit, the current value of the output current output from the differential amplifier must be increased.

差動増幅装置を差動アンプで構成した場合、差動アンプの出力電流値はテール電流源と呼ばれる電流源の電流供給能力によって決まる。電流源は常に一定の電流を流し続けようとするため、差動増幅装置に入力される差動信号の電位差の大小に関わらず、差動増幅装置は電力を消費する。よって回路の発振動作を防止しながら応答速度が早くなるように電流源の電流供給能力を大きくすると、差動増幅装置の消費電力は入力される差動信号の電位差の大小に関わらず大きくなる。以下の特許文献には差動増幅装置に関する技術が開示されている。 When the differential amplifier is configured by a differential amplifier, the output current value of the differential amplifier is determined by the current supply capability of a current source called a tail current source. Since the current source always tries to flow a constant current, the differential amplifier consumes power regardless of the potential difference of the differential signal input to the differential amplifier. Therefore, when the current supply capability of the current source is increased so as to increase the response speed while preventing the oscillation operation of the circuit, the power consumption of the differential amplifier increases regardless of the potential difference of the input differential signal. The following patent documents disclose techniques related to a differential amplifier.

特開平０６−２２１７１号公報Japanese Patent Laid-Open No. 06-22171 特願２０００−１９６４２０号公報Japanese Patent Application No. 2000-196420

本発明の一実施例では、入力差動信号の電位差に応じて電流供給能力を最適化する差動増幅装置を提供することを目的とする。 An object of the present invention is to provide a differential amplifying device that optimizes the current supply capability in accordance with the potential difference between input differential signals.

上記課題を解決するため、差動増幅器は、差動信号を増幅する差動アンプと、該差動信号間の電位差が設定値以上となった場合に、該差動信号間の電位差に応じた電圧値を有する調整信号を出力する調整部と、該差動アンプに電流を供給し、該調整信号の電圧値に応じた電流供給能力を有する電流源とを有し、
該調整部は、第一電流供給能力を有する第一電流源と該差動信号の一方をゲートに受ける第一トランジスタとが直列接続されて形成される第一電流経路と、第二電流供給能力を有する第二電流源と該差動信号の他方をゲートに受ける第二トランジスタとが直列接続されて形成される第二電流経路と、該第一電流源が供給する電流と該第一トランジスタを通過する電流の差分電流と、該第二電流源が供給する電流と該第二トランジスタを通過する電流の差分電流とが流れ込む合流点と接続する第三電流源を有し、該第一電流供給能力または該第二電流供給能力と該第三電流源の電流供給能力とで設定される該合流点の電圧を有する該調整信号を出力する入力電圧の電位差に応じた電流駆動能力を有する差動アンプと、該入力電圧の電位差に応じた電圧振幅を有する調整信号を出力する調整部と、該差動アンプの電流駆動能力を該調整信号に応じて調整する電流源とを有する。 In order to solve the above-described problem, a differential amplifier is configured to respond to a potential difference between a differential amplifier that amplifies a differential signal and the differential signal when the potential difference between the differential signals exceeds a set value. An adjustment unit that outputs an adjustment signal having a voltage value; and a current source that supplies current to the differential amplifier and has a current supply capability according to the voltage value of the adjustment signal,
The adjustment unit includes a first current path formed by serially connecting a first current source having a first current supply capability and a first transistor receiving one of the differential signals at a gate; and a second current supply capability A second current source formed by serially connecting a second current source having a second transistor receiving the other of the differential signals at a gate, a current supplied by the first current source, and the first transistor A first current supply having a third current source connected to a junction where a differential current of a current passing through, a current supplied by the second current source and a differential current of a current passing through the second transistor flows; Or a differential having a current driving capability in accordance with a potential difference between input voltages for outputting the adjustment signal having the voltage at the junction point set by the second current supply capability and the current supply capability of the third current source Depending on the potential difference between the amplifier and the input voltage Having an adjustment unit which outputs an adjustment signal having a voltage amplitude, and a current source for adjusting the current driving capability of該差Do amplifier in response to said adjustment signal.

実施形態によれば、入力差動信号の電位差に応じて電流供給能力を最適化する差動増幅装置を提供することができる。 According to the embodiment, it is possible to provide a differential amplifying device that optimizes a current supply capability in accordance with a potential difference between input differential signals.

差動増幅装置の回路図である。It is a circuit diagram of a differential amplifier. 調整部の回路図である。It is a circuit diagram of an adjustment part. 調整部の電圧電流特性図である。It is a voltage-current characteristic figure of an adjustment part. 調整部の他の回路図である。It is another circuit diagram of an adjustment part. 可変電流源の回路図である。It is a circuit diagram of a variable current source.

以下、本実施の形態について説明する。なお、各実施形態における構成の組み合わせも本発明の実施形態に含まれる。 Hereinafter, this embodiment will be described. In addition, the combination of the structure in each embodiment is also contained in embodiment of this invention.

図１は本実施の形態に係る差動増幅装置１０の回路図である。差動増幅装置１０はＰＭＯＳトランジスタ１１、１２と、ＮＭＯＳトランジスタ１３、１４と、テール電流源であるＮＭＯＳトランジスタ１５と、ＮＭＯＳトランジスタ１５のドレイン電流供給能力を調整する調整部１６を有する。ＮＭＯＳトランジスタ１５はゲート電圧により電流供給能力を調整する電流源として機能する。 FIG. 1 is a circuit diagram of a differential amplifying apparatus 10 according to the present embodiment. The differential amplifier 10 includes PMOS transistors 11 and 12, NMOS transistors 13 and 14, an NMOS transistor 15 that is a tail current source, and an adjustment unit 16 that adjusts the drain current supply capability of the NMOS transistor 15. The NMOS transistor 15 functions as a current source that adjusts the current supply capability by the gate voltage.

ＰＭＯＳトランジスタ１１、１２はカレントミラー回路を構成する。カレントミラー回路は互いのトランジスタに流れるドレイン電流を同一にする回路である。ＰＭＯＳトランジスタ１１のゲート電極とドレイン電極はＰＭＯＳトランジスタ１２のゲート電極と共通になっている。このため、ＰＭＯＳトランジスタ１１、１２のドレイン電流値は同一となる。 The PMOS transistors 11 and 12 constitute a current mirror circuit. The current mirror circuit is a circuit that equalizes the drain currents flowing in the transistors. The gate electrode and drain electrode of the PMOS transistor 11 are common to the gate electrode of the PMOS transistor 12. For this reason, the drain current values of the PMOS transistors 11 and 12 are the same.

ＮＭＯＳトランジスタ１３、１４は外部から入力される入力電圧１、２の電圧値に応じてドレイン電流値を変化させる。入力電圧１、２は差動対の関係にあり、一方の電圧値が高くなると、他方の電圧値はそれに応じて低くなる。ＮＭＯＳトランジスタ１３、１４に流れる電流の合計値の最大値はＮＭＯＳトランジスタ１５のドレイン電流値に等しくなる。 The NMOS transistors 13 and 14 change the drain current value according to the voltage values of the input voltages 1 and 2 input from the outside. The input voltages 1 and 2 are in a differential pair relationship. When one voltage value increases, the other voltage value decreases accordingly. The maximum value of the total current flowing through the NMOS transistors 13 and 14 is equal to the drain current value of the NMOS transistor 15.

例えばＮＭＯＳトランジスタ１３がオン状態であり、ＮＭＯＳトランジスタ１４がオフ状態であるとする。ＰＭＯＳトランジスタ１２のドレイン電流は出力電流１７として駆動回路２０へ流れ込む。一方ＰＭＯＳトランジスタ１１のドレイン電流はＮＭＯＳトランジスタ１３を流れＮＭＯＳトランジスタ１５に流れ込む。前述の通りＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２のドレイン電流値は等しい。このため、ＰＭＯＳトランジスタ１１に流れる電流値がＮＭＯＳトランジスタ１５のドレイン電流供給能力により制限されると、ＰＭＯＳトランジスタ１２のドレイン電流に等しい出力電流１７も同様にＮＭＯＳトランジスタ１５の供給能力により制限される。 For example, assume that the NMOS transistor 13 is on and the NMOS transistor 14 is off. The drain current of the PMOS transistor 12 flows into the drive circuit 20 as the output current 17. On the other hand, the drain current of the PMOS transistor 11 flows through the NMOS transistor 13 and flows into the NMOS transistor 15. As described above, the drain current values of the PMOS transistor 11 and the PMOS transistor 12 are equal. Therefore, when the value of the current flowing through the PMOS transistor 11 is limited by the drain current supply capability of the NMOS transistor 15, the output current 17 equal to the drain current of the PMOS transistor 12 is also limited by the supply capability of the NMOS transistor 15.

調整部１６は入力電圧１、２を入力とし、調整電圧３を出力する。調整部１６は入力電圧１、２の電位差に応じた電圧値を有する調整電圧３を出力する。調整部１６は入力電圧１、２の電位差が既定の設定値以上となった場合に調整電圧３の電圧値を高くする。調整電圧３はＮＭＯＳトランジスタ１５のゲート入力となる。ＮＭＯＳトランジスタ１５は調整電圧３の電圧値が高いほど供給可能なドレイン電流値が大きくなる。以上の構成により、差動増幅装置１０は入力電圧１、２の電位差が大きいほど、大きな電流値を有する出力電流を出力することが出来る。 The adjustment unit 16 receives the input voltages 1 and 2 and outputs the adjustment voltage 3. The adjustment unit 16 outputs the adjustment voltage 3 having a voltage value corresponding to the potential difference between the input voltages 1 and 2. The adjustment unit 16 increases the voltage value of the adjustment voltage 3 when the potential difference between the input voltages 1 and 2 exceeds a predetermined set value. The adjustment voltage 3 is a gate input of the NMOS transistor 15. The drain current value that can be supplied to the NMOS transistor 15 increases as the adjustment voltage 3 increases. With the above configuration, the differential amplifying apparatus 10 can output an output current having a larger current value as the potential difference between the input voltages 1 and 2 is larger.

駆動回路２０は差動増幅装置１０から出力される電流の利得を調整する回路である。駆動回路２０はＰＭＯＳトランジスタ２１と、コンデンサ２２と、抵抗２３と、電流源２４を有する。 The drive circuit 20 is a circuit that adjusts the gain of the current output from the differential amplifier 10. The drive circuit 20 includes a PMOS transistor 21, a capacitor 22, a resistor 23, and a current source 24.

駆動回路２０に出力電流１７が入力されるとコンデンサ２２の充電が開始される。コンデンサ２２が充電されるとＰＭＯＳトランジスタ２１のゲート電圧が高くなりドレイン電流が流れる。電流源２４はＰＭＯＳトランジスタ２１のドレイン電流の最大電流量を決定する。 When the output current 17 is input to the drive circuit 20, charging of the capacitor 22 is started. When the capacitor 22 is charged, the gate voltage of the PMOS transistor 21 increases and a drain current flows. The current source 24 determines the maximum amount of drain current of the PMOS transistor 21.

コンデンサ２２の容量値が出力電流１７の電流値に対して大きい場合、コンデンサ２２の充電時間が長くなる。出力電流１７の振幅変化の周期がコンデンサ２２の充電時間に対して無視できないほど短い場合、コンデンサ２２が十分に充電される前に出力電流１７のレベル反転が起こる。このため、出力電流１７のレベルが十分変化できなくなり、誤ったレベル判定の原因となる。 When the capacitance value of the capacitor 22 is larger than the current value of the output current 17, the charging time of the capacitor 22 becomes longer. When the period of the amplitude change of the output current 17 is so short that it cannot be ignored with respect to the charging time of the capacitor 22, the level of the output current 17 is inverted before the capacitor 22 is fully charged. For this reason, the level of the output current 17 cannot be changed sufficiently, which causes an erroneous level determination.

出力電流１７にコンデンサ２２を高速に充電する電流値が求められる場合、入力電圧１と入力電圧２との電位差は一定値以上になっている。調整部１６は入力電圧１、２の電位差が一定値以上になったことを検知し、電位差に応じた電圧値を有する調整電圧３を出力する。調整電圧３はＮＭＯＳトランジスタ１５のゲートに供給される。 When the current value for charging the capacitor 22 at high speed is required for the output current 17, the potential difference between the input voltage 1 and the input voltage 2 is a certain value or more. The adjustment unit 16 detects that the potential difference between the input voltages 1 and 2 has become a certain value or more, and outputs the adjustment voltage 3 having a voltage value corresponding to the potential difference. The adjustment voltage 3 is supplied to the gate of the NMOS transistor 15.

ＮＭＯＳトランジスタ１５のゲート電圧である調整電圧３の電圧値が大きいほど、ＮＭＯＳトランジスタ１５のドレイン電流供給能力は大きくなる。ＮＭＯＳトランジスタ１５のドレイン電流供給能力が大きくなると、ＰＭＯＳトランジスタ１１のドレイン電流も大きくなる。この結果、ＰＭＯＳトランジスタ１１、１２のカレントミラー効果により、出力電流１７の電流値も大きくなる。 The larger the voltage value of the adjustment voltage 3 that is the gate voltage of the NMOS transistor 15, the greater the drain current supply capability of the NMOS transistor 15. As the drain current supply capability of the NMOS transistor 15 increases, the drain current of the PMOS transistor 11 also increases. As a result, the current value of the output current 17 also increases due to the current mirror effect of the PMOS transistors 11 and 12.

以上、入力電圧１、２の電位差が小さいときにはＮＭＯＳトランジスタ１５の供給能力を小さく抑えることにより差動増幅装置１０の消費電力を小さくし、入力電圧１、２の電位差が大きいときにはＮＭＯＳトランジスタ１５の供給能力を大きくして駆動回路２０のキャパシタ２２を高速に充電できるようにする。よって差動増幅装置１０は、入力差動信号の電位差に応じて電流供給能力を最適化することができる。 As described above, when the potential difference between the input voltages 1 and 2 is small, the power consumption of the differential amplifier 10 is reduced by suppressing the supply capability of the NMOS transistor 15, and when the potential difference between the input voltages 1 and 2 is large, the supply of the NMOS transistor 15 The capacity is increased so that the capacitor 22 of the drive circuit 20 can be charged at high speed. Therefore, the differential amplifying apparatus 10 can optimize the current supply capability in accordance with the potential difference between the input differential signals.

図２は調整部１６の回路図の一実施例である。調整部１６はＮＭＯＳトランジスタ３２、３３、３４、３５、４０と、ＰＭＯＳトランジスタ３６、３７と、電流源３０、３１、３９とを有する。 FIG. 2 is an example of a circuit diagram of the adjustment unit 16. The adjustment unit 16 includes NMOS transistors 32, 33, 34, 35, and 40, PMOS transistors 36 and 37, and current sources 30, 31, and 39.

電流源３０の一方は電源ＶＤＤに接続されている。電流源３０の他方はＮＭＯＳトランジスタ３２のドレインにノードＶ４で接続されている。ＮＭＯＳトランジスタ３２のソースはノードＶ３に接続されている。ＮＭＯＳトランジスタ３３のドレインは電源ＶＤＤに接続され、ソースはノードＶ３に接続されている。ＮＭＯＳトランジスタ３２、３２のゲートには入力電圧１が入力される。 One of the current sources 30 is connected to the power supply VDD. The other of the current sources 30 is connected to the drain of the NMOS transistor 32 at a node V4. The source of the NMOS transistor 32 is connected to the node V3. The drain of the NMOS transistor 33 is connected to the power supply VDD, and the source is connected to the node V3. The input voltage 1 is input to the gates of the NMOS transistors 32 and 32.

電流源３１の一方は電源ＶＤＤに接続されている。電流源３１の他方はＮＭＯＳトランジスタ３５のドレインにノードＶ１で接続されている。ＮＭＯＳトランジスタ３５のソースはノードＶ３に接続されている。ＮＭＯＳトランジスタ３４のドレインは電源ＶＤＤに接続され、ソースはノードＶ３に接続されている。ＮＭＯＳトランジスタ３４、３５のゲートには入力電圧２が入力される。 One of the current sources 31 is connected to the power supply VDD. The other of the current sources 31 is connected to the drain of the NMOS transistor 35 at the node V1. The source of the NMOS transistor 35 is connected to the node V3. The drain of the NMOS transistor 34 is connected to the power supply VDD, and the source is connected to the node V3. The input voltage 2 is input to the gates of the NMOS transistors 34 and 35.

ＰＭＯＳトランジスタ３６のソースはＮＭＯＳトランジスタ３２のドレインにノードＶ４で接続され、ドレインはノードＶ２に接続されている。ＰＭＯＳトランジスタ３７のソースはＮＭＯＳトランジスタ３５のドレインにノードＶ１で接続され、ドレインはノードＶ２に接続されている。ＰＭＯＳトランジスタ３６、３７のゲートには電圧源３８により一定電圧ＶＢＰが印加されている。本実施例では電圧源３８を調整部１６の構成要素としたが、調整部１６の外部に配置しても良い。ＰＭＯＳトランジスタ３６、３７のドレイン電流供給能力は電流源３９の電流供給能力である電流値Ｉ３よりも十分大きくなるようにする。 The source of the PMOS transistor 36 is connected to the drain of the NMOS transistor 32 at the node V4, and the drain is connected to the node V2. The source of the PMOS transistor 37 is connected to the drain of the NMOS transistor 35 at the node V1, and the drain is connected to the node V2. A constant voltage VBP is applied to the gates of the PMOS transistors 36 and 37 by a voltage source 38. In this embodiment, the voltage source 38 is a component of the adjustment unit 16, but it may be disposed outside the adjustment unit 16. The drain current supply capability of the PMOS transistors 36 and 37 is set to be sufficiently larger than the current value I3 which is the current supply capability of the current source 39.

電流源３９の一方はノードＶ２に接続され、他方はＧＮＤに接続されている。例えば電流源３９はＮＭＯＳトランジスタを用いて実装される。ＮＭＯＳトランジスタ４０のドレインはノードＶ３に接続され、ソースはＧＮＤに接続されている。ＮＭＯＳトランジスタ４０のゲートはノードＶ２に接続されている。 One of the current sources 39 is connected to the node V2, and the other is connected to GND. For example, the current source 39 is implemented using an NMOS transistor. The drain of the NMOS transistor 40 is connected to the node V3, and the source is connected to GND. The gate of the NMOS transistor 40 is connected to the node V2.

電圧ＶＢＰの設定範囲について以下に説明する。ＰＭＯＳトランジスタ３６の飽和領域動作に必要なドレイン・ソース間電圧をＶ３６Ｄ、ＮＭＯＳトランジスタ３９の飽和領域動作に必要なドレイン・ソース間電圧をＶ３９Ｄ、ＰＭＯＳトランジスタ３６のゲート・オンに必要なゲート・ソース間電圧をＶ３６Ｇ、ＰＭＯＳトランジスタである電流源３０の飽和領域動作に必要なドレイン・ソース間電圧をＶ３０Ｄとする。 The setting range of voltage VBP will be described below. The drain-source voltage necessary for the saturation region operation of the PMOS transistor 36 is V36D, the drain-source voltage necessary for the saturation region operation of the NMOS transistor 39 is V39D, and the gate-source voltage necessary for the gate-on of the PMOS transistor 36. The voltage is V36G, and the drain-source voltage necessary for the saturation region operation of the current source 30 which is a PMOS transistor is V30D.

電圧ＶＢＰが低すぎると、電流源３９が飽和領域で動作できなくなり定電流源として機能しなくなる。よって電流源３０、３９、ＰＭＯＳトランジスタ３６が飽和領域で動作するように設定可能なＶＢＰの最小値はＶＢＰ＝Ｖ３６Ｄ＋Ｖ３９Ｄ―Ｖ３６Ｇとなる。 If the voltage VBP is too low, the current source 39 cannot operate in the saturation region and does not function as a constant current source. Therefore, the minimum value of VBP that can be set so that the current sources 30 and 39 and the PMOS transistor 36 operate in the saturation region is VBP = V36D + V39D−V36G.

一方、電圧ＶＢＰが高すぎると、電流源３０が飽和領域で動作できなくなり定電流源として機能しなくなる。よって電流源３０、３９、ＰＭＯＳトランジスタ３６が飽和領域で動作するように設定可能なＶＢＰの最大値はＶＢＰ＝ＶＤＤ−（Ｖ３０Ｄ＋Ｖ３６Ｇ）となる。ここで飽和領域とはトランジスタのドレイン・ソース間電圧を大きくしても、ドレイン電流がほぼ一定値になる領域である。 On the other hand, if the voltage VBP is too high, the current source 30 cannot operate in the saturation region and does not function as a constant current source. Therefore, the maximum value of VBP that can be set so that the current sources 30 and 39 and the PMOS transistor 36 operate in the saturation region is VBP = VDD− (V30D + V36G). Here, the saturation region is a region where the drain current becomes a substantially constant value even when the drain-source voltage of the transistor is increased.

電流源３０、３１、３９が供給可能な電流値がそれぞれＩ１、Ｉ２、Ｉ３となるようにそれぞれの電流源の電流供給能力を設定する。電流値Ｉ１およびＩ２は、電流値Ｉ３よりも大きくなるようにする。入力電圧１の電圧値が上昇し閾値以上になるとＮＭＯＳトランジスタ３２、３３がオン状態になり、電流源３０から供給される電流Ｉ１はＮＭＯＳトランジスタ３２を介してＮＭＯＳトランジスタ４０に流れ込む。これに対しＰＭＯＳトランジスタ３６に流れ込む電流Ｉ１ａは徐々に小さくなる。また入力電圧２が入力電圧１の電圧値に対応して閾値以下になるとＮＭＯＳトランジスタ３４、３５はオフ状態となり、電流源３１から供給される電流Ｉ２のうちＰＭＯＳトランジスタ３７に流れ込む電流Ｉ２ａは徐々に大きくなる。ただし、Ｉ１ａ＝０またはＩ２ａ＝Ｉ３になるまでは電流源３９に流れ込む電流量の総量は変化しないため、ノードＶ２の電圧値は変化しない。 The current supply capability of each current source is set so that the current values that can be supplied by the current sources 30, 31, and 39 are I1, I2, and I3, respectively. The current values I1 and I2 are set to be larger than the current value I3. When the voltage value of the input voltage 1 rises and exceeds the threshold value, the NMOS transistors 32 and 33 are turned on, and the current I1 supplied from the current source 30 flows into the NMOS transistor 40 via the NMOS transistor 32. In contrast, the current I1a flowing into the PMOS transistor 36 gradually decreases. When the input voltage 2 falls below the threshold corresponding to the voltage value of the input voltage 1, the NMOS transistors 34 and 35 are turned off, and the current I2a flowing into the PMOS transistor 37 out of the current I2 supplied from the current source 31 gradually increases. growing. However, since the total amount of current flowing into the current source 39 does not change until I1a = 0 or I2a = I3, the voltage value of the node V2 does not change.

さらに入力電圧２の電圧値が下がると、電流Ｉ２はＰＭＯＳトランジスタ３７を通り、すべて電流源３９に流れ込もうとするため、電流Ｉ２ａの電流値はほぼＩ３となる。一方電流源３９に流れ込む電流量は電流源３９の電流供給能力に制限されるため、電流源３９のドレインであるノードＶ２に電荷が蓄積される。この結果、ノードＶ２の電位が高くなる。 When the voltage value of the input voltage 2 further decreases, the current I2 passes through the PMOS transistor 37 and all flows into the current source 39, so that the current value of the current I2a becomes approximately I3. On the other hand, since the amount of current flowing into the current source 39 is limited by the current supply capability of the current source 39, charges are accumulated in the node V 2 that is the drain of the current source 39. As a result, the potential of the node V2 increases.

ノードＶ２の電位が高くなったとき、ノードＶ１の電位はノードＶ４の電位よりも高くなっている。ノードＶ１とノードＶ２の電位はほぼ等しい。このときＰＭＯＳトランジスタ３６のゲート・ソース間には逆バイアスの電圧が印加されるため、ノードＶ２に蓄積された電荷がノードＶ４へ流出することによるノードＶ２の電位の低下を防ぐことが出来る。 When the potential of the node V2 becomes high, the potential of the node V1 is higher than the potential of the node V4. The potentials of the node V1 and the node V2 are almost equal. At this time, since a reverse bias voltage is applied between the gate and source of the PMOS transistor 36, it is possible to prevent a decrease in the potential of the node V2 due to the charge accumulated in the node V2 flowing out to the node V4.

電流源３９を実現するＮＭＯＳトランジスタは飽和領域で動作しているので、電流源３９のドレインであるノードＶ２の電圧値が高くなっても一定のドレイン電流を流す。このため電流源３１から流れ込む電流Ｉ２ａはＩ３に等しい状態を維持できる。 Since the NMOS transistor that realizes the current source 39 operates in the saturation region, a constant drain current flows even if the voltage value of the node V2 that is the drain of the current source 39 increases. Therefore, the current I2a flowing from the current source 31 can be kept equal to I3.

ノードＶ２はＮＭＯＳトランジスタ４０のゲート端子と共通なので、ノードＶ２の電圧値が高くなると、ＮＭＯＳトランジスタ４０が供給可能なドレイン電流値は大きくなる。 Since the node V2 is common to the gate terminal of the NMOS transistor 40, the drain current value that the NMOS transistor 40 can supply increases as the voltage value of the node V2 increases.

図３は調整部１６の入力電圧１の電圧値に対する電流Ｉ１ａ、Ｉ２ａの電流値およびノードＶ２の電圧値の関係を示す特性図である。図３のＡは入力電圧１の変化に対する電流Ｉ１ａ、Ｉ２ａの電流値の変化を示す。図３のＢは入力電圧１の変化に対するノードＶ２の電圧値の変化を示す。なお、本実施例において電流源３０、３１、３９の電流値はＩ１＝Ｉ２＝３０μＡ、Ｉ３＝２０μＡである。 FIG. 3 is a characteristic diagram showing the relationship between the current values of the currents I1a and I2a and the voltage value of the node V2 with respect to the voltage value of the input voltage 1 of the adjusting unit 16. FIG. 3A shows changes in the current values of the currents I1a and I2a with respect to changes in the input voltage 1. FIG. 3B shows a change in the voltage value of the node V2 with respect to a change in the input voltage 1. In this embodiment, the current values of the current sources 30, 31, and 39 are I1 = I2 = 30 μA and I3 = 20 μA.

図３のＡにおいて、実線は入力電圧１に対する電流Ｉ１ａの電流値の変化を示し、破線は入力電圧１に対する電流Ｉ２ａの電流値の変化を示す。図３のＡにおいて、入力電圧１の上昇によりＰＭＯＳトランジスタ３６へ流れる電流Ｉ１ａが徐々に０になっている。また、入力電圧１が高くなるに従い、ＰＭＯＳトランジスタ３７へ流れ込む電流Ｉ２ａは徐々に大きくなる。この結果、電流源３９に電流を供給する経路はＰＭＯＳトランジスタ３７だけになる。 In FIG. 3A, the solid line shows the change in the current value of the current I1a with respect to the input voltage 1, and the broken line shows the change in the current value of the current I2a with respect to the input voltage 1. In FIG. 3A, as the input voltage 1 increases, the current I1a flowing to the PMOS transistor 36 gradually becomes zero. Further, as the input voltage 1 increases, the current I2a flowing into the PMOS transistor 37 gradually increases. As a result, the PMOS transistor 37 is the only path for supplying current to the current source 39.

図３のＢにおいて、実線は入力電圧１に対するノードＶ２の電圧値の変化を示す。前述の通り、入力電圧１の上昇とともにノードＶ２の電圧値が上昇している。また、前述のＩ１ａが０になる入力電圧１において、ノードＶ２の電圧値が上昇し始めている。 In FIG. 3B, the solid line indicates the change in the voltage value of the node V <b> 2 with respect to the input voltage 1. As described above, the voltage value of the node V2 increases as the input voltage 1 increases. Further, at the input voltage 1 at which I1a becomes 0, the voltage value of the node V2 starts to rise.

再び図２の説明に戻る。以下に、高くなったノードＶ２の電圧値が下がらない理由を説明する。仮にＮＭＯＳトランジスタ３３が無いとすると、ＮＭＯＳトランジスタ３２がオンしている場合において、ＮＭＯＳトランジスタ４０に電流を供給するのは電流源３０のみとなる。つまりＮＭＯＳトランジスタ３３が無いとＮＭＯＳトランジスタ４０の電流供給能力が高くなっても電流源３０からの電流しか流れ込まないため、ＮＭＯＳトランジスタ３３のドレインノードＶ３の電圧値が低くなる。ノードＶ３の電圧値が低くなると、ＮＭＯＳトランジスタ３５のソース電圧が低くなり、ＮＭＯＳトランジスタ３５のゲート・ソース間電圧が高くなる。この結果ＮＭＯＳトランジスタ３５はオフ状態を維持できなくなり、電流源３９に対してノードＶ２を維持するための電流値Ｉ３が電流源３１から流れ込まなくなる。この結果ノードＶ２の電圧値が低くなる。よって、ノードＶ２の電圧値は一度高くなるが、しばらくすると元の値に戻る。 Returning to the description of FIG. Hereinafter, the reason why the voltage value of the increased node V2 does not decrease will be described. If there is no NMOS transistor 33, only the current source 30 supplies current to the NMOS transistor 40 when the NMOS transistor 32 is on. That is, if the NMOS transistor 33 is not provided, only the current from the current source 30 flows even if the current supply capability of the NMOS transistor 40 is increased, so that the voltage value of the drain node V3 of the NMOS transistor 33 is lowered. When the voltage value of the node V3 decreases, the source voltage of the NMOS transistor 35 decreases and the gate-source voltage of the NMOS transistor 35 increases. As a result, the NMOS transistor 35 cannot maintain the OFF state, and the current value I3 for maintaining the node V2 with respect to the current source 39 does not flow from the current source 31. As a result, the voltage value of the node V2 becomes low. Therefore, the voltage value of the node V2 increases once, but returns to the original value after a while.

そこで、ノードＶ２の電圧値が元の値に戻るのを防ぐため、ＮＭＯＳトランジスタ３３、３４を設ける。ＮＭＯＳトランジスタ３２、３３がオンしている場合、ノードＶ２の電圧値が高くなると、ＮＭＯＳトランジスタ４０の電流供給能力が大きくなった分の電流量を補うようにＮＭＯＳトランジスタ３３を介してＮＭＯＳトランジスタ４０へ電流が供給される。この結果、ＮＭＯＳトランジスタ４０の電流供給能力が大きくなった場合のノードＶ３の電圧低下を防止することが出来る。 In order to prevent the voltage value of the node V2 from returning to the original value, NMOS transistors 33 and 34 are provided. When the NMOS transistors 32 and 33 are on, when the voltage value of the node V2 increases, the current supply capability of the NMOS transistor 40 is increased to the NMOS transistor 40 via the NMOS transistor 33 so as to compensate for the amount of current. Current is supplied. As a result, it is possible to prevent a voltage drop at the node V3 when the current supply capability of the NMOS transistor 40 increases.

ノードＶ２の電圧値は調整電圧３として調整部１６から出力される。以上の動作により、調整部１６は入力電圧１、２の電位差に応じた調整電圧３を出力することが出来る。 The voltage value of the node V2 is output from the adjustment unit 16 as the adjustment voltage 3. With the above operation, the adjustment unit 16 can output the adjustment voltage 3 corresponding to the potential difference between the input voltages 1 and 2.

図４は調整部１６の他の実施例における回路図である。図４の調整部１６ａは、図２の調整部１６における電流源３０、３１を電流値の変更が可能な可変電流源６０、６１に置き換えたものである。調整部１６ａにおいて、可変電流源６０および可変電流源６１の電流供給能力と電流源３９の電流供給能力との大小関係に応じて調整電圧３の電圧値を高くするタイミングである設定値が調整される。図４の調整部１６ａについて、図２の調整部１６と同一部品には同一番号を付与し、その説明を省略する。 FIG. 4 is a circuit diagram of another embodiment of the adjusting unit 16. The adjustment unit 16a in FIG. 4 is obtained by replacing the current sources 30 and 31 in the adjustment unit 16 in FIG. 2 with variable current sources 60 and 61 that can change the current value. In the adjustment unit 16a, a set value that is a timing for increasing the voltage value of the adjustment voltage 3 is adjusted according to the magnitude relationship between the current supply capability of the variable current source 60 and the variable current source 61 and the current supply capability of the current source 39. The In the adjustment unit 16a of FIG. 4, the same components as those of the adjustment unit 16 of FIG.

制御部６２は調整部１６ａの外部から入力される制御信号６６の論理値に応じて可変電流源６０、６１の電流Ｉ１、Ｉ２と電流源３９の電流Ｉ３との大小関係を調整する。制御部６２はそれぞれの可変電流源６０、６１に送信する信号６３、６４により可変電流源６０、６１の電流供給量を制御する。 The control unit 62 adjusts the magnitude relationship between the currents I1 and I2 of the variable current sources 60 and 61 and the current I3 of the current source 39 according to the logical value of the control signal 66 input from the outside of the adjustment unit 16a. The control unit 62 controls the current supply amount of the variable current sources 60 and 61 by signals 63 and 64 transmitted to the variable current sources 60 and 61.

前述の通りノードＶ２の電圧値の上昇は、電流源３９のドレインであるノードＶ２に電荷が蓄積されることにより生じる。電荷の蓄積はＮＭＯＳトランジスタ３５がオフとなり、可変電流源６１の電流Ｉ２がＰＭＯＳトランジスタ３７に多く流れ込むことにより発生する。電流源３９に流れ込む電流量が、電流源３９の電流供給能力である電流値Ｉ３を超えると、ノードＶ２に電荷が蓄積され、ノードＶ２の電位が高くなる。よって電流源３０、３１の電流供給能力である電流値Ｉ１、Ｉ２を電流源３９の電流供給能力である電流値Ｉ３よりもさらに大きくすることにより、調整部１６はより低い値を設定値としてノードＶ２の電圧上昇を発生させることが出来る。 As described above, the increase in the voltage value of the node V2 is caused by the accumulation of electric charges at the node V2, which is the drain of the current source 39. Charge accumulation occurs when the NMOS transistor 35 is turned off and a large amount of current I2 from the variable current source 61 flows into the PMOS transistor 37. When the amount of current flowing into the current source 39 exceeds the current value I3, which is the current supply capability of the current source 39, charges are accumulated at the node V2, and the potential at the node V2 increases. Therefore, by making the current values I1 and I2 that are the current supply capabilities of the current sources 30 and 31 larger than the current value I3 that is the current supply capability of the current source 39, the adjustment unit 16 sets the lower value to the node A voltage increase of V2 can be generated.

図５は可変電流源６０の回路図の一実施例である。可変電流源６０は電圧源７０、ＰＭＯＳトランジスタ７１、７２、７３、７４、ＮＯＴ回路７５を有する。可変電流源６１も同様の構成を有するため、ここでは説明を省略する。 FIG. 5 is an example of a circuit diagram of the variable current source 60. The variable current source 60 includes a voltage source 70, PMOS transistors 71, 72, 73 and 74, and a NOT circuit 75. Since the variable current source 61 has the same configuration, the description thereof is omitted here.

信号６３の論理レベルが‘０’のとき、ＰＭＯＳトランジスタ７３がオフし、ＰＭＯＳトランジスタ７２がオンする。これによりＰＭＯＳトランジスタ７４がオフするので、ノード７６、７７から回路に供給される電流源の電流供給量はＰＭＯＳトランジスタ７１の特性と電圧源７０の電圧値によって決まる。 When the logic level of the signal 63 is “0”, the PMOS transistor 73 is turned off and the PMOS transistor 72 is turned on. As a result, the PMOS transistor 74 is turned off, and the current supply amount of the current source supplied from the nodes 76 and 77 to the circuit is determined by the characteristics of the PMOS transistor 71 and the voltage value of the voltage source 70.

信号６３の論理レベルが‘１’になると、ＰＭＯＳトランジスタ７３がオンし、ＰＭＯＳトランジスタ７２がオフする。これによりＰＭＯＳトランジスタ７４のゲート電圧が上昇し、ＰＭＯＳトランジスタ７４がオン状態となる。ＰＭＯＳトランジスタ７１とＰＭＯＳトランジスタ７４は並列接続されているので、ＰＭＯＳトランジスタ７１により供給される電流にＰＭＯＳトランジスタ７４により供給される電流が加算される。 When the logic level of the signal 63 becomes ‘1’, the PMOS transistor 73 is turned on and the PMOS transistor 72 is turned off. As a result, the gate voltage of the PMOS transistor 74 rises and the PMOS transistor 74 is turned on. Since the PMOS transistor 71 and the PMOS transistor 74 are connected in parallel, the current supplied by the PMOS transistor 74 is added to the current supplied by the PMOS transistor 71.

以上の通り可変電流源６０は信号６３の論理レベルによってノード７６、７７から供給される電流供給量を変化させることが出来る。 As described above, the variable current source 60 can change the amount of current supplied from the nodes 76 and 77 according to the logic level of the signal 63.

１０差動増幅装置
１６、１６ａ調整部
２０負荷回路
６２制御部
６０、６１可変電流源 DESCRIPTION OF SYMBOLS 10 Differential amplifier 16, 16a Adjustment part 20 Load circuit 62 Control part 60, 61 Variable current source

Claims

A differential amplifier that amplifies the differential signal;
An adjustment unit that outputs an adjustment signal having a voltage value corresponding to the potential difference between the differential signals when the potential difference between the differential signals is equal to or greater than a set value ;
A current source that supplies current to the differential amplifier and has a current supply capability according to the voltage value of the adjustment signal ;
The adjustment unit
A first current path formed by serially connecting a first current source having a first current supply capability and a first transistor receiving one of the differential signals at the gate;
A second current path formed by serially connecting a second current source having a second current supply capability and a second transistor receiving the other of the differential signals at the gate;
A difference current between a current supplied from the first current source and a current passing through the first transistor; a junction where a current supplied from the second current source and a difference current between currents passing through the second transistor flow; Having a third current source to connect,
A differential amplifying device that outputs the adjustment signal having a voltage at the junction point set by the first current supply capability or the second current supply capability and the current supply capability of the third current source. .

The adjustment unit adjusts the set value according to a current supply capability of the first current source and the second current source and a current supply capability of the third current source. The differential amplification apparatus as described.