KR101145383B1 - Electrical fuse in semiconductor device and method for fabricating the same - Google Patents

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Abstract

본 발명은 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성된 불순물영역; 및 상기 기판 상에서 일측이 상기 불순물영역과 중첩되도록 형성된 게이트를 포함하는 반도체 장치의 전기적 퓨즈를 제공하며, 상술한 본 발명의 전기적 퓨즈는 게이트의 일측이 불순물영역과 중첩된 구조를 가짐으로써, 반도체 장치의 집적도가 증가함에 따라 전기적 퓨즈의 크기가 감소하더라도 게이트 끊어짐 및 제2콘택플러그 끊어짐과 같은 전기적 퓨즈의 손상을 방지할 수 있는 효과가 있다. SUMMARY OF THE INVENTION The present invention provides an electrical fuse of a semiconductor device suitable for miniaturization (or integration) and a method of manufacturing the same. To this end, the present invention provides an impurity region formed on a substrate; And a gate formed to overlap one side of the impurity region on the substrate, wherein the electrical fuse of the present invention has a structure in which one side of the gate overlaps the impurity region. Even if the size of the electrical fuse decreases as the degree of integration increases, there is an effect of preventing damage to the electrical fuse such as a broken gate and a disconnected second contact plug.

Description

반도체 장치의 전기적 퓨즈 및 그 제조방법{ELECTRICAL FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}ELECTRICAL FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈(Electrical Fuse) 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to an electrical fuse of a semiconductor device suitable for miniaturization (or integration) and a manufacturing method thereof.

반도체 장치에서 퓨즈(Fuse)는 결함 셀의 리페어(repair), 칩 ID(identification)의 저장 및 회로 맞춤화(circuit customization) 등을 위해 다양하게 사용된다. 예를 들어, 메모리 장치의 수많은 셀 중에서 불량 셀로 판명된 셀들은 퓨즈에 의해 여분의 셀(redundancy cell)로 대체될 수 있다. 이에 따라, 일부 셀의 결함으로 인한 수율 저하 문제를 해결할 수 있다.In semiconductor devices, fuses are used in various ways for repairing defective cells, storing chip identifications, and circuit customization. For example, cells out of many cells of a memory device that are found to be bad cells may be replaced by redundant cells by fuses. Accordingly, it is possible to solve the problem of lowering yield due to defects in some cells.

퓨즈는 레이저 블로잉 타입(laser blowing type)과 전기 블로잉 타입(electrical blowing type)으로 구분될 수 있다. 레이저 블로잉 타입의 경우, 레이저빔으로 퓨즈 라인(fuse line)을 블로잉(cutting)하는 방법을 사용한다. 하지만, 특정 퓨즈 라인에 레이저빔을 조사할 때, 특정 퓨즈 라인 주변의 퓨즈 라인 또는 그 밖의 다른 소자가 손상될 우려가 있다.The fuse may be classified into a laser blowing type and an electrical blowing type. In the case of the laser blowing type, a method of blowing a fuse line with a laser beam is used. However, when irradiating a laser beam to a specific fuse line, there is a fear that the fuse line or other elements around the specific fuse line is damaged.

한편, 전기 블로잉 타입의 경우, 퓨즈 링크(fuse link)에 프로그래밍 전류를 흘려주어 EM(electromigration) 및 주울 히팅(Joule heating)에 의해 퓨즈 링크를 블로잉하는 방법을 사용한다. 이러한 전기 블로잉 방식은 반도체 칩의 패키지 조립이 완료된 후에도 사용될 수 있는 방식으로, 이러한 방식을 채용하는 퓨즈 소자를 전기적 퓨즈(Electrical Fuse)라 한다.On the other hand, in the case of the electric blowing type, a method of blowing a fuse current by applying a programming current to the fuse link and blowing the fuse by electromigration and joule heating is used. The electric blowing method can be used even after the package assembly of the semiconductor chip is completed, and the fuse device employing the method is called an electrical fuse.

통상적으로, 전기적 퓨즈로 모스 트랜지스터(MOS transistor)를 사용하며, 모스 트랜지스터의 게이트절연막을 파괴(rupture)하는 방식의 전기적 퓨즈를 블로잉한다. In general, a MOS transistor is used as an electrical fuse, and an electrical fuse of a method of breaking a gate insulating film of the MOS transistor is blown.

도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 전기적 퓨즈를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도이다. 1A and 1B are diagrams illustrating electrical fuses of a semiconductor device according to the related art, and FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along the line X-X 'of FIG. 1A.

도 1a 및 도 1b를 참조하여 종래기술에 따른 전기적 퓨즈를 살펴보면, 기판(11)에 형성된 소자분리막(12)에 의해 정의된 활성영역(13), 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 게이트(16), 게이트(16) 양측의 활성영역(13)에 형성된 소스 및 드레인영역(14), 소자분리막(12) 상부의 게이트(16) 상에 형성된 제1콘택플러그(17), 소스 및 드레인영역(14) 상에 형성된 제2콘택플러그(15)를 포함한다. 이때, 게이트(16)는 게이트절연막(18)과 게이트전극(19)이 적층된 적층구조물이다. Referring to FIGS. 1A and 1B, an electric fuse according to the related art is described. The active region 13, the active region 13, and the device isolation layer 12 defined by the device isolation layer 12 formed on the substrate 11 are illustrated. The first contact plug 17 formed on the gate 16, the source and drain regions 14 formed in the active region 13 on both sides of the gate 16, and the gate 16 on the device isolation layer 12. And a second contact plug 15 formed on the source and drain regions 14. In this case, the gate 16 is a stacked structure in which the gate insulating film 18 and the gate electrode 19 are stacked.

상술한 구조를 갖는 전기적 퓨즈는 게이트(16)와 소스 및 드레인영역(14) 사이에 큰 전위차를 발생시켜 게이트절연막(18)의 브레이크다운(berakdown)을 유발하는 방식으로 전기적 퓨즈를 블로잉하는 방식을 사용한다. The electrical fuse having the above-described structure blows the electrical fuse in a manner that causes a large potential difference between the gate 16 and the source and drain regions 14 to cause breakdown of the gate insulating film 18. use.

하지만, 종래기술에 따른 전기적 퓨즈는 반도체 장치의 집적도를 증가시키기 위하여 전기적 퓨즈의 크기를 감소시킴에 따라 전기적 퓨즈가 손상되는 문제점이 발생한다. However, the electric fuse according to the prior art causes a problem that the electric fuse is damaged as the size of the electric fuse is reduced to increase the degree of integration of the semiconductor device.

구체적으로, 전기적 퓨즈의 길이(Length, L)를 감소시킴에 따라 게이트(16) 길이(또는 채널길이)도 감소하게 된다. 이때, 게이트(16) 길이가 짧아지게 되면 게이트(16)의 저항이 증가하기 때문에 게이트(16)를 통해 흐르는 전류를 견디지 못해 게이트(16)가 끊어지는 문제점이 발생한다. Specifically, as the length (Length, L) of the electrical fuse is reduced, the length (or channel length) of the gate 16 is also reduced. At this time, when the length of the gate 16 is shortened, the resistance of the gate 16 increases, which causes a problem that the gate 16 is broken because it cannot withstand the current flowing through the gate 16.

또한, 전기적 퓨즈의 폭(Width, W)을 감소시킴에 따라 활성영역(13)의 폭 또는 채널의 폭도 감소하게 되면서 소스 및 드레인영역(14) 상에 형성되는 제2콘택플러그(15)의 갯수가 감소하게 된다. 이때, 제2콘택플러그(15)의 갯수가 감소하게 되면 제2콘택플러그(15)에 연결된 금속배선(미도시)과 소스 및 드레인영역(14) 사이의 저항이 증가하기 때문에 제2콘택플러그(15)를 통해 흐르는 전류를 견디지 못해 제2콘택플러그(15)가 끊어지는 문제점이 발생한다. In addition, as the width (Width, W) of the electrical fuse is reduced, the width of the active region 13 or the width of the channel is reduced, and the number of second contact plugs 15 formed on the source and drain regions 14 is reduced. Will decrease. In this case, when the number of the second contact plugs 15 decreases, the resistance between the metal wiring (not shown) connected to the second contact plugs 15 and the source and drain regions 14 increases, so that the second contact plugs ( There is a problem that the second contact plug 15 is broken because it cannot withstand the current flowing through 15).

한편, 전기적 퓨즈의 크기를 감소시킴에 있어 전기적 퓨즈의 안정적인 동작 특성을 확보하기 위해서는 길이(L) 및 폭(W)을 동시에 감소시켜야 한다. 이로 인해, 상술한 문제점들이 복합적으로 작용하여 전기적 퓨즈의 손상이 더욱더 심화된다.
On the other hand, in reducing the size of the electrical fuse, in order to secure stable operating characteristics of the electrical fuse, the length (L) and the width (W) should be simultaneously reduced. As a result, the above-described problems work in combination, which further exacerbates damage of the electrical fuse.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈 및 그 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide an electric fuse of a semiconductor device suitable for miniaturization (or integration) and a method of manufacturing the same.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 불순물영역; 및 상기 기판 상에서 일측이 상기 불순물영역과 중첩되도록 형성된 게이트를 포함하는 반도체 장치의 전기적 퓨즈를 제공한다. According to an aspect of the present invention, an impurity region is formed on a substrate; And a gate formed at one side of the substrate to overlap the impurity region.

또한, 본 발명의 전기적 퓨즈는 상기 기판에 형성되어 상기 불순물영역을 감싸는 소자분리막; 상기 게이트를 포함한 기판 전면을 덮는 층간절연막; 상기 층간절연막을 관통하여 상기 게이트와 연결된 다수의 제1콘택플러그; 상기 층간절연막 상에서 상기 제1콘택플러그와 연결된 제1도전라인; 상기 층간절연막을 관통하여 상기 불순물영역과 연결된 다수의 제2콘택플러그; 및 상기 층간절연막 상에서 상기 제2콘택플러그와 연결된 제2도전라인을 더 포함할 수 있다. In addition, the electrical fuse of the present invention is formed on the substrate is an isolation film surrounding the impurity region; An interlayer insulating film covering the entire surface of the substrate including the gate; A plurality of first contact plugs connected to the gate through the interlayer insulating layer; A first conductive line connected to the first contact plug on the interlayer insulating film; A plurality of second contact plugs penetrating the interlayer insulating film and connected to the impurity regions; And a second conductive line connected to the second contact plug on the interlayer insulating layer.

상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 가질 수 있다. 상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치할 수 있다. 그리고, 상기 기판과 상기 불순물영역은 서로 상보적인 도전형을 가질 수 있다.
The first conductive line may have a strapping structure overlapping the gate. The remaining gates except the region overlapping the impurity region may be located on the device isolation layer. The substrate and the impurity region may have a complementary conductivity type.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 불순물영역이 형성될 공간을 정의하는 소자분리막을 형성하는 단계; 상기 기판에 불순물을 이온주입하여 상기 소자분리막에 의해 둘러싸여진 불순물영역을 형성하는 단계; 및 일측이 상기 불순물영역과 중첩되도록 상기 기판 상에 게이트를 형성하는 단계를 포함하는 반도체 장치의 전기적 퓨즈 제조방법을 제공한다. According to another aspect of the present invention, there is provided a device isolation film, which defines a space in which an impurity region is to be formed on a substrate; Implanting impurities into the substrate to form an impurity region surrounded by the device isolation layer; And forming a gate on the substrate such that one side thereof overlaps the impurity region.

또한, 본 발명의 전기적 퓨즈 제조방법은 상기 게이트를 포함한 기판 전면을 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 게이트와 연결되는 다수의 제1콘택플러그 및 상기 불순물영역과 연결되는 다수의 제2콘택플러그를 형성하는 단계; 및 상기 층간절연막 상에 상기 제1콘택플러그와 연결되는 제1도전라인 및 상기 제2콘택플러그와 연결되는 제2도전라인을 형성하는 단계를 더 포함할 수 있다. In addition, the electrical fuse manufacturing method of the present invention comprises the steps of forming an interlayer insulating film to cover the entire surface of the substrate including the gate; Forming a plurality of first contact plugs connected to the gate through the interlayer insulating layer and a plurality of second contact plugs connected to the impurity region; And forming a first conductive line connected to the first contact plug and a second conductive line connected to the second contact plug on the interlayer insulating layer.

상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 갖도록 형성할 수 있다. 상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치하도록 형성할 수 있다. 그리고, 상기 불순물영역은 상기 기판과 서로 상보적인 도전형을 갖도록 형성할 수 있다.
The first conductive line may be formed to have a strapping structure overlapping the gate. The remaining gates except the region overlapping the impurity region may be formed on the device isolation layer. The impurity region may be formed to have a conductivity type complementary to that of the substrate.

상술한 과제 해결 수단을 바탕으로 하는 본 발명의 전기적 퓨즈는 게이트의 일측이 불순물영역과 중첩되는 구조를 가짐으로써, 이들이 중첩되는 영역의 길이 및 폭(즉, 면적)만 확보된다면, 그외의 게이트 및 불순물영역의 길이 및 폭은 기설정된 전기적 퓨즈의 길이 및 폭 내에서 자유로이 설계가 가능하다.The electric fuse of the present invention based on the above-described problem solving means has a structure in which one side of the gate overlaps with the impurity region, so that if only the length and width (that is, area) of the overlapping region are secured, other gates and The length and width of the impurity region can be freely designed within the length and width of the predetermined electrical fuse.

따라서, 반도체 장치의 집적도가 증가함에 따라 전기적 퓨즈의 크기가 감소하더라도 게이트 끊어짐 및 제2콘택플러그 끊어짐과 같은 전기적 퓨즈의 손상을 방지할 수 있는 효과가 있다.
Therefore, even if the size of the electric fuse decreases as the degree of integration of the semiconductor device increases, there is an effect of preventing damage to the electric fuse such as a broken gate and a broken second contact plug.

도 1a는 종래기술에 따른 반도체 장치의 전기적 퓨즈를 도시한 평면도.
도 1b는 종래기술에 따른 반도체 장치의 전기적 퓨즈를 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도.
도 2a는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈를 도시한 평면도.
도 2b는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈를 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도.
도 3a 내지 도 3s는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈 제조방법을 도 2a에 도시된 X-X'절취선을 따라 도시한 공정단면도. 1A is a plan view showing an electrical fuse of a semiconductor device according to the prior art.
FIG. 1B is a cross-sectional view of the electric fuse of the semiconductor device according to the prior art, taken along the line X-X 'of FIG. 1A.
2A is a plan view illustrating an electrical fuse of a semiconductor device according to an embodiment of the present invention.
FIG. 2B is a cross-sectional view illustrating the electrical fuse of the semiconductor device according to the embodiment of the present invention along the line XX ′ shown in FIG. 2A.
3A to 3S are cross-sectional views illustrating a method of manufacturing an electrical fuse of a semiconductor device according to an embodiment of the present invention along the line XX ′ of FIG. 2A.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 소형화(또는 집적화)에 적합한 반도체 장치의 전기적 퓨즈(Electrical Fuse) 및 그 제조방법을 제공한다. 이를 위한 본 발명의 전기적 퓨즈는 모스 트랜지스터(MOS transistor)를 기반으로 하되, 게이트 양측에 위치하는 불순물영역들(즉, 소스 및 드레인영역) 중 어느 하나를 제거하여 게이트의 일측만이 불순물영역과 중첩되는 구조를 갖는 반도체 장치의 전기적 퓨즈를 제공한다.
The present invention to be described later provides an electric fuse of a semiconductor device suitable for miniaturization (or integration) and a method of manufacturing the same. The electrical fuse of the present invention is based on a MOS transistor, but removes any one of the impurity regions (ie, source and drain regions) located on both sides of the gate, so that only one side of the gate overlaps the impurity region. An electrical fuse of a semiconductor device having a structure is provided.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도이다. 2A and 2B are diagrams illustrating electrical fuses of a semiconductor device according to an embodiment of the present invention. FIG. 2A is a plan view and FIG. 2B is a cross-sectional view taken along the line X-X 'of FIG. 2A.

도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈는 기판(31)에 형성된 불순물영역(34) 및 기판(31) 상에서 일측이 불순물영역(34)과 중첩되도록 형성된 게이트(36), 기판(31)에 형성되어 불순물영역(34)을 감싸는 소자분리막(32), 게이트(36)를 포함한 기판(31) 전면을 덮는 층간절연막(40), 층간절연막(40)을 관통하여 게이트(36)와 연결된 다수의 제1콘택플러그(37), 층간절연막(40)을 관통하여 불순물영역(34)과 연결된 다수의 제2콘택플러그(37), 층간절연막(40) 상에 형성되어 제1콘택플러그(37)와 연결된 제1도전라인(41) 및 층간절연막(40) 상에 형성되어 제2콘택플러그(35)와 연결된 제2도전라인(42)을 포함한다. As shown in FIGS. 2A and 2B, an electric fuse of a semiconductor device according to an embodiment of the present invention may include an impurity region 34 formed on the substrate 31 and one side of the impurity region 34 formed on the substrate 31. The gate 36 formed to overlap, the device isolation film 32 formed on the substrate 31 to cover the impurity region 34, the interlayer insulating film 40 covering the entire surface of the substrate 31 including the gate 36, and the interlayer insulating film ( A plurality of first contact plugs 37 connected to the gate 36 through the 40 and the plurality of second contact plugs 37 connected to the impurity region 34 through the interlayer insulating film 40 and the interlayer insulating film 40 A first conductive line 41 formed on the first contact plug 37 and connected to the first contact plug 37 and a second conductive line 42 formed on the interlayer insulating film 40 and connected to the second contact plug 35. .

게이트(36)는 게이트절연막(38)과 게이트전극(39)이 순차적으로 적층된 구조의 적층구조물이다. 게이트절연막(38)은 산화막 예컨대, 실리콘산화막일 수 있으며, 게이트절연막(38)의 두께는 전기적 퓨즈에 인가되는 바이어스 및 설계된 블로잉 바이어스(또는 프로그래밍 바이어스)에 따라 조절할 수 있다. 그리고, 게이트전극(39)은 폴리실리콘막(poly-Si)을 포함할 수 있다. The gate 36 is a stacked structure in which the gate insulating film 38 and the gate electrode 39 are sequentially stacked. The gate insulating layer 38 may be an oxide layer, for example, a silicon oxide layer, and the thickness of the gate insulating layer 38 may be adjusted according to a bias applied to an electrical fuse and a designed blowing bias (or programming bias). The gate electrode 39 may include a polysilicon film (poly-Si).

또한, 게이트(36)는 불순물영역(34)와 중첩되는 지역을 제외한 나머지가 소자분리막(32)과 중첩되는 구조를 갖고, 소자분리막(32)과 중첩되는 지역의 게이트(36) 상에 다수의 제1콘택플러그(37)가 배치된 구조를 가질수 있다. In addition, the gate 36 has a structure in which the rest of the gate 36 overlaps with the device isolation layer 32 except for the region overlapping with the impurity region 34. The first contact plug 37 may have a structure in which the first contact plug 37 is disposed.

기판(31)과 불순물영역(34)은 서로 상보적인 도전형을 갖는 것이 바람직하다. 일례로, 기판(31)이 P형인 경우에 불순물영역(34)은 N형인 것이 바람직하고, 기판(31)이 N형인 경우에 불순물영역(34)은 P형인 것이 바람직하다. 이는 기판(31)과 불순물영역(34) 사이의 접합누설에 기인한 특성 열화를 방지하기 위해 이들 사이에 역방향 다이오드를 형성하기 위함이다. 참고로, 이들 사이에 접합누설이 발생할 경우에 전기적 퓨즈를 구비하는 반도체 장치의 소비전력이 증가하거나, 또는 전기적 퓨즈가 정상적으로 블로잉되지 않는 문제점이 발생할 수 있다. The substrate 31 and the impurity region 34 preferably have complementary conductivity types. For example, when the substrate 31 is P-type, the impurity region 34 is preferably N-type, and when the substrate 31 is N-type, the impurity region 34 is preferably P-type. This is to form a reverse diode therebetween in order to prevent deterioration of characteristics due to junction leakage between the substrate 31 and the impurity region 34. For reference, when junction leakage occurs, power consumption of the semiconductor device including the electrical fuse may increase, or the electrical fuse may not be blown normally.

제1 및 제2도전라인(41, 42)은 금속성막을 포함할 수 있다. 특히, 제1도전라인(41)은 게이트(36)의 저항을 감소시키기 위해 게이트(36)와 중첩된 스트래핑(strapping) 구조를 갖는 것이 바람직하다.
The first and second conductive lines 41 and 42 may include a metallic film. In particular, the first conductive line 41 preferably has a strapping structure overlapping the gate 36 to reduce the resistance of the gate 36.

상술한 구조를 갖는 본 발명의 일실시예에 따른 전기적 퓨즈의 블로잉은 다음과 같은 방법을 사용할 수 있다. Blowing of the electrical fuse according to an embodiment of the present invention having the above-described structure may use the following method.

제1도전라인(41)을 통해 게이트(36) 고전압(예컨대, 전원전압 이상)을 인가하고 제2도전라인(42)을 통해 불순물영역(34)에 저전압(예컨대, 접지전압 이하)를 인가하여 이들 사이에 큰 전위차를 발생시킨다. 이때, 게이트(36)와 불순물영역(34) 사이에 큰 전위차에 의하여 게이트(36)와 불순물영역(34)이 중첩되는 영역의 게이트절연막(38)에 브레이크다운(breakdown)을 유발하여 이들이 중첩되는 영역의 게이트절연막(38)을 파괴(rupture)하는 방식으로 전기적 퓨즈를 블로잉할 수 있다.
A high voltage (eg, a power supply voltage or higher) of the gate 36 is applied through the first conductive line 41, and a low voltage (eg, a ground voltage or less) is applied to the impurity region 34 through the second conductive line 42. A large potential difference is generated between them. At this time, a large potential difference between the gate 36 and the impurity region 34 causes breakdown to the gate insulating film 38 in the region where the gate 36 and the impurity region 34 overlap, causing them to overlap. Electrical fuses may be blown in such a manner as to destroy the gate insulating film 38 in the region.

상술한 구조를 갖는 본 발명의 일실시예에 따른 전기적 퓨즈는 반도체 장치의 집적도를 증가시키기 위해 전기적 퓨즈의 크기를 감소시킴에 따라 전기적 퓨즈가 손상되는 것을 방지할 수 있다. The electric fuse according to the embodiment of the present invention having the above-described structure can prevent the electric fuse from being damaged by reducing the size of the electric fuse to increase the degree of integration of the semiconductor device.

구체적으로, 종래에는 전기적 퓨즈의 길이(Length, L)를 감소시킴에 따라 게이트(36)의 길이도 감소하게 된다. 이때, 게이트(36) 길이가 짧아지게 되면 게이트(36)의 저항이 증가하기 때문에 게이트(36)를 통해 흐르는 전류를 견디지 못해 게이트(36)가 끊어지는 문제점이 발생하였다. Specifically, in the related art, as the length L and the length of the electrical fuse are reduced, the length of the gate 36 is also reduced. In this case, when the length of the gate 36 is shortened, the resistance of the gate 36 increases, so that the gate 36 may be broken because the gate 36 may not withstand the current flowing through the gate 36.

하지만, 본 발명의 일실시예에 따른 전기적 퓨즈의 게이트(36)는 불순물영역(34)과 중첩되는 지역 이외에는 소자분리막(32) 상에 게이트(36)이 위치하기 때문에 채널이 형성되지 않는다. 이처럼, 본 발명의 전기적 퓨즈는 게이트(36)에 의해 유도되는 채널을 필요로하지 않기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 영역의 길이(또는 면적)만 확보된다면 그외의 소자분리막(36) 상에 형성된 게이트(36)의 길이는 기설정된 전기적 퓨즈의 길이(L)내에서 자유롭게 설계할 수 있다. 아울러, 게이트(36)와 불순물영역(34)이 중첩되는 영역의 길이만 확보된다면 그외 불순물영역(34)의 길이도 기설정된 전기적 퓨즈의 길이(L)내에서 자유롭게 설계할 수 있다.However, the gate 36 of the electric fuse according to the exemplary embodiment of the present invention does not form a channel because the gate 36 is positioned on the device isolation layer 32 except for the region overlapping the impurity region 34. As such, since the electric fuse of the present invention does not require a channel guided by the gate 36, other device isolation films provided that only the length (or area) of the region where the gate 36 and the impurity region 34 overlap is secured. The length of the gate 36 formed on the 36 can be freely designed within the length L of the predetermined electrical fuse. In addition, if only the length of the region where the gate 36 and the impurity region 34 overlap, the length of the other impurity region 34 may be freely designed within the predetermined length L of the electric fuse.

또한, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36)의 일측만이 불순물영역(34)과 중첩되는 구조를 갖기 때문에 종래의 소스 및 드레인영역 사이의 기판(31) 상에 게이트(36)가 배치되는 경우보다 게이트(36)의 길이를 증가시킬 수 있다. In addition, since the electrical fuse according to the exemplary embodiment of the present invention has a structure in which only one side of the gate 36 overlaps with the impurity region 34, the gate 36 is formed on the substrate 31 between the conventional source and drain regions. ) May increase the length of the gate 36 than when disposed.

따라서, 본 발명의 일실시예에 따른 전기적 퓨즈는 전기적 퓨즈의 길이(L)가 감소함에 따라 감소되어야 하는 게이트(36)의 길이가 종래에 비해 상대적으로 작으며, 이를 통해 게이트(36)가 끊어지는 것을 방지할 수 있다. 또한, 금속성막으로 이루어진 제1도전라인(41)과 게이트(36)가 스트래핑 구조를 가짐으로써, 게이트(36)가 끊어지는 것을 보다 효과적으로 방지할 수 있다. 또한, 기설정된 전기적 퓨즈의 길이(L) 내에서 자유롭게 게이트(36)의 길이를 조절할 수 있기 때문에 종래보다 더 많은 수의 제1콘택플러그(37)를 형성할 수 있기 때문에 게이트(36)가 끊어지는 것을 더욱더 효과적으로 방지할 수 있다.
Therefore, the electrical fuse according to an embodiment of the present invention has a relatively small length of the gate 36 to be reduced as the length L of the electrical fuse decreases, and thus, the gate 36 is cut off. Can prevent losing. In addition, since the first conductive line 41 and the gate 36 made of a metallic film have a strapping structure, it is possible to more effectively prevent the gate 36 from breaking. In addition, since the length of the gate 36 can be freely adjusted within the length L of the predetermined electrical fuse, the gate 36 is disconnected because a larger number of the first contact plugs 37 can be formed. You can prevent it more effectively.

다음으로, 종래에는 전기적 퓨즈의 폭(W)을 감소시킴에 따라 불순물영역(34) 즉, 소스 및 드레인영역의 폭도 감소하게 되면서 불순물영역(34) 상에 형성되는 제2콘택플러그(35)의 갯수가 감소하게 된다. 이때, 제2콘택플러그(35)의 갯수가 감소하게 되면 제2콘택플러그(35)에 연결된 제2금속배선(42)과 불순물영역(34) 사이의 저항이 증가하기 때문에 제2콘택플러그(35)를 통해 흐르는 전류를 견디지 못해 제2콘택플러그(35)가 끊어지는 문제점이 발생하였다. Next, in the related art, as the width W of the electric fuse is reduced, the width of the impurity region 34, that is, the source and drain regions, is reduced, and thus the second contact plug 35 formed on the impurity region 34 is formed. The number will decrease. In this case, when the number of the second contact plugs 35 decreases, the resistance between the second metal wiring 42 and the impurity region 34 connected to the second contact plugs 35 increases, so that the second contact plugs 35 There was a problem that the second contact plug 35 was broken because it could not withstand the current flowing through).

하지만, 본 발명의 일실시예에 따른 전기적 퓨즈는 앞서 설명한 바와 같이 게이트(36)에 의해 유도되는 채널을 필요로하지 않기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 영역의 폭(또는 면적)만 확보된다면 그외의 게이트(36) 및 불순물영역(34)의 폭은 기설정된 전기적 퓨즈의 폭(W)내에서 자유로이 설계가 가능하다. However, since the electric fuse according to the exemplary embodiment of the present invention does not require a channel guided by the gate 36 as described above, the width (or the width of the region where the gate 36 and the impurity region 34 overlap) (or If only the area) is secured, the width of the other gate 36 and the impurity region 34 can be freely designed within the width W of the predetermined electrical fuse.

또한, 종래의 소스 및 드레인영역 사이에 게이트(34)가 배치되는 경우에는 안정적인 동작 특성을 확보하기 위해 게이트(34)의 길이(즉, 채널길이)가 감소함에 따라 활성영역(또는 채널폭)도 감소해야 하나, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36)의 일측만이 불순물영역(34)과 중첩되는 구조를 갖기 때문에 게이트(36)의 길이가 감소하더라도 불순물영역(34)의 폭을 감소시킬 필요가 없다. 그러므로, 게이트(36)의 폭이 감소하더라도 불순물영역(34)의 폭을 오히려 증가시킬 수 있다. In addition, when the gate 34 is disposed between the source and drain regions in the related art, the active region (or channel width) may also be reduced as the length (ie, channel length) of the gate 34 decreases to ensure stable operation characteristics. Although the electrical fuse according to the exemplary embodiment of the present invention has a structure in which only one side of the gate 36 overlaps with the impurity region 34, the impurity region 34 may be reduced even if the length of the gate 36 is reduced. There is no need to reduce the width. Therefore, even if the width of the gate 36 is reduced, the width of the impurity region 34 can be increased.

따라서, 본 발명의 일실시예에 따른 전기적 퓨즈는 전기적 퓨즈의 폭(W)이 감소함에 따라 감소되어야하는 게이트(36) 및 불순물영역(34)의 폭이 종래에 비해 상대적으로 작다. 그러므로, 전기적 퓨즈의 폭(W)이 감소하여도 불순물영역(34) 상에 형성되는 제2콘택플러그(35)의 갯수를 증가시킬 수 있으며, 이를 통해 제2콘택플러그(35)가 끊어지는 것을 방지할 수 있다.
Therefore, in the electrical fuse according to the exemplary embodiment of the present invention, the width of the gate 36 and the impurity region 34, which should be reduced as the width W of the electrical fuse decreases, is relatively small. Therefore, even if the width W of the electrical fuse decreases, the number of second contact plugs 35 formed on the impurity region 34 may be increased, thereby breaking the second contact plugs 35. You can prevent it.

정리하면, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36)의 일측만이 불순물영역(34)과 중첩되는 구조를 가짐으로써, 이들이 중첩되는 영역의 길이 및 폭(즉, 면적)만 확보된다면, 그외의 게이트(36) 및 불순물영역(34)의 길이 및 폭은 기설정된 전기적 퓨즈의 길이(L) 및 폭(W) 내에서 자유로이 설계가 가능하다. 따라서, 전기적 퓨즈의 크기를 감소시키더라도 게이트(36)가 끊어지거나, 제2콘택플러그(35)가 끊어지는 것을 방지할 수 있다.
In summary, the electrical fuse according to an embodiment of the present invention has a structure in which only one side of the gate 36 overlaps with the impurity region 34, thereby ensuring only the length and width (that is, area) of the overlapping region. If desired, the length and width of the other gate 36 and the impurity region 34 can be freely designed within the length L and width W of the predetermined electrical fuse. Therefore, even if the size of the electrical fuse is reduced, it is possible to prevent the gate 36 from being cut off or the second contact plug 35 from being cut off.

이하에서는 도 2a 및 도 2b와 같은 구조를 갖는 반도체 장치의 전기적 퓨즈의 제조방법의 일례에 대하여 도 3a 내지 도 3d를 참조하여 설명한다. Hereinafter, an example of a method of manufacturing an electrical fuse of a semiconductor device having the structure shown in FIGS. 2A and 2B will be described with reference to FIGS. 3A to 3D.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 전기적 퓨즈의 제조방법을 도시한 공정단면도이다. 여기서, 도 3a 내지 도 3d는 도 2a에 도시된 X-X'절취선을 따라 도시한 공정단면도이다. 3A to 3D are cross-sectional views illustrating a method of manufacturing an electrical fuse of a semiconductor device according to an embodiment of the present invention. 3A to 3D are cross sectional views taken along the line X-X 'of FIG. 2A.

도 3a에 도시된 바와 같이, 기판(31)에 불순물영역이 형성될 영역(33)을 정의하는 소자분리막(32)을 형성한다. 이때, 소자분리막(32)은 STI(Shallow Trench Isolation) 공정을 사용하여 형성할 수 있다. As shown in FIG. 3A, an isolation layer 32 is formed on the substrate 31 to define a region 33 in which an impurity region is to be formed. In this case, the device isolation layer 32 may be formed using a shallow trench isolation (STI) process.

기판(31)으로는 실리콘기판을 사용할 수 있으며, 기판(31)은 P형 또는 N형 불순물이 도핑된 기판(31)이거나, 또는 도면에 도시하지는 않았지만, P형 웰(Well) 또는 N형 웰이 형성된 기판(31)일 수 있다. As the substrate 31, a silicon substrate may be used, and the substrate 31 may be a substrate 31 doped with P-type or N-type impurities, or P-type wells or N-type wells, although not shown in the drawing. The substrate 31 may be formed.

도 3b에 도시된 바와 같이, 불순물영역이 형성될 영역(34)의 기판(31)에 불순물을 이온주입한다. 이때, 불순물은 기판(31)과 상보적인 도전형을 갖는 것이 바람직하다. 예컨대, 기판(31)이 P형일 경우에 이온주입되는 불순물로는 N형 불순물을 사용할 수 있다. As shown in FIG. 3B, impurities are implanted into the substrate 31 of the region 34 in which the impurity regions are to be formed. At this time, the impurities preferably have a conductivity type complementary to that of the substrate 31. For example, when the substrate 31 is P-type, an N-type impurity may be used as an ion implanted impurity.

다음으로, 주입된 불순물을 활성화시키기 위한 열처리를 실시하여 불순물영역(34)을 형성한다.Next, an impurity region 34 is formed by performing a heat treatment to activate the implanted impurities.

도 3c에 도시된 바와 같이, 기판(31) 상에 게이트절연막(38)과 게이트전극(39)이 순차적으로 적층된 구조의 게이트(36)를 형성한다. 이때, 게이트(36)의 일측만이 불순물영역(34)과 중첩되도록 형성한다. 게이트절연막(38)은 산화막 예컨대, 실리콘산화막일 수 있으며, 게이트절연막(38)의 두께는 전기적 퓨즈에 인가되는 바이어스 및 설계된 블로잉 바이어스(또는 프로그래밍 바이어스)에 따라 조절할 수 있다. 그리고, 게이트전극(39)은 폴리실리콘막(poly-Si)을 포함할 수 있다. As shown in FIG. 3C, a gate 36 having a structure in which the gate insulating film 38 and the gate electrode 39 are sequentially stacked on the substrate 31 is formed. At this time, only one side of the gate 36 is formed to overlap the impurity region 34. The gate insulating layer 38 may be an oxide layer, for example, a silicon oxide layer, and the thickness of the gate insulating layer 38 may be adjusted according to a bias applied to an electrical fuse and a designed blowing bias (or programming bias). The gate electrode 39 may include a polysilicon film (poly-Si).

여기서, 종래에는 게이트(36)을 형성한 이후에 게이트(36)을 이온주입장벽으로 기판(31)에 불순물을 이온주입하여 불순물영역(34)을 형성하기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 면적을 조절하기 어렵다. 하지만, 본 발명의 일실시예에 따른 전기적 퓨즈의 제조방법은 불순물영역(34)을 형성한 이후에 게이트(36)를 형성하기 때문에 게이트(36)와 불순물영역(34)이 중첩되는 면적을 용이하게 조절할 수 있다.Here, the gate 36 and the impurity region 34 are conventionally formed because the impurity region 34 is formed by implanting impurities into the substrate 31 using the gate 36 as an ion implantation barrier after the gate 36 is formed. It is difficult to control the overlapping area. However, in the method of manufacturing the electrical fuse according to the exemplary embodiment of the present invention, since the gate 36 is formed after the impurity region 34 is formed, the area where the gate 36 and the impurity region 34 overlap with each other is easy. Can be adjusted.

따라서, 게이트(36)와 불순물영역(34)이 중첩되는 면적이 확보된 상태에서 게이트(36)와 불순물영역(34)의 길이 및 폭은 기설정된 전기적 퓨즈의 길이 및 폭 내에서 자유로이 설계할 수 있다. Accordingly, the length and width of the gate 36 and the impurity region 34 can be freely designed within the predetermined length and width of the electric fuse while the area where the gate 36 and the impurity region 34 overlap is secured. have.

도 3d에 도시된 바와 같이, 게이트(36)를 포함한 기판(31) 전면을 덮도록 층간절연막(40)을 형성한다. As shown in FIG. 3D, the interlayer insulating film 40 is formed to cover the entire surface of the substrate 31 including the gate 36.

다음으로, 층간절연막(40)을 관통하여 게이트(36)에 연결되는 다수의 제1콘택플러그(37)를 형성함과 동시에 불순물영역(34)에 연결되는 다수의 제2콘택플러그(35)를 형성한다. Next, a plurality of first contact plugs 37 connected to the gate 36 are formed through the interlayer insulating layer 40 and a plurality of second contact plugs 35 connected to the impurity region 34 are formed. Form.

다음으로, 층간절연막(40) 상에 제1콘택플러그(37)와 연결되는 제1도전라인(41)을 형성함과 동시에 제2콘택플러그(35)와 연결되는 제2도전라인(42)을 형성한다. 제1 및 제2도전라인(41, 42)은 금속성막으로 형성할 수 있으며, 특히, 제1도전라인(41)은 게이트(36)의 저항을 감소시키기 위해 게이트(36)와 중첩되는 스트래핑 구조를 갖도록 형성하는 것이 바람직하다.Next, the first conductive line 41 connected to the first contact plug 37 is formed on the interlayer insulating film 40, and the second conductive line 42 connected to the second contact plug 35 is formed. Form. The first and second conductive lines 41 and 42 may be formed of a metallic film. In particular, the first conductive line 41 may have a strapping structure overlapping the gate 36 to reduce the resistance of the gate 36. It is preferable to form to have.

이와 같이, 본 발명의 일실시예에 따른 전기적 퓨즈는 게이트(36) 및 불순물영역(34)의 구조가 단순하기 때문에 설계 및 제조공정에 대한 난이도를 감소시킬 수 있다. 따라서, 전기적 퓨즈 및 전기적 퓨즈를 구비하는 반도체 장치의 생산성 및 신뢰성을 향상시킬 수 있다.
As such, the electrical fuse according to the embodiment of the present invention can reduce the difficulty of the design and manufacturing process because the structure of the gate 36 and the impurity region 34 is simple. Therefore, the productivity and reliability of the semiconductor device including the electric fuse and the electric fuse can be improved.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

31 : 기판 32 : 소자분리막
33 : 불순물영역이 형성될 영역 34 : 불순물영역
35 : 제2콘택플러그 36 : 게이트
37 : 제1콘택플러그 38 : 게이트절연막
39 : 게이트전극 40 : 층간절연막
41 : 제1도전라인 42 : 제2도전라인31 substrate 32 device isolation film
33: region where impurity region is to be formed 34: impurity region
35: second contact plug 36: gate
37: first contact plug 38: gate insulating film
39 gate electrode 40 interlayer insulating film
41: first conductive line 42: second conductive line

Claims (10)

기판에 형성된 불순물영역; 및
상기 기판 상에서 일측이 상기 불순물영역과 중첩되도록 형성된 게이트;
상기 기판에 형성되어 상기 불순물영역을 감싸는 소자분리막;
상기 게이트를 포함한 기판 전면을 덮는 층간절연막;
상기 층간절연막을 관통하여 상기 게이트와 연결된 다수의 제1콘택플러그;
상기 층간절연막 상에서 상기 제1콘택플러그와 연결된 제1도전라인;
상기 층간절연막을 관통하여 상기 불순물영역과 연결된 다수의 제2콘택플러그; 및
상기 층간절연막 상에서 상기 제2콘택플러그와 연결된 제2도전라인
을 포함하는 반도체 장치의 전기적 퓨즈.
An impurity region formed on the substrate; And
A gate formed at one side of the substrate to overlap the impurity region;
An isolation layer formed on the substrate and surrounding the impurity region;
An interlayer insulating film covering the entire surface of the substrate including the gate;
A plurality of first contact plugs connected to the gate through the interlayer insulating layer;
A first conductive line connected to the first contact plug on the interlayer insulating film;
A plurality of second contact plugs penetrating the interlayer insulating film and connected to the impurity regions; And
A second conductive line connected to the second contact plug on the interlayer insulating layer
Electrical fuse of the semiconductor device comprising a.
삭제delete 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,
상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 갖는 반도체 장치의 전기적 퓨즈.
The method of claim 1,
And the first conductive line has a strapping structure overlapping the gate.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치하는 반도체 장치의 전기적 퓨즈.
The method of claim 1,
An electrical fuse of the semiconductor device, except for the region overlapping the impurity region, is disposed on the device isolation layer.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 기판과 상기 불순물영역은 서로 상보적인 도전형을 갖는 반도체 장치의 전기적 퓨즈.
The method of claim 1,
And the substrate and the impurity region have a conductive type complementary to each other.
기판에 불순물영역이 형성될 공간을 정의하는 소자분리막을 형성하는 단계;
상기 기판에 불순물을 이온주입하여 상기 소자분리막에 의해 둘러싸여진 불순물영역을 형성하는 단계; 및
일측이 상기 불순물영역과 중첩되도록 상기 기판 상에 게이트를 형성하는 단계;
상기 게이트를 포함한 기판 전면을 덮도록 층간절연막을 형성하는 단계;
상기 층간절연막을 관통하여 상기 게이트와 연결되는 다수의 제1콘택플러그 및 상기 불순물영역과 연결되는 다수의 제2콘택플러그를 형성하는 단계; 및
상기 층간절연막 상에 상기 제1콘택플러그와 연결되는 제1도전라인 및 상기 제2콘택플러그와 연결되는 제2도전라인을 형성하는 단계
를 포함하는 반도체 장치의 전기적 퓨즈 제조방법.
Forming an isolation layer defining a space in which an impurity region is to be formed in the substrate;
Implanting impurities into the substrate to form an impurity region surrounded by the device isolation layer; And
Forming a gate on the substrate such that one side thereof overlaps the impurity region;
Forming an interlayer insulating film to cover the entire surface of the substrate including the gate;
Forming a plurality of first contact plugs connected to the gate through the interlayer insulating layer and a plurality of second contact plugs connected to the impurity region; And
Forming a first conductive line connected to the first contact plug and a second conductive line connected to the second contact plug on the interlayer insulating layer;
Electrical fuse manufacturing method of a semiconductor device comprising a.
삭제delete 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제6항에 있어서,
상기 제1도전라인은 상기 게이트와 중첩되는 스트래핑(strapping) 구조를 갖도록 형성하는 반도체 장치의 전기적 퓨즈 제조방법.
The method of claim 6,
And the first conductive line is formed to have a strapping structure overlapping with the gate.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 불순물영역과 중첩되는 영역을 제외한 나머지 게이트는 상기 소자분리막 상에 위치하도록 형성하는 반도체 장치의 전기적 퓨즈 제조방법.
The method of claim 6,
And forming gates on the device isolation layer, except for the region overlapping the impurity region.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제6항에 있어서,
상기 불순물영역은 상기 기판과 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치의 전기적 퓨즈 제조방법.
The method of claim 6,
And the impurity region is formed to have a conductivity type complementary to that of the substrate.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214245B2 (en) 2014-01-23 2015-12-15 Samsung Electronics Co., Ltd. E-fuse structure of semiconductor device
US11916016B2 (en) 2021-12-30 2024-02-27 Winbond Electronics Corp. Anti-fuse device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090057680A (en) * 2007-12-03 2009-06-08 삼성전자주식회사 Transistor, high-voltage transistor and display driver ic having the high-voltage transistor
KR20090089965A (en) * 2008-02-20 2009-08-25 매그나칩 반도체 유한회사 Anti fuse and forming method thereof, unit cell of nonvolatile memory device having the same
JP2009206490A (en) 2008-01-30 2009-09-10 Elpida Memory Inc Semiconductor device and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090057680A (en) * 2007-12-03 2009-06-08 삼성전자주식회사 Transistor, high-voltage transistor and display driver ic having the high-voltage transistor
JP2009206490A (en) 2008-01-30 2009-09-10 Elpida Memory Inc Semiconductor device and method of manufacturing the same
KR20090089965A (en) * 2008-02-20 2009-08-25 매그나칩 반도체 유한회사 Anti fuse and forming method thereof, unit cell of nonvolatile memory device having the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214245B2 (en) 2014-01-23 2015-12-15 Samsung Electronics Co., Ltd. E-fuse structure of semiconductor device
US9666526B2 (en) 2014-01-23 2017-05-30 Samsung Electronics Co., Ltd. E-fuse structure of semiconductor device
US9935049B2 (en) 2014-01-23 2018-04-03 Samsung Electronics Co., Ltd. E-fuse structure of semiconductor device
US11916016B2 (en) 2021-12-30 2024-02-27 Winbond Electronics Corp. Anti-fuse device and manufacturing method thereof

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