KR101142656B1 - 위조로부터 전자칩을 보호하는 공용키 암호화 방법 - Google Patents

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Abstract

본 발명은 전자칩 및 애플리케이션 사이의 거래시에 위조로부터 전자칩을 보호하는 비대칭형 암호화 방법에 관한 것으로서, 상기 방법은 전자칩에서 입력 파라미터들로부터 인증 값(V) 를 계산한다. 상기 방법은 다음 단계들을 포함한다.
- 칩이 칩에 포함된 직렬 의사-랜덤 발생기에 의해 거래에 특정된 의사-난수(r)를 발생시키는 단계;
- 수학적 관계에 의해 난수(r)에 링크되어 지고 칩의 데이터 메모리에 저장되며, 거래에 앞서 애플리케이션에 의해 계산된 애플리케이션 파라미터(x)를 칩이 전송하는 단계;
- 그 입력 파라미터들이 적어도 거래에 특정된 난수(r) 및 비대칭 키들의 쌍(s,p)에 속하는 비밀키(s)인 직렬 함수에 의해 인증 값(V)의 전체 또는 일부로 구성되는 파라미터(y)를 칩이 계산하는 단계;
- 칩이 인증 값(V)을 애플리케이션에 전송하는 단계; 및
- 그 입력 파라미터가 배타적으로 적어도 공용키(p)를 포함하는 공용 파라미터로 구성되는 인증 함수에 의해 상기 인증값(V)을 애플리케이션이 검증하는 단계.

Description

위조로부터 전자칩을 보호하는 공용키 암호화 방법{A PUBLIC KEY CRYPTOGRAPHIC METHOD OF PROTECTING AN ELECTRONIC CHIP FRAUD}
도1은 본 발명의 방법에 대한 흐름도이다.
도2는 본 발명의 전자칩 장치의 다이어그램이다.
도3은 본 발명의 전자칩 장치에 대한 의산 랜덤 발생기의 일 실시예에 대한 다이어그램이다.
도4는 본 발명의 전자칩 장치에 대한 직렬 함수를 실행하는 수단의 일 실시예에 대한 다이어그램이다.
본 발명은 암호화 분야에 관한 것이다. 특히 본 발명은 칩 및 애플리케이션 사이에서의 거래(transaction)시에 위조로부터 전자칩을 보호하는 암호화 방법에 관한 것이다.
본 발명은 전화를 걸거나, 자동판매기로부터 아이템을 구입하거나, 주차장에서 주차비를 지불하거나, 대중교통과 같은 서비스 또는 인프라 제공에 대해 비용을 지불하는 것과 같이 다양한 거래들에서 사용되는 선불카드의 특정 칩에서 위조로부터 하드-와이어드 로직 또는 마이크로프로세서 기반 집적회로 칩들을 보호하는데 큰 장점을 갖는다.
현재 선불 카드는 다양한 위조에 노출되어 있다. 위조의 제1 타입은 "복제"로 언급되는 카드의 비인증 복사이다. 위조의 제2 타입은 카드와 관련된 데이터, 특히 카드에 등록된 크레디트량을 수정하는 것이다. 암호화는 첫째 디지털 서명에 의해 카드 및/또는 데이터를 인증하고, 둘째로 데이터의 보안성 보호가 필요한 경우 암호화를 사용함으로써 이러한 종류의 위조를 방지하는데 사용된다. 대칭형 또는 비대칭형일 수 있는 암호화는 2개의 엔티티들을 사용하고, 인증의 경우 2개의 엔티티들은 인증기 및 인증될 객체를 포함한다. 암호화가 대칭형인 경우(또는 상호교환가능한 어구인 "비밀키" 타입인 경우), 2개의 엔티티들은 정확하게 동일한 정보, 특히 비밀키를 공유한다. 암호화가 "비대칭형" 인 경우(또는 상호교환가능한 어구인 "공용키" 타입인 경우), 2개의 엔티티 중 하나는 한쌍의 키들을 가지고, 이들 중 하나는 비밀키이고 나머지 하나는 공용키이다; 여기서는 어떠한 공유된 비밀키도 존재하지 않는다. 비대칭 암호화는 느리고 비용 소모적이기 때문에, 많은 시스템들은 선불카드용으로 단지 대칭형 암호화를 사용하는데, 특히 칩이 "하드-와이어드 논리" 타입인 경우에 특히 그러하다. 대칭형 암호화를 위해 개발된 제1 인증 매커니즘은 각 카드에 대해 상이한 인증값을 한번만 계산하고, 이를 카드 메모리에 저장하고, 각 거래기간동안 이를 판독하고, 거래를 지원하는 네트워크의 애플리케이션에 질문함으로써 이를 검증하며, 여기시 이미 할당된 인증값들은 저장 또는 재계산된다. 이러한 매커니즘은 인증값이 주어진 카드에 대해 항상 동일하여 카드가 복제될 수 있게되어 인증값이 오용되고, 재발생되고, 위조에 의해 재생됨으 로써 불충분한 보호를 제공한다. 복제를 방지하기 위해, 수동적인 패스 인증 매커니즘은 데이터 보전성을 보장할 수 있는 능동적인 인증 매커니즘으로 대체된다.
능동적인 대칭형 인증 매커니즘의 일반적인 원리는 다음과 같다; 인증 기간동안, 전자칩 및 애플리케이션은 각 인증시에 결정된 인자(argument)들의 리스트에 함수를 적용함으로써 인증값을 계산한다; 인자들 리스트는 첫째로 각 인증시에 애플리케이션에 의해 결정된 데이터 아이템인 난수, 둘째로 칩내에 포함된 데이터 아이템, 및 셋째로 전자칩 및 애플리케이션에 알려진 비밀키를 포함할 수 있다. 전자칩에 의해 계산된 인증값이 애플리케이션에 의해 계산된 인증값과 동일한 경우, 전자칩은 신뢰되고 전자칩과 애플리케이션 사이의 거래가 인증된다.
상술한 인증 매커니즘은 공지되어 있지만, 이들 대부분은 적어도 마이크로프로세서의 용량과 동일한 계산 용량을 필요로 한다. 따라서, 이러한 매커니즘들은 마이크로프로세서 기반 카드들에는 적합하지만, 간단한 계산 능력을 갖는 하드-와이어드 논리칩들에는 적합하지 않다.
첫번째 단계는 능동적인 대칭형 인증 매커니즘들을 하드-와이어드 논리칩들에 통합하는 것이 가능하게 된 경우에 달성될 수 있었다. 예를 들어 2002년 12월 27일에 공개된 프랑스 특허출원 FR 2 826 531 호는 이러한 매커니즘들을 규정하는 방법을 제공한다. 상술한 프랑스 특허 출원에서 개시하는 바와 같이 이러한 매커니즘들에 의해 발생되는 인증값은 의사-랜덤 비트 시퀀스로서 해석될 수 있고, 적어도 입력 파라미터들 중 하나를 변경시킴으로써, 인증값을 계산하는 방법은 의사-랜덤 비트를 발생시키는 방법이 된다.
그러나, 비밀키 매커니즘은 칩에 의해 유지되는 비밀키를 알기 위해 공중전화 장치, 전자 지불 단말, 또는 대중교통게이트와 같이 칩 인증을 책임지는 인증장치를 필요로 한다. 이는 상기 장치가 애플리케이션에 관계되어 발생된 임의의 칩을 인증할 수 있게되는 것이 요구되는 경우 임의의 칩의 비밀키를 결정하기 위해 모든 칩들의 비밀키들, 또는 기본키, 또는 마스터키, 또는 공지된 머더(mother) 키를 저장하여야만 한다는 점에서 중요한 결점이 존재한다. 어떤 경우이든지, 각 장치는 발생된 모든 칩들의 비밀키들을 결정할 수 있도록 충분한 정보를 저장하고, 따라서 그들 중 임의의 것을 복제하기 위한 충분한 정보를 저장한다. 인증 장치들 중 임의의 장치에 대한 성공적인 해킹은 전체 애플리케이션의 보안성을 파괴시킨다.
따라서 특히 저비용으로 인해 하드-와이어드 논리칩들을 사용하는 애플리케이션과 같이 많은 칩을 배치하는 애플리케이션들에서 능동적인 공용키 인증 매커니즘을 하드-와이어드 논리칩에 통합하는 것이 필요하다. 이러한 매커니즘은 현재 존재하지 않는다. 그 이유는 공용키 매커니즘들이 일반적으로 다수에 대해 많은 연산들을 필요로 하고, 따라서 실리콘의 표면 영역이 극도로 작고, 그 계산 논리가 극도로 기본적인 하드-와이어드 연산으로 축소되는 하드-와이어드 논리칩들로의 통합은 적절하지 않기 때문이다. 이러한 기본적인 연산들은 피연산자들이 비트단위로 순차적으로 도입되고 점차적으로 그 최종 값이 함수의 결과 계산을 위한 기본으로 제공되는 내부 레지스터의 상태를 수정한다는 점에서 직렬적으로 달성된다.
본 발명은 하드-와이어드 논리 카드에서 구현될 수 있는 능동적인 공용키 인증 매커니즘에 관한 것이다.
구체적으로, 본 발명은 전자칩 및 애플리케이션 사이의 거래에서 위조로부터 전자칩을 보호하는 비대칭형 암호화 방법에 관한 것으로서, 특히 하드-와이어드 논리칩에 적합하고, 특히 전체 애플리케이션의 보안성을 향상시키고 복제가 보다 난해하도록 하기 위해 이전에 언급된 대칭형 암호화 결점들이 없는 인증 매커니즘을 구현하도록 하기 위한 것이다.
이를 위해, 본 발명은 전자칩 및 애플리케이션 사이의 거래시에 위조로부터 전자칩을 보호하는 비대칭형 암호화 방법을 제공하고, 상기 방법은 전자칩에서 입력 파라미터들로부터 인증값(V) 를 계산한다. 상기 방법은 다음 단계들을 포함한다.
- 칩이 칩에 포함된 직렬 의사-랜덤 발생기에 의해 거래에 특정된 의사-랜덤 번호(r)를 발생시키는 단계;
- 수학적 관계에 의해 난수(r)에 링크되어 지고 칩의 데이터 메모리에 저장되며, 거래에 앞서 애플리케이션에 의해 계산된 애플리케이션 파라미터(x)를 칩이 전송하는 단계;
- 그 입력 파라미터들이 적어도 거래에 특정된 난수(r) 및 비대칭 키들의 쌍(s,p)에 속하는 비밀키(s)인 직렬 함수에 의해 인증값(V)의 전체 또는 일부로 구성되는 파라미터(y)를 칩이 계산하는 단계;
- 칩이 인증값(V)를 애플리케이션에 전송하는 단계; 및
- 그 입력 파라미터가 배타적으로 적어도 공용키(p)를 포함하는 공용 파라미터로 구성되는 인증 함수에 의해 상기 인증값(V)을 애플리케이션이 검증하는 단계.
본 발명은 또한 전자칩 및 애플리케이션 사이의 거래에서 위조로부터 전자칩을 보호하는 상기 비대칭 암호화 방법을 구현하도록 적응된 전자칩 장치를 제공하고, 상기 전자칩은 입력 파라미터들로부터 인증값(V)을 계산한다. 상기 장치는 다음 구성요소를 포함한다;
- 거래에 특정된 난수(r)을 발생시키는 직렬 의사-랜덤 발생기;
- 애플리케이션에 의해 거래 전에 계산되고 난수(r)의 값에 대한 수학적인 관계에 의해 링크되는 파라미터(x)의 하나 또는 그 이상의 값들을 저장하는 제1 메모리 수단;
- 칩으로부터 애플리케이션으로 거래에 특정한 난수(r)에 링크되는 파라미터(x)를 전송하는 수단;
- 입력 파라미터들로서 적어도 거래에 특정된 난수(r) 및 키들의 비대칭 쌍(s,p)에 속하는 비밀키(s)를 갖고 출력으로서 파라미터(y)를 제공하는 직렬 함수를 실행하는 수단; 및
- 적어도 파라미터(y)로부터 인증값(V)을 구성하도록 적응된 출력 수단.
본 발명은 전자칩 및 애플리케이션 사이의 거래시에 위조로부터 전자칩을 보호하기 위한 비대칭 암호화 방법을 실행하는 검증 장치를 추가로 제공하며, 상기 방법은 배타적으로 공용 파라미터들로부터 전자칩에 의해 계산되는 인증값(V)을 검증하는 것으로 구성된다. 상기 장치는 적어도 인증값(V) 및 공용키(p)를 입력으로서 취하는 검증 함수를 실행하기 위한 수단을 포함한다.
본 발명에 따른 방법은 비록 직렬 함수들, 즉 그 입력을 구성하는 파라미터들의 비트들을 순차적으로 처리하는 함수들에 의해 배타적으로 발생되지만, 공용 파라미터들만으로 인증될 수 있는 인증값(V)이 발생될 수 있도록 하여주는 장점을 갖는다.
암호화 방법 및 장치의 입력 파라미터들은 입력 파라미터들의 일부 또는 전체에 의존하여 데이터 아이템을 출력으로서 제공하는 직렬 함수에서 처리된다.
상기 방법 및 장치의 입력 파라미터들은 리스트에 속하고, 인증 매커니즘을 구현하는 경우에 상기 리스트는 적어도 식별자(I), 사설 비밀키(s), 개인키(s)에 대응하는 공용키(p), 상기 공용키에 대한 증명서, 및 상기 인증 장치에 의해 제공되는 제2 난수(t)를 포함한다.
난수(r)를 계산하기 위한 직렬 의사-랜덤 발생기는 바람직하게는 상술한 프랑스 특허 출원 FR 2 826 531에서 기술되는 타입의 대칭 인증 방법에 기반할 수 있다.
따라서, 만약 f(K,M)이 이러한 종류의 방법의 계산 함수를 지정하는 경우(여기서, K는 대칭형 비밀키를 지정하고, M은 함수(f)의 모든 다른 피연산자들을 지정함), 난수(r)는 동일한 K 값을 보유하면서 상이한 M 값들에 함수(f)의 반복된 적용에 의해 발생될 수 있다. 예를 들어, f의 출력값(z)의 사이즈가 k 비트와 동일하고, 난수(r)의 사이즈가 16k 비트와 동일하면, 칩의 제1 인증에 사용되는 제1 난수(r)는 연속된 16 출력값들(f(K,M1), f(K,M2)...,f(K,M16))과 동일하게 만들어 질 수 있고; 제2 난수값은 연속된 16출력값들(f(K,M17),f(K,M18)...,f(K,M32))과 동일하게 만들어질 수 있으며, 모든 값들 Mi는 서로에 대해 상이하다(Mi+1 값은 일반적으로 Mi 값을 증분시킴으로써 획득된다).
의사-랜덤 발생을 위한 인증 방법을 사용하는 다른 많은 방법들이 존재한다.
직렬 함수는 합산, 감산, 좌- 또는 우- 쉬프팅을 포함한다. 이러한 연산들은 순차적으로 용이하게 수행될 수 있다.
본 발명의 다른 특징들은 첨부도면을 참고로 아래에서 상술될 것이다.
도1은 전자칩 및 애플리케이션 사이의 거래에서 위조로부터 전자칩을 보호하는 본 발명에 따른 비대칭 암호화 방법을 보여주는 흐름도이다.
상기 방법은 입력 파라미터들로부터 인증값을 결정하기 위해 칩에서 계산을 수행한다.
상기 방법의 제1단계는 칩에 포함된 직렬 의사-랜덤 발생기에 의해 의사-난수(r)를 칩이 발생시키는 것이다. 난수(r)는 거래에 특정된다.
상기 방법의 제2단계는 칩으로부터 애플리케이션으로 파라미터(x)를 전송하는 것이다. 파라미터(x)는 애플리케이션에 의해 거래에 앞서 계산되고 칩의 데이터 메모리에 저장된다. 파라미터(x)는 수학적 관계에 의해 난수(r)에 링크된다. 애플리케이션은 적어도 하나의 파라미터(x), 바람직하게는 수개의 파라미터들을 계산한다. 특정 실시예에서, 파라미터(x)는 주어진 칩에 대한 주어진 셋으로부터 연 속적으로 취해진 값들에 수학적 함수를 적용한 결과이다. 칩에 의해 발생된 난수(r)의 다양한 값들이 그 셋에 포함되도록 셋이 이뤄진다.
따라서 난수(r) 및 파라미터(x)를 링크시키는 수학적 함수는 적어도 결합적(associative) 특성을 갖는 연산이 제공되고 승산의 형태로 표시되는 세트 G 에서 지수 함수이고, 즉, 함수는 x=gr 이고, 여기서, r은 정수를 표시하고 g는 애플리케이션에 의해 미리 선택된 상기 셋 G 로부터의 아이템을 표시한다.
의사-난수(r)는 각 칩에 대해 그리고 각 인증에 대해 상이하다. 이는 2번 계산되는데, 첫번째는 애플리케이션에 의해 두번째는 칩 그 자체에 의해 계산된다. r을 계산한 후에, 애플리케이션은 대응하는 x를 계산한다. 그리고 나서 애플리케이션은 이를 커스터마이즈(customize)할 때 x의 적어도 하나의 값을 저장한다. 애플리케이션은 바람직하게는 복수의 x 값들을 저장한다. 애플리케이션 및 칩이 동일한 r 값을 발생시켜야 하기 때문에, 애플리케이션 및 칩의 의사-난수 발생기가 엄격하게 동일하여야 한다.
g는 바람직하게는 애플리케이션에 링크된 모든 전자칩에 대해 동일하거나, 칩에 대해 특정적일 수 있다. 특정적인 경우, g는 전자칩의 공용키(p)의 정수부이다. 세트(G)의 전형적인 예들은 n 보다 작고 n과 서로소(prime)인 양의 또는 제로 정수들로 구성되는 그룹(Zn *)(여기서 n은 임의의 양의 정수를 표시함), 또는 유한 바디상에서 구성된 타원형 커브이다.
상기 방법의 제3 단계에서, 칩은 그 입력 파라미터들이 거래에 특정된 적어 도 난수(r) 및 비대칭 키들 쌍(s,p)에 속하는 비밀키(s)인 직렬 함수에 의해 파라미터(y)를 계산하고, 파라미터(y)는 인증값(V)의 전체 또는 부분을 구성한다. 직렬 함수는 수학적 함수이다.
제4단계에서, 칩은 인증값(V)을 애플리케이션으로 전송한다.
제5단계에서, 애플리케이션은 그 입력 파라미터가 배타적인 공용 파라미터들이고 적어도 공용키(p)를 포함하는 검증 함수에 의해 상기 인증값을 검증한다.
도2는 전자칩을 포함하는 본 발명의 장치를 도식적으로 보여주는 도이다. 상기 장치는 전자칩 및 애플리케이션 사이의 거래에서 위조로부터 전자칩을 보호하는 본 발명에 따른 비대칭 암호화 방법을 실행하며, 상기 방법에서 전자칩은 입력 파라미터들로부터 인증값(V)을 계산한다.
상기 장치는 다음 구성요소를 포함한다;
- 거래에 특정한 난수(r)를 발생시키는 직렬 의사-랜덤 발생기(7);
- 거래에 앞서 애플리케이션에 의해 계산되는 하나 또는 그 이상의 파라미터(x)들을 저장하는 제1 메모리 수단(8), 여기서 상기 파라미터들 각각은 직렬 의사-랜덤 발생기에 의해 발생될 수 있는 값들의 세트내에서 난수(r) 값에 대한 동일한 수학적 관계에 의해 링크됨;
- 거래에 특정한 난수(r)에 링크되는 파라미터(x)를 제공하는 제1 출력 수단(9);
- 입력으로서 적어도 거래에 특정된 난수(r) 및 비대칭 키들 쌍(s,p)에 속하는 개인키(s)를 갖는 직렬 함수를 실행하는 수단(10), 상기 파라미터(y)는 인증값(V)의 전체 또는 부분을 구성함;
- 적어도 파라미터(y)로부터 상기 값이 구성된 후에 인증값(V)을 제공하기 위한 제2 출력 수단(9).
도2에서 제시된 실시예에서, 직렬-랜덤 발생기(7)는 상기 프랑스 특허 출원 FR 2 826 531에 기술된 타입의 대칭형 인증 방법을 사용한다. 따라서, 만약 f(K,M)이 이러한 종류의 방법의 계산 함수를 지정하는 경우(여기서, K는 대칭형 비밀키를 지정하고, M은 함수(f)의 모든 다른 피연산자들을 지정함), 난수(r)는 동일한 K 값을 보유하면서 상이한 M 값들에 함수(f)의 반복된 적용에 의해 발생될 수 있다. 예를 들어, f의 출력값(z)의 사이즈가 k 비트와 동일하고, 난수(r)의 사이즈가 16k 비트와 동일하면, 칩의 제1 인증에 사용되는 제1 난수(r)는 연속된 16 출력값들(f(K,M1), f(K,M2)...,f(K,M16))과 동일하게 만들어 질 수 있고; 제2 난수값은 연속된 16출력값들(f(K,M17),f(K,M18)...,f(K,M32))과 동일하게 만들어질 수 있으며, 모든 값들 Mi는 서로에 대해 상이하다.
도3은 상술한 종류의 직렬 의사-랜덤 발생기(6)의 다이어그램이다. 상기 발생기는 첫번째로 믹싱으로부터 얻어지는 데이터 아이템 E`=(e`1,e`2,...,e`n,..,e`N)을 그 출력에서 제공하기 위해 입력 파라미터들의 일부 또는 모두를 믹싱하는 수단(12), 두번째로 일련의 비트들(e`1,e`2,...,e`n,..,e`N)로부터 값 및 과거 상태에 부분적으로 의존하는 함수에 따라 과거 상태로부터 새로운 상태로 변경되는 유한 상태 머신(FSM)(13), 및 세번째로 상기 유한 상태 머신의 적어도 하나의 상태를 포함하는 입력 인자(input argument)들로부터 값(z)를 계산하고 그 후에 16개의 연속 출력값들 (f(K,M1),f(K,M2),...,f(K,M16))을 연결시킴으로써 선택된 난수(r) 값을 결정하는 출력 수단(14)을 포함한다. 믹싱 수단(12)의 입력 파라미터들은 비밀키(K), 칩의 내부 데이터(D), 데이터(D)의 메모리 어드레스, 칩의 외부 데이터(D`), 및 애플리케이션에 의해 제공되는 난수(R1)일 수 있다(이러한 리스트로 한정되는 것은 아니다).
믹싱 수단(12)은 입력 데이터의 선형 또는 비-선형 함수일 수 있는 믹싱 함수(MIX)를 실행한다.
입력 데이터의 스칼라 곱은 선형 함수의 제1 예이다.
선형 함수의 또 다른 예에서, 믹싱 수단은 선형 피드백 쉬프트 레지스터를 포함하고, 입력 파라미터들은 연속적으로 상기 레지스터로 입력되어 레지스터의 초기 상태 및/또는 피드백 비트들의 값에 영향을 미친다.
비-선형 함수의 추가적인 예에서, 믹싱 수단은 비-선형 피드백 쉬프트 레지스터를 포함하고, 입력 파라미터들의 비트들은 연속적으로 상기 레지스터로 입력된다. 출력값(S`)은 이러한 레지스터의 컨텐츠로부터 추출된 하나 또는 그 이상의 비트들로 구성될 수 있다.
유한 상태 머신(13)의 제1예는 불린(Boolean) 회로, 즉 k 비트들의 벡터(A`1,A`2,...,A`k)를 k+1 비트의 벡터(A1,A2,..,Ak+1)와 관련시키는 회로를 사용하고, 역기서 각각의 비트(A`i)는 배타적 논리합(XOR),OR,AND 및 NOT 연산과 같은 기본 연산들을 사용하여 비트들(A1,A2,..,Ak+1)로부터 획득되고, (A1,A2,..,Ak)는 자동장치의 과거 상태를 나타낸다. 유한 상태 머신은 k 비트들의 내부 상태(A1,A2,..,Ak)를 가지고, 새로운 벡터(A1,A2,..,Ak,S`e`)가 불린 회로의 입력에 존재할 때마다 새로운 상태(A`1,A`2,..,A`k)를 출력하며, 새로운 벡터는 내부 상태 및 믹싱 함수(MIX)의 출력으로 구성된다.
유한 상태 머신(13)의 제2예는 넘버(number)들의 테이블에 의해 정의된 비트 변환들을 사용한다. k=8이면, 바이트(A1,A2,..,A8)를 2개의 쿼드 (A1,A2,A3,A4) 및 (A5,A6,A7,A8)로 분할할 수 있고, 그리고 나서 각 쿼드에 대해 믹싱 함수의 출력 비트(E`e`) 값이 0인 경우에는 변환 T를 적용하고, E`e` 값이 1 인 경우에는 변환 U를 적용한다. 변환 T는 쿼드값(a`,b`,c`,d`)을 각 쿼드값(a,b,c,d)과 관련시키는 테이블에 의해 정의되고 이는 변환 U에도 동일하게 적용된다.
모든 입력 값들이 처리되면, 유한 상태 머신(13)은 임의의 최종 상태(F1,F2,..,Fk)에 있게 된다.
직렬 의사-랜덤 발생기의 출력 수단(14)은 일반적으로 유한 상태 머신의 최종 상태 및 연결(concatenation) 연산에 적용되는 항등함수인 출력 함수를 사용한다. 출력 수단(14)은 그 사이즈가 예를 들어 16k 비트인 난수(r)의 사이즈와 동일한 메모리 영역을 포함한다.
하나 또는 그 이상의 파라미터들(x)을 저장하는 제1 메모리 수단(8)은 일반적으로 비-휘발성 메모리, 가능하게는 재 기록될 수 있는 메모리로 구성된다. 파라미터(x)는 전자칩이 판매되기 전에 메모리에 프로그래밍된다. 파라미터(x)를 계산하는데 사용되는 난수(r) 값은 칩이 동일한 값을 정확하게 계산할 수 있도록 선 택되어야 한다. 도2에서 예로서 제시되는 직렬 의사-랜덤 발생기에서, 이는 비밀키(K)가 칩 및 애플리케이션에 의해 공유됨을 의미한다. 따라서, 칩이 유통되기 전에, 애플리케이션은 인증 방법을 반복적으로 적용함으로써 다수의 x 값들을 계산하고(여기서, 그 계산함수는 f로 표시됨), 이러한 값들은 칩의 데이터 메모리에 저장한다. 각 인증시에, 칩은 난수(r)를 재계산하고 데이터 메모리에서 파라미터(x)의 대응값을 판독한다. 도2에서 예로서 제시되는 직렬 의사-랜덤 발생기에서, r 및 x 사이의 대응관계는 r의 특정값에 대응하는 x 값의 어드레스를 결정하기 위해 Mi 정보 값을 선택함으로써 설정되고, 0 이상인 i 에 대한 Mi+1의 값은 Mi 값을 증분시킴으로써 획득된다.
메모리 공간을 절약하기 위해, 파라미터(x)는 바람직하게는 아이템 그 자체와 동일하기보다는 해쉬 함수(h)에 의해 발생된 아이템(gr)의 이미지와 동일하도록 만들어 질 수 있다(애플리케이션 데이터와 같은 다른 아이템들도 가능함); 즉 x=h(gr,D)이고, 여기서 D는 예를 들어 애플리케이션에 관련된 데이터를 포함하는 임의적인 필드를 표시한다. D는 예를 들어 애플리케이션에 의해 결정된 유로(Euros) 량을 표시한다. 이러한 경우, 각 쿠폰은 전자코인을 나타내고, 각 인증은 코인의 소비를 나타낸다.
거래에 특정된 랜덤값(r)에 링크되는 파라미터(x)를 출력하는 제1 출력 수단(9)은 일반적으로 입력/출력 버퍼를 포함한다.
직렬 함수를 실행하는 수단(10)의 예는 도면 4를 참조로 기술된다. 직렬 함 수의 입력 파라미터들은 난수(r) 및 비대칭 키들 쌍(s,p)에 속하는 개인 비밀키(s)이다. 키(p)는 공용키이다.
이러한 수단(10)은 캐리를 계산 및 고려하는 비트 합산기를 포함한다.
r의 현재 비트(ri) 값은 제1 레지스터(15)에서 캡쳐되고, s의 현재 비트(si) 값은 제2 레지스터(16)에서 캡쳐된다. 제3 레지스터(17)는 이전 비트 합산들로부터 캐리(ci)를 캡쳐한다. 마지막으로, 제4 레지스터는 현재 비트들(ri 및 si) 값들과 이전 합산에서 획득되고 제3 레지스터(17) 컨텐츠에 상응하는 캐리를 합산한 후에 획득된 비트(yi)를 캡쳐한다. 캐리(ci)는 이전 비트들 합산시에 발생되는 캐리(AND 게이트(19)의 출력, 그 입력들은 첫번째 2개의 레지스터들(15,16)의 출력들임) 및 현재 비트들 합산시에 발생되는 캐리(그 입력이 현재 비트(ri 및 si)의 값들인 AND 게이트(20)의 출력)를 고려함으로써 발생된다. 중간 AND 게이트(21)는 캐리가 선행하는 비트들 합산시에 발생되고 현재 비트들중 하나만이 그 입력들이 비트들 값인 XOR 게이트(22)의 출력에서 1인 경우에 캐리를 발생시킨다.
따라서, 캐리는 그 입력들이 현재 비트들(ri 및 si)인 중간 AND 게이트(21) 및 AND 게이트(20) 출력 사이의 OR 연산의 결과이다. 이러한 캐리(ci)는 ri 및 si의 다음 비트들 합산이 고려되도록 제3 레지스터(17)에서 캡쳐된다.
비트(yi)는 현재 비트들(ri 및 si)의 값들(그 입력들이 현재 비트들(ri 및 si)의 값인 XOR 게이트(22) 출력에서) 및 캐리의 값(그 입력들이 선행하는 XOR 게이트(22)의 출력 및 제3 레지스터(17)의 출력인 XOR게이트(24)의 출력에서)을 합산함으로써 발생된다.
레지스터(15,16,17,18)의 출력들은 0으로 초기화된다.
이는 최종적으로 yi=ri+si+ci(mod2) 및 ci+1=ri+si+ci(div2) 를 발생시키고, 여기서 c0는 0과 동일하다.
특정 애플리케이션에서, 직렬 함수는 애플리케이션에 의해 제공되는 난수(r) 형태로 추가적인 입력 파라미터를 가진다.
칩이 도2에서 제시되는 방법에 의해 난수(r)를 발생시키고, 그리고 나서 상기 난수의 값에 상응하는 그 데이터 메모리내의 파라미터(x) 값을 판독한 후에(예를 들어 함수 x=gr을 사용하여), x 값을 애플리케이션에 전송하고, 여기서 애플리케이션으로 그 사이즈가 1비트로 감소되는 난수(t)를 칩으로 전송한다.
그리고 나서 2개의 상황이 발생된다; t의 값이 0이면, 칩은 y=r을 선택하고, t 의 값이 1이면 칩은 y=r+s를 선택한다. 이러한 선택을 구현하는 방법은 당업자가 잘 이해할 수 있기 때문에 상술하지 않는다.
인증값(V)는 y와 동일하게 취해지고, 애플리케이션으로 전송된다.
인증은 t가 0인 경우 등식 gy=x를 테스트하고 t가 1인 경우에는 등식 gy=xp를 테스트하며, 여기서 함수 p=gs에 의해 정의되는바와 같이 p는 그 비밀키(s)에 대응하는 칩의 공용키이다. 이러한 파라미터들이 충분히 크게 되면, 현재 널리 사용되는 이산 로그 가설을 사용하여 g 및 p로부터 s를 결정하는 것은 용이하지 않다.
특정한 실시예에서, 해쉬 함수(h)는 x를 계산하는데 사용될 수 있다. 이러한 경우, 검증식은 t가 0인 경우 h(gy,d)이고, t가 1인 경우에는 h(gy/p,D)=x이다. 검증식에서 임의의 분할을 피하기 위해서, y=r+s 가 아니라 y=r-s를 선택하는 것이 가능하며, 이 경우 제2 검증식은 h(gy?p,D)=x 가된다. 또 다른 옵션은 p=gs가 아니라 p=g-s를 선택하는 것이며, 이는 다음 검증식을 발생시킨다; h(gy,D)=x 및 h(gy?p,D)=x.
이전에 설명된 실시예들에서, 비밀키(s)를 알고 있는 칩을 제외한 다른 칩은 애플리케이션이 유효한 것으로 인지하고 있는 인증값을 제공하는 2개의 기회 중 많아야 한번의 기회를 갖는다. 이는 이미 진짜칩과 복제칩사이의 구분을 만들지만, 이러한 구분은 실제 상황에서는 불충분하다.
성공적인 복제의 확률을 상당히 감소시키기 위해서, 하나의 해법은 난수(t)의 비트 수(m)를 증가시키는 것이다. 예를 들어, 난수(t)는 64비트(t63,t62,..,t0) 스트링일 수 있고, 여기서 오직 하나의 비트만이 1과 동일하다. ti가 1과 동일하도록 i가 단지 첨자(suffix)이면 , y의 값은 y=r+2is와 동일하게 만들어지고, 이는 r 및 i비트만큼 좌측으로 쉬프팅(상위비트들이 좌측에 위치하는 경우)되어 획득된 정수를 더한 량에 해당하기 때문에 순차적으로 계산하기가 매우 용이하다. 이러한 검증식은
Figure 112010086915824-pat00001
이다. 이러한 조건들 하에서, 비밀키(s)를 알고있는 칩을 제외한 다른 칩은 애플리케이션이 유효하다고 인식하는 인증값을 제공하는 64개의 기회중 기껏해야 한번의 기회만을 갖는다.
특정 애플리케이션에서, 해쉬함수(h)는 x를 계산하는데 사용될 수 있다. 이러한 경우, 검증식은 다음과 같다:
Figure 112004002309349-pat00002
. 검증식에서 임의의 분할을 방지하기 위해서, y=r+2is가 아닌 y=r-2is를 선택하는 것이 가능하고, 이 경우 제2 검증식은
Figure 112004002309349-pat00003
가 된다. 또 다른 옵션은 p=gs가 아니라 p=g-s를 선택하는 것이고, 이는 검증식
Figure 112004002309349-pat00004
를 발생시킨다.
제시된 솔루션에 있어서, 그리고 보안의 관점에서, 이는 t값에 있어서 상술한 스트링(t) 대신에 0 에서 m-1까지의 정수를 선택하는 것과 동일한 것에 해당하며, 여기서, y=r+2ts 와 동일하게 y가 취해지고 검증식은 gy=x*
Figure 112004002309349-pat00005
가 된다.
특정 애플리케이션에서, 해쉬 함수(h)는 x를 계산하는데 사용될 수 있다. 이러한 경우, 검증식은 다음과 같다: h(gy÷
Figure 112004002309349-pat00006
,D)=x. 검증식에서 임의의 분할을 방지하기 위해서, y=r+2ts가 아닌 y=r-2ts를 선택하는 것이 가능하고, 이 경우 제2 검증식은 h(gy?
Figure 112004002309349-pat00007
,D)=x가 된다. 또 다른 옵션은 p=gs가 아니라 p=g-s를 선택하는 것이고, 이는 검증식 h(gy?
Figure 112004002309349-pat00008
,D)=x를 발생시킨다.
그리고 보안의 관점에서, 이는 t값에 있어서 상술한 스트링(t) 대신에 0 에서 m-1까지의 정수를 선택하는 것과 동일한 것에 해당하며, 여기서, y=r+ts 와 동일하게 y가 취해지고 검증식은 gy=xpt가 된다.
특정 실시예에서, 해쉬 함수(h)는 x를 계산하는데 사용될 수 있다. 이러한 경우, 검증식은 h(gy/pt,D)=x 이다. 검증식에서 임의의 분할을 피하기 위해서, y=r+ts 가 아니라 y=r-ts를 선택하는 것이 가능하며, 이 경우 제2 검증식은 h(gy?pt,D)=x 가된다. 또 다른 옵션은 p=gs가 아니라 p=g-s를 선택하는 것이며, 이는 검증식 h(gy?pt,D)=x 을 발생시킨다.
난수(t)는 물론 다른값들을 가질 수 도 있다.
제2 출력 수단(9)(인증값 V)은 일반적으로 파라미터(y)에 적용되는 항등함수인 출력 함수를 사용한다. 제2 출력 수단(9)은 예를 들어 그 사이즈가 파라미터(y) 사이즈와 동일한 메모리 영역을 포함한다.
본 발명에 따른 전자칩과 애플리케이션 사이의 거래시에, 애플리케이션 및 전자칩은 위조로부터 전자칩을 보호하기 위해 비대칭 암호화 방법을 사용하고, 이러한 방법에서 애플리케이션은 칩을 검증하기 위해 본 발명에 따른 인증장치를 사용한다. 상기 장치는 칩의 비밀키(s)에 링크되는 적어도 공용키(p)를 포함하는 공용 파라미터만을 사용하여 전자칩에 의해 계산된 인증값(V)을 검사하기 위해 본 방법의 검증 함수를 실행시키는 수단을 포함한다.
상술한 본 발명의 방법에 대한 실시예들 중 하나에서, 검증장치는 파라미터(t) 값의 함수로서 인증값(V)를 x 값 또는 x 값 및 그 비밀키(s)에 대응하는 칩의 공용키(p)의 곱(xp)과 인증값(V)에 제공되는 수학적 함수에 의해 제공되는 결과(gy)를 비교하고, 여기서 y는 인증값(V)과 동일하고, p는 그 비밀키(s)에 대응하는 칩의 공용키이고, 함수 p=gs에 의해 정의된다.
상기 수단은 일반적으로 컴퓨터를 포함한다.
본 발명을 통해 특히 저비용으로 인해 하드-와이어드 논리 칩들을 사용하는 애플리케이션과 같이 많은 칩을 배치하는 애플리케이션들에서 능동적인 공용키 인증 매커니즘을 하드-와이어드 논리 칩에 통합하는 것이 가능해진다.

Claims (33)

  1. 전자칩과 애플리케이션 사이의 거래(transaction)들에서 위조로부터 하드-와이어드 전자 논리칩을 보호하는 비대칭 암호화 방법으로서, 상기 방법은 상기 전자칩에서 입력 파라미터들로부터 인증값(V)을 계산하며,
    상기 방법은,
    상기 칩이 상기 칩 내에 포함된 직렬 의사 랜덤 발생기에 의해 거래에 특정한 의사-난수(r)를 발생시키는 단계;
    상기 거래에 앞서 애플리케이션에 의해 계산되고, 수학적 관계에 의해 상기 난수(r)와 관련되고, 그리고 상기 칩의 데이터 메모리에 저장되는 파라미터(x)를 상기 칩이 상기 애플리케이션으로 전송하는 단계;
    입력 파라미터들로서 적어도 상기 거래에 특정한 난수(r) 및 한쌍의 비대칭 키들에 속하는 개인키(s)를 가지는 직렬 함수에 의해 상기 칩이 파라미터(y)를 계산하는 단계 － 상기 파라미터(y)는 상기 인증값(V)의 전체 또는 부분을 구성함 －;
    상기 칩이 상기 인증값(V)을 상기 애플리케이션으로 전송하는 단계; 및
    입력 파라미터들이 적어도 공용키(p)를 포함하는 공용 파라미터들로 구성되는 검증 함수에 의해 상기 애플리케이션이 상기 인증값(V)을 검증하는 단계를 포함하는, 비대칭 암호화 방법.
  2. 제1항에 있어서,
    상기 거래에 특정한 난수(r)를 발생시키는 단계는,
    믹싱 함수에 의해 입력 파라미터들의 일부 또는 모두를 믹싱하고, 믹싱 함수의 출력으로서 일련의 비트들을 제공하는 단계;
    적어도 과거 상태 및 일련의 비트들의 값에 의존하는 함수에 따라 과거 상태로부터 새로운 상태로 유한 상태 머신(FSM)의 상태를 변경하는 단계; 및
    상기 유한 상태 머신의 적어도 하나의 상태를 포함하는 입력 인자(input argument)들을 갖는 출력 함수에 의해 상기 난수(r)의 전체 또는 일부를 형성하기 위해 일련의 랜덤 비트들을 결정하는 단계를 포함하는, 비대칭 암호화 방법.
  3. 제2항에 있어서,
    하나의 입력 파라미터는 상기 칩 및 상기 애플리케이션에 의해 공유되는 비밀키(K)이고 상기 칩의 보호된 메모리 영역에 저장되는, 비대칭 암호화 방법.
  4. 제1항에 있어서,
    상기 수학적 관계는 적어도 결합적(associative) 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템인, 비대칭 암호화 방법.
  5. 제4항에 있어서,
    상기 세트(G)는 정수들로 구성되는 그룹 Zn *이며, 상기 정수들의 값들은 양의 값 또는 제로이며 상기 정수들은 n보다 작고 n과 서로소(prime)인, 비대칭 암호화 방법.
  6. 제4항에 있어서,
    상기 세트(G)는 임의의 유한 바디(finite body)에서 구성되는 임의의 타원 커브인, 비대칭 암호화 방법.
  7. 제1항에 있어서,
    상기 직렬 함수는 합산, 감산, 및 좌 또는 우-쉬프팅을 포함하는 리스트로부터의 연산들을 실행하는 수학적 함수인, 비대칭 암호화 방법.
  8. 제7항에 있어서,
    상기 수학적 함수는 단지 합산만을 실행하는, 비대칭 암호화 방법.
  9. 제7항에 있어서,
    상기 수학적 함수는 단지 감산만을 실행하는, 비대칭 암호화 방법.
  10. 제7항에 있어서,
    수학적 함수 입력 인자들은 입력 파라미터들을 추가로 포함하고, 상기 수학적 함수는 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당된 값의 함수로서 연산들 y=r 및 y=r+s 중 하나를 실행하는 과정을 수반하는, 비대칭 암호화 방법.
  11. 제10항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 검증 함수는 상기 함수를 상기 인증값(V)에 적용하여 획득된 결과와 값(x) 또는 값(x) 및 자신의 비밀키(s)에 대응하는 상기 칩의 공용키(p)의 곱과의 비교를 상기 파라미터(t)의 함수로서 수행하며, 이는 파라미터(t) 값의 함수로서 등식들 gy=x 및 gy=xp 중 하나를 테스트하는 것에 해당하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=gs에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  12. 제7항에 있어서,
    상기 수학적 함수는 추가적인 입력 인자들을 위해 입력 파라미터들을 가지며, 상기 수학적 함수는 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당된 값의 함수로서 연산 y=r 또는 연산 y=r-s를 실행하는 과정을 포함하는, 비대칭 암호화 방법.
  13. 제12항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 검증 함수는 상기 수학적 함수를 상기 인증값(V)에 적용하여 획득된 결과와 값(x) 또는 값(x) 및 자신의 비밀키(s)에 대응하는 상기 칩의 공용키(p)의 곱과의 비교를 파라미터(t) 값의 함수로서 수행하며, 이는 파라미터(t) 값의 함수로서 등식 gy=x 또는 등식 gy?p=x를 테스트하는 것에 해당하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 등식 p=gs에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  14. 제7항에 있어서,
    상기 수학적 함수는 추가적인 입력 인자들을 위해 입력 파라미터들을 가지며, 상기 수학적 함수는 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당되는 값의 함수로서 연산 y=r+2is를 실행하는 과정을 포함하며, 상기 파라미터(t)는 m개의 비트들의 스트링(tm-1,...,to)으로 구성되며, 상기 m개의 비트들 중 오직 하나의 비트 ti만이 1과 동일하고, m은 자연수이며, i는 0 내지 m-1의 범위에 있는 인덱스인, 비대칭 암호화 방법.
  15. 제14항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 검증 함수는 파라미터(t) 값의 함수로서 등식
    Figure 112010086915824-pat00009
    를 테스트하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=gs에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  16. 제7항에 있어서,
    상기 수학적 함수는 추가적인 입력 인자들을 위해 입력 파라미터들을 가지며, 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당되는 값의 함수로서 연산 y=r+2ts를 실행하는 과정을 포함하는, 비대칭 암호화 방법.
  17. 제16항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 검증 함수는 파라미터(t) 값의 함수로서 등식
    Figure 112010086915824-pat00010
    를 테스트하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=gs에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  18. 제7항에 있어서,
    상기 수학적 함수는 추가적인 입력 인자들을 위해 입력 파라미터들을 가지며, 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당되는 값의 함수로서 연산 y=r+ts를 실행하는 과정을 포함하며, 여기서 t는 정수인, 비대칭 암호화 방법.
  19. 제18항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 검증 함수는 상기 함수를 상기 인증값(V)에 적용하여 획득된 결과와 값(x) 또는 값(x) 및 자신의 비밀키(s)에 대응하는 상기 칩의 공용키(p)의 곱과의 비교를 파라미터(t) 값의 함수로서 수행하며, 이는 파라미터(t) 값의 함수로서 등식 gy=xpt를 테스트하는 것에 해당하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=gs에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  20. 제1항에 있어서,
    상기 칩으로부터 상기 애플리케이션으로 전송되는 파라미터(x)는 수학적 함수에 의해 난수(r)와 관련되는 적어도 하나의 아이템 및 상기 애플리케이션에 링크되는 데이터를 포함하는 선택적(optional) 필드(D)에 해쉬 함수를 적용한 결과인, 비대칭 암호화 방법.
  21. 제20항에 있어서,
    상기 수학적 함수는 추가적인 입력 인자들을 위해 입력 파라미터들을 가지며, 상기 수학적 함수는 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당되는 값의 함수로서 연산 y=r+2is를 실행하는 과정을 포함하며, 상기 파라미터(t)는 m개의 비트들의 스트링(tm-1,...,to)으로 구성되며, 상기 m개의 비트들 중 오직 하나의 비트 ti만이 1과 동일하고, m은 자연수이며, i는 0 내지 m-1의 범위에 있는 인덱스인, 비대칭 암호화 방법.
  22. 제21항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 검증 함수는 파라미터(t) 값의 함수로서 등식
    Figure 112010086915824-pat00011
    를 테스트하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=gs에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키이며, h()는 상기 해쉬 함수인, 비대칭 암호화 방법.
  23. 제21항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 검증 함수는 등식
    Figure 112010086915824-pat00012
    를 테스트하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=g-s에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키이며, h()는 상기 해쉬 함수인, 비대칭 암호화 방법.
  24. 제20항에 있어서,
    상기 수학적 함수는 추가적인 입력 인자들을 위해 입력 파라미터들을 가지며, 상기 수학적 함수는 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당되는 값의 함수로서 연산 y=r-2is를 실행하며, 상기 파라미터(t)는 m개의 비트들의 스트링(tm-1,...,to)으로 구성되며, 상기 m개의 비트들 중 오직 하나의 비트 ti만이 1과 동일하고, m은 자연수이며, i는 0 내지 m-1의 범위에 있는 인덱스인, 비대칭 암호화 방법.
  25. 제24항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 검증 함수는 등식
    Figure 112010086915824-pat00018
    를 테스트하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=g-s에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키이며, h()는 상기 해쉬 함수인, 비대칭 암호화 방법.
  26. 제20항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고, 여기서 상기 칩으로부터 상기 애플리케이션으로 전송되는 파라미터(x)는 타입 x=h(gr,D)의 관계식을 적용한 결과이고, 여기서 D는 상기 애플리케이션에 링크되는 데이터를 포함하는 선택적 필드를 나타내고, h()는 상기 해쉬 함수인, 비대칭 암호화 방법.
  27. 제26항에 있어서,
    상기 직렬 함수는 입력 파라미터들의 형태로 입력 인자들을 가지며 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당된 값의 함수로서 연산 y=r 또는 연산 y=r+s 중 하나를 실행하며, 여기서 상기 검증 함수는 파라미터(t) 값의 함수로서 값(x)를 값 h(gy,D) 또는 값 h(gy?p,D)와 비교하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 등식 p=g-s에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  28. 제26항에 있어서,
    상기 직렬 함수는 입력 인자들을 위해 입력 파라미터들을 가지며 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당된 값의 함수로서 연산 y=r 또는 연산 y=r+s 중 하나를 실행하며, 여기서 상기 검증 함수는 파라미터(t) 값의 함수로서 값(x)를 값 h(gy,D) 또는 값 h(gy?p,D)와 비교하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=g-s에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  29. 제26항에 있어서,
    상기 직렬 함수는 입력 인자들을 위해 입력 파라미터들을 가지며 상기 애플리케이션에 의해 상기 직렬 함수의 입력 파라미터(t)에 할당된 값의 함수로서 연산 y=r 또는 연산 y=r-s 중 하나를 실행하며, 여기서 상기 검증 함수는 파라미터(t) 값의 함수로서 값(x)를 값 h(gy,D) 또는 값 h(gy?p,D)와 비교하며, 여기서 y는 상기 인증값(V)과 동일하고, p는 함수 p=gs에 의해 정의되는 바와 같이 비밀키(s)에 대응하는 상기 칩의 공용키인, 비대칭 암호화 방법.
  30. 제7항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고,
    상기 세트(G)는 정수들로 구성되는 그룹 Zn *이며, 상기 정수들의 값들은 양의 값 또는 제로이며 상기 정수들은 n보다 작고 n과 서로소(prime)인, 비대칭 암호화 방법.
  31. 제7항에 있어서,
    상기 수학적 관계는 적어도 결합적 특성을 갖는 연산이 제공되는 함수 x=gr을 포함하며, g는 상기 애플리케이션에 의해 미리 선택되는 세트(G)에 있는 아이템이고,
    상기 세트(G)는 임의의 유한 바디(finite body)에서 구성되는 임의의 타원 커브인 비대칭 암호화 방법.
  32. 전자칩 및 애플리케이션 사이의 거래들에서 위조로부터 전자칩을 보호하는 비대칭 암호화 방법을 수행하도록 구성되는 장치로서, 상기 비대칭 암호화 방법은 상기 전자칩에서 입력 파라미터들로부터 인증값(V)를 계산하는 것으로 구성되며, 상기 장치는,
    거래에 특정한 난수(r)를 발생시키기 위한 직렬 의사-랜덤 발생기;
    상기 거래에 앞서 상기 애플리케이션에 의해 계산되고, 수학적 관계에 의해 난수(r) 값과 관련되는 파라미터(x)의 하나 이상의 값들을 저장하기 위한 제 1 메모리 수단;
    상기 칩으로부터 상기 애플리케이션으로 상기 거래에 특정한 난수(r)와 관련되는 파라미터(x)를 전송하기 위한 수단;
    입력 파라미터들로서 적어도 상기 거래에 특정한 난수(r) 및 비대칭 키들의 쌍에 속하는 개인키(s)를 가지며, 출력으로서 파라미터(y)를 제공하는 직렬 함수를 실행하기 위한 수단; 및
    적어도 상기 파라미터(y)로부터 상기 인증값(V)을 구축하도록 구성되는 출력 수단을 포함하는, 비대칭 암호화 방법을 수행하도록 구성되는 장치.
  33. 삭제
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