KR101139915B1 - 내정전성 발광소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적층된 n-마이크로 층 과 n-클래드 층; 상기 n-클래드 층상의 일부분에 적층된 활성층, p-클래드 층, 과 p-캡 층; 상기 p-캡층의 일부분에 형성된 투명전극과 p-전극; 상기 n-클래드 층 상의 타부분를 덮으며, 활성층, p-클래드층, p-캡층 옆면에 접하여 형성된 n-전극; 상기 p-전극과 n-전극 사이에 형성된 절연층; 을 포함하는 반도체 발광소자에 관한 것으로서, 정전기(electrostatic discharge)에 대한 내성이 있고, 전기적 충격에 강한 고신뢰성의 발광다이오드 소자를 제공할 수 있다.

Description

내정전성 발광소자 및 그 제조방법{LIGHT EMITTING DEVICE FOR PREVENTING ESD AND METHOD FOR MANUFACTURE THEREOF}
본 발명은 내정전성 발광소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 n전극이 p전극과 절연되며, 정전기가 발생할 확률이 적은 적층구조를 가지는 반도체 발광소자 및 그 제조방법에 관한 것이다.
에너지 절약형 발광소자로서 LED(light emitting diode)가 사용되고 있다. 소모전력이 적고 수명이 긴 장점이 있으나 가격이 비싸고 발열 및 정전기에 취약한 단점을 가지고 있다. 정전기에 대비하여 제너다이오드를 설치하는 방법이 알려져 있으나, 제너다이오드를 발광소자외부에 연결하는 형태로 사용되고 있어서 소자제작의 효율이 떨어지고 비용이 증가하는 문제가 있다.
본 발명은 위와 같은 종래의 발광소자가 갖는 정전기대응방법의 문제점을 해결하기 위한 것으로서, 구동전압이하에서의 전하축적(career accumulation)을 방지하여 정전기발생을 방지할 수 있는 효과를 낼 수 있는 반도체 발광소자를 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 발광소자는 n-마이크로 층; 상기 n-마이크로 층상에 적층된 n-클래드 층; 상기 n-클래드 층상의 일부분에 적층된 활성층, p-클래드 층, 과 p-캡 층; 상기 p-캡층의 일부분에 형성된 p-전극; 상기 n-클래드 층상의 타부분를 덮으며, 활성층, p-클래드, p-캡층 옆면에 접하고, p-캡층의 상부에 걸쳐서 형성된 n-전극; 상기 p-전극과 n-전극 사이에 형성된 절연층; 을 포함한다.
또한, 상기 n-마이크로층의 외부면이 요철을 갖는 것을 특징으로 한다.
또한, 상기 p-전극이 투명전극인 것을 특징으로 한다.
또한, 상기 p-전극이 투명전극과 메탈전극의 이중구조를 갖는 것을 특징으로 한다.
또한, 상기 p-전극이 이종의 메탈층으로 이루어진 것을 특징으로한다.
또한, 상기 n-전극의 최상부 높이와 p-전극의 최상부 높이가 수평인 것을 특징으로 한다.
또한, 상기 절연층이 p-캡층상의 n-전극 하부까지 형성된 것을 특징으로 한다.
또한, 상기 p-전극과 n-전극이 PCB상의 각각의 메탈패드와 본딩된 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 발광소자의 제조방법은 기판을 준비하는 단계; 상기 기판 상에 닷패턴을 형성하는 단계; 상기 기판 상에 n-마이크로층, n-클래드 층, 활성층, p-클래드 층, p-캡 층을 순차 성장시키는 단계; 상기 p-캡, p-클래드, 활성층과 n-클래드 일부를 식각시키는 단계; 상기 p-캡층에 p-전극을 성장시키는 단계; 절연층을 성장시킨 후 상기 p-전극의 측면에 일부를 남기고 식각하는 단계; 상기 n-클래드 층에 n-전극을 증착하면서 활성층, p-클래드, p-캡층의 옆면과 p-캡층의 상부에 걸쳐서 접하도록 형성하는 단계를 포함한다.
또한, 상기 n-전극의 최상부 높이가 p-전극의 최상부 높이와 수평을 이루는 것을 특징으로 한다.
또한, 상기 기판과 n-마이크로층을 분리하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 절연층이, p-캡층의 상부와 n-전극의 하부사이에 남겨지는 것을 특징으로 한다.
또한, 상기 n-전극과 p-전극을 PCB상의 각각의 메탈패드에 본딩하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 의해 정전기(electrostatic discharge)에 대한 내성이 있고, 전기적 충격에 강한 고신뢰성의 발광 소자를 제공할 수 있게 된다. 아울러 플립칩 타입을 선택함으로써 발광소자의 제조과정에서 와이어 본딩과 다이 본딩과정의 생략으로 공정의 단순화 및 제조비용을 절감할 수 있으며 패키지의 두께를 줄일 수 있는 효과가 있어 발광 효율을 극대화하는 한편, 발광소자를 다른 패키지 및 인쇄회로기판에 곧바로 실장할 수 있게 된다.
도 1은 본 발명의 제1실시예에 의한 발광소자가 PCB에 본딩된 것을 도시한 단면도.
도 2는 본 발명의 제1실시예에 의한 발광소자의 단면도.
도 3은 본 발명의 제2실시예에 의한 발광소자의 단면도.
도 4는 본 발명의 제2실시예에 의한 발광소자의 평면도.
도 5는 본 발명의 실시예에 의한 발광소자의 제조방법의 개략도.
도 6은 본 발명의 제2실시예에 의한 발광소자의 평면도.
도 7은 본 발명의 제2실시예에 의한 발광소자의 단면도.
도 8은 본 발명의 제2실시예에 의한 발광소자의 저항값.
도 9는 본 발명의 제2실시예에 의한 발광소자의 평면도.
도 10은 본 발명의 제2실시예에 의한 발광소자의 단면도.
도 11은 본 발명의 제2실시예에 의한 발광소자의 저항값의 실측도.
도 12는 본 발명의 제2실시예에 의한 발광소자의 실측값의 그래프.
도 13은 본 발명의 제2실시예에 의한 발광소자의 실측값의 측정조건.
이하 본 발명을 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다. 이러한 실시예는 본 발명에 대하여 당업계에서 통상의 지식을 가진 자에게 발명의 범위를 예시하기 위해 제공되는 것이다. 본 발명은 이하에서의 실시예들에 한정되는 것이 아니라, 본 발명의 특허청구범위가 제시하는 범위 내에서 다양한 형태로 구현될 수 있다.
또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다.
먼저 발광소자의 구조에 대해 설명한 후, 상기 발광소자의 제조방법에 대해 설명한다. 본 실시예에 의한 발광소자는 LED(Light Emitting Diode)를 예로 들어 설명하나 이에 한정하는 것은 아니다.
도 1은 본 발명의 제1실시예에 의한 발광소자가 PCB에 본딩된 것을 도시한 단면도이고, 도 2는 본 발명의 제1실시예에 의한 발광소자의 단면도이고, 도 3은 본 발명의 제2실시예에 의한 발광소자의 단면도이고, 도 4는 본 발명의 제2실시예에 의한 발광소자의 평면도이고, 도 5는 본 발명의 실시예에 의한 발광소자의 제조방법의 개략도이고, 도 6은 본 발명의 제2실시예에 의한 발광소자의 평면도이고,도 7은 본 발명의 제2실시예에 의한 발광소자의 단면도이고, 도 8은 본 발명의 제2실시예에 의한 발광소자의 저항값이고, 도 9는 본 발명의 제2실시예에 의한 발광소자의 평면도이고, 도 10은 본 발명의 제2실시예에 의한 발광소자의 단면도이고, 도 11은 본 발명의 제2실시예에 의한 발광소자의 저항값의 실측도이고, 도 12는 본 발명의 제2실시예에 의한 발광소자의 실측값의 그래프이고, 도 13은 본 발명의 제2실시예에 의한 발광소자의 실측값의 측정조건이다.
도 2에 도시된 바와 같이, 본 발명의 제1실시예에 의한 발광소자는 n-마이크로 층; 상기 n-마이크로 층상에 적층된 n-클래드 층; 상기 n-클래드 층상의 일부분에 적층된 활성층, p-클래드 층, 과 p-캡 층; 상기 p-캡층의 일부분에 형성된 p-전극; 상기 n-클래드 층상의 타부분를 덮으며, 활성층, p-클래드, p-캡층 옆면에 접하고, p-캡층의 상부에 걸쳐서 형성된 n-전극; 상기 p-전극과 n-전극 사이에 형성된 절연층; 을 포함한다.
도 2의 발광소자는 반도체층을 성장시키기 위한 기판(15)과 분리된 상태로서, PCB(13)에 본딩되지 않은 상태를 도시한 것이다. 기판은 PCB와의 본딩전 또는 후에 분리될 수 있다.
상기 발광소자의 각층은 반도체층으로 형성되어 있으며, 상기 반도체층은 n형층과 활성층 및 p형층을 포함하며, Si 박막, GaN 박막, AlN 박막, InGaN 박막, AlGaN 박막, AlInGaN 박막 및 이들을 포함하는 반도체 박막 중 적어도 하나를 포함하여 형성되는 것이 바람직하다. 여기서, 상기 n형층은 다수 캐리어가 전자인 층으로서, n형 반도체층과 n-클래드층으로 구성될 수 있다.
본 발명의 실시예에서는 GaN 박막을 사용하였으며, n-마이크로층, n-클래드층은 n형 반도체이며, p-클래드층, p-캡층은 p형 반도체층 이다.
상기와 같은 반도체층은 한층으로 형성할 수도 있으나, 다층으로 적층되어 있는 구조가 될 수도 있다.
이러한 반도체층 중 다수 캐리어가 전자인 n형층은 전술한 반도체층에 Si, Ge, Se, Te, C 등과 같은 n형 불순물을 주입하여 형성할 수 있다.
또한, 상기 반도체층 중 다수 캐리어가 정공인 p형층으로서, 전술한 반도체층에 Mg, Zn, Be, Ca, Sr, Ba 등과 같은 p형 불순물을 주입하여 형성할 수 있다.
상기 활성층은 n형층에서 제공된 전자와 p형층에서 제공된 정공이 재결합되면서 소정 파장의 광을 출력하는 층이다.
이러한 활성층은 우물층(well layer)과 장벽층(barrier layer)을 교대로 적층하여 단일 양자 우물 구조 또는 다중 양자 우물 (multiple quantum well) 구조를 갖는 다층의 반도체층으로 형성할 수 있다.
이때, 활성층을 이루는 반도체 재료에 따라 출력되는 광의 파장이 변화되므로, 목표로 하는 출력 파장에 따라 적절한 반도체 재료를 선택하는 것이 바람직하다.
도 2에 도시된 바와 같이, 상기 n-마이크로층(1)은 발광소자의 최하부에 형성된다.
상기 n-마이크로층(1)의 하면에는 광방출 효율을 향상시키기 위해 규칙적인 또는 불규칙적인 마이크로 단위의 요철 패턴이 형성된다.
이와 같이 요철이 형성된 n-마이크로층(1)을 형성하면, 별도의 추가공정 없이도 발광소자의 표면에서 광산란이 증가하여 광방출 효율이 증대되는 효과를 얻을 수 있다.
이때 n-마이크로층(1)은 5㎛ 이상 성장시켜 평탄면을 형성하는 것이 바람직하다. 이와 같이, 평탄면을 형성하게 되면 그 위에 성장되는 에피의 품질을 극대화할 수 있다.
상기 n-마이크로층(1)의 상부에는 n-클래드층(2), 활성층(3), p-클래드층(4), p-캡층(5)이 순서대로 적층된다.
n-클래드층(2), 활성층(3), p-클래드층(4), p-캡층(5)은 연속으로 성장될 수 있다.
상기 활성층(3)은 청색의 해양용 조명의 발광파장(470㎚ ~ 500㎚)을 발산하도록 형성하는 것이 바람직하다.
상기 p-전극(7)은 p-캡의 상면에 형성되며 투명전극(ITO)으로 형성할 수 있다.
상기 p-전극(7)은 투명전극과 메탈전극의 이중구조로 형성하는 것도 가능하다.
또한, 상기 p-전극(7)은 이종의 메탈층으로 형성하는 것도 가능하다.
상기 n-전극(9)은 n-클래드(2)의 상부 일부분과 활성층(3), p-클래드(4)의 식각된 옆면과 상면, 절연층(8)의 측면에 접하여 형성된다.
상기 n-전극(9)은 Ti/Al로 형성할 수 있으며, DC스퍼터링 또는 e-beam으로 증착한다.
본 실시예에서는 e-beam을 사용하여 증착하는 경우를 예시한다.
진공도 5x10-6이하에서 우선 Ti을 증착율 0.5~1Å/sec 정도로, 두께는 250~500 Å 정도 증착 후 연속하여 일반적인 증착조건을 적용하여 Al을 5㎛ 증착한다. Al을 5㎛ 증착하기 위해서는 빠른 증착율로 증착을 해야 하는데 초기에는 5~10Å/sec 로 올리다가 1000Å 정도 되면 증착율을 증가(예: ~50Å/sec 정도, 장비에 따라 차이가 많이 날 수 있음)시켜 증착할 수 있다.
일반적으로 증착 전 포토 공정을 하여 리프트 오프(lift-off)방법으로 원하는 곳에 메탈을 증착할 수 있다.
또한, 상기 n-전극(9)의 최상부의 높이가 p-전극(7)의 최상부의 높이와 같게 형성하여 PCB의 전극(12)과의 본딩시 용이하도록 평탄면을 형성하는 것이 바람직하다.
상기 절연층(8)은 투명전극(6) 상의 p-전극(7)과 n-전극(9)의 측면 사이에 형성되어 양 전극간의 단락을 방지한다.
상기 절연층(8)은 절연성이 뛰어난 SiO₂로 형성하되, p-전극(7)과 n-전극(9)의 사이가 10㎛이상이 되도록 형성하는 것이 바람직하다.
이렇게 형성된 적층구조에 대하여 에칭으로 p-캡층(5), p-클래드 층(4), 활성층(3), n-클래드(2)층 일부까지 에칭하여 p-전극(7)과 n-전극(9)의 형성을 준비한다.
p-캡층(5) 상에 투명전극(6)과 p-전극(7)을 형성한 후, 절연층(8)을 증착하고 p-캡층(5)의 일부에만 절연층(8)을 남기고 에칭한다.
n-전극(9)을 n-클래드층(2)에 증착하면서 활성층(3), p-클래드층(4), p-캡층(5) 옆면이 접촉하는 높이까지 올리되, 이때 p-전극(7)과 접하지 않게 증착한다.
p-전극(7)과 n-전극(9)의 사이를 절연층이 가로막아 줌으로서 쇼트가 나지 않게 한다. n-전극(9)은 n-클래드층(2)과 접촉함과 동시에 활성층(3), p-클래드층(4), p-캡층(5)까지 일부 접촉하여 있으나 소자가 구동하는 전압까지는 쇼트가 발생하지 않고 정상적으로 구동되며 전압을 인가하지 않을 경우 일부 캐리어가 PCB(13) 상의 전극(12)으로 빠져나감으로 인해 정전기를 발생할 수 있는 소지를 예방할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제1실시예의 평면도와 동일한 형태를 갖는 본 발명의 제2실시예에 의한 발광소자는 절연층(28)이 p-캡층(25)의 상부와 n-전극(29)의 하부사이에 남겨지도록 형성되며, 상기 절연층(28)의 상부에 형성되는 n-전극(29)은 좁은 폭(예시: 5㎛)으로 형성하는 것이 바람직하다. 스트라이프(31)와 p-전극(27)간 거리는 일정수준(예시: 일반적인 칩사이즈인 경우 약 10㎛)이상이면 스트라이프(31)로 흐르는 전류는 무시가능하다. 측면경사면(30)에 걸리는 전류와 소자에 흐르는 전류의 비는 약 50배이상이면 단락가능성이 없으며, 공정변화를 통하여 스트라이프(31)의 선폭을 더 좁게하거나 쇼트기배리어를 형성하여 일함수를 증가시키는 방법으로 최적화할 수 있다.
또한, 상기 제2실시예의 p-전극은 투명전극과 메탈의 이중구조를 사용한 것일 수 있다.
다음으로, 상기 본 발명의 제2실시예에 의한 발광소자의 p-전극과 n-전극간의 거리에 대해서 대해서 구체적인 실시예와 측정값을 들어 설명한다.
도 6 및 도 7에 도시된 바와 같이, 제2실시예에 의한 발광소자의 각 부분의 저항을 R1(소자일반저항,
Figure 112010037776421-pat00014
), R2(측면저항), R3(EDS저항)라고 하면, 저항값의 총합은 발광소자 상에 병렬로 연결된 저항값의 합(RT)에 해당된다.
도 9 및 도 10에 도시된 바와 같은 수치로 제2실시예에 의한 발광소자를 제작하고 이때의 실제 저항값을 측정하면 도 11과 같으며, 거리(d)에 대한 전체저항(RT)값의 변화를 그래프로 그리면 도 12와 같다.
상기 실험 데이터는 도 13과 같은 조건하에서 측정하였다.
상기 도 11 및 도 12에서 볼 수 있는 바와 같이, EDS저항(R1)은 p-전극으로부터 10㎛이상 떨어지게 되면 급격하게 증가되므로, n-전극과 p-전극이 10㎛이상의 간격을 가지고 형성된 다면 스프라이프(31)로 흐르는 전류는 무시할 수 있는 값이 된다.
그 다음으로 본 발명의 실시예에 따른 발광소자의 제조방법의 제1실시예를 설명하면 다음과 같다.
상기와 같은 과제를 해결하기 위하여 본 발명의 실시예인 발광소자의 제조방법은 기판(15)을 준비하는 단계; 상기 기판(15) 상에 닷패턴을 형성하는 단계; 상기 닷패턴이 형성된 기판(15) 상에 n-클래드층(2), 활성층(3), p-클래드층(4), p-캡층(5)을 순차 성장시키는 단계; 상기 p-캡층(5), p-클래드층(4), 활성층(3)과 n-클래드층(2)의 일부를 건식식각시키는 단계; 상기 p-캡층(5)에 투명전극(6)을 성장시키는 단계; 절연층(8)을 성장시킨 후 p-전극(7)과 투명전극(6)의 일부분을 남기고 식각하는 단계; 상기 n-클래드 층(2)에 n-전극(9)을 증착하면서 활성층(3), p-클래드층(4), p-캡층(5)의 옆면에 접하도록 형성하는 단계를 포함하여 구성된다.
먼저 도 5(a) 및 도 5(b)에 도시된 바와 같이, 기판(15)을 준비하고, 상기 기판(15)의 상면에 마이크로 단위의 닷패턴(151)을 형성한다.
상기 기판(15)은 사파이어 기판(sapphire substrate), 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 아연 산화물(ZnO) 기판, 갈륨 비소화물(GaAs) 기판 및 갈륨 인화물(gallium phophide;GaP) 기판 중의 어느 하나를 사용할 수 있다.
본 발명의 실시예에서는 사파이어 기판을 사용하였다.
상기 닷패턴(151)은 상부에 형성되는 n-마이크로층(1)에 마이크로 단위의 요철을 형성시키어, 상기 n-마이크로층(1)의 표면에서 빛을 산란시키므로 전면부로 방출되는 빛의 광추출효율을 향상시킨다.
PSS(patterned sapphire substrate) 혹은 성장층 표면에 대한 dry 에칭에 의해 생성된 패턴에 비해, 성장 시 기판에 닷 패턴을 형성하고 이 위에 에피를 성장하고 기판(15)을 분리하면 마이크로 패턴이 형성된다.
또한, 상기 닷패턴은 광추출효율을 향상시키기 위하여 일정한 간격으로 배열되도록 형성하는 것이 바람직하다.
그 다음으로 도 5(c)에 도시된 바와 같이, 상기 닷패턴(151)이 형성된 기판(15) 상에 n-마이크로층(1), n-클래드층(2), 활성층(3), p-클래드층(4), p-캡층(5)을 순차 성장시킨다.
이때, n-마이크로층(1)의 형성은 별도의 추가공정 없이도 광방출 효율이 증대되는 효과를 얻을 수 있으며, 이때 n-마이크로층(1)은 5㎛ 이상 성장하여 평탄면을 형성하여 줌으로서 그 위에 성장되는 에피의 품질을 극대화할 수 있다.
그 다음으로 도 5(d)에 도시된 바와 같이, 상기 p-캡층(5), p-클래드층(4), 활성층(3)과 n-클래드층(2)의 일부를 식각한다.
상기 식각은 건식식각과 습식식각이 가능하다.
상기 건식식각은 ICP(Inductively Coupled Plasma) 장비를 사용하여 진행되며, 식각가스는 식각되는 층의 재질에 따라 최적의 식각가스를 선택한다. 주된 식각가스로는 CH4를 사용하고 첨가가스로는 O2와 HBr를 사용할 수 있다.
이와 같은 건식식각으로 p-캡층(5), p-클래드층(4), 활성층(3)과 n-클래드층(2) 일부를 식각하여 측면경사부를 형성한다.
상기 습식식각은 BOE(buffered oxide echant)을 사용하여 식각하는 시간을 조절하는 방식으로 진행되며, 염산(HCl), 질산(HNO3), 인산(H3PO4), 옥살산(oxalic acid), 황산(H2SO4), 불산(HF)등의 중 하나 또는 둘 이상을 포함한 식각용액일 수 있다.
상기 측면경사부는 실제 반도체 공정에서 형성하게 되면 도 3의 측면경사부(30)와 같이 소정의 기울기를 가지는 경사면으로 형성된다.
그 다음으로 도 5(e)에 도시된 바와 같이, 상기 p-캡층(5)의 상면에 p-전극을 성장시킨다.
본 실시예는 p-전극을 투명전극(ITO ; Indium Tin Oxide)(6)과 메탈전극(7)의 이중구조를 사용하였다.
상기 투명전극(6)은 SnOx, InxOy , AlxOy, ZnO, ZrOx, HfOx, TiOx, TaxOy, GaxO등의 조성물 중에서 하나 혹은 두 개 이상으로 이루어질 수 있다.
그 다음으로 도 5(f)에 도시된 바와 같이, 투명전극(6)상에 메탄전극(7)을 형성한다.
상기 투명전극과 메탈전극으로 구성된 p-전극(6)(7)의 측면에 절연층(8)을 형성한다.
상기 절연층(8)은 SiO₂로 형성하는 것이 바람직하다.
그 다음으로 도 5(g)에 도시된 바와 같이, n-전극(9)을 활성층(3), p-클래드층(4), p-캡층(5)의 옆면에 접하도록 형성한다.
상기 n-전극(9)은 n-클래드층(2)과 접촉함과 동시에 활성층(3), p-클래드층(4), p-캡층(5)까지 일부 접촉하여 있으나 소자가 구동하는 전압까지는 쇼트가 발생하지 않고 정상적으로 구동되며, 전압을 인가하지 않을 경우에는 일부 캐리어가 PCB(13) 상의 전극(12)으로 빠져나감으로써 정전기를 발생할 수 있는 소지를 예방할 수 있다.
상기 n-마이크로층(1)과 기판(15) 간의 분리에는 레이저 리프트 오프(lift-off)에 의한 물리적 방법과 습식식각에 의한 화학적 방법을 사용할 수 있다.
이렇게 준비된 발광소자는 PCB(13) 상에 형성된 전극(12)의 p측과 n측에 본딩(10, 11)하여 사용한다.
그 다음으로 본 발명의 실시예에 따른 발광소자의 제조방법의 제2실시예를 설명하면 다음과 같다.
제2실시예는 도 3에 도시된 바와 같이, 절연층(28)을 성장시킨 후 p-캡층(25)의 상부와 n-전극(29)의 하부 사이에 남겨지도록 형성한 것이다.
또한, 절연층(28)의 상부에 형성되는 n-전극(29)은 10㎛의 폭으로 형성하는 것이 바람직하다.
또한, 상기 n-전극(29)와 p-전극(27) 사이의 간격은 10㎛ 이상으로 형성하면 양 전극 사이에 흐르는 전류는 무시할 수 있는 수준이 된다.
이을 제외한 다른 구성은 제1실시예와 크게 다르지 않으므로 반복되는 설명을 방지하기 위하여 자세한 설명은 생략한다.
이와 같이 본 발명은 특정실시예를 들어 설명하였지만 반드시 이에 한정하는 것은 아니며, 본 발명의 기술적 사상의 범주 내에서는 얼마든지 수정 및 변형이 가능하다.
1, 21 ; n-마이크로 층 2, 22 ; n-클래드 층
3, 23 ; 활성층 4, 24 ; p-클래드 층
5, 25 ; p-캡 층 6, 26 ; 투명전극
7, 27 ; 메탈전극 8, 14, 28 ; 절연층
9, 29 ; n-전극 10, 11 ; 본딩
12 ; PCB 기판 상의 전극 13 ; PCB
15 ; 기판 30 ; 측면경사면
31 ; 스트라이프
151 ; 닷패턴

Claims (13)

  1. n-마이크로 층;
    상기 n-마이크로 층상에 적층된 n-클래드 층;
    상기 n-클래드 층상의 일부분에 적층된 활성층, p-클래드 층, 과 p-캡 층;
    상기 p-캡층의 일부분에 형성된 p-전극;
    상기 n-클래드 층상의 타부분를 덮으며, 활성층, p-클래드, p-캡층 옆면에 접하고, p-캡층의 상부에 걸쳐서 형성된 n-전극;
    상기 p-전극과 n-전극 사이에 형성된 절연층;
    을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 n-마이크로층의 외부면이 요철을 갖는 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 p-전극이 투명전극인 것을 특징으로 하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 p-전극이 투명전극과 메탈전극의 이중구조를 갖는 것을 특징으로 하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 p-전극이 이종의 메탈층으로 이루어진 것을 특징으로 하는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 n-전극의 최상부 높이와 p-전극의 최상부 높이가 수평인 것을 특징으로 하는 발광소자.
  7. 제1항에 있어서,
    상기 절연층이 p-캡층상의 n-전극 하부까지 형성된 것을 특징으로 하는 발광소자.
  8. 제1항에 있어서,
    상기 p-전극과 n-전극이 PCB상의 각각의 메탈패드와 본딩된 것을 특징으로 하는 반도체 발광소자.
  9. 기판을 준비하는 단계;
    상기 기판 상에 닷패턴을 형성하는 단계;
    상기 기판 상에 n-마이크로층, n-클래드 층, 활성층, p-클래드 층, p-캡 층을 순차 성장시키는 단계;
    상기 p-캡, p-클래드, 활성층과 n-클래드 일부를 식각시키는 단계;
    상기 p-캡층에 p-전극을 성장시키는 단계;
    절연층을 성장시킨 후 상기 p-전극의 측면에 일부를 남기고 식각하는 단계;
    상기 n-클래드 층에 n-전극을 증착하면서 활성층, p-클래드, p-캡층의 옆면과 p-캡층의 상부에 걸쳐서 접하도록 형성하는 단계를 포함하는 발광소자의 제조방법.
  10. 제9항에 있어서,
    상기 n-전극의 최상부 높이가 p-전극의 최상부 높이와 수평을 이루는 것을 특징으로 하는 발광소자의 제조방법.
  11. 제9항에 있어서,
    상기 기판과 n-마이크로층을 분리하는 단계를 더 포함하는 것을 특징으로 하는 발광소자의 제조방법.
  12. 제9항에 있어서,
    상기 절연층이, p-캡층의 상부와 n-전극의 하부사이에 남겨지는 것을 특징으로 하는 발광소자의 제조방법.
  13. 제9항에 있어서,
    상기 n-전극과 p-전극을 PCB상의 각각의 메탈패드에 본딩하는 단계를 더 포함하는 것을 특징으로 발광소자의 제조방법.
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